TW577145B - Method of fabricating a dual damascene structure - Google Patents

Description

577145 五、發明說明（1) 發明所屬之技術領域 本發明係提供一種製作雙鑲嵌結構（d u a 1 d a m a s c e n e structure)的方法，尤指一種可以應用於超低介電常數 (ul tra-low-k)材料之雙鑲嵌結構的製作方法。 先前技術 雙鑲嵌製程是一種能同時形成一金屬導線以及一插 塞（Plug)之上下堆疊結構的方法，以用來連接半導體晶 片中各層間的不同元件與導線，並利用其周圍的内層介 電材料（inter-layer dielectrics)與其他元件相隔離。 因此隨著積體電路的發展日趨精密與複雜，如何提昇雙 鑲嵌結構的良率，是目前積體電路製程中重要的課題。 請參考圖一至圖四，圖一至圖四為習知於一半導體 ^底10上製作一雙鑲嵌結構的方法示意圖。如圖一所 不丄半導體基底1〇上包含有一介電層12，以及一導電層 又於介電層丨2中。習知之雙鑲嵌製程是先於半導體基 一 ^0上依序开> 成一保護層（cap 一介電層I% 一分止層2 0以及一介電層2 2。其中介電層1 2係由二氧化 :所=成，用來作為導電層1 4與其他電子元件之間的隔 你致夕Ϊ層1 4係為一銅導線，用來電連接至M〇S電晶體或 •夕金屬間的内連線，而保護層1 6與停止層2 0均係

577145 五、發明說明（2) ' 由氮化矽構成，用來保護其下方結構免於受到蝕刻 害，至於介電層1 8與介電層2 2則係由旋轉塗佈 (sPln-on-coating)之低介電常數（l〇w k)材料，例 或FLARET辦構成，是形成雙鑲嵌結構之主要結構。 ^在形成上述之堆疊結構之後，仍然如圖一所示 ，再於介電層22表面形成一硬罩幕層24，例如氮氧 oxy_nitride)層。隨後進行一第一黃光 a^ography)製程，以於硬罩幕層24上方形成一； u Μ 層2时形成一通達至硬罩幕層24表面 ，來定義雙鑲嵌結構之上層溝槽（trench)的 累0 芦？ R夕阁:所二，然後進行—第一蝕刻製程，依用 4 i ΐ ί著開口 27向下蝕刻，以將上層溝槽^

i车ίΐΐ光阻層26之後，•著進行-第二黃光靠 1 _ . 、土底1 0表面形成另一光阻層3 0，並於光PJ 4 j址一通達至介電層2 2表面之開口 31，用來定I 甘入、、、〇構之下層接觸洞的圖案。 如圖二所示，接著進行一第二蝕刻製程，依照 9 〇之圖案沿著開口 3 1向下蝕刻介電層2 2、停止層 及’I電層1 8，直至保護層丨6的表面，以形成一貫穿

損 如HSQ ，接 化矽 L阻層 之開 圖 光阻 圖案 D 程， 層30 雙鑲 光阻 2 0以 介電

577145 五、發明說明（3) 層22、停止層20以及介電層18之開口，作為下層接觸洞 32。去除光阻層3 0後，如圖四所示，接著再進行一第二 餘刻製程，利用硬罩幕層24作為蝕刻罩幕，向下去除^ 電層22，並以停止層20作為一蝕刻終點（end —p〇int)，以 形成一上層溝槽3 4，完成習知之雙鑲嵌結構之製作。 由於在形成雙鑲嵌結構之後，便會於雙鑲嵌結構内 填入導電層、，以作為金屬間的内連線。而為了避免雙鑲 肷結構内之導電層與其他金屬層間產生電容效應，影響 雙鑲後結構之電性表現，在目前的雙鑲嵌製程中多是使 用有機低介電常數材料（介電常數k<3· 〇)，例如芳香族執 固性聚合物（aromatic thermosets p〇lymers)，來形成 介電f 18和介電層20,並藉由有機低介電常數材料中的 碳含量（carbon contains)來降低介電層18和介電層2〇之 介電书數。然而隨著有機低介電常數材料中的含碳量兪 高，介電層18與介電層20的應力常數（stress c〇nsta；；G 亦愈大，亦即當有機低介電常數材料中的含碳量愈 則介電層18和介電層20之承受機械應力（mechani=al strength)性質愈脆弱，尤其在利用超低介電常數 =<2·^材料來製作雙鑲嵌結構時，環繞在雙鑲嵌結構 圍之；丨電層18、2 0極容易在備製雙鑲嵌結構之過程 生脆裂（fragile)情形，而引發漏電流等問題。 霞 發明内容

介結 低嵌 超鑲 於雙 用化 應強 可以。 種，現 一法表 供方性 提的電 在構的 即結構 的嵌結 目鑲嵌 之雙鑲 明作雙 發製善 本之改 ，料而 此材進 因數並 常， 電構 577145 i、發明說明（4) 在本發明之最佳實施例中，首先係提供一半導體晶 片 且5亥半導體晶片包含有一基底以及一導電層設於該 基底上。接著於該半導體晶片表面依序形成一第一介電 層、一第二介電層、一第一硬罩幕層以及一第二硬罩幕 層’並覆蓋於該導電層之上。然後進行一第一黃光製 程’於該第二硬罩幕層表面形成一第一光阻層，以定義 該雙鑲嵌結構之一上層溝槽的圖案。隨後進行一第一蝕 刻製程’沿著該第一光阻層之圖案去除未被該第一光阻 印覆盡之该第二硬罩幕層’直至該第一硬罩幕層表面。 去除該第一光阻層後，再進行一第二黃光製程，於該半 導體晶片表面形成一第二光阻層，以定義該雙鑲嵌結構 =一下層接觸洞的圖案。接著進行一第二蝕刻製程，沿 著該第二光阻層之圖案去除未被該第二光阻層覆蓋之該 第一硬罩幕層以及該第二介電層，直至該第一介電層表 面。在去除該第二光阻層之後，進行一第三蝕刻製程， 先去除未被該第二硬罩幕層所覆蓋之該第一硬罩幕層， 然後去除未被該第一硬罩幕層所覆蓋之該第二介電層至 一預定深度並去除該第二硬罩幕層以及未被該第一硬罩 幕層所覆蓋之該第一介電層，直至該導電層表面，以完

第10頁 577145 五、發明說明（5) 成本發明之雙鑲嵌結構之製作。 由於本發明之下層接觸洞係貫穿部份之第二介電層 以及第一介電層，而且由第二介電層以及第一介電層所 構成之複合結構可以提供雙鑲嵌結構底部良好的支撐 力，因此可以有效避免習知環繞在雙鑲嵌結構周圍之介 電層產生脆裂的情形，以抑止漏電流等問題。 實施方式 請參考圖五至圖十，圖五至圖十為本發明於一半導 體基底4 0上製作一雙鑲嵌結構的方法示意圖。如圖五所 示，半導體基底40上包含有一介電層42，一導電層44設 於介電層42中，且導電層44之表面係約略與介電層42相 切齊。介電層4 2係由二氧化矽所形成，用來作為導電層 4 4與其他電子元件之間的隔離，而導電層4 4係為一銅、 鋁或鋁銅合金導線，其可電連接至MOS電晶體或作為多重 金屬間的内連線。接下來依序於半導體基底40表面形成 一保護層46、一介電層4 8以及一介電層50，覆蓋於導電 層4 4以及介電層42上，且介電層50中更包含有一停止層 5 2。其中，保護層4 6與停止層5 2均係由氮化矽所構成， 而其他較為緻密之材料亦可以用來製作保護層4 6或停止 層5 2 〇

577145 五、發明說明（6) 介電層4 8係由氧化層、氟矽玻璃（{11101^1131^(1 silicate glass，FSG)層或其他化學氣相沉積（chemical vapor deposition，CVD)介電層所構成，其沉積厚度約 介於30 0至100 0埃（angstrom，A )之間。至於介電層5〇之 厚度則約為數千埃，其係利用旋轉塗佈 (spin-on-coating)之低介電常數材料所構成，包含 FLARETM、SiLKTM、亞方香基類聚合物（p〇iy(aryiene ether) polymer)、parylene類化合物、聚醯亞胺 (polyimide)系高分子、氟化聚醯亞胺（f lu〇rinated polyimide)、HSQ、氟矽玻璃（FSG)、二氧化石夕、多孔石夕 玻璃（nanoporous Silica)或鐵氟龍等低介電常數材料均 可以用來形成介電層5 0。此外，為了降低介電層4 8和介 電層5 0之總介電常數’在本發明之較佳實施例中亦可以 省略設置在介電層50中的停止層52，而改以控制蝕刻 間來決定雙鑲嵌結構之上層溝槽之輪麻。 在形成上述之堆疊結構之後，仍然如圖五所示，接 著再於介電層5 0表面依序形成一硬罩幕層54以及一硬 幕層56,以形成一雙層硬罩幕（duai hard mask)。1中 硬罩幕層54係由氮氧化矽、氮化矽或碳化矽（siHc^ carbide)所構成，而硬罩幕層56則係由與介電層“相 之材料所構成。隨後進行一第一黃光製程，以於硬罩 層5 6上方形成一光阻層58，並於光阻層58中形成一通 至硬罩幕層56表面之開口 59,用來定義雙鑲嵌結構之上

第12頁 577145 五、發明說明（7) 層溝槽的圖案。 之後如圖六所示，進行一第一蝕刻製程，依照光阻 層5 8之圖案沿著開口 5 9向下蝕刻，以使上層溝槽之圖案 轉移至硬罩幕層56中，並於硬罩幕層56中形成一開口 6 0。在去除光阻層5 8之後，接著進行一第二黃光製程， 於半導體基底4 0表面形成另一光阻層62，並於光阻層62 中形成一通達至硬罩幕層5 4表面之開口 63，用來定義雙 鑲嵌結構之下層接觸洞的圖案。 如圖七所示，接著進行一第二蝕刻製程，依照光阻 層6 2之圖案沿著開口 6 3向下蝕刻硬罩幕層5 4以及介電層 50，直至介電層48表面，以形成一貫穿硬罩幕層54以及 介電層5 0之開口 6 4。去除光阻層6 2後，如圖八所示，接 著再進行一第三蝕刻製程，先利用硬罩幕層5 6作為蝕刻 罩幕，去除硬罩幕層54直至介電層5 0表面，以將上層溝 槽之圖案轉移至硬罩幕層54中，然後再繼續向下蝕刻未 被硬罩幕層5 4覆蓋之介電層5 0至介電層5 0内之一預定深 度。其中，該預定深度係小於介電層5 0之沉積厚度，例 如以停止層5 2作為一蝕刻終點，以於介電層5 0中形成一 上層溝槽6 6。在去除介電層5 0之後，接著再調整蝕刻氣 體之選擇比，沿著開口 64向下去除未被硬罩幕層54覆蓋 之介電層4 8，直至保護層4 6表面，以形成一下層接觸洞 6 8，如圖九所示。

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在本發明之較佳實施例 介電層4 8相同材質之材料所 係小於介電層4 8，因此在去 洞6 8時’硬罩幕層5 6亦會於 除，以避免雙層硬罩幕之上 的問題。 中，、由於硬罩幕層5 6係由與 構成，且硬罩幕層5 6之厚度 除介電層4 8並形成下層接觸 上述之餘刻製程中被完全去 層硬罩幕清除不完全所導致 46， 覆蓋 露出 屬化 屬所 層溝 停止 以及 障礙 明之 如圖十 暴露出 之停止 來。然 合物或 構成的 槽6 6以 層，進 障礙層 層7 0之 雙鑲嵌 所示， 導電層 層52， 後再依 鈕金屬 導電層 及下層 行一化 70，使 表面約 導線的 •心1夂方下 4 4的表面， 使上層溝槽 序於半導體 化合物所構 72，且導電 接觸洞6 8。 學機械研磨 殘留於雙鑲 略切齊於硬 製作。 層接觸洞6 8底部之保護層 以及去除未被硬罩幕層54 6 6内之介電層50表面被暴 基底4 0表面形成一由欽金 成的障礙層7 0以及一銅金 層72填滿雙鑲嵌結構之上 最後利用硬罩幕層5 4當作 製程去除部份之導電層72 嵌結構内之導電層7 2以及 罩幕層54表面，完成本發 在本發明之較佳實施例中，第三蝕刻製程係包含三 階段的蝕刻步驟·（ 1 )去除部份之硬罩幕層5 4，將上層溝 槽之圖案轉移^硬罩幕層54中；（2)依照硬罩幕層54之圖 案去除部份之；丨電層5 0至停止層5 2表面，以於介電層5 〇

577145 五、發明說明（9) 中形成一上層溝槽66; 完全去除硬罩幕層56, 下方之介電層5 0以及介 之第三蝕刻製程中，步 替，亦即先形成下層接 本發明可同時適用於先 嵌製程以及先形成接觸 (3)同時去除部份之介 以形成貫穿停止層52、停層= 電層α之下層接觸洞68。土:? $ (2)與步驟（3)之順序亦可以交 68再形成上層溝槽66， 形成溝槽（trench first)之 洞（vla first)之雙鑲嵌製程。 相較於習知之製作雙鑲嵌 層接觸洞68係貫穿一由介電^ 4 8所構成的多層結構，而且^ 部周圍之介電層48是由化學氣 以提供良好的支撐力，因此可 鑲嵌結構周圍之介電層產生脆 等問題。此外，由於本發明之 層5 0的厚度比習知之有機低介 減少許多，因此本發明在利用 之圖案時，便可以減少光阻層 部曝光不足產生光阻殘留，而 現0 結構的 5 0、停 中環繞 相沉積 以有效 裂的情 有機低 電常數 黃光製 的厚度 影響雙 方法 止層 於下 介電 避免 形， 介電 材料 程定 ，以 鑲嵌 ，本 5 2以 層接 層所 習知 以抑 常數 介電 義雙 避免 結構 發明之下 及介電層 觸洞68底 構成，可 環繞在雙 止漏電流 材料介電 層1 8和2 2 鑲嵌結構 光卩且層底 之電性表 以上所述僅為本發明之較佳實施例，凡依本 請專利範圍所做之均等變化與修飾，皆應屬本發$】申 之涵蓋範圍。 寻利 577145 圖式簡單說明 圖式之簡單說明 圖一至圖四為習知製作一雙鑲嵌結構的方法示意 圖。 圖五至圖十為本發明之製作一雙鑲嵌結構的方法示 意圖。 圖式之符號說明

第16頁 10 半 導 體 基 底 12' 18^ 22 介 電 層 14 導 電 層 16 保 護 層 20 停 止 層 24 硬 罩 幕 層 26> 30 光 阻 層 2Ί、 28^ 31 開 π 32 下 層 接 觸 洞 34 上 層 溝 槽 40 半 導 體 基 底 42、 48> 50 介 電 層 4[ 72 導 電 層 46 保 護 層 52 停 止 層 54> 56 硬 罩 幕 層 58' 62 光 阻 層 59^ 60> 63> 64 開 Π 66 上 層 溝 槽 68 下 層 接 觸 洞 70 障 礙 層

Claims (1)

1. 577145 六、申請專利範圍 1 · 種裝作雙鑲嵌（d u a 1 d a m a s c e n e )結構的方法，該 方法包含有下列步驟： 提供一半導體晶片，且該半導體晶片包含有一基底 (substrate)以及一導電層設於該基底上； 於該半導體晶片表面依序形成一第一介電層、一第 二介電層、一第一硬罩幕（hard mask)層以及一第二硬罩 幕層，並覆蓋於該導電層之上； 進行一第一黃光（lithography)製程，於該第二硬罩 幕層表面形成一第一光阻（photoresist)層，以定義該雙 鑲嵌結構之一上層溝槽的圖案； 進行一第一蝕刻（etch)製程，沿著該第一光阻層之 圖案去除未被該第一光阻層覆蓋之該第二硬罩幕層，直 至該第一硬罩幕層表面； 去除該第一光阻層； 進行一第二黃光製程，於該半導體晶片表面形成一 第二光阻層，以定義該雙镶後結構之一下層接觸洞（v i a hole)的圖案； 進行一第二蝕刻製程，沿著該第二光阻層之圖案去 除未被該第二光阻層覆蓋之該第一硬罩幕層以及該第二 介電層，直至該第一介電層表面； 去除該第二光阻層；以及 進行一第三蝕刻製程，先去除未被該第二硬罩幕層 所覆蓋之該第一硬罩幕層，然後去除未被該第一硬罩幕 層所覆蓋之該第二介電層至一預定深度並去除該第二硬

   577145 六、申請專利範圍 罩幕層以及未被該第一硬罩幕層所覆蓋之該第一介電 層，直至該導電層表面。 2 ·如申請專利範圍第1項之方法，其中該導電層係一銅 導線’且該導電層表面另包含有一保護層。 3 · 如申睛專利範圍第1項之方法，其中該第一介電層與 該第二硬罩幕層係由同一材質之材料所構成。 4. 如申請專利範圍第1項之方法，其中該第一介電層係 由一氟石夕玻璃（fluorinated silicate glass，FSG)所構 成’而該第二介電層係由一低介電常數（1 0 w — k)材料所構 成。 5. 如申請專利範圍第4項之方法，其中該低介電常數 料包含有FLARETM、SiLKTM、亞芳香基醚類聚合物 材 (poly(arylene ether) polymer)、parylene類化合物 聚醢亞胺（polyimide)系高分子、氟化聚醢亞胺 (fluorinated polyimide)、HSQ、氟矽玻璃（FSG)、二氧 化石夕、多孔石夕玻璃（nanoporous silica)或鐵氟龍。 6 ·如申請專利範圍第1項之方法，其中該預定深度係 於該第二介電層的沉積厚度。 '

   577145 六、申請專利範圍 7. 如申請專利範圍第1項之方法，其中該第二介電層中 另包含有一触刻停止層（etch stop layer)，以使該第三 蝕刻製程在蝕刻該第二介電層時，得以停止於該蝕刻停 止層表面，形成該雙鑲嵌結構之該上層溝槽。 8. 如申請專利範圍第1項之方法，其中在完成該第三蝕 刻製程之後，該方法包含有下列步驟： 於該半導體晶片表面依序形成一障礙層（barrier layer) 以及一金屬層，且該金屬層係填滿該雙鑲嵌結構；以及 利用該第一硬罩幕層當作停止層（stop layer)來進行一 化學機械研磨（chemical mechanical polishing，CMP) 製程，以去除部份之該金屬層以及該障礙層，形成一雙 镶後導線。 9. 一種製作雙鑲嵌結構的方法，該方法包含有下列步 驟： 提供一半導體晶片，且該半導體晶片包含有一基底 以及一導電層設於該基底上； 於該半導體晶片表面依序形成一第一介電層、一第 二介電層、一第一硬罩幕層以及一第二硬罩幕層，並覆 蓋於該導電層之上；以及 進行一雙鑲嵌結構的蝕刻製程，以於該第二介電層 中形成該雙鑲嵌結構之一上層溝槽並於該第一介電層中 形成該雙鑲嵌結構之一下層接觸洞；

   577145 六、申請專利範圍 其中該第二硬罩幕層會被完全去除於該蝕刻製程之 中 〇 1 0.如申請專利範圍第9項之方法，其中該導電層係一銅 導線，且該導電層表面另包含有一保護層。 1 1.如申請專利範圍第9項之方法，其中該第一介電層與 該第二硬罩幕層係由同一材質之材料所構成。 1 2 .如申請專利範圍第9項之方法，其中該蝕刻製程係為 一先形成接觸洞（v i a f i r s t)之雙鑲嵌製程。 1 3.如申請專利範圍第9項之方法，其中該蝕刻製程係為 一先形成溝槽（trench first)之雙鑲彼製程。 1 4.如申請專利範圍第9項之方法，其中該蝕刻製程係包 含有下列步驟： 進行一第一黃光製程，於該第二硬罩幕層表面形成一第 一光阻層，以定義該雙鑲嵌結構之一上層溝槽的圖案； 進行一第一蝕刻製程，沿著該第一光阻層之圖案去除未 被該第一光阻層覆蓋之該第二硬罩幕層，直至該第一硬 罩幕層表面； 去除該第一光阻層； 進行一第二黃光製程，於該半導體晶片表面形成一第二

   577145 六、申請專利範圍 光阻層，以定義該雙鑲嵌結構之一下層接觸洞的圖案； 進行一第二蝕刻製程，沿著該第二光阻層之圖案去除未 被該第二光阻層覆蓋之該第一硬罩幕層以及該第二介電 層，直至該第一介電層表面； 去除該第二光阻層；以及 進行一第三姓刻製程’先去除未被該第二硬罩幕層所覆 蓋之該第一硬罩幕層，然後去除未被該第一硬罩幕層所 覆蓋之該第二介電層至一預定深度並去除該第二硬罩幕 層以及未被該第一硬罩幕層所覆蓋之該第一介電層，直 至該導電層表面。 1 5 ·如申請專利範圍第1 4項之方法，其中該預定深度係 小於該第二介電層的沉積厚度。 1 6.如申請專利範圍第1 4項之方法，其中該第二介電層 中另包含有一餘刻停止層（etch stop layer)，以使該第 三蝕刻製程在蝕刻該第二介電層時，得以停止於該蝕刻 停止層表面，形成該雙鑲嵌結構之該上層溝槽。 1 7.如申請專利範圍第9項之方法，其中該第一介電層係 由一氟矽玻璃（FSG)所構成，而該第二介電層係由一低介 電常數材料所構成。 1 8.如申請專利範圍第1 7項之方法，其中該低介電常數

   第21頁 577145 六、申請專利範圍 材料包含有FLARETM、SiLKTM、亞芳香基醚類聚合物 (p〇ly(arylene ether) polymer)、parylene類化合物、 聚醢亞胺（polyimide)系高分子、氟化聚醯亞胺 (fluorinated polyimide)、HSQ、氟石夕玻璃（FSG)、二氧 化石夕、多孔石夕玻璃（nan〇p〇rous silica)或鐵氟龍。 19.如申請專利範圍第9項之方法’其中在完成該蝕刻 程之後’該方法包含有下列步驟： 於該半導體晶片表面依序形成一障礙層以及一金屬層， 且該金屬層係填滿該雙鑲嵌結構；以及 曰 利用該第一硬罩幕層當作停止層來進行一化學機械研磨 (CMP)製程，以去除部份之該金屬層以及該障礙声，