TW577152B

TW577152B - Semiconductor integrated circuit device

Info

Publication number: TW577152B
Application number: TW090130770A
Authority: TW
Inventors: Masao Shinozaki; Kenji Nishimoto; Takashi Akioka; Yutaka Kohara; Sanae Sugita
Original assignee: Hitachi Ltd; Hitachi Ulsi Sys Co Ltd
Priority date: 2000-12-18
Filing date: 2001-12-12
Publication date: 2004-02-21
Also published as: JPWO2002050898A1; JP4010406B2; CN100565847C; US7808107B2; CN1449581A; US20060006480A1; US20100308458A1; US6963136B2; US20040007778A1; US7982314B2; US20090219069A1; KR20030069987A; US7547971B2; WO2002050898A1

Description

577152* A7 B7

發明之拮術領妓本發明係關於半導體積體電路裝置之有效技術，尤其係關於應用在丰導體基板上形成有基板實裝用的焊錫凸塊等突狀電極者。先前技術形成有焊錫等突狀電極之半導體積體電路裝置（以下亦簡稱作覆晶型半導體積體電路裝置），舉其前例，如日本特開平5-218042號公報、特開平8-250498號公報，以及美國專利第5547740號公報等。這些公報中，均揭示有覆晶型半導體積體電路裝置之基本型態之一。上述公報所記載之覆晶型半導體積體電路裝置設計，例如係從該晶片的接線墊（bonding pad)開始佈置再配線，然後將連接再配線的凸塊電極陣列（陣列）配置於晶片表面，令配置成前述區域陣列狀的凸塊電極，露出於表面保護膜。如此一來，可擴大凸塊電極之間隔，使得將凸塊電極連接至貫裝基板上配線之基板構裝易於進行，而可使用配線間隔寬且成本低的實裝基板。然而此種覆晶型半導體積體電路裝置’其中之凸塊電極係直接連接於實裝基板上之端子’僅令凸塊電極外露，半導體晶片的接線墊會被絕緣膜或保護膜覆蓋。因此，上述凸塊電極，會被視為QFp等封裝引腳等之外部接續端子。主_發明所欲解決之輝顳上述等類之覆晶型半導體積體電路裝置，越朝高度機能化發展’其内部電路之電路規模，便有日益擴增的傾向。 -4 - 本紙張尺度適财@ @家標準(CNS) A4規格(21Qχ挪公爱)

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線 577152 五、發明説明（為因應電路規模擴增，每個半導體晶片的尺寸亦趨大型化，而電路的配線寬度則相對變小，因此，以時鐘脈衝驅動的半導體積體電路裝置為例，傳自外部端子的時鐘脈衝經由内部配線傳遞時，會產生訊號延遲，供至各個内部電路《時鐘脈衝便產生相位差，必須以定時器吸收該時間偏差，而有礙時鐘脈衝之高頻率化。此外，為因應低耗電量及元件微小化等目標，降低電源電壓以供作内部電路之動作電壓時，為防止上述内部配線中之電壓耗損，必須設置數個降壓電壓產生電路，因而產生上述降壓電路之電流消耗量增加，以及電路規模擴增等問題。一本發明之目的在於提供一種半導體積體電路裝置，裨便實現高速化動作，以及電路之合理配置。本發明之其他目的係在於提供一種半導體積體電路裝置，裨便以簡單之壯構，提高晶片内部電路佈局之彈性。凡本發明之前述及^ 他目的與新特徵，皆如本專利申請說明書中之敛述及附圖明示之。遂Μ之解決年與抑乂下僅舉出本說明書中所揭示之發明中具代表性者，簡 :說明其概要：亦即，於半導體基板之—主面上設置第一電極，其係連接構成電路之電路元件'配線與上述電路，然後於上述第一電極表面開口部去除後之上述電路上形成有機絕緣膜，再於上述有機絕緣膜上，設置第一及第二 ^卜部連接用電極，最後於上述有機絕緣膜上覆以導電層， τ上述第一及第二外部連接用電極與第一電極呈電性連 -5 - S77152 A7

接以下僅舉出本說明書中所單=其概姜:亦即，於半導體基板之性= 二:極，其係連接構成電路之電路元件= 去除後之二'，、後於上述第一電極和第二電極表面開口部缘膜上，形成有機絕緣膜，再於上述有機絕令第一和第二電極w 、圖1係顯示有關本發明之半導體積體電路裝置中之一實施例《概略結構圖。圖i⑷係顯示斷面部分 :平面部分：本實施例之半導體積體電路裝置中，= 阳片06的一主面上，係形成如圖所示之電路元件及配線，此配線中，係藉由最上層配線形成接線墊04，去除此接線墊40的口開口部後，形成第一層之有機絕緣膜〇2:、此有機 "邑緣膜02係使用聚酿亞胺構成，但非硬性限制。於此聚醯亞胺形成之第一層有機絕緣膜上，形成再配線層〇5 ,其係作為導電層，使上述半導體晶片〇6的主面上所形成I至少兩個接線墊〇4呈電性連接。再令上述再配線層 05的表面中，去除凸塊電極⑽所形成之開口部後，形成第二層之有機絕緣膜01。上述凸塊電極每對應一條再配線〇5，設置至少兩個。本實施例之再配線05係具備配線之功能，以令兩個凸塊電極03相互連接，並連接至半導體晶片上所設之兩個接線塾（接線塾），而非單純取代一般1C封裝之引腳，僅從半導 -6 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐)

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577152 A7 B7 電源供給。同圖中，係將半導體晶片左端上下延長，於上五、發明説明（4 體晶片之接線墊起纏繞，加大凸塊電極之間隔，令凸塊電極連接至實裝基板配線。此種再配線05之結構，有利於發揮以下所述之電源供給手段之功能。於上述半導體晶片06之主面，形成最上層配線層〇7，用以連接上述兩個接線墊04，但非硬性限制。藉由此最上層配線層07 ,施加電源電壓等的動作電壓至電路元件，例如半導體晶片06的主面上所形成之電路元件。圖2係顯示有關本發明之半導體積體電路裝置中之一實施例之平面圖。本實施例之半導體積體電路裝置，係適用於動態RAM(隨機存取記憶體），但非硬性限制，其係顯示再配線及其所連接之凸塊電極與接線塾之佈局。同圖中，凸塊電極係以〇表示，接線墊係以小□表示。這些凸塊電極與接線塾，係藉由再配線相互連接。前述再配線05，依據其功能係分作直流電壓用與交流訊號用兩種。舉例所示之一配線層6〇5，係與傳統的晶片級csp(晶片尺寸封裝）中之再配線相同，其係一個凸塊電極與一個接線整呈對對應連接，用以輸入位址及控制訊號，以及資料义輸出入等。這些個別訊號線6〇5為能高速傳遞流通於其中之數位訊號，係縮小寄生容量，並對應高密度設置之數個接線墊，採用配線寬度較窄之再配線層。本實施例係利用前述再配線層〇5 ,以實現低阻抗阻抗之下部”又有再配線層1 〇5 ’其係朝中央彎折且配線寬度間隔大用來供給電源電壓VDD。此再配線層1〇5中，設有上

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577152 A7 B7 五、發明説明（5 ) 部三個、中央部一個以及下部三個凸塊電極，接收來自外部共七處所供應之電源電壓VDD。此再配線105係包括：大間隔之配線寬部份，其係作為幹線之用；以及連接部分，其係從配線寬部分向外分支，而透過較細的配線於數個地方連接半導體晶片的數個接線墊。電源電壓VDD即從這些複數個接線墊，經由諸如前述之最上層配線，供應至電路元件。將半導體晶片的右端上下延長，於上下部設有再配線層 205，其係朝中央彎折且配線寬度間隔大，用來供給電路之接地電位VSS。此再配線層205中，設有上部兩個、中央部一個以及下部三個凸塊電極，接收來自外部共六處所供應之電路接地電位VSS。此再配線205係包括：大間隔之配線寬部份，其係作為幹線之用；以及連接部分，其係從配線寬部分向外分支，而透過較細的配線於數個地方連接半導體晶片的數個接線墊。電路之接地電位VSS即從這些複數個接線螯，經由諸如前述之最上層配線，供應至電路元件。採用大間隔配線寬之再配線層來供應此種電源電壓 VDD、VSS等時，會與上述訊號線605相反，形成較大之寄生容量。對於電源供給VDD及VSS而言，有助於令設於其間之寄生容量趨於電壓安定化。本實施例中設有獨立於輸出電路之電源供給通路，以便減輕輸出電路中所發生之較大電源雜訊，傳輸到其外之輸入電路或内部電路。亦即，再配線層305係對輸出電路供應電路之接地電位VSSQ者，其係於半導體晶片上分割為 -8 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 A7 _B7__ 五、發明説明（6 ) 四區配置，並設有凸塊電極，以分別供應接地電位VSSQ。這些配線線路305 ·，係經由凸塊電極並透過實裝基板上的配線相互連接，且同受接地電位VSSQ供應。用以供給電源電壓VDDQ作為上述輸出電路之用的再配線層405，其係朝向半導體晶片之中央部分呈上下延伸配置。此再配線層405於上下端各設有兩個凸塊電極，以及中央部的一個凸塊電極，接收來自外部共五處所供應之上述電源電壓VDDQ。在本實施例中，除了利用再配線層以供應諸如上述之直流電壓以外，對於傳送交流訊號之訊號線，亦可使用再配線層。再配線層505係為傳遞時鐘脈衝CLK者，由設置於半導體晶片中央部分之凸塊電極提供時鐘脈衝CLK，然後對設於中央部的接線墊以及設於上下端之接線墊，傳送時鐘脈衝CLK。如此一來，為求大記憶容量所形成的較大尺寸之半導體晶片，即可利用低電阻值之再配線層進行時鐘脈衝CLK之分配，進而減少内部電路中之時鐘脈衝CLK相位差，實現動作高速化。實施例中所設定之DRAM晶片，其係具有四個記憶庫之同步DRAM或者DDR結構之同步DRAM，並由上述四個記憶庫進行每單位64位元之記憶存取，但非硬性限制。輸出入電路共包括64個，於半導體晶片之中央部呈上下縱向並排配置。因此，用以供應該動作電壓VDDQ及VSSQ之再配線層305和405所驅動之輸出入電路，即如上述設置。如上所述，64個輸出入電路係於半導體晶片的中央部， -9 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 577152 A7 B7 五、發明説明（7 ) 取較長之距離分散配置，因此，上下端所配置之輸出入電路之間的距離變長，導致時鐘脈衝CLK傳輸延遲而出現相位差，有礙高速化。而本實施例中，由於晶片中央部設有供應時鐘脈衝CLK之凸塊電極，並從該處朝上下分支，利用再配線505分配時鐘脈衝CLK，故能透過上述上下端所配置的輸出入電路之一半距離分配時鐘脈衝，並利用低電阻之再配線505，以縮短時鐘脈衝於供給通路中之傳遞延遲。也就是說，時鐘脈衝之相位差，其最嚴重者係在於：自凸塊電極相鄰設置的接線墊接收時鐘脈衝之電路，以及自晶片兩端所設置的接線墊接收時鐘脈衝之電路，而透過上述之再配線505，可大幅減少時鐘脈衝之相位差。圖3係顯示有關本發明所使用之DRAM中之一實施例之概略佈局圖。本實施例之DRAM佈局，係對應前述圖2之 DRAM再配線及接線墊。同圖中，記憶體陣列或者記憶墊 (memory mat) 14，係分割為數個配置。半導體晶片之縱向中央部分，係如前述分散配置輸出入電路，並設置與其相對應之輸出入控制電路。輸出入控制電路13共設有四個，以分別對應記憶體陣列14，其係沿著上述晶片縱向中央部分作兩列排開。如此一來，可令每個輸出入控制電路13連接八個輸出入電路。上述對應左右記憶體陣列所分別設置之四個輸出入控制電路13，係分作上下各兩個為一組，合為一個時鐘脈衝輸入緩衝器11。為對應左右相鄰而設的兩個時鐘脈衝緩衝器 11，進一步設置時鐘脈衝輸入墊CLKU及CLKD各一個。 -10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 577152 A7 B7 五、發明説明（8 )

此外，於晶片之中央部分，亦設置一個時鐘脈衝輸入墊 CLKO 這些時鐘脈衝輸入墊CLU、CLKC及CLKD，係透過時鐘脈衝輸入用之再配線12相互連接，此再配線12亦另連接著時鐘脈衝輸入用之焊錫凸塊電極10。在此結構下，自時鐘脈衝輸入用的焊錫凸塊電極10所輸入之時鐘脈衝CLK，即可經由再配線12,傳送至上述時鐘脈衝輸入墊CLK、CLKU 及 CLKD 〇從上述各個時鐘脈衝輸入墊CLKU、CLKC及CLKD傳入後，再經由DRAM晶片中含有鋁等之最上層金屬配線層 15，傳送至時鐘脈衝輸入緩衝器11。於這些各個時鐘脈衝輸入緩衝器11中所形成之内部時鐘脈衝訊號，同樣經由 DRAM晶片中含有鋁等之最上層金屬配線層15，傳送至輸出入控制電路13，但未硬性限制。對應時鐘脈衝輸入墊 CLKC所設之時鐘脈衝輸入緩衝器1卜會形成内部時鐘脈衝訊號，以供應圖中未顯示之位址輸入電路、資料輸入電路或者RAS、CAS、WE等之控制訊號輸入電路等，但非硬性限制。圖4係顯示有關本發明之半導體積體電路裝置中，時鐘脈衝輸入部之一實施例之方塊圖。本實施例係對應前述圖 3中DRAM之時鐘脈衝輸入電路。時鐘脈衝輸入用的凸塊電極10，係透過再配線12，連接至時鐘脈衝輸入墊CLKU、CLKC及CLKD。來自時鐘脈衝輸入墊CLKC所供應之時鐘脈衝，係傳送至時鐘脈衝輸入 -11 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 577152 A7 _B7_._ 五、發明説明（9 ) 緩衝器11之輸入端，由此時鐘脈衝輸入緩衝器11所輸出之内部時鐘脈衝，係傳送到讀/寫控制電路16。讀/寫控制電路16，係由圖中未顯杀之指令讀出，並根據指定之動作，形成讀出控制訊號READ。上述讀出控制訊號READ，係用來當作對應時鐘脈衝輸入墊CLKU及CLKD所設之時鐘脈衝輸入緩衝器11之控制訊號，當讀出控制訊號READ達有效級數時，即經由上述時鐘脈衝輸入墊CLKU及CLKD，自輸入之時鐘脈衝訊號形成輸出電阻器時鐘脈衝QCLKO和QCLK3，傳送至輸出入控制電路13中所含之輸出電阻器電路17。輸出入電阻器電路 17，係透過上述輸出電阻器時鐘脈衝QCLKO和QCLK3，讀取讀出資料data，再經由輸出緩衝器電路18，向輸出入接線墊19傳送輸出訊號。這些輸出入接線墊19，係經由圖中未顯示之再配線，連接輸出入用的凸塊電極。圖5係為有關本發明之半導體積體電路裝置中之一實施例之概略斷面圖。本實施例係對應前述圖3或圖4之時鐘脈衝輸入部，但未硬性限制。本實施例之半導體積體電路裝置如後述之圖20〜圖24，於晶圓製程中完成封裝成型後之上述再配線及凸塊電極，有時亦稱作WPP(Wafer Process Package，圓製程封裝之簡稱）或者WPP凸塊。以下使用此WPP配線層或WPP凸塊之用語進行說明。WPP凸塊係形成於WPP配線層上，進行電路接線之用。此WPP配線層被覆於圖中未顯示之前述有機絕緣膜上，於其開口部連接晶片之金屬PAD(接線墊）。此 -12 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

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線 577152 A7 B7 10 五、發明説明（）金屬PAD透過晶片上之最上層金屬配線，連接電路b此金屬PAD係對應前述之時鐘脈衝輸入墊CLKC，電路1則對應前述時鐘脈衝輸入緩衝器11，但非硬性限制。上述WPP配線層係對應上述電路1，並自金屬PAD部進一步延伸，而於開口部連接對應電路2之金屬PAD。此金屬PAD與電路2如同前述，係透過晶片上的金屬配線連接。此電路2係透過前述讀出控制訊號READ控制其動作，構成接收時鐘脈衝訊號之輸入緩衝器11，該時鐘脈衝訊號係經由圖中未顯示之時鐘脈衝輸入墊CLKU或CLKD輸入。圖6係為有關本發明之半導體積體電路裝置一實施例之概略斷面圖。本實施例係對應前述圖3或圖4之時鐘脈衝輸入部，但非硬性限制。同前所述之WPP凸塊係形成於WPP配線層上，進行電路接線之用。此WPP配線層被覆於圖中未顯示之前述有機絕緣膜上，於其開口部連接晶片之CLK PAD(時鐘脈衝接線墊）。此CLK PAD係透過晶片上最上層含有金屬配線之CLK 配線，連接時鐘脈衝緩衝電路，再透過同配線連接周邊電路，此周邊電路係構成諸如前述之讀/寫控制電路16。上述WPP配線層從對應上述時鐘脈衝緩衝電路之CLK PAD部，進一步朝上下分支延伸，於開口部連接對應前述 CLKU與CLKD之兩個CLK PAD。這兩個CLK PAD同前所述，係透過晶片上之金屬配線而連接周邊電路。此周邊電路係透過前述讀出控制訊號READ控制其動作，構成輸出電路13，其係包括接收時鐘脈衝訊號之輸入緩衝器11，而 -13 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

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線 577152 A7 B7 五、發明説明（11 ) 該時鐘脈衝訊號係經由圖中未顯示之時鐘脈衝輸入墊 CLKU或CLKD輸入。圖7係為肴關本發明之半導體積體電路裝置一實施例之方塊圖。本實施例係對應前述圖3或圖4之時鐘脈衝輸入部，但非硬性限制。同前所述之WPP凸塊係形成於WPP配線層上，進行電路接線之用。此WPP配線層被覆於圖中未顯示之前述有機絕緣膜上，於其開口部連接時鐘脈衝訊號WPP凸塊。此WPP 配線層（CLK配線）係連接接線墊PAD，該接線墊PAD係對應WPP配線層所分配之時鐘脈衝緩衝電路。在本實施例中，由於自時鐘脈衝訊號WPP凸塊起，乃至對應其所分配的周邊電路之時鐘脈衝緩衝輸入部之接線墊 PAD之間，係以前述之WPP配線（再配線）所構成之低電阻時鐘脈衝配線導通，因此該處之訊號延遲問題較小，相互間的時鐘脈衝相位差亦小。上述各個接線墊PAD，係對應前述圖3至圖6的實施例中所示之各個凸塊，因此，各周邊電路，係對應讀/寫控制電路16及輸出控制電路13。圖8係為有關本發明之半導體積體電路裝置一實施例之概略平面圖。本實施例係以外部電源分配例為主，針對半導體晶片上所形成之各電路，顯示電源電壓VDD與電路的接地電位VSS之電源供給通路。半導體晶片的左右端，設有呈上下延伸的一對WPP配線。上述的一對WPP配線中，係設定以配置於左側之WPP配線供給電源電壓VDD，但非硬性限制。此WPP配線的上下端 -14 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 577152 A7 B7 五、發明説明（12 ) 及中央部，各自朝向晶片中央分作三條，並於其突出部位設有WPP凸塊，而自上下端與中央部等三處，供應電路之接地電位VSS。電源電壓VDD用的WPP配線層中，於下端處自WPP凸塊起向晶片中央伸展而形成WPP配線，進而連接凸塊 VDDPAD，但非硬性限制。此凸塊VDDPAD係連接晶片上的配線，並經由前述晶片上的配線，向半導體晶片上所形成之電路元件供應電源電壓VDD。另為減低電源阻抗，再將構成上述幹線之粗WPP配線，適當分支成較細之WPP 配線，形成連接同上述之接線墊VDDPAD之結構，或者透過上述晶片上配線使各個VDDPAD相互連接之結構，亦為可行。同前所述，電路的接地電位VSS用的WPP配線層中，於上端處自WPP凸塊起向晶片中央伸展而形成WPP配線，進而連接凸塊VSSPAD。此凸塊VSSPAD係連接晶片上的配線，並經由前述晶片上的配線，向半導體晶片上所形成之電路元件，供應電路之接地電位VSS。另為減低電源阻抗，再將構成上述幹線之粗WPP配線，適當分支成較細之WPP 配線，形成連接同上述之接線墊VSSPAD之結構，或者透過上述晶片上配線使各個VSSPAD相互連接之結構，亦為可行。圖9係為有關本發明之半導體積體電路裝置一實施例之概略斷面圖。本實施例係適用於前述圖7的實施例之電源電壓VDD(或者電路之接地電位VSS)之電源供給通路，但非 -15 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 577152 A7 _____B7 五、發明説明（13 ) ' 硬性限制。 WPP凸塊係形成於WPP配線層（VDD)上，進行電路接線 <用。此WPP配線層係被覆於圖中未顯示之前述有機絕緣膜上’而於其上部設有共計三個wpp凸塊。上述wpp配線層於上述有機絕緣膜開口部，與凸塊VDDPAD相連接。此凸塊VDDPAD係透過晶片上配線，亦即最上層的金屬配線而連接，並經由前述晶片上配線，向圖中未顯示之各電路元件供應電源電壓VDD。圖10係為有關本發明之半導體積體電路裝置之其他一種實施例之概格平面圖。本實施例係以外部電源分配例為主’針對半導體晶片上所形成之各個電路，揭示外部所供給之電源電壓VDD降壓後的内部電壓VDDI之電源供給通 WPP配線係朝向半導體晶片的左右端及下端延伸設置，作為供應電部電壓VDDI之電源配線之用。於下端部分，設有橫向延伸之WPP配線分支，以連接WPP配線與接線墊 VDDI PAD。此接線墊VDDI PAD係透過晶片上配線，傳送於降壓電路中所形成之降壓電壓VDDI。如此一來，令朝向左右及下方延伸之WPP配線層圍住整個半導體晶片，以傳送降壓電签VDDI，並對根據上述電壓VDDI作為動作電壓之周邊電路’經由設於數處之接線墊VDDI PAD，進行上述降壓電壓VDDI之供應。對上述降壓電路所供應之電源電壓VDD，設有VDD用的 WPP接線墊，並透過wpp配線層連接接線墊vDd PAD。此 -16 - 本紙張尺度適财S @家標準(CNS) M規格(別x297公爱） 577152 A7 B7 五、發明説明（接線墊VDD PAD係連接晶片上的配線，而經由上述晶片上的配線，對上述降壓電路供應上述電源電壓VDD。若於半導體晶片上搭載以電源電壓VDD作為動作息壓之電路，而非圖中所顯示者，則透過連接上述VDD用的WPP凸塊之 WPP配線層，連接對應其所必需之電路而設的接線墊VDD PAD，而如同於上述降壓電路，進行電源電壓VDD之供應。圖11係為有關本發明之半導體積體電路裝置之其他一種實施例之概略構成圖。有關本發明之半導體積體電路裝置中，WPP配線層之設置不但以WPP凸塊與接線墊PAD呈一對一對應，更作為一部分之訊號線及電源供給線來使用。此時，必須將不同的配線進行電路分離並交叉配置。如將上述WPP配線多層化，雖可簡單做到此種電路分離及交叉配置，但因WPP配線之製造工序複雜，將導致製造成本增加。在本實施例中，圖11(A)係顯示：朝橫向延伸之WPP配線以及與其垂直呈縱向延伸之配線，係呈電路分離且交叉配置時之情形；圖11(B)係顯示：交叉部分中，上述縱向延伸之配線係採降低於晶片上之分離設置。亦即，圖11 (A)中，上述橫向延伸之WPP配線層之上方所設的外部輸入訊號用之WPP凸塊，係透過WPP配線並經由接線墊PAD，隔著橫向延伸之WPP配線層之有機絕緣膜，連接下方所形成之晶片上配線。前述晶片上配線，係經過上述橫向延伸之 WPP配線層下方而通到接線墊PAD，於該處再度連接WPP 配線，而與其他晶片上配線交叉，最後連接至外部輸入訊 -17 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐)

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線 577152 A7 B7 五、發明説明（15 ) 號 PAD 〇例如，圖11(A)中，即使透過上述橫向延伸之WPP配線層，構成傳送前述内部降壓電壓及外部電源電壓之電源線，仍可仿照此實施例，令電源線交叉設置成輸入訊號線，而可提升半導體晶片上形成的電路佈局之彈性。換句話說，須達到高速動作要求之位址訊號、資料輸入及資料輸出之訊號線，應將WPP凸塊與接線墊之間保持較短之距離配置，至於必須進行高速訊號傳遞以切換動作模式者，其所對應之訊號輸入用WPP凸塊，則應避開對應上述位址訊號以及資料輸入、資料輸出之WPP凸塊所形成之部分，形成空地區域，而以包含晶片上配線之WPP配線，構成上述之交叉部分即可。圖12係為本發明所使用之DRAM之其他一種實施例之概略佈局圖。本實施例之DRAM佈局，係對應前述圖2的 DRAM之再配線及接線墊，但不包括時鐘脈衝輸入部分。亦即，記憶體陣列或記憶塾14，係如前述呈複數分割設置。半導體晶片之縱向中央部分，係如前述分散配置有64個輸出入電路，並設有與其相對應之輸出入控制電路114。輸出入控制電路114係沿著上述晶片之縱向中央部分兩旁設有四個，以對應分作兩列之記憶體陣列14。如此，每個輸出入控制電路114，均負責八個輸出入電路。對應上述左右排記憶體陣列所分別設置之四個輸出入控制電路114，設有對其供應時鐘脈衝輸入之用的接線墊 CLKU1〜CLKU4以及CLKD1〜CLKD4，透過再配線12傳送内 -18 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 577152 A7 B7 五、發明説明（16 ) 部時鐘脈衝，該内部時鐘脈衝係於再生電路110中所形成。自時鐘脈衝輸入用的焊錫凸塊電極10所輸入之時鐘脈衝 CLK，係透過再配線12傳送至接線墊CLKC，再由其處透過晶片上配線15，傳送至時鐘脈衝再生電路110。時鐘脈衝再生電路110係包括PLL電路、DLL或SMD電路，其對應自上述外部所供應之時鐘脈衝CLK，形成内部時鐘脈衝訊號。此形成後之内部時鐘脈衝訊號，係透過上述晶片上配線傳送至接線墊CLK2,再由其處透過上述再配線12，分配至上述各時鐘脈衝輸入用之接線墊CLKU1〜CLKU4以及 CLKD1 〜CLKD4。圖13係為圖12之DRAM時鐘脈衝輸入部之一實施例之方塊圖。時鐘脈衝輸入用之凸塊電極10，係透過再配線12 連接時鐘脈衝輸入墊CLKC。自時鐘脈衝輸入墊CLKC所供給之時鐘脈衝係透過晶片上配線，傳送至時鐘脈衝再生電路110之輸入端。此時鐘脈衝再生電路110，係包括如前所述之PLL電路、DLL電路或SMD電路等同期化電路，使其具有自時鐘脈衝輸入用的凸塊電極10所供應之時鐘脈衝，以及特定之相位差，形成同步化的内部時鐘脈衝訊號。例如，若直接將外部供給的時鐘脈衝傳送至内部電路，將因接收外部供給的時鐘脈衝之輸入緩衝電路發生訊號延遲，導致内部時鐘脈衝延遲。為彌補此相位延遲，故使用 PLL電路及DLL或SMD電路。 PLL(Phase Locked Loop，鎖相迴路）電路係以相位比較器，比較外部供給的時鐘脈衝，以及VCO(壓控振盪器）等 -19 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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線 577152 五、發明説明（17 ) 電壓控制振動電路中所形成之時鐘脈衝兩者之相位差（頻率數差）’並形成可令兩者一致的控制訊號，以控制上 VCO。此PLL電路中，於上述PLL料内，若換句話說，只要對上述相位比較器所比較的時鐘脈衝，插入對應輸入緩衝器的複製電路中所形成之延遲電路，即可消除外邵時鐘脈衝㈣部時鐘脈衝之相位差，或者令上述延遲時間大，人緩衝器中所產生的延遲時間，而讓内部時鐘脈衝之相位大於外部時鐘脈衝。例如，若產生相位較大的内部時鐘脈衝，而於上述内部時鐘脈衝輸出資料時’可彌補輸出電路中之訊號延遲，而與上逑外部供給之時鐘脈衝同步進行資料輸出。此外，如於PLL電路中將N分周電路插入上述PLL迴路中，可相對於外部時鐘脈衝形成頻率數呈N倍遞增之内部時鐘脈衝。 I^LL(Delay U)Cked Lo〇p，延遲鎖定迴路）電路係以相位比較器，比較可變延遲電路延遲的時鐘脈衝，以及延遲一周期所輸入的時鐘脈衝，而控制上述可變延遲電路之延遲時間以令兩者一致。其係同於上述PLL電路，同樣對上述相位比較器所比較的時鐘脈衝，插入對應時鐘脈衝輸入用的上述輸入緩衝器之複製電路中所形成之延遲電路，即可消除外部時鐘脈衝與内部時鐘脈衝之相位差，或者令上述延遲時間大於輸入緩衝器中所產生的延遲時間，而讓内鐘脈衝之相位大於外部時鐘脈衝。 SMD(SynChr〇n〇US Mirror Delay ,同步複製延遲）電路係如 -20 - 本纸依尺度適财a g家料(CNS) M規格(21GX297公爱）裝訂 577152 A7 _ B7___ 五、發明説明（18 ) PLL電路及DLL電路等不含回授迴路之時鐘脈衝同步電路，其同步所需時間（Lock Time，鎖相時間）約短二〜三周期。如此可將輸入時鐘脈衝之周期當作延遲電路之段數進行測定，以縮短上述鎖相時間。此測定電路係以相當於一段延遲電路構成要素延遲時間作為分解能進行測定，一般約等於CMOS(互補金氧半導體）電路之兩段延遲時間。採用此種SMD之同步電路，其範例如特開平8-237091號公報揭之。上述時鐘脈衝再生電路110中所產生的内部時鐘脈衝，係於晶片上配線層傳至接線墊CLK2，再由該處透過再配線 12，分配至輸出入控制電路114的時鐘脈衝輸入用接線墊 CLKU1〜4及CLKD1〜4。輸出入控制電路114中包括例如：位址輸入接線墊113 ;位址輸入緩衝器112，用以接收自上述接線墊113所輸入之位址訊號；以及位址輸入電容器111，用以存取位址輸入訊號。上述内部時鐘脈衝係供給至位址輸入電容器111。此時，如令外部時鐘脈衝與傳至上述位址電容器之内部時鐘脈衝同步化，即可彌補時鐘脈衝輸入通路中所產生之訊號延遲。圖14係為有關本發明之半導體積體電路裝置之其他一種實施例之平面圖。本實施例之半導體積體電路裝置係適用於靜態RAM(隨機存取記憶體），其係揭示再配線和與其連接之凸塊電極，以及接線墊之電路佈局。同圖中亦同前所述，凸塊電極20等係以〇表示，接線墊 22等則以小□表示。這些凸塊電極與接線墊，係透過再配 -21 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 577152 A7 B7 五、發明説明（19 ) 線21等相互連接。在本實施例中，再配線亦根據其功能，分作直流電壓用與交流訊號用等兩類。示例中所示的每個再配線層25 ’與傳統的晶圓級CSP中之再配線相同，係為一個凸塊電極與一個接線墊呈一對一對應連接，用作位址及控制訊號之輸入，以及資料輸出入等。這些個別訊號線 25為求高速傳遞流通於其中之數位訊號，係縮小寄生容量，並對應設置密度高的數個接線墊，採用配線寬度較窄之再配線層。本實施例係利用前述再配線層，以實現低阻抗之電源供給。同圖中，沿著半導體晶片上半部與下半部之晶片周邊延伸的粗間隔配線寬之再配線層21，係為供應内部降壓電壓VDDI而設，此再配線層21中，晶片中央部分的左右兩側以虛線標示之降壓電壓電路23，其所形成之降壓電壓 VDDI係經由鋁配線等的晶片上配線24進行傳輸。例如，電源電壓VDD如設為3·3伏特，上述降壓電壓VDDI即減為 1.5伏特之低電壓。上述再配線21以外的再配線中，前述訊號輸入用的細再配線除外，以較粗間隔的配線寬所形成之再配線，例如供給電路的接地電位VSS者，或者供給電源電壓VDD者，皆同前所述，用作輸出電路用的電源電壓VDDQ及電路的接地電位VSSQ等，以減低電源雜訊的影響。其間設有數個凸塊電極，並分別供給上述VSS或VDD等相同電壓。本實施例的SRAM係於晶片的縱向中央及橫向中央部分配置有周邊電路，記憶體陣列則透過相關周邊電路，分散設置於四 -22 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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個區域内。圖15之概略斷面圖，係為說明上述再配線之製造方法，其中，（a)為半導體基板（晶圓）上的電路完成後，塗佈有機絕緣膜之聚醯亞胺，再利用照相技術（曝光、顯影），形成鋁（A1)接線墊上具有開口之有機絕緣膜，而後進行硬烤"b) 為形成光阻膜後，利用照相技術（光微影）形成再配線的配線圖案。（c)為洗滌後電鍍Cu(銅）。（d)為浸泡光阻膜去除液。（e)為形成上層之有機絕緣膜。亦即，如前所述塗佈聚醯亞胺，利用照相技術（光微影）形成凸塊電極上具有開口之上方有機絕緣膜，再進行硬烤。圖16係為有關本發明之半導體積體電路裝置中所設之再配線之其他一種實施例之斷面圖。半導體晶片的一主面上’形成有圖中所示之電路元件及配線。此配線中，最上層的配線形成有接線墊04。去除此接線墊40之開口部後，形成第一層之有機絕緣膜〇2。此有機絕緣膜〇2係以聚酿亞胺構成，但非硬性限制。包含此聚酿亞胺之第一層有機絕緣膜上，形成有作為導電層之再配線層05，用以連接上述半導體晶片〇6的主面上所形成之至少兩個接線墊〇4 ^而上述再配線層〇5的表面中’凸塊電極03所形成之部分設有Cu(銅）端子，其餘部分則形成封裝樹脂1 〇卜此凸塊電極〇3對每一再配線〇5至少設置兩個。圖17係為有關構成本發明之半導體積體電路裝置之半導體晶片上，所形成的邏輯電路及外部輸出入電路一實施例 -23 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

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577152 A7 B7 五、發明説明（21 ) 之元件結構縱斷面。電阻率10 Ω cm的卩型矽基板120上，形成有深0.8 # m的p型深井領域122。前述p型深井領域122中係以元件分離領域125予以分隔，透過η型汲極領域137、η型源極領域136、膜厚薄4 nm的閘氧化膜127，以及包含膜厚0.2 /z m的η型多晶矽膜且閘長0.2 // m之閘電極，形成電源電壓1.8 V動作之η通道型電晶體（亦稱作 MOSFET 或 MISFET)^。前述P型深井領域122中，係以元件分離領域125分隔，透過η型汲極領域139、η型源極領域138、厚8 nm膜厚之氧化膜126，以及包含膜厚0.2 # m的η型多晶矽膜且閘長0.4 /zm之閘電極131，形成電源電壓3.3 V動作之η通道型電晶體5。與上述η通道型電晶體共組而成CMOS電路之p通道型電晶體之結構，雖未於圖中顯示，其係於上述P型矽基板120上形成η型深井領域後，再於該處形成 ρ型源極領域和汲極領域而成。前述電晶體4、5之上部為形成自我整合接觸窗，配置以 CVD法所沉積之膜厚100 nm之氮化矽膜140，再設置：接觸栓塞142，其係設置於利用CMP法予以平坦化之膜厚 1 // m的接觸層膜141之所要位置上；第一金屬配線143，其係包含膜厚0.5 " m的鋁金屬膜；第一層間栓塞145，其係設置於利用CMP法予以平坦化之膜厚1 # m的第一層間膜 144之所要位置；第二層金屬配線146，其係包含膜厚 0.5 // m之鋁佘屬膜；第二層間栓塞148，其係設置於利用 CMP法予以平坦化之膜厚1 // m的第二層間膜147之所要 -24 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 A7 B7 五、發明説明（22 ) 位置；第三層金屬配線149，其係包含膜厚0.5 /zm之銘金屬膜；第三層間栓塞151其係設置於膜厚0.8 /zm的第三層間膜150之所要位置；以及第四層金屬配線152，其係包含膜厚1 的鋁金屬膜。此上述第四金屬配線152，除了用作最上層之金屬配線以外，亦可用作為接線墊等之電極。以CPU(中央處理器）為中心，構成其周邊電路之記憶體電路、外部輸出入裝置等之數個電路區塊，係於一塊半導體基板上所形成之一個晶片之微處理器，構成此等結構之系統LSI中，MIS(MOS)電晶體之閘氧化膜厚，係分作兩種。對應MIS電晶體之動作電壓，而必須確保某種程度的耐壓 (對閘氧化膜破壞之耐壓）之電路，例如使用DRAM作為外部輸出入電路、類比輸出入電路和記憶體電路者，如記憶體陣列的位址選擇用MOSFET、類比/數位轉換器、數位/ 類比轉換器等，雖無硬性限制，但若使用0.2 # m製程技術時，具有閘長0.4 // m且閘氧化膜厚8 nm之MIS電晶體。相對的，以經過降壓之較低内部電壓為動作電源之電路，亦即邏輯電路、SRAM及CPU，則以閘長0.2 // m且閘氧化膜厚4 nm之MIS電晶體構成。圖18及圖19係為說明有關本發明之半導體積體電路裝置之再配線製造方法一實例，所顯示之該元件構造斷面圖。圖18(A)所顯示者，係於半導體基板上形成有多數電路元件之半導體晶片201表面，形成有接線墊202(202a及202b)，而於去除接線墊202之開口部後，以保護層203覆蓋之晶圓斷面。同圖（A)所顯示者，係相當於傳統之打線接合連結 -25 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

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保護層203之材質除了矽氧化膜或氮化矽膜等無機膜以外，尚可使用聚醯亞胺等有機膜，以及此等之複合材質。 =部絕緣層204之材質，為能於基板實裝後，緩二因半導把積體電路裝置與實裝基板的熱膨脹等，對凸塊電極2〇8 =生作用之應力（應力、彎曲狀態），且為減低再配線2〇5之電容，故最好採用聚醯亞胺及氟類樹脂，以及各種高分子彈性體材料等低彈性率（低彈性係數）且低誘電率之有機材

装料。在此所例舉之高分子彈性體材料，如矽、丙婦等橡膠. 材料，以及這類橡膠材料複合而成的低彈性率之高分子材料等。、下部絕緣層204係以清漆（varnish)塗体、印刷或者黏貼薄 f等方式形成。下部絕緣層204之厚度，從減低應力及電谷足觀點來看，以3 //m左右以上為佳。其中，保護層2〇3 訂

線使用有機膜時，下部絕緣層204可較其為薄，或者省去不用。前述再配線205中，例如使用三層配線構造，其係於厚度 1〜5 /zm左右的銅或鋼合金上下方，沉積厚度〇1〜〇5 “ = 左右的鉻、鈦、鎳及鎳合金等。此外亦可使用鋁及鋁合金。前述表面絕緣層206之材質，為能緩和作用於凸塊電極 2〇8之應力，最好採用聚醯亞胺或環氧、氟樹脂，甚至各種高分子彈性體材料等之低彈性率有機材料。此外，前述再配線的下側絕緣膜（進一步之絕緣膜）以柔軟者為佳，以便吸收施加於凸塊電極之應力。上側絕緣膜2〇6如從保護的觀點來看，亦可選擇較下側絕緣膜2〇4為硬的材料。具 -27 - 577152 A7 B7

體而言，上側絕緣膜206及下側絕緣膜204係以感光性聚酿亞胺樹脂膜形成，藉由改變熱處理（硬化）前的溶劑量、分子量及填料含有量等，可改變最終的膜硬度（彈性率）。此外，以不同材料形成上下絕緣膜亦可。此時，可考慮例如以環氧樹脂形成上側絕緣膜206，而以聚醯亞胺樹脂形成下側絕緣膜204。如述凸塊電極底層金屬207，最好使用鉻、鎳、鎳鎢、鎳銅等電鍍障礙性鬲的金屬，形成約〇·3〜3 # m之厚度為佳。為進一步確保助焊劑的濕潤性以及與探針之電性連接，表面最好形成厚約〇· 1以m左右的金薄膜層。前述焊錫凸塊電極208之形成方式，可於焊錫凸塊電極底層金屬2〇7上印刷助焊劑，或者將預先形成一定尺寸的錫球轉印後，再經過回焊處理（reflow)形成之。如上所述，在電源、訊號輸出入用接線墊2〇2a及探針檢查用接線塾202b兩者的正上方，分別設置檢查塾209，可便於再配線工序後實施探針檢查，故可防止接線墊202於再配線工序前之損傷造成連接可靠性低落。特別是當再配線係如本實施例，作為分配訊號之配線使用時，該探針檢查更形重要。上述結構中，由於探針2U可在不接觸形成後的焊錫凸塊電極208之下進行檢查，不僅可防止焊錫凸塊電極2〇8變形’並在探針對焊錫凸塊電極2〇8曲面呈偏心接觸下，防止探針211產生損傷。上述結構中，由於探針211無需接觸到焊錫凸塊電極208 -28 - 本紙張尺度適用中國國家標準(CNS) A4規4(210χ297公爱)

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577152 A7 _____B7 _ _______ 五、發明説明（3Q ) 作同一工序形成之’故相較於圖25(a)〜(c)之製造流程，可降低凸塊電極底層金屬之形成成本。以充分確立的工序製造半導體積體電路裝置之電路元件，且不良率較低時，有時亦可省略預燒工序。此時，圖 25(a)〜(c)的各製造流程即完全相同，不會有所差異。圖25 <各個製造工序流程，其中之功能選擇S4、探針檢查S5及瑕疵補救S6，均為連續實施。於功能選擇S4與瑕疵補救S6中利用反融絲技術時，這三項工序皆以探針接觸晶圓足方式，而可單獨透過電氣處理（不配合雷射進行融絲切斷或再配線又變更）進行，因此可在一次探針測試中（亦即對其他晶片進行探針測試後，無須再度進行探針檢查），一併處理三項工序，達到工序簡化之效果。此時，功能選擇及瑕疵補救，亦可考慮含在廣義的探針檢查中。圖25之各個製造工序流程中，焊錫凸塊電極形成工序μ 律於單片切斷工序S8之前的晶圓階段中一併進行，其焊錫凸塊電極之形成效率，優於傳統的BGA或csp之製造工序中於每個晶片各別形成焊錫凸塊電極之效率。再者，於焊錫凸塊電極形成工序S7之前，先進行功能選擇Μ、探針檢查S5以及瑕疵補救S6等三項工序，更能不受焊錫凸塊之突起障礙，而易於進行探針測試。 —功能選擇工序S4亦可於探針檢㈣或瑕㈣⑽之後貫施’但若於探針檢細之前實施功能選擇s4，探針檢查 S5時僅須針對之前已選擇的功能進行檢查，故可刪減檢：項目而提升檢查效率。功能選擇亦可透過再配線實施，亦 • 33 -

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:、於印圓上形成電路為止的所有工序皆不變，而於再配 \ ^ /成工序中，以DRAM為例，將位元結構設定成X 16 位7C X32 47L或者χ64位元等，再利用再配線，實施傳統之接合選擇亦可。透過功能選擇S4所得到之各品種之需求比例，常受市場動態义巧而改變。為能彈性因應需求變化，並使各品種庫存量最小化，最理想的作法是於功能選擇之前的狀態下保有庫存，且功能選擇後的工序必須盡可能於短期間内冗成》於功能選擇中利用反融絲技術，對所有的品種施以相同之再配線圖m凸塊電極形成的前—狀態下保有庫存，如此即可因應須求變化，於短期間内製造出所須品種，並可降低庫存量。相對於圖25所說明之製造流程，亦可與上述相反地，於幻凸塊％極之开〉成工序87後，再行透過前述程式元件，進行功能選擇工序S4。此時，為進行功能選擇，必須讓電極與突狀電極同樣露出於半導體積體電路之表面，以便對程式元件施加電壓。不過，除了伴隨功能選擇之處理以外，半導體積體電路將可於幾乎所有的晶圓工序皆完成之狀態下保有庫存’故易於進行庫存管理。圖26係為有關本發明之半導體積體電路裝置中，其他一種貫施例之概略斷面圖。在本實施例之半導體積體電路裝置中，其如前述之半導體晶片之一主面上，形成有圖中所示之電路元件及配線。此配線中，透過最上層的配線形成有接線墊，透過前述作為導電層之再配線，與凸塊電極連 -34 · i紙張尺度適财S 0家料(CNS) A4規格(2ι〇X297公爱) ' ------- 五、發明説明（32 接。同圖中雖省略未予顯示，但如同前述圖1之實施例等，接，所形成之開口部去除後，先形成包含聚醯亞胺構成之第一層有機絕緣膜，再於其上形成再配線。在本實施例中，圖26(A)不同於前述圖1之實施例，而係透過再配、毒，連接一個凸塊電極與一個接線塾。相對於此，圖26(B)之再配線，雖非硬性限制，其係與上述圖26(A)的再配線呈交叉設置，於其交叉部分，透過與接線墊同一工序中所形成之最上層A1(銘、)線等配線，令上述連接接線墊之再配線’與連接上述凸塊之再配線相互連接。如此，前逑圖26(A)之再配線，即設置於第一層有機絕緣膜上，其係用以連接兩條再配線之最上層A1線，但圖中未予顯示。本實施例之再配線，除了用以如圖所示將接線墊與凸塊呈一對一對應連接者之外，例如在圖26(以中，於前述最上層A1線上交叉設置之再配線，係如同於前述圖u之實施例，用來作為一部分之訊號線或電源供給線者，例如為接線墊與接線墊相連之訊號配線，或者凸塊與凸塊相連之電源配線皆可。圖27係為有關本發明之半導體積體電路裝置中，進一步之其他一種實施例之概略結構圖。圖27(A)係顯示概略之斷面結構；圖27(B)係顯示電路圖案❶本實施例係為前述圖％之實施例之變形示例，其連接所有再配線而於半導體晶片之一主面上所形成之配線，係連同前述最上層（M4)，由其下層配線如第三層配線M3所共同組成。舉例而言，如圖27(A)中接線墊與接線墊相連之情形為 -35 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐) 577152 A7 _B7__ 五、發明説明（33 ) 例，當兩者之間如圖27(B)設有呈交叉延伸之再配線，以及朝上述連接方向平行延伸之最上層M4所設之訊號線等，係進一步利用其下所設之第三層配線M3，而形成與上述M4 之交叉部位。根據圖27(A)，接線墊係透過接觸窗連接至再配線之一端，而此再配線之另一端係透過接觸窗連接M4配線的其中一端，其另一端則透過接觸窗連接M3配線之一端。此M3 配線之另一端，則透過接觸窗連接M4配線之一端。在此配置下，與訊號線等進行第一次交叉。上述M4配線之另一端，於上述訊號線等之交叉部位，透過接觸窗連接M3配線的另一端。此M3配線之另一端則透過接觸窗，連接M4配線的其中一端。而此M4配線之另一端則與凸塊連接之再配線相連，令上述凸塊與凸塊間形成電性連接。另於圖27(A) 中，省略上述交叉部位中之另一端配線（M4)及再配線。圖28係為有關本發明之半導體積體電路裝置中，進一步之其他一種實施例之平面圖。本實施例之半導體積體電路裝置，係適用於靜態RAM等之記憶體電路，但非硬性限制，其係顯示再配線及其所連接之凸塊電極與接線墊之佈局。同圖亦如同前所述，其中之凸塊電極係以〇表示，接線墊係以小□表示。這些凸塊電極與接線墊，係透過再配線相互連接。在本實施例中，再配線亦依其功能分作直流電壓用與交流訊號用兩種。交流訊號用之再配線係與晶圓級 CSP中之再配線相同，係為一個凸塊電極與一個接線墊呈 -36 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 577152

一對一對應連接，用作位址及控制訊號之輸入，以及資料輸出入等。這些個別訊號用之再配線，為求高速傳遞流通於其中之訊嬈，係縮小寄生容量，並對應設置密度高的數個接線墊，採用配線寬度較窄之再配線層。本實施例亦可利用前述再配線層，進行低阻抗之電源供給。同圖中，沿著半導體晶片中央及晶片周邊所延伸之配線寬度間隔較大之再配線層，係為供應内部降壓電路中所形成之降壓電壓而設。此再配線層係傳遞降壓電壓，該降壓電壓係由設在晶片中央左右兩側之降壓電路所形成，再透過接觸窗分配至晶片周邊作為内部電路之動作電壓。例如，電源電壓若設定為3.3伏特，上述降壓電壓即減為15 伏特之低電壓。上述晶片長邊方向之前述降壓電源線内側所設之兩條再配線，係為供給電路的接地電位vss而設。此外，由外部所供給之電源，係透過圖中未顯示之凸塊及再配線，傳送至上述降壓電路。如有利用外部電源進行動作之輸出入界面時，則透過上述凸塊、再配線及内部配線，對其供應電源《這些結構因與前述圖14之實施例相同，故在此省略。圖29係為有關本發明之半導體積體電路裝置中，進一步足其他一種實施例之平面圖^本實施例之半導體積體電路裝置，係為前述圖28之實施例之變形示例。同圖係放大顯示前述圖28所示之半個記憶體晶片。在本實施例中，雖非硬性限制，係將再配線呈交叉配置，該再配線係將一個凸塊電極與一個接線墊呈一對一對應連接。 -37 - 本紙張尺度適财闕家標準(CNS) Μ規格(21QX 297公爱) 577152 35 五、發明説明（藉由此交叉設置，例如使用相同的凸塊與接線墊之陣列，透過再配線之圖案變更，可進行功能變更等。例如，可令其與傳統的接合選擇等具有相同之功能。或者於特定訊號中，為高速傳遞流通於其中之訊號，利用上述交又部，，以減小寄生容量並取得最短距離。此種再配線之間的又叉技術，可利用前述圖26及圖27的實施例中，於半導體基板上所形成之最上層配線及其下層配線來達成。根據上述實施例中所得之作用及效果如下： ⑴於半導體基板之-主面上，設置構成電路之電路元件、配線及電性連接上述電路之第一電極，於上述第一電極的表面部分去除後之上述電路上，形成有機絕緣膜，再於上述有機絕緣膜上設置第一及第二外部連接用電極，最後將導電層被料上述有機絕緣膜上，用以連接上述第一及第二外部連制電極與第_電極，如此，不但上述導電層亦可用作為良好之電源供給通路，並得以提高半導體基板上所形成之電源電路等電路佈局之彈性。 ⑺除上述，外，令上述第一及第二外部連接用電極之面積大於上述弟-電極的面積，不但有助於達成半導體基板上所形成之7G件及配線等之高度集積化，極等外部連接機構之效。主收凸塊电 j除再配線構成上述導電層，將得以在晶圓製程中，元成半導體積體電路裝置之製迕。一 (4)=之外’，上述導電層形成與上述半導體基板之又同或稍長，可高效率供給電源電壓至對半導體 -38 - 本紙張尺度適财s s家標準(CNS) A4規格(21G χ 297公爱 577152 A7 B7 五、發明説明（36 ) 基板上所形成之各電路元件。 (5) 除上述之外，對第一及第二外部連接用電極施加相同電壓，可達低阻抗之電壓供給之效果。 (6) 除上述之外，自第一及第二外部連接用電極供應電源電壓，可達成低阻抗之電源電壓供給，且有助於穩定半導體基板上所形成之電路動作。 (7) 除上述之外，對第一及第二外部連接用電極供給電路之接地電壓，可達成低阻抗之接地電壓供給，且有助於穩定半導體基板上所形成之電路動作。 (8) 除上述之外，於上述一主面上進一步設置連接上述電路之第二電極，透過前述導電層電性連接上述第一及第二外部連接用電極，以及上述第一電極和上述第二電極，可對半導體基板上所形成之電路元件，穩定供應均等之電壓。 (9) 除上述之外，於第一及第二外部連接用電極上設置錫球，可於晶圓製程中進行製造，並可簡單並穩定地進行半導體積體電路裝置之實裝。 (10) 於半導體基板之一主面上，設置構成電路之電路元件、配線及電性連接上述電路之第一電極與第二電極，再於上述第一電極與第二電極的表面開口部分去除後之上述電路上，形成有機絕緣膜，而將導電層被覆於上述有機絕緣膜上，用以電性連接上述第一電極與第二電極，如此，不但上述導電層亦可用作於傳遞訊號，且得以提升半導體基板上所形成之電源電路等電路佈局之彈性，並有助於動作之高速化。 -39 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X 297公釐） 577152 A7 B7 五、發明説明 (11) 除上述之外’將上述導電層作為再配線，可於晶圓製程中達成1¾速訊通路效果。 (12) 除上述之外，於上述有機絕緣膜上，進一步設置第一外部連接用電極和第二外部連接用電極，令上述導電層連接第一外部連接用電極和第二外部連接用電極，如此可從外部對半導體基板上所形成之電路元件，穩定供應均等之電壓。 (13) 除上述之外，將上述第一外部連接用電極和第二外部連接用電極作為凸塊電極，不但可透過晶圓製程，完成半導體積體電路裝置之製造，且能夠於實裝基板上，達成高密度實裝之效果。 @ (14) 除上述之外，將上述第一電極和第二電極作為接線墊，可將上述半導體晶片組裝於具有讀取端子之半導髀體電路裝置上，實現半導體晶片之多元化封裝形態。且 (15) 除上述之外，令上述第一外部連接用電極與上述第二外部連接用電極之面積，大於上述第一電極與第二電極之 =積丄不但有助於達成半導體基板上所形成之元件及配線寺<高度集積化，亦可坐收凸塊電極等外部連接機構之效。 (16) 除上述之外，於第一及第二外部連接用電極上設置錫球’可於晶圓製程中進行製造’且可簡單並穩定地進行半導體積體電路裝置之實裝。 (17) 除上述之外，於上述有機絕緣膜上進一步設置第一外部連接用電極，將上述導電層連接至第一外部連接用電極’且除了上述第一外部連接用電極以外，其餘外部連接 -40 -

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A7 _B7__ 五、發明説明（38 ) 用電極一律不予連接，如此僅需使用一個外部端子，即可有效對半導體基板上所形成之電路元件，供應電壓乃至於訊號。 (18) 除上述之外，對上述第一外部連接用電極供給時鐘脈衝訊號，可減低供應至半導體基板上所形成之數個電路之時鐘脈衝相位差，而有助於電路之高速化。 (19) 除上述之外，於上述半導體基板之一主面上，進一步設置接收第一電壓之電壓形成電路，透過上述電壓形成電路，形成不同於上述第一電壓之第二電壓，再透過上述導電層傳送上述第二電壓，如此可簡化半導體基板上所形成之電源電路、令電路佈局簡單易行，且達到穩定供給均等電壓之效果。 (20) 除上述之外，於上述半導體基板之一主面上，進一步設置接收第一時鐘脈衝之時鐘脈衝再生電路，透過上述時鐘脈衝再生電路，輸出對應於上述第一時鐘脈衝之第二時鐘脈衝，再透過上述導電層分配上述第二時鐘脈衝，如此可將供給自外部且為時鐘脈衝同步化之内部時鐘脈衝，有效率地分配至半導體基板上所形成之各電路。 (21) 除上述之外，將上述導體層，透過其中一部分設在上述半導體基板的一主面上之配線進行連接，可與導體層交叉配置，達到訊號線及電源線容易配置之效果。 (22) 除上述之外，將上述導電層作為連接配線，用以組合上述半導體基板之一主面上所形成之最上層配線，以及於其下層所形成之配線，將更易於達成訊號線及電源線容易 -41 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐） 577152

配置之效果。 (23)於半導體基板之一主面上，設置構成電路之電路元件、配線及電性連接上述電路之第一電極和第二電極，再於上述第一及第二電極的表面部分去除後之上述電路上，形成有機絕緣膜，於上述有機絕緣膜上設置第一及第二外部連接用電極，然後將導電層被覆於上述有機絕緣膜上，用=分別電性連接上述第一及第二外部連接用電極與第一及第二電極，而於其交叉部位，令上述導體層之其中一側，連接上述半導體基板之一主面上所設有之配線，如此，可達成訊號線及電源線容易配置之效果。 (24)除上述之外，將上述導電層作為連接配線，用以組合上述半導體基板之一主面上所形成之最上層配線，以及於其下層所形成之配線，將更易於達成訊號線及電源線容易配置之效果。以上就本發明者等人所提出之發明，依據實施例予以具體說明，但本發明不僅限於前述實施例，舉凡未偏離其要旨之範疇内，皆可進行種種變更。例如，上述半導體晶片上所形成之再配線之結構及材料，可採取各種不同的實施形態。而具有上述凸塊電極之半導體積體電路裝置，除了以數個搭載於一片實裝基板上之多晶片模組結構以外，亦可適用於其他多晶片模組封裝結構之半導體積體電路裝置，如將兩個半導體晶片進行積層結構組合，以構成一個半導體積體電路裝置等。本發明可廣泛運用於晶圓製程中，封裝工序之前所形成之半導體積體電路裝置。 -42 - 本紙張尺度適用中國i^^(CNS) A4規格(210X297公釐) --------

裝訂

577152 A7 _B7__ 五、發明説明（4Q ) 發明之效果本說明書中所揭示之發明中，舉其最具代表性者所得之效果，簡單説明如下：於半導體基板之一主面上，設置構成電路之電路元件、配線及電性連接上述電路之第一電極，於上述第一電極的表面部分去除後之上述電路上，形成有機絕緣膜，再於上述有機絕緣膜上設置第一及第二外部連接用電極，最後將導電層被覆於上述有機絕緣膜上，用以電性連接上述第一及第二外部連接用電極與第一電極，如此，不但上述導電層亦可用作為良好之電源供給通路，並得以提高半導體基板上所形成之電源電路等電路佈局之彈性。於半導體基板之一主面上，設置構成電路之電路元件、配線及電性連接上述電路之第一電極與第二電極，再於上述第一電極與第二電極的表面開口部分去除後之上述電路上，形成有機絕緣膜，而將導電層被覆於上述有機絕緣膜上，用以電性連接第一電極與第二電極，如此，不但上述導電層亦可用作於傳遞訊號，且得以提升半導體基板上所形成之電路佈局之彈性，並有助於動作之高速化。圖式之簡要說明圖1(A)、（B)係為有關本發明之半導體積體電路裝置一實施例之概略結構圖。圖2係為有關本發明之半導體積體電路裝置一實施例之平面圖。圖3係為本發明所使用之DRAM —實施例之概略佈局圖。 -43 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐） 577152 五、發明説明（41 , 圖4係為有關本發方塊圖。 A7 B7 明之半導體積體電路裝置一實施例之圖5係為有關本發明之半導體積體電路裝概略斷面圖。置一實施例之圖6係為有關本發明之半導體積體電路裝置一概略平面圖。圖7係為有關本發明之半導體積體電路裝置一方塊圖。圖8係為有關本發明之半導體積體電路裝置一概略平面圖。之圖9係為有關本發明之半導體積體電路裝置一概略平面圖。圖10係為有關本發明之半導體積體電路裝置中，其他一種實施例之概略平面圖。圖11(A)、（B)係為有關本發明之半導體積體電路裝置中，其他一種實施例之概略結構圖。圖12係為有關本發明所使用之DRAM之其他一之概略佈局圖。圖13係為圖12之DRAM時鐘脈衝輸入部之一實塊圖。實施例之實施例之實施例之種實施例施例之方圖14係為有關本發明之半導體積體電路裝置中，其他一種貫施例之平面圖。圖15係為有關本發明之再配線製造方法一實施例之概略斷面圖。 -44 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐) 裝訂 577152 A7 B7 五、發明説明（43 ) 圖27(A)〜(B)係為有關本發明之半導體積體電路裝置中，更進一步之其他一種實施例之概略斷面圖。圖28係為有關本發明之半導體積體電路裝置中，進一步之其他一種實施例之平面圖。圖29係為有關本發明之半導體積體電路裝置中，進一步之其他一種實施例之平面圖。元件符號之說明 01 : 第一層之聚醯亞胺 02 ：第二層之聚醯亞胺 03 ：凸塊電極 04 ·· 接線墊 05 ：再配線層 06 ：晶片 07 ：最上層配線 105 :再配線層（VDD) 205 :再配線層（VSS) 305 :再配線層（VSSQ) 405 ··再配線層（VDDQ) 505 :再配線層（CLK) 605 :再配線（訊號線） 705 :再配線（其他配線） 11:時鐘脈衝輸入緩衝器 12 :再配線 13 :輸出入控制電路 -46 - 本紙張尺度適用中國國家標準(CNS) A4規格(210X297公釐) 577152 A7 B7 五、發明説明（44 ) 14 :記憶體陣列 15:最上層金屬配線層 16 :讀/寫控制電路 17 :輸出電阻電路 18 :輸出緩衝電路 19 :輸出入接線墊 110 :時鐘脈衝再生電路 111 ·•位址輸入電阻器 112 :位址輸入緩衝器 113 :位址輸入接線塾 114 :輸出入控制電路 20 :凸塊電極 21 :再配線（電源線） 22 :接線墊 23 :降壓電壓 24 :晶片上配線 25 :再配線（訊號） 120 : p型矽基板 122 : p型深井領域 125 :元件分離領域 126、127 :閘氧化膜 130、131 :閘電極 136 : η型源極領域 137 : η型汲極領域 -47 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210X 297公釐） 577152 A7 B7 五、發明説明（45 ) 138 : η型源極領域 139 : η型汲極領域 140 ··氮化矽膜 141 :接觸層間膜 142 :接觸栓塞 143 :第一金屬配線 144 :第一層間膜 145 :第一層間栓塞 146 :第二金屬配線 147 :第二層間膜 148 :第二層間栓塞 149 ··第三金屬配線 150 ··第三層間膜 151 :第三層間栓塞 152 :第四金屬配線 201 :半導體晶片 202(202a、202b):接線墊 203 :保護膜 204 :下部絕緣層 205、295 :再配線 206 :上側絕緣膜 207 :凸塊電極底層金屬 208 :焊錫凸塊電極 297 :凸塊電極底層金屬 -48 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐）

裝訂

Claims

1. 一種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於該半導體基板之一主面上以構成電路；第一電極，其係設置於上述一主面上，與上述電路呈電性連接；有機絕緣膜，其係設置於上述第一電極表面之開口部以外之上述電路上；第一及第二外部接線用電極，其係設置於該有機絕緣膜上；及導電層，其係用來電性連接上述第一及第二外部接線用電極與第一電極，而上述導電層係被覆在上述有機絕緣膜上；上述第一及第二外部接線用電極係被施以相同的電壓。 2. 如申請專利範圍第1項之半導體積體電路裝置，其中上述第一及第二外部接線用電極，其面積係大於上述第一電極之面積。 3. 如申請專利範圍第1項之半導體積體電路裝置，其中上述第一及第二外部接線用電極係為凸塊電極。 4. 如申請專利範圍第1項之半導體積體電路裝置，其中上述第一電極係為接線墊。 5. 如申請專利範圍第1項之半導體積體電路裝置，其中上述導電層係為再配線。 6. 如申請專利範圍第1項之半導體積體電路裝置，其中 O:\75\75524-910918.DOa 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 A8 B8 C8 D8 六、申請專利範圍上述半導體基板係為四方形，而上述導電層係形成與上述半導體基板之一邊長度略同或稍長。 7. 如申請專利範圍第1項之半導體積體電路裝置，其中上述第一及第二外部接線用電極，係施以電源電壓。 8. 如申請專利範圍第1項之半導體積體電路裝置，其中上述第一及第二外部接線用電極，係施以電路之接地電壓。 9. 如申請專利範圍第1項之半導體積體電路裝置，其中係進一步具有第二電極，其係電性連接至設於上述一主面上之上述電路，上述第一及第二外部接線用電極與上述第一電極和上述第二電極，係透過前述導電層而呈電性連接。 10. 如申請專利範圍第1項之半導體積體電路裝置，其中上述第一及第二外部接線用電極，係包含錫球。 11. 如申請專利範圍第1項之半導體積體電路裝置，其中上述導電層中之一部分，係經由配線而連接，該配線係設置於上述半導體基板之一主面上。 12. —種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於上述該半導體基板之一主面上以構成電路；第一電極和第二電極，其係設置於上述一主面上，並與上述電路呈電性連接；有機絕緣膜，其係設置於上述第一電極和第二電極之 OA75\75524-910918.DOO 5 ~ 2 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

裝 577152 A8 B8 C8 D8 穴、申請專利祀圍表面開口部以外之上述電路上；及導電層，其係被覆於上述有機絕緣膜上，該有機絕緣膜係連接上述第一電極和第二電極；上述導電層並未連接於外部接線用電極。 13. 如申請專利範圍第12項之半導體積體電路裝置，其中上述導電層係為再配線。 14. 如申請專利範圍第12項之半導體積體電路裝置，其中係進一步具有第一外部接線用電極和第二外部接線用電極，其係設置於上述有機絕緣膜上；而上述導電層，係連接至第一外部接線用電極和第二外部接線用電極。 15. 如申請專利範圍第14項之半導體積體電路裝置，其中上述第一外部接線用電極與上述第二外部接線用電極係為凸塊電極。 16. 如申請專利範圍第12項之半導體積體電路裝置，其中上述第一電極與第二電極係為接線墊。 17. 如申請專利範圍第14項之半導體積體電路裝置，其中上述第一外部接線用電極與上述第二外部接線用電極，其面積係一律大於上述第一電極與上述第二電極之面積。 18. 如申請專利範圍第17項之半導體積體電路裝置，其中上述第一及第二外部接線用電極係包含錫球。 19. 如申請專利範圍第12項之半導體積體電路裝置，其中係進一步具有第一外部接線用電極，其係設置於上述 O:\75\75524-910918.DOC 5 - 3 * 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐)

气訂

577152 A8 B8 C8 D8 六、申請專利範圍有機絕緣膜上；而上述導電層，係連接至第一外部接線用電極；上述導電層，除了連接上述第一外部接線用電極之外，一概不連接其他外部接線用電極。 20. 如申請專利範圍第19項之半導體積體電路裝置，其中上述第一外部接線用電極係為凸塊電極。 21. 如申請專利範圍第19項之半導體積體電路裝置，其中上述第一外部接線用電極，其面積一律大於上述第一電極和上述第二電極之面積。 22. 如申請專利範圍第19項之半導體積體電路裝置，其中上述第一外部接線用電極係接收時鐘脈衝訊號。 23. 如申請專利範圍第22項之半導體積體電路裝置，其中上述第一外部連接用電極係包含錫球。 24. 如申請專利範圍第12項之半導體積體電路裝置，其中係進一步具有電壓形成電路，其係設置於上述半導體基板之一主面上；上述電壓形成電路，係於接收第一電壓後，形成不同於第一電壓之第二電壓；上述導電層係連接至上述電壓形成電路，以傳送上述第二電壓。 25. 如申請專利範圍第24項之半導體積體電路裝置，其中係進一步具有第二外部接線用電極以及導電層；該第二外部接線用電極，係將上述第一電壓傳送至上述電壓形成電路。 O:\75\75524-910918.DOO 5 " 4 * 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 A8 B8 C8 D8 七、申請專利範圍 26. —種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於上述該半導體基板之一主面上以構成電路；第一電極和第二電極，其係設置於上述一主面上，並與上述電路呈電性連接；有機絕緣膜，其係設置於上述第一電極和第二電極之表面開口部以外之上述電路上，；導電層，其係被覆於上述有機絕緣膜上，該有機絕緣膜係連接上述第一電極和第二電極；及時鐘脈衝再生回路，其係設置於上述半導體基板之一主面上；上述時鐘脈衝再生電路，係於接收第一時鐘脈衝後，輸出對應於上述第一時鐘脈衝之第二時鐘脈衝；上述導電層，係連接上述時鐘脈衝再生電路並傳送上述第二時鐘脈衝。 27. 如申請專利範圍第26項之半導體積體電路裝置，其中係進一步具有第二外部接線用電極以及導電層；該第二外部接線用電極，係將上述第一時鐘脈衝傳送至上述時鐘脈衝再生電路。 28. 如申請專利範圍第26項之半導體積體電路裝置，其中上述時鐘脈衝再生電路係為PLL電路。 29. 如申請專利範圍第26項之半導體積體電路裝置，其中上述時鐘脈衝再生電路係為DLL電路。 O:\75\75524-910918.DCX^ 5 - 5 - 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

訂

577152 A8 B8 C8 D8 -6 - 々、申請專利範圍 30. 如申請專利範圍第26項之半導體積體電路裝置，其中上述時鐘脈衝再生電路係為SMD電路。 31. —種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於上述該半導體基板之一主面上以構成電路；弟一電極和弟二電極’其係設置於上述一主面上’並與上述電路呈電性連接；有機絕緣膜，其係設置於上述第一電極和第二電極之表面開口部以外之上述電路上；及導電層，其係被覆於上述有機絕緣膜上，該有機絕緣膜係連接上述第一電極和第二電極；上述電路係包括：輸出直流電壓至上述第一電極之第一電路，以及從上述第二電極接收電壓並動作之第二電路。 32. 如申請專利範圍第31項之半導體積體電路裝置，其中上述第一電路係為電壓形成電路，其係於接收外部電壓後，形成不同於上述外部電壓之上述直流電壓。 33. —種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於上述該半導體基板之一主面上以構成電路；第一電極和第二電極，其係設置於上述一主面上，並與上述電路呈電性連接； O:\75\75524-910918.DOO 本紙張尺度適用中國國家標準(CNS) Α4規格(210 X 297公釐)

•線 Φ\ 2 5 11 77 A BCD 々、申請專利範圍有機絕緣膜，其係設置於上述第一電極和第二電極之表面開口部以外之上述電路上；及導電層，其係被覆於上述有機絕緣膜上，該有機絕緣膜係連接上述第一電極和第二電極；上述電路係包括第一電路以及第二電路，該第一電路係傳送訊號至上述第一電極；該第二電路係從上述第二電極接收訊號。 34. 如申請專利範圍第33項之半導體積體電路裝置，其中上述第一電路係構成時鐘脈衝再生電路者。 35. 如申請專利範圍第34項之半導體積體電路裝置，其中. 連接上述導電層之配線，其係包括：最上層配線以及其下層所形成之配線，該最上層配線係形成於上述半導體基板上之一主面上。 36. 如申請專利範圍第12項之半導體積體電路裝置，其中上述導電層係經由配線而連接於上述第一電極，該配線係設置於上述半導體基板之一主面上。 37. 如申請專利範圍第36項之半導體積體電路裝置，其中連接上述導電層之配線，其係包括：最上層配線以及其下層所形成之配線，該最上層配線係形成於上述半導體基板上之一主面上。 38. —種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於該半導體基板之一主面以構成電路， O:\75\75524-910918.DOO 5 * 7 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 A BCD 々、申請專利範圍第一電極與第二電極，其係設置於上述一主面上，並與上述電路呈電性連接；有機絕緣膜，其係設置於上述第一電極和第二電極之表面開口部以外之上述電路上；第一及第二外部接線用電極，其係設置於該有機絕緣膜上；第一導電層，其係延伸設置於第一假想線上；第二導電層，其係延伸設置於上述第一假想線上；第三導電層，其係延伸設置於與上述第一假想線交叉的第二假想線上；及接線用配線，用以電性連接上述第一與第二導電層；而上述第三導電層之一部份係設置於上述第一與第二導電層之間；上述第一至第三導電層，係設置於上述有機絕緣膜上；上述第一與第二導電層，係電性連接於上述第一電極；上述第三導電層，係電性連接於上述第二電極；上述接線用配線與上述第三導電層之間，設置有上述有機絕緣膜。 39. —種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於該半導體基板之一主面以構成電路； O:\75\75524-910918.DOQ 5 · 8 · 本纸張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 A8 B8 C8 D8 六、申請專利範圍第一電極與第二電極，其係設置於上述一主面上，並與上述電路呈電性連接；有機絕緣膜，其係設置於上述第一電極和第二電極之表面開口部以外之上述電路上；第一及第二外部接線用電極，其係設置於該有機絕緣膜上；第一導電層，其係設置於第一假想線上；第二導電層，其係設置於上述第一假想線上；及第三導電層，其係設置於與上述第一假想線交叉的第二假想線上；而上述第三導電層之一部份，係設置於上述第一與第二導電層之間；上述第一至第三導電層，係設置於上述有機絕緣膜上；上述第一及第二導電層，係電性連接於上述第一電極；上述第三導電層，係電性連接於上述第二電極；上述第一與第二導電層，係經由設置於上述有機絕緣膜下層之第一及第二接線用配線電性連接；上述第一及第二接線用配線，係形成於與上述半導體基板成垂直方向之相異配線形成層上。 40. 如申請專利範圍第38或39項之半導體積體電路裝置，其中上述第一至第三導電層，係設置為與上述有機絕緣膜接觸。 41. 一種半導體積體電路裝置，其特徵為具有：半導體基板；電路元件及配線，其係設置於該半導體基板之一主面 O:\75\75524-9109t8.DOC 5 · 9 _ 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 57715： ABCD 七、申請專利範圍以構成電路；第一電極與第二電極，其係設置於上述一主面上，並與上述電路呈電性連接；有機絕緣膜，其係設置於上述電路上；第一及第二外部接線用電極，其係設置於該有機絕緣膜上；及第一配線，其係設置於第一假想線上；第二配線，其係設置於上述第一假想線上；第三配線，其係設置於與上述第一假想線交叉的第二假想線上；而上述第三配線之一部份，係設置於上述第一與第二配線之間；上述第一至第三配線，係設置於上述有機絕緣膜上；上述第一及第二配線，係電性連接於上述第一電極；上述第三配線，係電性連接於上述第二電極；上述第一與第二配線.，係經由設置於上述有機絕緣膜下層之接線用配線電性連接。 42. 如申請專利範圍第41項之半導體積體電路裝置，其中上述接線用配線係包括：形成於相異之第一及第二接線用配線。 43. 如申請專利範圍第41項之半導體積體電路裝置，其中上述第一至第三導電層，係設置為與上述有機絕緣膜接觸。 44. 如申請專利範圍第41項之半導體積體電路裝置，其中上述第一配線係設置上述第三配線之一方之側，上述 O:\75\75524-910918.DOO 5 - 10 - 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 8 8 8 8 A B CD 七、申請專利範圍第二一配線係設置上述第三配線之另一方之側。 45.如申請專利範圍第41項之半導體積體電路裝置，其中上述第一至第三配線，係由同一配線形成步驟形成。 O:\75\75524-910918.DOC\ 5 -11 本紙張尺度適用中國國家標準(CNS) A4規格(210 X 297公釐) 577152 第090130770號專利申請案中文圖式替換頁(92年5月）

圖4

圖5 -61 - 577152 第090130770號專利申請案中文圖式替換頁(92年5月） 37

圖6 -62- 577152 第090130770號專利申請案中文圖式替換頁(92年5月） 42 37 38 43

-63 - 577152 第090130770號專利申請案中文圖式替換頁(92年5月） 49 45 52Λ 46 47.

5l· 49 49

5。圖8 46 46

53

-64- 577152 第090130770號專利申請案中文圖式替換頁(92年5月）

圖10 -65 - 577152 第090130770號專利申請案中文圖式替換頁(92年5月）㈧

(B)

-66- 577152 第090130770號專利申請案中文圖式替換頁(92年5月）製造絲斷面概略

光阻去除;潰 ⑹

62 圖15 -70- 577152 第090130770號專利申請案中文圖式替換頁(92年5月） (A)

(C)

圖19 -73- 577152 第090130770號專利申請案中文圖式替換頁(92年5月）

-78- 577152 第090130770號專利申請案中文圖式替換頁(92年5月）

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-80- 577152 第090130770號專利申請案中文圖式替換頁(92年5月）厕 NJ

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