TW581966B - Data processor - Google Patents

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同 五、發明説明 [技術領域] 本發明係有關於一 、,、 有關於-種具備有命令古貝料處理裝置’更切確言之，係 處理器等之資料處理=緩衝記憶體之微處理器及影像 [習知技藝] 迄今，各種處理機係 再以執行單元來執行纟彳卜部記憶體（RAM)取得命令， 係具:1:::該5 作為外部記憶體之用之：：：早兀11係依下述順序， 執行。首先，執行單元U AM12中所儲存之命令加 驟1)，並接收相對庵 卜口卩RAM12輸出命令位址（ 解析/執=命令（步驟2)。然後執行單元 ^斤/執㈣命令（步驟3)。此時， 出及寫入資料，乃朝外 為了 £λ ^ ^ ^ j-r * M1 2輸出數據位址（步驟4 以進仃資料讀寫（步驟 乂诹4 命令而定可為不必要之動)作更甚者，步驟4及步驟 依第1圖之結構，有一閂 1通存在，即：由於每執Μ 於執行命令上。 始^成存取，故徒費時間 為解決上述之問題點，遂實施如第2圖所示者 八:器1〇A内設置命令高速緩衝記憶體U。遇未有對今 二逮緩衝記«η下達要求之情況時，命令依上述2 之順序自外部RAM12讀出並供給於執行單元I!" 時，亦儲存於命令高速緩衝記憶體13。如此遇執行單之 本紙張尺度適财_家標準（⑽）峨格（2歡撕公發） 10 將 以 步 : 按

、可I (請先閲讀背面之注意事項再填寫本頁) ΦΜΤ 581966 2 五、發明説明（ 要求同-命令時’即由接收有命令位 憶體13讀出對應之命令，供給執行單元un緩衝記 與自外部職12存取之時間相較，:般而論， 13之存取時間較短，因之可縮短讀出命令=衝記憶體 間。 主執行間之時 第3圖係顯示第2圖所示之命令 結構之方塊圖。該命令高速緩衝記二 址暫存器"、兩個標籤RAM15 3有」〒令位 取得（miss)判斷邏輯電路21及選擇器仏其中標籤ram15 訂 與尚速緩衝讀17連鎖運轉（㈣），標籤RAM16與言 速緩衝RAM18連鎖運轉（#1系）。 门 命令高速緩衝記憶體13係接收來自第2圖所示之執行 單元11之命令位址’而自選擇器22輸出相對應之命令。 且朝外部RAM12傳遞命令位址，自外部rami2接受符合 之區塊。此處所謂區塊’係由連續位址所指定出之多數^ 令之集合。 第4圖顯示出依次執行之命令。第4圖中，除分支命 令（branch)之外，其餘係由連續之命令位址所指定之^ 令。該命令係依第4圖右側箭頭符號所示之順序來執行。 例如，由連績位址所指定之四個命令集合而成一個區塊。 第3圖的命令位址暫存器14共分割為：區塊偏移、線 路位址、及標籤位址。上述兩個高速緩衝RAM 17、1 8，係 藉線路位址及區塊位址進行存取，進一步將被指定之命令 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 581966 五、發明説明（3 ) 輸出。線路位址係用於以限定將外部RAM12内的命令儲 存於高速緩衝RANH7、18時之領域。例如，儲存於外部 RAM 12之位址xxxx或yyyy上之命令係使儲存於高速緩衝 RAM17、18之zzzz中者。如此使之可儲存於高速緩衝 RAM 17、1 8之任意記憶領域中時，則對高速緩衝17、 1 8進行存取工作時不免多費時間。 再者，自外部RAM12讀出之命令，可儲存於兩個高速 緩衝RAM17、18中。此種情況稱之為聯想度有2。高速緩 衝RAM17、18可視為由各別之記憶體晶片構成，亦可視 為分割一個記憶體晶片之記憶領域而成者。 區塊偏移係用以由線路位址特定一區塊份之命令者。 例如，位於第4圖最前頭之加法命令”福，，由線路位址切確 指定出來，經區塊偏移自，，〇〇，，改變為，，〇1”、，，1〇”、H ”， 而指定出命令，，add”、，，sUbCC”、，，π”、，，set，，。 標籤RAM15、16接收線路位址，並輸出標籤位址。比 較器19、20各別將自標籤譲15、16讀出之標籤位址與 自命令位址暫存器14讀出之標籤位址相比較，以判斷兩者 是否-致。若以線路位址指定出之命令係儲存於高速緩衝 RAM17時，則比較器19之比較結果為-致（高速緩衝纪 憶體之”資料取得” >相對於此，隨線路位址指定出之命令 綠存=高速緩衝RAM18時’則比較器2〇之比較結果為 一致（鬲速緩衝記憶體之，，資料取得，，）。 貝料取得\未取得判斷邏輯電路21按照比較器 之輸出信號，來控制選擇器22。若比較器Η輸出_致之

本紙張尺細中國ΗΪΪί (⑽A4規格⑵〇;297公釐T

、?τ— 曹- (請先閲讀背面之注意事項再填寫本頁) -6- 五、發明説明（4 ) L唬時，則選擇器22即選擇 2ft私山 w逮緩衝RAM17，若比較器 輪出一致之信號，則選擇器 而專 2選擇兩速緩衝RAM18。 而業經選擇之命令係傳輸至執行單元U。 第5圖係顯示出上述形態，卽. 夕… 疋即·自標籤RAM15讀出 之“鐵位址與自命令位址暫存 β ^ ^ At ^ " 14碩出之標籤位址一致 寻之悲樣。圖中，粗線係表示讀 人人 〇貝出動作上所使用之位址、 〒令、信號等之流程。 第6圖係顯示比較器！ 9及2 〇兩者之比較結果皆無一 _ =(高速緩衝記憶體之”資料未取得”）。圖中，以粗線標 =於寫人動作上所使用之位址、命令、信料μ程。 此時，乃自外部RAM 12讀出各八电 _ _ ρτ’寫入兩速緩衝RAM 17 或南速緩衝RAM18。第6圖之形態係將業已讀出之命令寫 =速緩衝RAM17之例子。又，將未取得之命令位址之 錢位址寫入與高速緩mam17相對應之標藏r鑛5。 繼而’自高速緩衝RAM17讀出儲存中之命令，經 器22供給執行單元η。 [發明所欲解決之課題] 然而’上述習知之命’令高速緩衝計憶體存有下 題點。 Ν 第7圖係顯示自第3圖所示之結構之命令高速緩衝纪 憶體13讀出命令之順序者。為明確圖^位址等之流程， 該圖/、‘ 7F -部分第3圖中所示之結構要件上所附之參照 號碼。又’在第7圖中，—個命令為4位⑭構成，以: 個命令構成一個區塊（亦即，一個區塊係16位元組）。又， 本紙張尺度顧巾關家標準（CNS) Α4規 581966 A7 ----- ---- B7___ 五、發明説明（~" 一 — 線路數為128。讀出之順序係按步驟（a )到（e )之順序。 假設由執行單元11供給”0x00000000,，這個命令位址， 並儲存於命令位址暫存器14中。此時，線路位址 為 ”0000000” ；區塊偏移（block offset)為，，00，，。步驟（a) 中’假設命令位址之標箴位址，與自標籤RAMI 5内讀出 之標籤位址一致者。如此則資料取得/未取得判斷邏輯電 路21即控制選擇器22而選擇高速緩衝RAM17。例如，第 4圖之加法命令” add”自高速緩衝RAM17讀出。 接著’藉步驟（b)，命令位址”〇χ〇〇〇〇〇〇〇4”儲存入命 令位址暫存器14中。此時，區塊偏移自，，〇〇，，增加j而變 成。由於線路位址不變，因此連續選擇高速緩衝 RAM17，選擇與區塊偏移” 〇1，，相對應之命令。（第4圖之 減法命令”subcc”）。 同樣的 ， 相對於 命令位 址 ”0x00000008”、，，0x0000000c”，區塊偏移便成為” 1〇” 與”11”，高速緩衝RAM17各自讀出〇R命令，，0Γ，，及SET命 令’’set”（步驟（c)、（d))。這期間線路位址同樣不變。 接著，在步驟（e)中，一旦命令位址變為，，〇χ〇〇〇〇〇〇ι〇 ” 時，則線路位址增加i，成為，，0000001，，。在步驟（e)中， 假設命令位址之標籤位址，與自標籤RAM16讀出之標籤 位址一致。因此，資料取得/未取得判斷邏輯電路Η控制 選擇器22選擇高速緩衝ram 18。 藉命令為連續狀態之位址所指定出之步驟（a)至（e) 當中，未被選擇之高速緩衝RAM18&進行讀出動作。又， 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） …：…•裝…： I：請先閲讀背面之注意事項再填寫本頁} 、一t— ▼線丨 581966 A7 I--------- 五、發明説明（6 ) ^ ^ — 圖中以粗線圓形記號標示者，係指呈啟動狀態(亦稱主動 狀態或活性狀態）之處者。因此，即形成無謂之電力耗費 之問題。 #鑑於此，本發明之目的係提供一種資料處理裝置， 該資料處理裝置係備有一命令高速緩衝記憶體，該命令高 速緩衝記憶體可解決上述習知技藝之問題點，避免無謂之 電力耗費、憑低電力即可動作者。 [解決課題之手段] 1述課題係藉由一種資料處理I置達成，在該備有命令 高速緩衝記憶體之資料處理震置中，有多數高速緩衝 =AM ’可啟動儲存有被要求之命令之高速緩衝記憶體，並 禁止其餘之高速緩衝記憶體作用（亦稱非主動或非活性狀 I )。因禁止未儲存有被要求之命令之高速緩衝記憶體作 用，故不致耗費電力。即，消耗電力者唯儲存有被要求之 命令之高速緩衝記憶體而已。藉此可避免無謂電力之耗 費、可憑低電力動作之命令高速缓衝記憶體得以實現。 [發明之實施態樣] 第8圖係用以說明本發明之原理者。為明確指出與上述 第7圖所示之讀出順序之差異，第8圖中圖示出在第7圖 之結構上應用本發明時之讀出順序。因此，第8圖中所示 之命令高速緩衝記憶體之結構，為求方便乃延用第3圖及 第7圖中所示之習知之命令高速緩衝記憶體之結構。 根據本發明，步驟（b)、（c)及（d)中，未儲存有被 要求之命令之高速緩衝RAM18係處於禁止作用狀態。（處 本家標準(CNS) “ 謂公釐) 〜一-

c請先閲讀背面之注意事项再填寫本頁) •訂· ▼線丨 -9- 581966 A7 ---—B7 五、發明説明（7 ) ^ (請先閲讀背面之注意事項再填寫本頁) 於禁止作用狀態之高速緩衝RAM18沒有以粗線之圓形記 號圈起）。換言之’在步驟（b)、（c)及（d)中，唯儲存 有被要求之命令之兩速緩衝RAM17處於啟動狀態（處於 啟動狀態之高速緩衝rAM17係以粗線圓形記號標示）。藉 此，可減少在命令高速緩衝記憶體所耗之電力。 再者，令南速緩衝RAM處於禁止作用狀態時，只要停 止對其等記憶體之位址供給即可。 如此，之所以可禁止未儲存有被要求之命令之高速緩 衝RAM作用，係因同一區塊内之命令，其線路位址亦相 同所致，故著眼於儲存於同一高速緩衝RAM内之者。步 驟（a )係讀出同一區塊中為首之命令。此時高速緩衝 RAM17雖是用以進行資料取得者，然而要判斷出何者為進 行資料取得並禁止高速緩衝RAM丨8作用時，須耗費相當 時間。因此，原理上雖可設定為讓高速緩衝RAM18呈禁 止作用狀態，但如此會犧牲存取時間，故步驟（a )中將兩 個高速緩衝RAM設定成皆為啟動狀態。 步驟（b )中，線路位址並無變化。總之，步驟（b ) 中必定是與步驟（a )相同之高速緩衝ram 17取得資料。 因此’於步驟（a )中已未取得資料之高速緩衝ram 1 8乃 呈禁止作用狀態。步驟（c )亦於線路位址並無改變，因此 高速鍰衝RAM18仍控制在禁止作用之狀態下。 接下來，線路位址改變之步驟（e )，則與步驟（a )同 樣設定為：兩個高速緩衝RAM 17、18皆為啟動狀態。 如此，當讀出同一區塊中為首之命令時，所有高速緩 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -10 - 五、發明説明（8 ) =二設定為啟動狀態，讀出同-區塊後續之命令時， 二=::之高速緩衝RAM則控制為禁止作用之狀 悲。藉此设定，使電力之耗費得以削減。 憧二二！顯示本發明之一實施態樣之命令高速緩衝記 =構方塊圖。时凡與第3圖中所示之構成要件相 第圖二予相同之參考號瑪…第9圖之結構係構成 第^圖中所示之命令高速緩衝記憶體13，使含有具備該命 令高速緩衝記憶體之微處理器内等資料處理裝置及外部 RAM12，而構造成一系統。 第9圖中所示之命令高速緩衝記憶體，係用資料取得 /未取得判斷邏輯電路21A，以取代第3圖中所示之資料 取得/未取得判斷邏輯電路21。該資料取得/未取得判斷 邏輯電路21A係加上選擇器22之控制，進行已參照第8 圖詳細說明之控制，即，判斷線路位址是否有所改變，遇 沒有改變之情況時，則在前一步驟中將未取得資料之高速 緩衝RAM控制於禁止作用狀態。然後，將與該控制結果 因應之高速緩衝RAM讀出有效信號23及24分別傳輸至 高速緩衝RAM17、18,將其等設定於啟動狀態或禁止作用 狀態。 高速緩衝RAM讀出有效信號23、24供給於邏輯閘 (logic gate ) 17a、18a，當高速緩衝RAM讀出有效信號 23、24處於啟動（ON )時，則位址提供予高速緩衝RAM17、 18，若處於禁止作用狀態（0FF)時，則位址不提供給高 速緩衝RAM 17、18。又，當遇高速緩衝RAM 17、1 8係由 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -11- 581966 A7 _______ B7 _ 五、發明説明（9 ) " 個別之晶片構成之情況時，高速緩衝RAM讀出有效信號 23、24即供給於各晶片之晶片選擇端子等處。 第10圖係顯示資料取得/未取得判斷邏輯電路21A之 一構成例之線路圖。資料取得/未取得判斷邏輯電路21A 係備有··及閘（AND gate ) 25、26、正反器27、或閘（OR gate) 28、30及31、以及或非閘（NOR gate) 29。資料取 得/未取得判斷邏輯電路21A之輸出信號，係比較器19、 20之比較結果、用以顯示與由標籤RAM15、16讀出之位 址是否儲存有有效命令之登錄有效信號32、33、用以顯示 同一線路位址内之區塊的前頭之信號34、用以顯示位址藉 分支命令而成新位址之分支檢測信號35。又，資料取得/ 未取得判斷邏輯電路21A之輸出信號，係高速緩衝記憶 體· >料未取付#藏36、兩速緩衝讀出有效信號23、 24及選擇器控制信號37。 第10圖的判斷邏輯將參照第8圖及第9圖說明之。 首先，若命令位址係區塊之首時，或藉分支命令而成 為新位址時，信號34或35即成為0N(高位準；high_level) 狀態，經由或閘28供給或閘30或31。接著，或閘3〇及 3!使高速緩衝RAM讀出有效信號23、24成為〇n (高位 準）狀態。藉此，高速緩衝_17及18獲設定成為啟動 狀態。這時，登錄有效信號32及33處於⑽狀態之時（低 位準M〇w-level)，及閘25、26之輸出為低位準，經由或 非閘（NOR gate) 29而傳遞高速緩衝記憶體資料未取得 信號36。此一經輸出，即存取於示於第2圖之外部 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公爱·） RAMI2，執行寫入命令之動作。 相對於此，當比較器19或2〇 盘之針庫之a轉古4於 一 剧出與標籤位址一致、 ”之對應之登錄有效信號32 x (⑽…則高速緩衝記憶體.資料未高高= 而顯不為兩速緩衝記憶體·資料 〜 準 之輸出與標籤位址一致時，及閘25:例如：比較器19 並做為控制信| 37提供給選擇'出則成為同位準’ Ώ ΔΊν/Γ1. ^ 释盗22，而選擇高速緩衝 RAM17之同時，將正反器27 ^ 憶體·資料取得者為#〇系（高迷缓9此，南速緩衝記 正反器 27m _ tUAM17) ° 之輸出顯示出與標籤位 址-致時’及間26之輸出即成為高位準。此時，控制信號 37仍保持為低位準之狀態’選擇器22選擇高速緩衝 _8。又，正反器27仍處於重新調整為0之狀態。即， 正反器27之機能在於作為一種記憶機構，用以記憶顯示哪 -高速緩衝記憶體取得資料之資料。以上動作係以第8圖 之步驟（a)進行。 其次，當遇命令位㈣區塊之前頭日夺，或沒有分支命 令時，或問之輸出則為低位準。然後，採用儲存於正反器 27中之數值，讓其中一個高速緩衝RAM為有效狀態。若 正反器27被調整為1，則或閘3〇之輸出變為高位準、或 閘31之輸出變為低位準、高速緩衝ram讀出有效信號23 變為ON狀態、高速緩衝RAM讀出有效信號24變為〇FF 狀態。另一方面，若正反器27被調整為〇 ,則或閘3〇之 輸出變為低位準、或閘31之輸出變為高位準、高速緩衝 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） 581966

▼裝…： (請先閲讀背面之注意事項再填寫本頁) RAM °貝出有效信號23變為OFF狀態、高速緩衝RAM讀 出有效彳"唬24變為〇N狀態。選擇器22係依據控制信號 37來選擇其中-個高速緩衝RAM。第8圖之步驟（b)〜 (d)中’係屬同一線路位址内之動作，使及閘25之輸出， 亦即控制仏號37為高位準。藉此，選擇器22乃選擇高速 緩衝RAM17。又，步驟（b)〜（d)中，正反器27被調整 為1故间速緩衝RAM讀出信號23則繼續處於ON之狀 -、?τ— 如疋，貝料取得/未取得判斷邏輯電路21A係一實現 對備有多數㊅速緩衝記憶體之命令高速緩衝記憶體之控制 方法者。該控制方法為：啟動儲存有業經要求之命令之高 速緩衝記憶體，並禁止其餘之高速緩衝記憶體作用者z ▼線丨 第11圖係顯示出依照上述判斷邏輯自命令高速緩衝記 憶體讀出命令之情況者，相當於前述之第5圖。又，第Μ 圖係顯示出依照上述判斷邏輯，高速緩衝記憶體資料未 取得信號36處於ON狀態時之動作者，故相當於前述之第 6圖。由第2圖中所示之外部RAM12讀出命令，參照第6 圖來說明之動作同樣，寫入其中一個高速緩衝ram (第 12圖之例子係為高速緩衝ram 17 )。 以上，說明了本發明之實施樣態。本發明並非只限定 於上述之實施樣態。例如，高速緩衝ram之數目亦可在 三個以上。換言之，聯想度亦可在3以上。 [發明之效果] 如以上說明所述，藉由本發明，令未儲存有由處理器之 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -14- 581966 五、發明説明（ 12 執行單元下達之命令之高速緩衝記憶體成為禁止作用之狀 態，故本發明藉此得以提供可避免電力之耗費、憑低電力 即可動作之備有命令南速緩衝記憶體之資料處理裝置。 [圖式之簡單說明] 第1圖係顯示習知之微處理器之結構圖。 第2圖係顯示習知之微處理器另一種結構圖。 第3圖係顯示第2圖中所示之命令高速緩衝記憶體13 之結構之方塊圖。 第4圖係顯示出依次執行之命令之一例。 第5圖係第3圖中所示之命令高速緩衝記憶體之動作顯 不圖〇 第6圖係第3圖中所示之命令高速緩衝記憶體另一動作 之顯示圖。 第7圖係第3圖中所示之命令高速緩衝記憶體之讀出 作經分解為各步驟呈現者。 第8圖係將本發明之原理與第7圖之讀出動作相對照 不出者。 第9圖係呈現出依據本發明之_種實施態樣，命令 緩衝記憶體之結構圖。 、 第10圖係顯示第9圖中所示資料取得/未取得判斷 輯電路之一結構例者。 第11圖係顯示第8圖中所示之命令高速緩衝記憶體動作者。 第12圖係顯示第8圖中所示之命令高速緩衝記憶體 動 所 邏 之

本紙張尺度適用中國國家標準（CNS) Μ規格（210X297公釐) (請先閲讀背面之注意事項再填寫本頁}

-15- 581966 A7 B7 五、發明説明（13 另一動作者。 [圖中標號說明] 10…微處理器 11…執行單元 12…外部RAM 13…命令高速緩衝記憶體 14…命令位址暫存器 15、16···標籤 RAM 17、18···高速緩衝RAM 19、20···比較器 21、21A…資料取得/未取得判斷邏輯電路 (請先閲讀背面之注意事項再填寫本頁) 訂— 旱 本紙張尺度適用中國國家標準（CNS) A4規格（210X297公釐） -16-

Claims (1)

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   六、申請專利範圍 第90131653號案申請專利範圍修正本92年8月11曰 (請先閱讀背面之注音？事項再填寫本頁) 1 · 一種貝料處理裝置，係備有指令高速緩衝記憶體者， 其中具有多數快取記憶冑，啟動儲存有業經要求之指 令之快取圮憶體，並禁止其餘之快取記憶體作用。 2· 一種貝料處理裝置，係備有指令高速緩衝記憶體者， 包含有： 多數快取記憶體；及 判斷電路’係用以於讀出位於連續指令之區塊開頭 之指令時，使上述多數快取記憶體呈啟動狀態；而 於讀出區塊内後續之指令時，則只啟動已讀出位於 開頭之指令之快取記憶體，並將其餘快取記憶體控 制於禁止作用狀態者。 3 ·如申請專利範圍第2項之資料處理裝置，其中該判斷 電路係參照用以指示區塊之位址，以控制前述多數快 取記憶體之啟動狀態或禁止作用狀態者。 經濟部智慧財產局員工消費合作社印製 4·如申請專利範圍第2項之資料處理裝置，其中該判斷 電路係具有一用以記憶一顯示已取得哪一快取記憶體 之資料之記憶機構，而可採用該記憶機構之資料以控 制前述多數辨取記憶體之啟動狀態及禁止作用狀態。 5· 一種具有處理器及與該處理器相接連之外部記憶體之 系統；該處理器具備指令高速緩衝記憶體；該指令高 速緩衝記憶體具有多數快取記憶體，啟動儲存有業經 要求之指令 < 快取記憶體，並禁止其餘之快取記憶體 本紙張尺度適用中國國家標準（CNS)A4規格（2]〇χ 297公釐） -17- 581966 广·，W，一撕·«_ •，息.· 一一 I A8 ' U雎1:财 I ! 1)8 … !-—六、申請專利範圍 作用者。 6. 一種指令高速緩衝記憶體之控制方法，該指令高速緩 衝記憶體係具有多數快取記憶體者，該方法係啟動儲 存有業經要求之指令之快取記憶體，並禁止其餘之快 取記憶體作用者。 (請先閱讀背面之注意事項再填寫本頁) •elk ϋ ϋ ϋ ϋ ϋ^OJ· ϋ ϋ n I ϋ ϋ · .¾. 經濟部智慧財產局員工消費合作社印製 本紙張尺度適用中國國家標準（CNS)A4規格（2】0 X 297公釐） -18-