TWI281159B

TWI281159B - Sense out circuit for single-bitline semiconductor memory device

Info

Publication number: TWI281159B
Application number: TW092106411A
Authority: TW
Inventors: Shih-Huang Huang
Original assignee: Mediatek Inc
Priority date: 2003-03-21
Filing date: 2003-03-21
Publication date: 2007-05-11
Also published as: US6871155B2; TW200419576A; US20040186678A1

Description

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發明所屬之技術領域本毛月^七、—種感測電路（Sense Out Circuit)， f f 一種，用於m線之半導體記憶元件、且包， 3有一電壓維持模組（Keeper)之感測電路。先前技術 $目前市面上之各種電子產品中，記憶體向來為其中十为重要而不可或缺的元件之一。記憶體依照儲存資料方式的不同可分為揮發性記憶體及非揮發性記憶體兩大類，其中揮發性記憶體係指儲存於該記憶體中之數位資料於切斷電源供應之後即會消失不見之資料儲存裳置，揮發性記憶體的優點在於其存取速度快，常用來作為高速之處理單元與其他電路之間的緩衝器，但是揮發性記憶體卻具有無法於切斷電源供應的狀態下繼續保^ 資料，例如DRAM、SDRAM等產品均屬於揮發性記憶體的一種。而非揮發性記憶體則指儲存於該記憶體中之數位資料於切斷電源供應之後仍能夠繼續保存之資料儲存裴置揮性3己憶體的優點即在於其能於切斷電源供應的狀悲下持續保有資料，而缺點則為其存取速度不似揮發性記憶體一般快速，如R0M、快閃記憶體等產品則屬於蚱揮發性記憶體的範疇。

1281159__ 五、發明說明（2) s己憶體應用之領域非常廣泛，除了於一般個人電腦中發揮作為資料儲存裝置的功能之外，隨著資訊科技產業的日漸成熟，上述之各式各樣的記憶體均被大量地運用於如筆0己型電細、個人數位助理（Digital Assistant，PDA)、行動電話、數位照相機等的電子產品當中，以作為上述各種電子產品儲存數位資料的工一般來說，設置於一電子產品中之記憶體會依照該電子產品之控制訊號來進行下列數種主要之操作模式，即寫入模式（ Write Mode or Program Mode)、消除模式（Erase Mode)、及讀取模式（Read M〇de)。其中於寫入模式中’該電子產品會依照上述控制訊號之指示將數位資料寫入該記憶體中特定之儲存位址中；於消除模式中，該電子產品會依照上述控制訊號之指示將該記憶體中特定之儲存位址中所儲存之數位資料予以清除；而於讀取，式中’該電子產品則會依照上述控制訊號之指示將該記憶體中特定之儲存位址中所儲存之數位資料讀取出來。、在一記憶體當中，通常包含有一感測電路（Sense

Out Circuit or Sensing Amplifier)，電連接於該記憶體中用來儲存數位資料之記憶體單元陣列，以依照控制訊號之指示將該記憶體單元陣列中特定之儲存位址所

第7頁 1281159 五、發明說明（3)

儲存的資料讀取出來。在1998 Symposium on VLSI

Circuits Digest of Technical Papers第 158〜161頁中即揭露了一感測電路之架構，請參閱圖一，圖一中顯示習知技術之單一位元線唯讀記憶體（S i ng 1 e B i t L i ne ROM)的感測電路之電路圖。於圖一中，該唯讀記憶體包含有一感測電路1 0及一記憶體單元陣列2 〇，其中記憶體單元陣列20包含有複數個記憶體單元22，記憶體單元22 之位址係經由複數條字元線（W〇rd L i ne) WL广W 1 η及複數條位元線BL r—BLm來定義，亦即每一條字元線及每一條位元線之交叉處均具有一記憶體單元2 2電連接至該字元線及該位元線。於圖一中，記憶體單元22係為一 NM0S 電晶體，其沒極電連接於該位元線，其閘極電連接於該字元線，而其源極則接地。接下來將以上述之位元線BL广BLm中之其中一條為例（例如位元線BL 〇進行說明，位元線Bl係電連接於感測電路1 0，感測電路1 0包含有一第一預先充電模組1 2，電連接於位元線B L !，用來對位元線b l雄行預先充電，此處第一預先充電模組1 2為一 NM0S電晶體，其汲極電連接於位元線B L 1 ’其閘極電連接於一控制訊號γ 1七，其源極則接地，用來將位元線B L i預先充電至〇 V ; —選擇模組 1 4，電連接於位元線Y 1 b及一資料線DL之間，用來依據互補之控制訊號Y 1及Y 1 b將位元線Y lb之訊號傳送至資料線 DL，此處選擇模組14係為由一 NM0S電晶體及一 PM0S電晶

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五、發明說明（4) 體所組成之傳輸閘（Transmission Gate)，並由控制$ 號Y1及Y 1 b控制其開閉；一第二預先充電模組1 6 , ^來^ 資料線DL進行預先充電，此處第二預先充電模組丨6為_' PM0S電晶體，其汲極電連接於資料線DL，其閘極電連接於一控制机號P R E ’其源極則電連接於一電源供應電壓v DD’用來將資料線DL預先充電至vDD;以及一感測閃鎖模組 18，如圖一所示，電連接於資料線DL，用來感測資料線$ DL上之數位訊號並閂鎖該數位訊號以於一輸出訊號⑴ 上產生一輸出訊號。 ^ UU1 請明，但選擇模接讀取資列2 0中一中）所欲讀充電至下來，資料線會將南 (例如注意，於上一段中雖僅以一條位元線BL為例說是於實際應用中通常會有複數條位元線分別^、尚組1 4電連接於同一條資料線DLL，如圖一所示= 下來料的所儲會利取之 0V，再利 Η及電位字元

將說明流程。存之數用控制位址相再利用用控制位元線輸入至線WLD 圖一中該唯讀記憶體利用感測電路i 〇當該唯讀記憶體欲讀取記憶體單元陣位資料時，其控制單元（未顯示於圖訊號控制第一預先充電模組丨2以將與對應之位元線（例如位元線B j預先控制訊號Y1及Ylb開啟選擇模組14。接 δίΐ乃虎PRE控制第二預先充電模組1 β以將 BL 1預先充電至ν DD。最後，其控制單元與所欲讀取之位址杻對應之字元線 ’以將被選取之記憶體單元2 2 (此時

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為子元線WL及位元線BL <交叉處的記憶體單元22)中所儲；^之數位資料，透過位元線BL i、資料線DL、及感測閂鎖模組1 8輸出至輸出訊號線out。然而，圖一中之感測電路1 〇卻具有以下重大的缺陷。首先，當記憶體單元22中所儲存之數位資料為邏輯值"〇"時，記憶體單元22係被程式化於低臨界電壓（Low Threshold Voltage)的狀態，此時若欲將此一記憶體單元2 2中所儲存之邏輯值"讀取出來的話，被選取的位元線BL及資料線dl必須先被充電至V DD，再經由被開啟之記憶體單元2 2連接至地的路徑放電至〇 V，才能完成讀取的動作。由於位元線BL係電連接於十分大量的記憶體單元 2 2而資料線DL亦電連接於許多的選擇模組14，因此位元線B L及資料線d L均因具有十分長之佈局圖形而代表著非常大的寄生電容。故於讀取邏輯值”〇"的過程當中，不論是第二預先充電模組1 6或者是被選取之記憶體單元2 須對位線B L及資料線D L之魔大電容充放電，而這將造成該唯讀記憶體讀取資料的速度受到很大的限制。同時對位元線BL及資料線DL之龐大電容進行充放電，亦將造成十分大量的動態功率（Ac t i ve Power)消耗。發明内容因此本發明之主要目的在於提供一種使用於一單_

1281159 五、發明說明（6) 位元線之半導體記憶元件、且包含有一電壓維持模組 (Keeper)之感測電路，以解決上述習知的問題。根據本發明之申請專利範圍，係揭露一種一種半導體記憶元件之感測電路’用來感測該半導體記憶元件之記憶體單元中所儲存之邏輯資料，該記憶體單元係電連接於一位元線，該感測電路包含有一第一預先充電模組，電連接於該位元線，用來對該位元線進行預先充電；一選擇模組，電連接於該位元線及一第一資料線之間，用來依據一第一控制訊號將該位元線之訊號傳送至該第一資料線，並隔離該位元線及該第一資料線之電容；一第二預先充電模組，電連接於該第一資料線，用來對該第一資料線進行預先充電；一第一電壓維持模組，電連接於該第一資料線，用來於該記憶體單元中儲存邏輯值” Γ時，將該第一資料線之訊號維持於高電壓準位；一隔離模組，電連接於該第一資料線及一第二資料線之間，用來依據一第二控制訊號將該第一資料線之訊號傳送至該第二資料線，並隔離該第一資料線及該第二資料線之電容；以及一第三預先充電模組，電連接於該第二資料線，用來對該第二資料線進行預先充電。

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一第二資料線之間之寄生電容隔離開來，並利用一電壓維持模組將資料線上之訊號維持於古電壓準位，如此則資料線上之寄生電容效應將不似習:技術之感測電路一般龐大，進而能夠減少讀取資料所須之時間。實施方式請參閱圖二，圖二中顯示本發明之單一位元線半導體5己憶元件的感測電路之電路圖。於圖二中，該半導體記憶元件包含有一感測電路3 〇及一記憶體單元陣列5 0，其中記憶體單元陣列5 0係與上述習知技術之圖一中的記憶體單元陣列2 0相同，記憶體單元陣列5 〇包含有複數個記憶體單元5 2，記憶體單元5 2之位址係經由複數條字元線WL广W 1 η及複數條位元線bl广BLm來定義，亦即每一條字元線及每一條位元線之交叉處均具有一記憶體單元5 2 電連接至該字元線及該位元線。於圖二中記憶體單元5 2 係為一 NMOS電晶體，其汲極電連接於該位元線’其間極電連接於該字元線，而其源極則接地。接下來將以上述之位元線BL π BLm中之其中〆條為/ 例（例如位元線BL )進行說明。於圖二中，位元線BL你電連接於感測電路3 0，感測電路3 0包含有一第，預先充電模組32，電連接於位元線BL!，用來對位元線BL痒行預選擇模組34，電連接於位元線BLj& 先充電第/資

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五、發明說明（8) 料線DL之間，用來依摅货 ^ 訊號傳送至第一 d-第=訊號Y1將位元線BL< 只竹琛DLi，並隔離位元绫β丨石钕卜線DLA電容；一第-褡止古+ m 1凡深BL及弟—資料枓螅IM ，田杳斟ΐ 一預先充電板組36,電連接於第一次

弟一資料線儿雄行預先充電；-第I 一資料線DL&訊號維持於高電壓準位一隔H’ f第電連接於第一資料線DL及一第資、，、且4 0， -ί: η 將第一資料、線心訊號傳送至第 ;;:1丄’第離第一資料線D以第二資料線儿/ ’ 第~預先充電模詛42，電連接於第二資線DL2，用來對第二資料線DL揲行預先充電。、’ 請注意，於先前段落中雖僅以一條位元線BL為例說月但疋於實際應用中通常會有複數條位元線分別透過 ^擇模組3 4電連接於同一條第一資料線j) ^山，如圖二^ 示。一 ^ / 如圖二所示，於本實施例中，第一預先充電模組32 係為一 N Μ 〇 S電晶體，其汲極電連接於位元線B L i，其閘極電連接於第一控制訊號Y1之反相訊號Y 1 b，其源極則接地，第一預先充電模組3 2會依據第一控制訊號Y1之反相訊號Y 1 b之控制而開啟以對位元線BL進行預先充電。選擇楔組34為一 NMOS電晶體，其汲極電連接於第一資料線

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DL!’其閘極電連接於第一控制訊號γ丨，其源極則電連接於位元線B L】。第一預先充電模組3 6為一 p Μ 0 S電晶體，其汲極電連接於第一資料線DL !，其閘極電連接於第二控^ 訊號SAIB，其源極則電連接於一電源供應電壓ν⑽，第二預先充電模組36會依據第二控制訊號SAIB之控制而開啟以對第一資料線DL維行預先充電。隔離模組4〇為一隨〇s 電晶體，其汲極電連接於第二資料線儿2,其閘極電連接於第二控制訊號SAIB，其源極則電連接於第一資料線儿 !。而第三預先充電模組42為一 PMOS電晶體，其汲極電連接於第二資料線DL2，其閘極電連接於第二控制訊號 SAIB，其源極則電連接於電源供應電壓Vdd，第三預先充電模組4 2則會依據第二控制訊號s a 16之控制而開啟以第二資料線DLit行預先充電。、又如圖二所示，於本實施例中，第一電壓維持模組 38則包含有- PMOS電晶體54，其源極電連接於電源供應電壓vDD，其 >及極電連接於第一資料線DL以及一 nand邏輯閘56，包含有二輸入端及一輸出端，該二輸入端電連接於第一資料線DL!，該輸出端電連接於pM〇s電晶體54之閘極。於如上述之第一電壓維持模組38的組態下，當位於第一資料線DL山之訊號為一較接近電源供應電壓v 電壓值時，由於NAND邏輯閘56會將此一電壓值判斷D 輯值"Γ，故NAND邏輯閘56之輪出端會輸出邏輯值，，〇" (即0V)，而PMOS電晶體54則會因此開啟，使得電源供

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五、發明說明（10) f電壓VDD會持續透過PM0S電晶體54之通道對第— 儿建行充電，而使第一資料磕M t之、’斗4 持於古蛩厭唯从丄枓線L占娩趨近於％両維二处冋電壓準位。而當位於第一資料線虬止之訊 =，近接地值（〇V)之電壓值時，由於NAND邏輯閑，56合 =斷A邏輯值"°'，，故嶋邏輯間5“出 .ΐ J ϊ - 3：;r：v ^a"

成任何影響。择孖杈，，且38不會對第一資料線DL 為了使本發明之感測電路3 〇讀取資料之速声感測電路30亦可另包含有一第二電壓維持模組f」形整形模組（Waveform Reshape M〇dule) 46，如及」皮不用持模組44係電連接於第二資料線dl 2用來於所欲頊取之記憶體單元52中儲存邏輯值" 時，將第二資料線DL炙訊號維持於高電壓準位。整形模組46則電連接於第二資料線儿2,用來感測料線DL炙訊號以於一輸出訊號線〇υτ產生一輪出訊號。如圖二所示，於本實施例中，第二電壓維模之組態及功能係與第一電壓維持模組38相同含右^ PMOS電晶體58，其源極電連接於電源供應電壓ν ，豆極電連接於第二資料線DL2;以及一 NAND邏輯間包含有二輸入端及一輸出端，該二輸入端電連接於第二線DL2’該輸出端電連接於PM〇s電晶體58之閘極。於如"上

1281159 五、發明說明（11) ^之第電壓維持模組4 4的組態下，當位於第二資料線於ί nr—較接近電源供應電壓v‘電壓值時，由 i “6〇會將此一電壓值判斷為邏輯值，，厂，，故 NAND邏輯閘60之輸出端會輸出邏輯值"〇 ^ f ^ 2s電曰曰體58之通道對第二資料線DL進行充電，而使第二貝料線DL止之訊號趨近於維持於高電壓準 ί 二Ϊ ί第二資料線DL山之訊號為一較接近接地值 (ον)之電壓值時，由於NAND邏輯閘6〇會將此一電壓邏輯值"〇"，故NAND邏輯閘6〇之輸出端會輸出邏輯，1 (即VDD)，而PMOS電晶體58則會因此關閉，使得第一電壓維持模組44不會對第二資料線DL^成任何影響。又如圖二所示，於本實施例中，波形整形模組46包 3有 $ 反向器62’包含有一輸入端及一輸出端，第一向器62之輸入端電連接於第二資料線Dl2; 一第二反向器6/，包含有一輸入端及一輸出端，第二反向器“之输入端電連接於輸出訊號線〇υτ ; 一第一 NM〇s電晶體66，其，極電連接於第二資料線DL 2，其閘極電連接於第二反向器64之輸出端；以及一第二NM〇s電晶體68，其沒極電連接=輸出訊號線OUT，其閘極電連接於第一反向器62之輸出端。於如上述之波形整形模組46的組態下，當波形整形模組46被致能（Enable)時，其會感測位於第二資料線DL止之訊號，而經由波形整形模組4 6中由二反向器

第16頁 1281159 五、發明說明（12) 6 2、6 4及二Ν Μ 0 S電晶體6 6、6 8所組成之電路組態，於輸出訊號線out上產生相對應於所欲讀取之記憶體單元52_ 所儲存之數位資料的輸出訊號。

請注意，依據電路設計上之需要，波形整形模組46 亦可包含有一第三NM0S電晶體70，其汲極電連接於第一 NM0S電晶體66之源極，其閘極電連接於一第三控制訊號 SAE，其源極則接地；以及一第四NM〇s電晶體72 ,其汲極電連接於第二NM0S電晶體68之源極，其閘極電連接於第三控制訊號SAE，其源極亦接地。此處第三NM0S電晶體7〇及第四NM0S電晶體72之功能徐在於依據第三控制訊號m 來開啟及關閉其通道，以使波形整形模組4 6致能 (Enable)及失能（Disable)，換句話說，第三及第四 N Μ 0 S電aa體7 0、7 2係用來控制波形整形模組4 6功能之啟動。波形整形模組46亦可包含有一第四預先充電模組

7 4 ’電連接於輸出訊號線〇 u T，用來對輸出訊號線〇 u T進行預先充電，此處第四預先充電模組74為一 PM0S電晶體，其汲極電連接於輸出訊號線〇υτ，其閘極電連接於第二控制訊號S A I Β ’其源極則電連接於電源供應電壓ν DD，第四預先充電模組74會依據第二控制訊號SA丨此控制而開啟以對輸出訊號線OUT進行預先充電。最後，如圖二所示，波形整形模組46另包含有一 PM0S電晶體76，其汲極電連接於輸出訊號線〇υτ，其閘極

第17頁 1281159 五、發明說明（13) ，連接於第二電壓維持模組44之NAND邏輯閘60之輸出端，其源極則電連接於電源供應電壓y⑽。於此一組態下’當位於^二資料線DL止之訊號為一較接近電源供應電壓VD《，壓值時，由於NAND邏輯閘6〇會將此一電壓值判，，邏輯值” 1"，故NAND邏輯閘6〇之輸出端會輸出邏輯值"〇”（即0V)，而PM0S電晶體76則會因此開啟，使得電，供應電壓VDD會持續透過PM〇s電晶體76之通道對輸出訊 f線out進行充電，而使輸出訊號線〇ϋΤ上之訊號趨近於維持於高電壓準位。而當位於第二資料線儿止之訊較接近接地值（〇V)之電麼值時，由於MND邏輯 Jt ϊ ί二電壓值判斷為邏輯值"0"，故NAND邏輯閘60 ΚυτΛ 1 ’/第二電壓維持模組44不會對輸出訊號深υ υ τ造成任何影響。之咸ί:t請參閲圖二、圖三及圖四以詳細說明本發明路= =操作原理，圖三中顯示本發明之感測電 (二：；Γί t體單元陣•列5 °中其中一個記憶體單元5 2 線之時序θ _ ^ / . 圖—中各個控制訊號及訊號儲存I ί f 1圖四中則顯示讀取該記憶體單元52中所序歹"〇"時之時序圖。圖三及圖四中係分別依訊號Ιί 一付制^號Υ1、第二控制訊號SAIB、第三控制位凡線BL冬Λ唬、第—資料線DL之訊號、第第18頁 1281159__ 五、發明說明（14) 二資料線DL夂訊號、及輸出訊號線OUT之訊號。請注意，為了說明及比較之方便，於圖三及圖四當中係分別將三個主動之控制訊號Y卜SA I B、SAE放置於同一時間軸上，而將其他被動之訊號BIm、DLp DL2、及OUT 放置於另一時間軸上。而於本實施例中，上述之第一控制訊號Y1的反相訊號Ylb由於與第一控制訊號Y1呈互補，故無須列於圖三及圖四中，又字元線WL之訊號係與第一控制訊號Y1為同步，故亦不於圖三及圖四中列出。接下來請參閱圖三以說明本發明之感測電路3 0於讀取記憶體單元陣列5 0之記憶體單元5 2中所儲存之數位資料"1"時的動作原理，此時該兄憶體單元5 2係處於高臨界電壓狀態。在開始讀取動作之前，第一控制訊號Y 1為邏輯值’，0"(即0 V，而因此其反相訊號γ 1鸿邏輯值"1”，即 V DD)、第二控制訊號S A I B為邏輯值〇 π、第三控制訊號 SAE為邏輯值，’ 〇π、而字元線WL&訊號係與第一控制訊號同步故為邏輯值"0π。在此一狀態下，選擇模組3 4及隔離模組4 0會被關閉，而第〆、第一、第二及第四預先充電模組3 2、3 6、42、74則會被開啟，而使得位元線BL被預先充電至0V，且第一資料線DLi、第二資料線DL2、及輸出訊號線OUT均被預先充電至v dd° 當開始讀取動作後，首先第一控制訊號Y 1及字元線

1281159 五、發明說明（15) WL !同時被切換為邏輯值”丨”，則第一預先充電模組3 2會被關閉而選擇模組34則被開啟，但是由於記憶體單元52 乃處於高臨界電壓狀態故仍保持於關閉狀態，此時位元線BLjJi之訊號會開始往上升，然而由於選擇模組34之作用’位元線BL山之訊號最多只能到達（VDD— VTH)(此處係為選擇模組3 4之臨界電壓）。接下來，第二控制訊號S A I B將會被切換為羅輯值 π 1π ’則第二、第三、第四預先充電模組3 6、4 2、7 4均會被關閉’而隔離模組4 0則被開啟，此時由於位於第一資料線DL及第二資料線DL止之訊號係小於vD卻較接近於V dd’則第一及第二電壓維持模組3 8、4 4將發揮功用，開始將第一資料線DL戌第二資料線DLgii之訊號逐漸往vD《方向提升，同時由於選擇模組34及隔離模組4〇均處於飽和狀態（Saturation)，流過該二者之電流量非常小，而使得選擇模組34及隔離模組40表現出大電阻之特性，因而能夠將位元線BL和第一資料線儿的電容及 :線DL和第二資料線DL…隔離以如此^元： BL山之龐大的寄生電容將不易與第一資料線儿進行電荷为配，使得第一及第二電壓維持模組38、44更能發揮苴功能。同樣地，此時第二電壓維持模組〇's 電晶體76之作用而將輸出訊號線〇υτ維持在边、最後，當第二資料線DL止之訊號到達適當之數值

1281159 五、發明說明（16) 後，第三控制訊號將會被切換至邏輯值"丨"，則波形整形模組46將由於第三及第四NM〇s電晶體之開啟而開始動乂作，在透過由二反向器62、64及二NMOS電晶體66、68所組成之電路組態的作用後，第二資料線DL及輸出訊號 = 速地穩定在Vdd’如此則可於輸出訊號線 OUT上項取出邏輯值” i "之輸出訊號，而完成了資跑之動作。當資料讀取完畢後，第一控制訊號γ卜一訊號以H及第三控制㈣SAE會依序被切才矣回邏輯— 值工 0 ，以準備下一次之資料讀取動作。弭值接下來請參閱圖四以說明本發明之感々 ’記憶體單元陣列5 〇之記憶體單元5 2中所路3 〇於讀料π 〇"時的動作原理，此時該記憶體單元5子之數值資 ^壓狀態。在開始讀取動作之前，第一控於低臨界，，"〇"(因此其反相訊號γ丨b為邏輯值,，i" σί1唬Υ1為邏訊號SAIB為邏輯值"〇”、第三控制訊號SA 、第二控而字元線WL必訊號係與第一控制訊號同步故3^輯值，，〇，，、 Π〇π。在此一狀態下，選擇模組34及隔離椎為邏輯值閉，而第一、第二、第三及第四預先充電根^ 4〇會被關 42、74則會被開啟，而使得位元線BL被預先Ί 32、36、且第一資料線DL〗、第二資料線DL2、及輪出電至〇v，被預先充電至VDD。 A竣線OUT均當開始讀取動作後，首先第一控制訊號

Yl及字

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接下來’第二控制訊號S A I B將會被切換為羅輯值 1 ，則第二、第三、第四預先充電模組3 6、4 2、7 4岣合被關閉，而隔離模組40則被開啟，此時由於位於第一料線DL及第二資料線DL止之訊號係小於v D在較接近於胃 0V，則第一及第二電壓維持模組38、44將不會發揮功、用，而第一資料線DL及第二資料線DL止之訊號會因為與位元線儿山之龐大寄生電容進行電荷分配而很快地與位' 元線B L山之訊號同步，而開始被已開啟之記憶體單元5 2 放電，進而逐漸往0V之方向下降。最後，當第二資料線DL止之訊號到達適當之數值後，第三控制訊號將會被切換至邏輯值"1 "，則波形整形模組46將由於第三及第四NMOS電晶體之開啟而開始動作，在透過由二反向器6 2、6 4及二N Μ 0 S電晶體6 6、6 8戶斤組成之電路組態的作用後，第二資料線DL及輸出訊號線 OUT上之訊號將快速地穩定在〇V，如此則可於輸出訊號線

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五、發明說明（18) OUT上讀取出邏輯值"0"之輸出訊號，而完成了資料讀取之動作。當資料讀取完畢後，第一控制訊號γι貝第二_ 制訊號SAIB及第三控制訊號SAE會依序被切換回邏輯值= "〇"，以準備下一次之資料讀取動作。、料相較於習知技術，本發明之感測電路於讀取次 1Π時，係利用一選擇模組及一隔離模組將一位 ^和一第一資料線的電容、以及該第一資料線和一第二資線的電容隔離開來，並利用至少一個電壓維持模組用以將該資料線上之訊號維持於高電壓準位，而本發之感測電路於讀取邏輯資料"0"時，則利用該位元諫上龐大寄生電容，使得該第一資料線及該第二資料線上 ί i虎二f與該位元線上之訊號同步，最後再利用一波形路二具ΐ i t貝料感測之速度，而使得本發明之感測電月b、有杈驾知技術之感測電路為迅速之資料讀度。

第23頁 1281159 圖式簡單說明圖示之簡單說明：圖一為習知之單一位元線准讀記 *憶體的感測‘ 1：路之電路圖。圖二為本發明之單一位元線半導，體記憶元件」的感測電路之電路圖 0 圖三為圖二中之感測電路於讀取邏輯資料丨丨1 π之時序圖。圖四為圖二中之感測電路於讀取邏輯資料 M 0 π之時序圖。圖示之符號說明 • 參 10〜 30 感測電路 12、 32 第一預先充' 電模組 14、 34 選擇模組 16' 36 第二預先充‘ 電模組 18 感測閂鎖模組 2 0' 5 0 記憶體單元1 隼列 11、 52 記憶體單元 38 第一電壓維持模組 4 0 隔離模組 42 第一— 預先充- 電模組 44 墙一電壓維持模組 46 波形整形模: la 54、 58^ 76 PMOS 電晶體 56〜 60 NAND 邏輯閘 62^ 64 反向器 6 6' 68^ 70- 72 NMOS 電晶體 74 第四預先充電模組

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Claims

六 1· 體體該間該容來來 ; 號資來電、申請專利範m :種半導體記憶元件之感測電路，用來感測 ί憶几件之記億體單元中所儲存之邏輯資料，該δ 早=係電連接於一位元線，該感測電路包含有·· 了第—預先充電模組，電連接於該位元線，用來’ 元線進行預先充電；，$擇模組，電連接於該位元線及一第一資料線之第=i依據一第一控制訊號將該位元線之訊號傳送至 ; >料線，並隔離該位元線及該第一資料線之電對姑ί二預先充電模組，電連接於該第一資料線，用中二第-資料線進行預先充電；於，一電壓維持模組，電連接於該第一資料線，用訊ϋ ί體單元中儲存邏輯值"γ時，將該第一資料線 tL琥維持於高電壓準位；之：隔π:攄電ϊ接於該第一資料線及-第二資料料線之ίϊ?:;線’並隔離該第1料線机》第二預先充電模組，電連接於嗲楚-對该第二資料線進行預先充電。Μ第二資料線，用愿i i請專利範圍第1項所述之感測電路# 壓維持模組包含有：路’其中該第一 PMOS電晶體，其源極電連接於一電源電Μ，其汲 1281159_ 六、申請專利範圍極電連接於該第一資料線；以及一 NAND邏輯閘，包含有二輸入端及一輸出端，該二輸入端電連接於該第一資料線，該輸出端電連接於該PMOS電晶體之閘極。 3. 如申請專利範圍第1項所述之感測電路，其另包含有一第二電壓維持模組，電連接於該第二資料線，用來於該記憶體單元中儲存邏輯值"1"時，將該第二資料線之訊號維持於高電壓準位。 4. 如申請專利範圍第3項所述之感測電路，其中該第二電壓維持模組包含有：一 PMOS電晶體，其源極電連接於一電源供應電壓，其汲極電連接於該第二資料線；以及一 NAND邏輯閘，包含有二輸入端及一輸出端，該二輸入端電連接於該第二資料線，該輸出端電連接於該PMOS電晶體之閘極。 5. 如申請專利範圍第4項所述之感測電路，其另包含有一波形整形模組，電連接於該第二資料線，用來感測該第二資料線之訊號以於一輸出訊號線產生一輸出訊號。 6. 如申請專利範圍第5項所述之感測電路，其中該波形整形模組包含有：

第26頁 1281159 六、申請專利範圍一第一反向器，包含有一輸入端及一向器之輸入端電連接於該第二資料線；,出鳊，该第一反白S之雷：：工一輸入端及-輸出端，該第二反向益之輸入知電連接於該輸出訊號線；一第一 NMOS電晶體，其汲極電連接於該太閘極電連接於該第二反向器之輸出端“及貝’、’、、’、 ήϋΓΓΪί:，其没極電連接於該輸出訊號線，其閘極電連接於孩第一反向器之輸出端。其中該波形 NMOS電晶體其源極則接 7.如申清專利範圍第6項所述之感測電路整形模組另包含有：一第二Ν Μ 0 S電晶體，其沒極電速接於該第· 之源極，其閘極電連接於一第三控制訊號地；以及一第四NMOS電晶體，其汲極電連接於該第二NM〇s電晶體之源極，其閘極電連接於該第三控制訊號，其源極則接地。 8·如申請專利範圍第5項所述之感測電路，其中該波形整形模組另包含有一第四預先充電模組，電連接於該輸出訊號線’用來對該輸出訊號線進行預先充電。 9·如申請專利範圍第8項所述之感測電路，其中該第四預先充電棋組為一 PMOS電晶體，其汲極電連接於該輸出

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第二控制訊號，其源極則電訊號線，其閘極奄連接於該連接於一電源供應電壓。 i°形ϊΠΐϋί圍第5項所述之感測電路，其中該波形出‘號線，i二f 一 PM〇S電晶體，其没極電連接於該輸邏“ A、之於ψ ?極電連接於該第二電壓維持模組之NAND 邏輯閘之輸出端，其源極則電連接於―電源供應電壓。 11.如申請專利範圍第1項所述之感測電路，其中該第_ 2先，1模組為一 NM0S電晶體，其没極電連接於該位元 ΐ目’丨^極電連接於該第一控制訊號之反相訊號，其源極則接地。 1 2 ·如申請專利範圍第1項所述之感測電路，其中該選擇模組為一 NMOS電晶體，其汲極電連接於該第一資料線，其閘極電連接於該第一控制訊號，其源極則電連接於該位元線。 13 ·如申請專利範圍第i項所述之感測電路，其中該第二預先充電模組為一 PM〇s電晶體，其汲極電連接於該第一資料線，其閘極電連接於該第二控制訊號，其源極則電連接於一電源供應電壓。 1 4 ·如申請專利範圍第Ί項所述之感測電路，其中該隔離

1281159 六、申請專利範圍模組為一 Ν Μ 0 S電晶體’其沒極電連接於該第二資料線，其閘極電連接於該第二控制訊號，其源極則電連接於該第一資料線。 ' 1 5 ·如申請專利範圍第1項所述之感測電路，其中該第三 =先充電模組為一 PM0S電晶體，其汲極電連接於該第二 5料線，其閘極電連接於該第二控制訊號，其源G 5 連接於一電源供應電壓。