TWI293733B - Asynchronous bus processing apparatus - Google Patents

Description

Γ" .......Λ：^ ..V, '，·..υ.·〜..一 dco/006 |i 认人二」 y ; 96-10-2 f '年月[4條(#6正瞀換>i! 、丨‘ Uj, .,_ i_i 九、發明說明： 【發明所屬之技術領域】 本發明是關於-種匯流排處理裝置，且特別是關於一 種非同步匯流排處理裝置。 【先前技術】 、傳統非同步匯流排處理裝置是藉由相較於輸入訊號二 L以上的取樣頻率來做非同步匯流排信號之取樣。然而， =樣頻率之高低，往往是決定系紐狀_度、系統架 構之複雜度與系統之耗電量的重要因素。 圖1所示為習知非同步匯流排處理裝置電路之一例之 方塊圖。請賴® 1，其包括正緣觸發型正反器搬、負緣 觸發型正反器104。其中，Din為上一級電路之傳送端資 料’ cki為第-時序，0随為正反器1〇2之輸出，p 致魅遽’CK2為第二時序’DGUt為正反器刚之輸出， 而此輸出即為非同步匯流排處理裝置之輸出，並且亦為下 級電路之接收端(receiver)資料。 ' 正反器102接收上一級電路（傳送端，她細㈣之 ，达端資料Din與第-時序㈤，並依照傳送端之時序 K1來擷取傳送端資料Din，且將此資料保持一段時間。 而接收端之時序CK2則觸發正反器1〇4，並且正反器1〇4 依據其致能輸入端EN所接收之致能信號p〇而決定 照時序CK2去問鎖正反器102之輸出DinH。舍^ p〇致能正反器刚時，其依據第二時序CK2 益102之輸出DinH，並且將所擷取之資料保持一段時間之 •I· dco/006 9 y i 鄕便)止替換質| 96-10-2 Ϊ，广ff下—級電路（即接收端）所需之接收端資料 〇u。，、中，致能信號P〇為依據第一時序阳而產生 信號。 圖2所緣示為圖i中習知非同步匯流排處理 訊，時序圖。請參照圖2，由圖中可以清楚地知道，接^ 端化序CK2之頻率通常必須為傳送端時序⑶頻 倍以上。若第二時序CK2之頻率小於第—時序㈤之二 時，那麼第二時序CK2將會使得正反器刚無法正 確，，反器1G2之輸出臓’而導致所欲透 匯流排處理裝絲傳輸的㈣失去其正確性。 由於傳統第二時序CK2的頻率必須大於第一時序 =的頻率至少二倍，而電路所用到的頻率越高，其電路 複雜’故其系統設計之困難度、系統架構之複 雜度一糸、、先之耗電量，都會相對地提高。 【發明内容】 署的目的就是在提供一種非同步匯流排處理裝 ί:使：接收端時序之頻率可以小於傳送端時序之二倍頻 率（但接收端時序之頻率須大於等於傳送端時序之頻率） 專送資料於接收端與傳送端之間。因此，其提 ，、乂=早的錢設計難度與系統架構，且其耗電量也比習 知之非同步匯流排處理裝置要少。 上述及其他目的，本發明提出一種非同步匯流 - 二’ S括第一緩衝器、第二緩衝器、輸入控制單 兀序J i制單7G、同步控制單元。輸入控制單元依照第 I2937&; twfl.dco/006 96-10-2 二日寸序與貧料致能信號而產生儲存位址，並依儲存位址決 定，傳送端資料輸出至第一緩衝器或第二緩衝器。同步控 制單7G依據第二時序而接收儲存位址，並比較所接收之儲 存位址與讀取健，而依據味結果輸丨資料完成信號。 而輸出控制單元錢第二時序與資料完成信號而產生讀取 位並依讀取位址讀取第—緩衝器或第二緩衝器所儲存 之資料’以輪出作為接收端資料。其中，第二時序之頻率 不小於第一時序之頻率。 本發明因採用二個緩衝器，依照輸入控制單元所產生 的儲存位址來儲存傳送端資料在二個緩衝器之相對位址 上，並依照輸出控制單元所產生的讀取位址來讀取二個緩 衝2所儲存之相賴的#料，故其輸人控制單元與輸出控 ^單7L所分別用到的第—時序CK1與第二時序CK2之頻 率可以設為相同。也因為如此，此發明之祕架構盘系统 設計難度就相對地變得較容易。更因為如此，此發明^系 統耗電量相對地變得更少。 X ” 為讓本發明之上述和其他目的、特徵和優 ==本發明之一 ^ 【實施方式】 辦耗電量變得更少’並且使系統架構 同的非同步匯流排處理穿 技咖不 所揭示之實施例加以說^置其技摘合將參照所附圖式 1293733 17Έ451 itwfl.dco/006 j p- ----.........-.---....................-- 1年月曰修止替換頁 96-10-2 图。斤日不疋依照本發明一最佳實施例之電路方塊 3同步匯流排處理裝置包含輸入控制單 哭312、、第：ίΓ單元3〇4、輸出控制單元3〇6、第一緩衝 ^傳逆端（7 ^314。此相步匯流排處理裝置用以作 為傳运鳊（transmitter) 324 鱼蛀山 r ·、，。 的資料傳送介面。 接收wreceiver) 326之間 ㈣:傳，端324開始將資料傳送給接收端326時，輸入 S =而送端324之第—時序㈤與資料致能 ifl 存健χι，並贿存位址a而決定將 3D或第二緩衝器出至第一緩衝器 ,丨】步控制早兀304依據接收端326 之弟一蚪序CK2而接收輸入控制單元 址XI。同步控制單元3〇4更 ，出之储存位 X1 入控制早元搬所輪出 ，、叛出控制早兀3〇6所輪 Y1，而依據比較結果輸出資料完成信號烈。β 輸出控制單it 306朗接收端326 同步控制單元304所輸出之資料& /、 ^ V1 、，分貝枓凡成仏唬Z0而產生讀取 位址幻，亚_取恤Y1㈣”㈣ 第二緩衝器314所儲存之資料 j衝的 或 , 以輪出作為接收端326所 而之接收^貝❹一上述資料完成 接收端326已備妥資料。因此，接'、^ zo 接收碥326可以在資料完 則口就Z0之致此期間，開始接收輪 供之接收端資料Dout。复中，箆—钟/早306所如 於第-時序㈤之頻率 弟—㈣CK2之頻率不小 12937】· dco/006 96 -10-2 於本實施例中，輸入控制單元302包括輸入計數器 308、第一開關310,而同步控制單元304包括同步器316、 比較器318。另外，輸出控制單元306例如包括輸出計數 器320、第二開關322。 圖4所示為依照本發明一最佳實施例之電路時序圖， 並且其所緣示之 CK1、EN1、Din、XI、CK2、Υ〇、Y1、 Z0、Dout 皆對應至圖 3 中之 CK1、EN1、Din、XI、CK2、 Υ〇、Y卜Z0、Dout。且BUF0表示為第一緩衝器312内之 資料日t序，BUF1表示為第二緩衝器内之資料時序。 請合併參照圖3與圖4。其中，資料致能信號£：^丨用來決 定有效資料的起始位置，若傳送端資料在每個第一時序 ⑶為連續送人時，此錢亦可以省略。在此假設輸入計 數器308所輸出之儲存位址χι之初始值為〇,亦即假設第 -開關310之初始狀態為選擇導接至第一緩衝器μ 態。在第-a夺序CK1的第一個正緣T1時，傳送 輸入資料A被存人第—緩衝器312 _圖4 所示），同時輸入計數器3〇8的值變為i。在第 的第二個正緣T2日夺，輸入資料B被存入第二緩衝哭314 内（如圖4之時序BUF1所示）， 二衝抑 ^ ^ π -if p ^ . J U守輸入计數器308的值 t ㈣A彳β分_@ 1 與BUF1内各維持第一時戽 資料，替在_與BUF1間暫存 >週期時間’且輸入 並且為不同的時脈信號， 之辭大小為與第—時序CK1相同或 1293^1; twfl.dco/〇〇6

96-10-2 較大。在同步哭 址χι被以第’輪人計數器308所輸出的儲存位 輸出取樣妹果γ〇 π進仃取樣與同步，然後同步器316 計數器出。在比較器318内與輸出

料。、^ί，zo’以通知接收端326可以開始接收資 ㈣批1 Μ 318所輸出之資料完成信號zo也會送至輸 zo而二3-2〇-’f後輸出計數器320會依據資料完成信號 Yl，： ^一時序CK2’進而依照計數結果產生讀取位址 ’亚將讀取位址Y1送至比較器318與第二開關奶。 二開關32=則依據此讀取位址γι❿決定是否將第一緩 _态=12或第二緩衝器314内之資料傳送至接收端。 若取樣結果Y0與讀取位址γι兩者之值相異，表示緩 ^内已有暫存的資料存在，而資料完成信號 Z0就會變

準，同時輸入資料A將被送至資料接收端326。當 貝=完成信號zo為高位準，輸出計數器32〇就會開始計 數第一日$序CK2。而輸入資料c與輸入資料D之動作，分 別如同輸入資料A與輸入資料B，故在此不再贅述。 若繼續將經過第二時序CK2取樣並同步的取樣結果 與輸出計數器320所輸出之讀取位址Y〗做比較，則暫 存於緩衝器内的資料將與第二時序CK2同步，交替地由緩 街器(312、314)内將資料移出。 上述實施例之第一緩衝器312與第二緩衝器314，其 可以是靜態隨機存取記憶體（Static Random Access Memory，SRAM)、閂鎖器（Latch)、正反器（Flip-Flop)， 12 (s ) ·.夢挣Ί/::人，s 一一一一—，w—料」 抑或疋任何可供暫時存 器316可以用正& 體裝置。另外，同步 閘來實現。反現，批較器318可以用互斥或 其是:=緩匯流排處題置， 送之資料轉二I; 取㈣，並且將傳送端所傳

、$知之非同步匯流排處理裝置要少。 pf定本已以較佳實施例揭露如上，然其並非用以 :二2二 習此技藝者，在不脫離本發明之精神 Μ虽可作些許之更動與潤飾，因此本發明之保護 祀圍虽視後附之巾請專利範_界定者為準。 【圖式簡單說明】

1293733 . 7846twfl.dc〇/〇〇6 圖 圖1為習知非同步匯流排處理裝置電路之一例之方塊 圖2為習知非同步匯流排處理裝置之運轉時序圖。 圖3為依照本發明一最佳實施例之電路方塊圖。 圖4為依照本發明一最佳實施例之電路時序圖。 【主要元件符號說明】 102 ·正緣觸發型正反器 104·負緣觸發型正反器 302 :輸入控制單元 (S.) 13 1293¾¾ twfl.dco/006 修%止替換頁I 96-10-2 1293¾¾ twfl.dco/006 修%止替換頁I 96-10-2 月日 304 :同步控制單元 306 ··輸出控制單元 308 :輸入計數器 310 :第一開關 312 :第一緩衝器 314 :第二缓衝器 316 :同步器 318 ·•比較器 • 320 ··輸出計數器 322 :第二開關 324 :傳送端 326 :接收端 CK1 :第一時序 CK2 :第二時序 Din :傳送端資料

DinH :第一正反器之輸出 • Dout :接收端資料 EN :致能輸入端 EN1 :資料致能信號 P0 ： 致能信號 XI ·· 儲存位址 Y0 ·· 取樣結果 Y1 ·· 讀取位址 Z0 ： 資料完成信號 14

Claims (1)

1293¾¾ twfl.dco/〇〇6 6 , -Λ ：·ώ 、申請專利範圍： 包括 L種非同步匯流排處理裝置，用以作為一傳送端與 接收端之間的資料傳送介面，該非同步匯流排處理裝置 一第一緩衝器，用以保持資料； 一第二緩衝器，用以保持資料； ★輸入控制單元，電性連接至該第一緩衝器之輸入端 ^第—緩衝器之輸人端，用以依照—第—時序而產生〆 锉’亚依該儲存位址決定將該傳送端所輸出之傳送 H料輸出至該第—緩衝器或該第二緩衝器； 鱼㈣輸f控制單元，電性連接至該第一緩衝器之輸出端 器之輸出端，用以依照-第二時序與-資料 緩衝ϋ該第並依該讀取位址讀取該第一 -時其中該第二時序之頻率不小於該第 出控控攄:，接至該輸入控制單元與該輸 輪出該資料完辆號。 址，而依據比較結果 2·如申請專利範圍第i 置，射該輸入控制單元包括Λ之非同步匯流排處理裝 輸入汁數态，用以依據該第一 據計數結果輸出該館存位址；从序進行計數，並依 15 12937此 •dco/006

96-10-2 一第一開關，電性連接至該輸入計數器之輸出端、該 第一緩衝器之輸入端與該第二緩衝器之輸入端，並接收該 傳送端資料，用以依據該儲存位址而決定將該傳送端資料 傳送至該第一緩衝器或該第二缓衝器。 3·如申請專利範圍第2項所述之非同步匯流排處理裝 置，其中該輸入計數器更接收並依據一資料致能信號而決 定是否進行計數。 '

4·如申請專利範圍第丨項所述之非同步匯流排處理裝 置，其中該輸出控制單元包括： t 一輸出計數器，用以依據該第二時序進行計數，並依 據計數結果輸ih該讀取健，其巾該輸料數器更依據該 賀料元成彳s號而決定是否進行計數；以及 弟二開關 .......-电怔埂接至該输出計數器之輪出端、哕 第-緩衝器之輸出端與該第二缓衝器之輪出端 ^ 該讀取位址㈣擇使該第—緩娜或該第 =

之資料輸出作為該接收端所需之接收端:#料。^所儲存 5.如申請專觀圍第〖項所述之非同 置，其中朗步㈣單元包括： ％排處理裝 一同步器，用以依據該第二時序而取 並輸出取樣結果；以及 樣邊儲存位址’ 一比較器，電性連接至該同步器，用以 =同步器之取樣結果’並輸出比較結果作 16 ‘1293731; twfl.dco/006

5正替換頁 96-10-2 6. 如申請專利範圍第5項所述之非同步匯流排處理裝 置，其中該同步器包括一正反器。 7. 如申請專利範圍第5項所述之非同步匯流排處理裝 置，其中該比較器包括一互斥或閘。 8. 如申請專利範圍第1項所述之非同步匯流排處理裝 置，其中該第一緩衝器與第二緩衝器均為靜態隨機存取記 憶體。 9. 如申請專利範圍第1項所述之非同步匯流排處理裝 置，其中該第一緩衝器與第二緩衝器均為閂鎖器。 10. 如申請專利範圍第1項所述之非同步匯流排處理 裝置，其中該第一緩衝器與第二緩衝器均為正反器。 1293¾^ dco/006 rrw 年月日修止替換頁 96-10-2 七、指定代表圖： (一) 本案指定代表圖為：圖（3)。 (二) 本代表圖之元件符號簡單說明： 302 :輸入控制單元 304 :同步控制單元 306 ··輸出控制單元 308 :輸入計數器 310 :第一開關 ® 312 :第一緩衝器 314 :第二緩衝器 316 :同步器 318 :比較器 320 :輸出計數器 322 :第二開關 324 :傳送端 326 :接收端 _ CK1 :第一時序 CK2 :第二時序 Din :傳送端資料 Dout :接收端資料 EN1 :資料致能信號 XI :儲存位址 Y0 :取樣結果 Y1 :讀取位址 5 12937】 »vfl.dco/006 96-10-2 跖m zo :資料完成信號 八、本案若有化學式時，請揭示最能顯示發明特徵 的化學式：