TWI294591B - Dynamic lane, voltage and frequency adjustment for serial interconnect - Google Patents

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1294591 (1) 九、發明說明 【發明所屬之技術領域】 本發明係關於運算系統，更特別的是與一種串列互連 之動態路徑、電壓及頻率調整有關。 【先前技術】 圖la所示爲針對匯流排120的描述。匯流排120爲 g 「共享媒體（sharedmedium)」的通訊架構，用以在電子 元件101 a〜10Na以及110a之間傳輸訊息，共享媒體表示 彼此互相通訊的元件101a〜10Na以及110a在實體上共 享、並連接至同樣的電子接線（wiring) 120。也就是說， 接線120爲電子元件l〇la〜l〇Na以及110a的其中任何一 個所用來與其他電子元件l〇la〜10Na以及110a通訊的共 享資源。舉例來說，如果元件101a希望與元件10Na通 訊，那麼元件1 01 a會順著接線1 20傳送資訊給元件 φ l〇Na ;如果元件l〇3a希望與元件1 10a通訊，那麼元件 l〇3a會順著接線120傳送資訊給元件110a，諸如此類等 等。 傳統上，運算系統會用到匯流排，舉例來說，像是在 某些IBM相容PC中，匯流排120相當於PCI匯流排，而 元件101a〜l〇Na相當於「I/O元件」，比如說LAN網路 配接卡、數據機、硬碟儲存裝置等，而元件1 l〇a相當於 I/O控制集線器（I/O Control Hub, ICH )。在另一範例 中，對某些多處理器運算系統（multiprocessor computing -4- (2) 1294591 system)來說，匯流排120相當於「前端（front side)」 匯流排，而元件a〜10Na相當於微處理器，而元件 1 l〇a相當於記憶體控制器。 由於所謂的「電容性負載（capacitive loading )」的 影響，當運算系統的速度加快時，匯流排就越來越不實 用。基本上，當任何接線的電容性負載增加時，接線可傳 輸的最高速度就會降低。也就是說，接線的電容性負載與 φ 同一接線的速度成反比關係。接線上每增加一個元件，就 會使得接線的電容性負載增加，由於匯流排基本上都會耦 接多重元件，匯流排接線1 20通常被視爲具有沈重的電容 性負載。 過去當運算系統的時脈速度還相當低的時候，運算系 統的匯流排上的電容性負載並不會構成太大的問題，因爲 匯流排接線的最大速度値經衰減後（由於電容性負載的關 係）仍然比運算系統的內部時脈速度要快很多，但是同樣 的情況放在目前至少一部分的運算系統上就不適用，也就 是說，運算系統的時脈速度在這幾年來不斷地增加，目前 運算系統的速度已經到達（以及/或者可說是超過）具有 沈重的電容性負載的接線，比如匯流排接線1 20的最大速 度。而訊號失真是另一個與提高的時脈速度相關的問題。 因此，運算系統逐漸轉用以連結爲基礎（link-based )的元件對元件互連方式，圖lb所示爲與圖la兩 相比較的範例，根據圖1 b所示的方法，運算系統元件 101b〜10Nb以及110b透過高速雙向點對點連結130!〜 -5· (3) 1294591 13 0N的網目（mesh) 14〇互連，雙向點對點連結一般包含 一個第一單向點對點連結，沿著第一方向傳送資訊，還有 一個第二單向點對點連結，沿著與第一方向相反的第二方 向傳送資訊。由於單向點對點連結一般具有單一端點 (endpoint )，所以它的電容性負載實際上比共享媒體匯 流排的要小。 每一個點對點連結可利用銅線或光纖纜線，以及合適 φ 的驅動器以及接收器建構（比如說銅線就用單一或差動線 驅動器以及接收器，而光纖纜線就用雷射（LASER )或 LED E/0發射器與〇/E接收器等）。圖1]3中的網目140 已經簡化’其中每一元件係利用點對點連結連接至其他每 一個元件，在比較複雜的情況下，網目140是具有路由/ 交換節點的網路，在此，每一元件不一定要透過點對點連 結和其他每一個元件連接，反之，可由路由/交換節點構 成跨複數個連結的中繼段（hop )，用以將資訊從來源元 φ件傳輸至目標元件。路由/交換功能視實施方式而定，可 以是網狀網路中的獨立功能，或者是運算系統中的獨立元 件，比如處理器、記憶體控制器、I/O單元等。 圖.2所示爲一種單向點對點連結類型的局部放大，此 類型也可稱爲「多重路徑」單向點對點連結（"multi-lane” uni-directional point-to- point link)，多重路徑單向點對 點連結包括複數個串列通道，稱之爲「路徑」。參考圖 2，舉例來說，元件 201可視爲以連結爲基礎（link-based )的運算系統中的第一元件，而元件202可視爲以 (4) 1294591 連結爲基礎的運算系統中的第二元件’介於兩者其間的單 向點對點連結205包括N個路徑，由LANEi至LANEn。 每一個路徑都是串列通道，可以實施爲例如差動訊號 線、單端訊號線或一個光纖通道。在操作上，發射器203 接收到要透過連結205傳輸至接收器204的資料。發射器 2 03將它的輸入端所接收到的資料分散至N個路徑。舉例 來說，如果發射器203所接收到的輸入爲8個位元組 φ ( byte )的字元，如果N等於8，以簡單的發射器設計來 說，輸入字元的第一個位元組會經過路徑〇 ;第二個位元 組會經過路徑1等等；而第八個位元組會經過路徑N (其 中N等於8 )。接收器204接收到這8個位元組，確定它 們的排列方式，然後在它的輸出端提供此一 8位元組，如 此完成將字元從元件201傳送至元件202的工作。 在其他方法中，路徑並不傳輸同一平行字元 (parallel word)的資料，而是當作個別獨立的通訊路 _徑，舉例來說，如果將路徑〇當作第一通訊通道來傳輸， 而路徑1當作第二通訊通道來傳輸，則路徑〇所攜帶的資 料的來源（也就是將資料傳送給發射器2 03的實體）會不 同於路徑1所攜帶的資料的來源。 有個問題是，發射器時會傾向於以電路（比如說 CMOS電路）來設計，而電路在路徑速度提高時，會消耗 更多的電力。 【發明內容及實施方式】 (5) 1294591 圖3所示爲用於多重路徑單向點對點連結的發射器設 計3 03，其中以可變控制方式控制3種變數：1 )路徑速 度、2)活動中的路徑（active lane)的數目、以及3)供 應電壓，由這3種變數共同決定發射器的功率消耗與頻 寬。在此，發射器的頻寬應視爲多重路徑單向點對點連結 的頻寬。這即是路徑速度，並與活動中的路徑的數目有 關。舉例來說，如果有8個活動中的路徑，每一個的速度 φ 爲800Mbps，那麼與發射器有關的多重路徑單向點對點連 結的頻寬爲 6.4 Gbps，也就是 8x800Mbps = 6400 Mbps = 6 · 4 G b p s 〇 藉由讓路徑速度、活動中的路徑的數目、以及供應電 壓成爲可編程參數，則發射器可設定爲在合適的頻寬下操 作’並具有較少的功率損耗。在討論如何使用這些可編程 參數，以提供可接受的頻寬以及較低的功率消耗之前，首 先要先討論圖3中發射器3 03的設計。 φ 根據圖3的發射器設計3 03，每一路徑都有一個佇列 (queue )，放置平行位元的資訊，每一個資訊平行位元 單元可稱爲「字元」。舉例來說，延續先前技術一節中所 述的範例，其中8個活動中的路徑的每一路徑都會存放來 自64位元輸入的不同位元組的資訊，每一佇列會接收不 同位元組的其中一個，而每個不同的位元組可稱爲一個字 元（比如佇列3 1 01會收到第一個字元/位元組，佇列 3 1〇2會收到第二個字元/位元組等等）。爲了簡便之故， 圖3並未顯示將資訊饋入路徑輸入佇列3 1 0的電路。 -8- (6) 1294591 每一排在佇列中的字元離開佇列後會交由與每一路徑 有關的平行至串列（parallel to serial )與編碼 (encoding)區塊處理，也就是說，離開佇列3 1〇1的字元 會交由平行至串列與編碼區塊320!處理，而離開佇列 3 1〇2的字元會交由平行至串列與編碼區塊3202處理等。 平行至串列與編碼區塊執行2種功能·· 1 )平行至串列轉 換，以及2)串列編碼。 平行至串列轉換是將字元轉換爲串列位元流（serial bit stream )的程序。舉例來說，延續上述範例，如果路 徑字元大小爲1個位元組，則對應的平行至串列轉換將來 自佇列中每一個字元組轉換爲8位元的串列流。串列編碼 (serial encoding )的用意是在降低因特定資料類型，還 有路徑接收端在處理特定資料類型資料時，發生資料損毀 的機率。串列編碼技術有多種形式，比如說4B/5B與 8B/10B 。 在此要注意的是，路徑速度是由各個位元出現在串列 位元流的速率決定，而串列位元流是由平行至串列轉換 (而一般來說，還有串列編碼技術）程序所建立。因爲平 行至串列與串列編碼電路由時脈訊號（clock signal )計 時，所以上述的速率就成爲時脈訊號的頻率的函數。時脈 訊號由鎖相迴路（PLL)電路340產生，經由圖3的軌跡 (trace) 350，輸送至每一個平行至串列與編碼區塊32〇2 〜3 2 0 n。

在此，要注意的是PLL電路340包括用以設定PLL (7) 1294591 輸出時脈訊號的頻率之輸入360。在第一實施例中，輸入 360流向PLL的回授除法器（feedback divider)，以設定 PLL 的輸入振邊頻率（input oscillation frequency)的頻 率倍數。在第二實施例中，輸入360直接設定PLL的輸入 振盪頻率（例如，將不同輸入振盪器的訊號乘上倍數，或 者是使用可設定振盪頻率的輸入振盪器）。 不論要如何控制PLL的輸出時脈訊號頻率，要注意的 φ 是，控制它的能力與前述發射器3 03所使用的3種參數的 其中之一有關。比較好的說法是，一開始曾提到路徑速度 是3個可設定參數的其中一個，而前二段又提到路徑速度 爲PLL輸出時脈訊號頻率的函數，因此PLL的輸入360 對應第一種調整參數：路徑速度。 在繼續說明前，要注意的是，在某些實施例中，可能 完全免除串列編碼。也就是說，資料整合度（data integrity)的問題並非重大的考量，或者是發射器3 03所 φ處的系統先前已處理掉編碼的程序。在這類情況下，電路 3 20可視爲只是平行至串列區塊，其中包括平行至串列電 路，如平行至串列轉換器。 活動中的路徑的數目是3種可設定參數中的第二種。 一旦完成平行至串列轉換與編碼的工作後，於每一活動中 的路徑所建立的已編碼的串列位元流會被傳送至驅動器電 路（例如區塊3 20!所產生的已編碼串列流會傳送給驅動 器3 3 0!，區塊3 202所產生的已編碼串列流會傳送給驅動 器3 3 02等）。驅動器爲1 ) 一種電子電路，設計作爲驅動 -10- (8) 1294591 電子位元流再傳輸一段延伸的距離，或2 ) —種電/光 (E/0 )發射器，將電子位元流轉換爲光訊號，射入光纖 纜線，用以傳輸一段延伸的距離。 不論驅動器33(h至3 3 0n是電子或E/Ο形式，要注意 的是每一個均具有本身對應的致能/除能輸入38(^-3 8 0N。啓動驅動器的致能輸入（enable input)會使得驅動 器「啓動（enabled )」，以執行驅動功能。解除驅動器的 φ 致能輸入會讓驅動器「關閉（disabled )」，解除執行的 驅動功能。因爲驅動器電路（以及/或者E/Ο驅動器的光 源）在驅動器關閉時係有效地關閉，因此驅動器在關閉時 明顯地消耗比啓動時要少的功率。 因此，驅動器致能/除能線3 80控制有多少路徑是在 活動中，如此一來也會影響到發射器3 03整體的功率消 耗。在此，儘管於圖3並沒有特別標示，一條流至特定路 徑驅動器的致能線也可用來啓動/關閉在路徑驅動器之前 φ的電路（如路徑的平行至串列與編碼區塊，以及/或者路 徑的佇列）。如上所述，在每一路徑的路徑速度固定的情 況下，增加活動中的路徑的數目將會提高整體發射器功率 消耗，因爲更多的電路是在操作狀態（on )。 此外，至少對CMOS電路來說，提升活動中的路徑的 速度（藉由提升PLL輸出時脈訊號頻率來達成），將會同 時增加發射器的功率消耗，因此，就整體來說，活動中的 路徑的數目與路徑速度不僅會決定整體發射器頻寬（在實 施方式一開始的段落中有提到），而且會影響整體發射器 -11 - (9) 1294591 的功率消耗。一般來說，功率消耗越低越好，特別是對一 些以電池供電的裝置，如膝上型電腦來說，更是如此（在 以電池供電的情況下可以延長電池使用時間）。 圖3所述的發射器設計3 03可以做到調整路徑速度與 活動中的路徑的數目，同樣地也可考慮發射器的功率消 耗，在降低消耗功率的期望下，設定一特定所需的頻寬。 舉例來說，假設功率消耗並非跟著時脈速度頻率增加 φ 而線性地增加，同時係跟著已啓動的路徑線性地增加，有 可能結果是：1 )對「低頻寬」連結來說，減少活動中的 路徑，以提高路徑速度爲代價，可以得到最低的功率消耗 操作點(power consumption operating point )；以及 2 ) 對「高頻寬」連結來說，降低路徑速度，以增加活動中的 路徑的數目爲代價，可以得到最低的功率消耗操作點。以 1 )的例子來說，1〇〇 Mbps的連結可設定爲僅有一個活動 中的路徑，以1〇〇 Mbps的速度操作（也就是說活動中的 φ路徑的數目降到最低的數目1 )，以2 )的例子來說，3.2 Gbp的連結可設定爲讓所有（N=16)的路徑都啓動，並且 用2 00 Mbps的速度操作，也就是說路徑速度只比前例要 多了 一倍，但是活動中的路徑的數目則是增加1 6倍。 熟悉此技藝者應可決定在一特定連結頻寬下，路徑速 度與活動中的驅動器的數目之確切組合，達到或至少接近 最低的發射器功率消耗操作點；此外，組合也與內含技術 有關，例如電子對電—光、CMOS對Bi-CMOS、0.25um製 程對9 Onm製程等等。因此，在此並沒有需要去詳加討論 -12- (10) 1294591 如何決定適當的組合，對目前的實施方式說明來說也不實 際。任何一個頻寬都有可能有很多不同的組合（比如一個 2 Gbps連結可具有1個2 Gbps的路徑；或者2個lGbps 的路徑；或4個5 00Mbps的路徑；或8個25 0Mbps的路 徑等等），以提供一個範圍的不同功率消耗操作點·——其 中至少有一個位於或者是接近理論上發射器的最低功率消 耗操作點（不論發射器的內含技術爲何），這是要強調的 φ 主要論點。 第三個可編程特點是驅動器本身的功率消耗。圖3的 架構顯示每一個驅動器從功率匯流排（power bus ) 390接 收同樣的供應電壓，在此，要注意的是在功率匯流排390 所提供的實際供應電壓也可被調整。舉例來說，根據一個 實施例，功率匯流排上的供應電壓可以是3.3 V、2.5 V、 1.8V或1.3V。此外，儘管圖3並未繪出功率匯流排（與 致能線3 8 0類似），但是功率匯流排的路線也可經由修 0改，用以供應每一路徑內在驅動器之前的電路，因此，調 整供應電壓就可直接影響每一個路徑的功率消耗。 在不同的實施例中，特別是對非晶片上（off chip ) 的福動器來說，驅動器會被刻意地設計爲具有它們自己 的、較高的供應電壓（與在驅動器之前的電路比較下）， 達到讓較強的訊號通過路徑至接收器（也就是驅動器必須 驅動的「負載」）的目的。無論如何，由於對大多數（如 非全部）電子電路來說，較低的供應電壓會造成較低的功 率消耗，所以，每一活動中的路徑的功率消耗可進一步透 -13- (11) 1294591 過供應電壓調整的方式加以調變。 在大多數的情況下，最低可接受的電源供應電壓 (minimum acceptable power supply voltage)會設定給發 射器使用。影響最低可接受的電源供應電壓的2項最重要 因素是：1 )用於內含技術的最低額定供應電壓（比如對 〇.25um CMOS製程來說是1.8V) ; 2)任何一個驅動器根 據路徑速度所設定要驅動的最大負載的大小。 B 以第一種因素來說，一般供應電壓應該不會設定在低 於最低額定供應電壓之下（除非與製程以及/或者電晶體 層級設計工程師討論過，以及/或者進行過完整的模型化 工作）。以第二種因素來說，熟悉此技藝者可根據各種因 素，比如說發射器與接收器之間的路徑的長度（比如路徑 長度）以及路徑是否要當作受控的阻抗傳輸線，很容易決 定最大負載的大小。一般來說，路徑負載越大且路徑速度 越快，就需要更大的供應電壓才能夠確保資料在連結的接 馨收器端會被適當地接收。同樣地，熟悉此技藝者可決定適 當的路徑速度、活動中的路徑的數目，以及路徑供應電壓 要如何取捨，以便設定一個發射器操作點，對應至位於、 或者是最接近理論上最低的功率消耗、可行的操作點之一 個可行的操作點（在可能可行的操作點中）。 如此看來，圖3的發射器設計可以利用3種參數：路 徑速度、活動中的路徑的數目，以及路徑的電源供應電 壓，調整用於某一特定連結頻寬下的功率消耗。根據圖 3，決定用於特定應用的3種參數中每一個參數的功能， -14- (12) 1294591 可以方便地以頻寬與功率消耗控制單兀（bandwidth and power consumption control unit) 370 來表示。實際上，實 際決定用於可應用的環境的適當參數組（比如，一或多個 頻寬和溫度）之頻寬與功率消耗控制單元的「智能 (intelligence)」可「即時（on-the-fly)」根據許多不 同技術的任何一種，像是執行軟體、參考查閱表（1 ο 〇 k - u p table )、透過組合式邏輯電路處理、或是上述的組合等等 φ 來加以實施。 在其他情況下，特別是當可應用的環境在發射器的壽 命內都會維持固定（比如在膝上型電腦中元件間的連結） 的情況，可預先決定適當的組合（例如運用上述的任何一 種技術），並且載入在系統製造中納入發射器作爲一部分 的系統（例如將適當的參數載入膝上型電腦的 BIOS ROM )。每當系統開機時，發射器的參數就會根據系統的 出廠設定進行設定。有關頻寬與功率消耗控制單元3 70的 φ其他細節與可能實施方式，將會在底下配合圖4a〜4c加 以敘述。 根據圖4a〜4c的每一個圖例，「雲朵（cloud)」401 提供至少一些初始資訊，用以決定在特定環境下所用的所 有參數。如上所述，雲朵401可透過執行軟體、參考一或 多個查閱表、透過組合式邏輯電路處理、或是上述的組合 等實施。在發射器的環境在使用期間可能會改變的情況 下，會傾向於將雲朵40 1嵌入包含發射器的系統中（例如 運算系統或網路系統）。當發射器的環境在使用期間內都 -15- (13) 1294591 會維持固定的情況下，雲朵401可以是非揮發性唯讀記億 體，在製造系統的過程中已載入適當的資訊（比如運算系 統中的BIOS ROM )。 圖4a所示的實施例爲已有效地提供所有3種參數， 並已載入暫存器空間402a的情形。暫存器空間是一或多 個暫存器中可載入資訊的區域，暫存器的內容的第一部分 403a係用以設疋PLL輸出時脈頻率（也就是相當於圖3 φ 的PLL輸入360 )。暫存器的內容的第二部分406a則是 描述要啓動的路徑的數目。 在符合圖4a的敘述的另一個實施例中，暫存器內容 以二進位格式描述要啓動的路徑的數目，而解碼器邏輯電 路（decoder logic circuitry) 404a將此二進位表示法轉換 爲「一熱碼編碼（one-hot encoded)」的格式輸出480a。 該一熱碼編碼格式提供用於每一路徑的一個位元，其中第 一位元狀態（例如” 1”）代表對應的路徑要被啓動，而第 肇二位元狀態（例如”0”）表示對應的路徑要被關閉。每— 個位元都會被導至它對應的路徑，以控制其作動。暫存器 空間內容的第三部份顯示提供給可編程供應電壓源4 0 5的 適當供應電壓（例如用二進位格式表示）。 根據圖4b的方法，用來顯示活動中的驅動器的數目 之暫存器空間402b的第二部分406b，可以利用上述的二 進位至一熱碼解碼器404b加以實施。PLL時脈頻率與電 源供應電壓之間的關係爲，決定PLL輸出時脈頻率之暫存 器空間402b的第一區域403b，能夠決定供應電壓。在 (14) 1294591 此，第一區域403b如同圖4a的敘述（也就是它設定PLL 輸出時脈頻率），同時也用於設定供應電壓。 在此，決定PLL輸出時脈頻率的資訊會被轉送至查閱 表（LUT) 410，由查閱表410根據暫存器空間403b所提 供的資訊，決定適當的供應電壓。查閱表4 1 0因應此資 訊，提供一參數（例如一字元），用來描述適當的供應電 壓。可編程供應電壓405b因應接收到此一參數，提供適 φ 當的供應電壓給已設定的PLL輸出時脈頻率。在此，LUT 4 1 0可以利用非揮發性ROM或隨機存取記憶體加以實施。 另外，LUT 410也可利用組合式邏輯實施，以立即計算出 正確的供應電壓。 圖4c所述與圖4b類似，只不過這時PLL輸出頻率係 設定爲適當供應電壓的函數。也就是說，暫存器空間402c 提供要啓動的驅動器的數目之說明406c (之後會由解碼器 4〇4c解碼成一熱碼格式）；還有適當電源供應電壓的指示 φ 407c。LUT 4 10c因應接收到電源供應電壓的指示407c， 提供資訊460以設定PLL的輸出時脈頻率。同樣地，LUT 4 1 〇可以利用非揮發性ROM或隨機存取記憶體加以實施。 另外，LUT 410也可利用組合式邏輯實施，立即計算出正 確的供應電壓。 在討論圖5之前，要注意的是，連結的接收端同樣也 可藉由至少調整每一通道的接收器之活動中的路徑的數目 及/或電源供應電壓（還有也可能是接續於接收器之後的 各種接收通道電路，像是尾隨有串列至平行電路之解碼電 -17- (15) 1294591 路），用以調整特定頻寬下的功率消耗。當然了，接收器 端之活動中的路徑的數目應該與發射器端之活動中的路徑 的數目吻合。 接收器端電路一般會映對發射器端電路，因此，參考 圖3，在一實施例中，每一路徑的接收電路可包括一接收 器，其後有串列至平行與串列解碼電路，其後接著一個緩 衝器。在此，如果可編程電源供應若不是接收器的後續電 φ 路的一或更多個元件，則可耦接至每一路徑的接收器的電 源供應輸入。如同針對發射器電路的描述每一路徑可設定 爲活動中（active )或未活動（inactive )。從發射器端所 接收到的時脈，會被用在路徑的活動中的通道作爲時脈。 圖5所示爲一運算系統的一實施例，包括1 ) 一或更 多個處理器501 ; 2)記憶體控制集線器（MCH) 502 ; 3) 系統記億體5 03 (其中可包含多種型態的記憶體，像是 DDR RAM、EDO RAM 等）；4)快取 504; 5) I/O 控制集 φ線器（ICH) 5 05 ; 6 )圖形控制器506 ; 7 )顯示幕/螢幕 5 07 (其中可採用多種型態的顯示器，像是陰極射線管 (CRT )、薄膜電晶體（TFT )、液晶顯示（LCD )、 DPL)等）；8) —或更多個I/O裝置508;9)—或更多 個資料發射器509。一或更多個處理器501執行指令，以 處理運算系統所實施之所有軟體常式，指令通常涉及某種 對資料所執行的運算，指令與資料係儲存在系統記憶體 5 03與快取5 04。快取5 04 —般係設計爲具有比系統記憶 體5 03要短的延遲時間，舉例來說，快取5 04可整合在同 -18- (16) 1294591 (或若干）砂晶片上，其中處理器（processors)以及 /或者較快的SRAM細胞元件建構在一起，而系統記憶體 5 03可與較慢的DRAM細胞元建構在一起。 將比較常用的指令與資料儲存在快取5 04，而非系統 記憶體5 03，運算系統的整體執行效能會提高，系統記億 體是刻意爲運算系統內的其他元件所建置，舉例來說，運 算系統從各種介面所接收的資料（比如從鍵盤與滑鼠、印 # 表機埠、LAN埠、數據機埠等），或者是從運算系統的內 部儲存兀件所取得（比如硬碟）的資料，通常都會先暫時 排入系統記憶體5 03的佇列中，等待一或多個處理器5〇1 在實施軟體程式時，再加以操作。 同樣地，軟體程式所決定的資料應透過其中一個運算 系統介面，由運算系統傳送至外部的實體，或者是儲存進 內部的儲存兀件，而在資料被傳送或儲存前，通常會暫時 儲存在系統記憶體5 0 3的丨宁列中，IC Η 5 0 5負責確認畜料 ϋ在系統記憶體5 03與其適當對應的運算系統介面（還有內 部儲存裝置，視運算系統的設計而定）之間，有經過適當 地傳遞。MCH 5 02負責管理（多個）處理器501、介面與 內部儲存元件可能在相距甚短的時間內，所發出要存耳又# 統記億體5 03的競爭要求。 在一'般的運舁系統中’也會運用一或多個I/O裝置 5 08，I/O裝置（例如網路配接卡）一般負責傳輸資料給運 算系統，以及/或者接收來自運算系統的資料；或者與位 於運算系統中大規模的非揮發儲存（例如硬碟），進行傳 -19- (17) 1294591 輸/接收動作。ICH 505與每一個I/O裝置508 向點對點連結，在一實施例中，每一雙向點對點 個單向線路所組成，其中每一線路的方向彼此相 發射器509可以放在任何點對點連結的驅動端（ 個I/O裝置5 08與ICH 5 05之間）。 在先前的實施方式中，已經參考特定的實施 發明，要注意的是，在不違反由申請專利範圍所 φ 義精神與範疇下，可對本發明進行各種不同的 更，而所附的實施方式與相關圖表，應視爲舉例 以限縮本發明。 【圖式簡單說明】 本發明將以舉例的方式加以說明，但本發 限，而在附屬的圖表中，相似的標號代表類似的 中： 圖1 a所示爲元件透過一匯流排互相連結； 圖1 b所示爲元件透過點對點連結的網目互相 圖2所示爲多重路徑單向點對點連結； 圖3所示爲用於多重路徑單向點對點連結的 其以路徑速度、活動中的路徑數目、以及供應電 入參數； 圖4a〜4c所示爲控制上述有關圖3的3種 同實施方式。 圖5爲在I/O控制集線器與I/O裝置間使用 間具備雙 連結由2 反。資料 介於每〜 例敘述本 界定的廣 修改與變 ，而非用 明不在此 元件，其 連結； 發射器， 壓作爲輸 參數的不 點對點連 -20- (18) 1294591 結的運算系統的示範模型。 【主要元件符號說明】 101a〜lONa, 110a:電子元件 1 2 0 :匯流排 101b〜10Nb，110b :運算系統元件 130!〜130N :雙向點對點連結

140 :網目 2 0 1 :元件 202 :元件 203 :發射器 204 :接收器 2 0 5 :連結 3 03 :發射器 310】〜310N :佇列 3 2(^-32(^:平行至串列編碼區塊 330〇〜33〇n:驅動器 340 :鎖相迴路電路 3 5 0 :軌跡 360 :輸入 3 70 :頻寬與功率消耗控制單元 3 8 0, 3 8(^〜3 8 0N :致能/除能輸入 3 9 0 :功率匯流排 401a：雲朵 -21 - (19) 1294591 402a :暫存器

40 3a:暫存器的內容的第一部分 404a:解碼器邏輯電路 405a :可編程供應電壓源 4 06a :暫存器的內容的第二部分 407a :電源供應電壓的指示 470 :頻寬與功率消耗控制單元 480a: —位熱碼編碼格式輸出 401b :雲朵 402b :暫存器 403b:暫存器的內容的第一部分 404b:解碼器邏輯電路 405b :可編程供應電壓源 4 0 6b :暫存器的內容的第二部分 410b：查閱表 480b: —位熱碼編碼格式輸出 4 0 1 c :雲朵 402c :暫存器 404c :解碼器邏輯電路 405c :可編程供應電壓源 4 0 6c :暫存器的內容的第二部分 407c :電源供應電壓的指示 410c ：查閱表 460 :資訊 (20) 1294591

4 8 0c ： 一位病 4 9 0 a，b，c : 5 0 1 :處理器 5 02 :記憶體 5 03 :系統記 5 04 :快取 5 05 : I/O 控 ί 5 0 6 :圖形控 5 07 :顯示幕 508]〜508ν : 5 09ι - 5 09ν ： 碼編碼格式輸出 供應電壓？ 控制集線器 億體 HJ集線器 制器 I/O裝置 資料發射器

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Claims (1)

1. (1) 1294591 十、申請專利範圍 1 ·一種用以降低電路內的功率消耗的方法，包含： 在包含一發射器的電路內傳遞電子訊號，用以： 選擇一數目的該發射器的路徑； 設定用於每一路徑的一速度，該數目與速度決定該 發射器的頻寬；以及 設定用於每一路徑的一驅動器供應電壓，其中該發 Φ 射器由於該選擇與該兩設定所消耗的功率小於另一可用於 該發射器的路徑數目、路徑速度，以及供應電壓的可用組 合所消耗的功率。 2 ·如申請專利範圍第1項之方法，其中該選擇與該兩 設定於該發射器的路徑數目、路徑速度，以及供應電壓的 所有可用組合中，在該特定頻寬有最小的功率消耗。 3 ·如申請專利範圍第1項之方法，其中電子訊號係位 於一暫存器的下游。 φ 4 ·如申請專利範圍第2項之方法，更包含由該暫存器 下游至該選擇數目的該發射器的路徑，執行二進位至一位 熱碼編碼。 5 .如申請專利範圍第1項之方法，更包含設定一鎖相 迴路輸出訊號頻率，以設定該路徑速度。 6. 如申請專利範圍第1項之方法，其中該鎖相迴路輸 出訊號頻率爲該供應電壓的函數。 7. 如申請專利範圍第1項之方法，其中該供應電壓爲 該鎖相迴路輸出訊號頻率的函數。 -24- (2) 1294591 8 . —種用以降低功率消耗的裝置，包含： 一發射器，包含： 一鎖相迴路電路，具有一輸入，以調整該鎖相迴路 的一輸出頻率； 一路徑電路，用於複數個路徑的每一個路徑，每一 路徑電路包含有自己的： 平行至串列電路，位於該鎖相迴路電路的一時脈 φ 訊號輸出的下游； 一致能/除能輸入節點，以啓動/解除其對應的 路徑； 複數個線驅動器，包含： 一驅動器耦接至該串列編碼電路的下游；以及 一可編程供應電壓源至少耦接至每一該路徑電 路的該驅動器。 9 ·如申請專利範圍第8項之裝置，更包含頻寬與功率 φ消耗控制電路，耦接至該鎖相迴路電路、該電壓源、以及 每一該路徑電路的該致能/除能輸入節點。 10·如申請專利範圍第9項之裝置，其中頻寬與功率 消耗控制電路更包含： 一暫存器，包含： 一第一輸出，耦接至該鎖相迴路電路的該輸入； 一第二輸出，耦接至平行至串列電路的一輸入， 該解碼器邏輯電路具有一輸出，耦接至每一該路徑 電路的該致能/除能輸入節點；以及 -25- (3) 1294591 一第三輸出，耦接至該可編程供應電壓源。 1 1 ·如申請專利範圍第9項之裝置，其中該頻寬與功 率消耗控制電路更包含： 一暫存器，包含： 一第一輸出，耦接至該鎖相迴路電路的該輸入與查 閱表電路；以及 一第二輸出，耦接至解碼器邏輯電路的一輸入， p 該解碼器邏輯電路具有一輸出，耦接至每一該路徑 電路的該致能/除能輸入節點。 12·如申請專利範圍第1 1項之裝置，其中該查閱表電 路更耦接至該可編程供應電壓源。 1 3 ·如申請專利範圍第9項之裝置，其中該頻寬與功 率消耗控制電路更包含： 一暫存器，包含： 一第一輸出，耦接至該可編程供應電壓源與查閱表 φ電路；以及 一第二輸出，耦接至解碼器邏輯電路的一輸入， 該解碼器邏輯電路具有一輸出，耦接至每一該路徑 電路的該致能/除能輸入節點。 14·如申請專利範圍第11項之裝置，其中該頻率查閱 表電路更耦接至該鎖相迴路電路。 1 5 ·如申請專利範圍第8項之裝置，進一步包含一接 收器，耦接至該發射器，該接收器包含一可編程電源供應 源與可被啓動/解除的路徑。 -26- (4) 1294591 16.—種運算系統，包含： 一雙資料速率系統記憶體； 一記憶體控制器，耦接至該雙資料速率系統記憶體； 一輸入/輸出控制器，耦接至該記憶體控制器； 一或更多個輸入/輸出裝置藉由直接點對點連結，耦 接至該輸入/輸出控制器；以及 一發射器，包含： 一鎖相迴路電路，具有一輸入，以調整該鎖相迴路 的一輸出頻率； 一路徑電路，用於複數個路徑的每一個路徑，每/ 路徑電路包含自己的： 平行至串列電路，位於該鎖相迴路電路的一時# 訊號輸出的下游； 一致能/除能輸入節點，以啓動/解除其對@ @ 路徑； 複數個線驅動器，包含： 一驅動器耦接至該串列編碼電路的下游；以及 一可編程供應電壓源至少耦接至每一該路徑電 路的該驅動器。 17·如申請專利範圍第16項的系統，更包含頻寬與功 率消耗控制電路，耦接至該鎖柑迴路電路、該電壓源、以 及每一該路徑電路的該致能/除能輸入節點。 1 8 ·如申請專利範圍第1 6項之系統，其中頻寬與功率 消耗控制電路更包含： -27- (5) 1294591 一暫存器，包含： 一第一輸出，耦接至該鎖相迴路電路的該輸入； 一第二輸出，耦接至解碼器邏輯電路的一輸入， 該解碼器邏輯電路具有一輸出，耦I接至每一該路徑 電路的該致能/除能輸入節點；以及 一第三輸出，耦接至該可編程供應電壓源。 1 9 ·如申請專利範圍第1 6項之系統，其中該頻寬與功 φ 率消耗控制電路更包含： 一暫存器，包含： 一第一輸出，耦接至該鎖相迴路電路的該輸入與查 閱表電路；以及 一第二輸出，耦接至解碼器邏輯電路的一輸入， 該解碼器邏輯電路具有一輸出，耦接至每一該路徑 電路的該致能/除能輸入節點。 2 〇 ·如申請專利範圍第1 9項之系統，其中該查閱表電 參路更耦接至該可編程供應電壓源。 2 1 ·如申請專利範圍第1 6項之系統，其中該頻寬與功 率消耗控制電路更包含： 一暫存器，包含： 一第一輸出，耦接至該可編程供應電壓源與查閱表 電路；以及 一第二輸出，耦接至解碼器邏輯電路的一輸入， 該解碼器邏輯電路具有一輸出，親接至每一該路徑 電路的該致能/除能輸入節點。 •28- (6) 1294591 22.如申請專利範圍第21項之系統，其中該頻率查閱 表電路更耦接至該鎖相迴路電路。 23 .如申請專利範圍第1 6項之系統，更包含一接收 器，耦接至該發射器，該接收器包含一可編程電源供應源 與可被啓動/解除的路徑。

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