TWI297932B - Method for fabricating semiconductor device - Google Patents

Description

1297932 九、發明說明： 【發明所屬之技術領域】 本發明有關於一種製造半導體裝置方法；且更特定地， 有關一種用於一系統單晶片（soC)用以實現用於一邏輯裝 置之電晶體、電子式可拭除程式化唯讀記憶體（EEPROM) 記憶胞元與快閃記憶體記憶胞元（cell)於一晶片中之製造 半導體裝置方法。 【先前技術】

近來，一種智慧卡其包含一身分證、一信用卡與一電子 貨幣之各種功能於一卡片中已廣爲使用。該智慧卡不僅儲 存使用者之資訊與交易資訊，亦在其中執行適於該目的之 程式。因此，一種用於書寫與儲存使用者資訊與交易資訊 之非揮發性記憶裝置與一用於編碼一預定程式之遮罩唯讀 記憶體裝置，係內建於智慧卡中作爲一種晶片型式。例如 ’於一積體電路（1C)卡如智慧卡之情況，該遮罩唯讀記憶 Φ 體裝置係被用作爲一系統記憶體以及爲非揮發性記憶裝置 之一 EEPROM裝置被用作爲一應用記憶體。 雖然並無電源，該遮罩唯讀記憶體裝置持續保有在一記 憶胞元中已曾經程式化之資訊。於遮罩唯讀記憶體裝置中 ’機密與重要資訊如使用者特有資訊係被儲存，且因此該 遮罩唯讀記憶體裝置應該具有嚴密安全性來防止入侵。爲 程式化該遮罩唯讀記憶體裝置，一雜質被選擇性植入一記 憶胞元之一通道區域，該記憶胞元在一製造製程中接受編 碼’藉以改變該記憶胞元之臨界電壓。該經編碼記憶胞元 1297932 之一電晶體被參引爲一空乏型（dep let ion)電晶體。該遮罩 唯讀記憶體裝置包含該空乏型電晶體、一未接受編碼之電 晶體與隔離前述二電晶體之一場區域，即，一裝置隔離區 域。

遮罩唯讀記憶體裝置所提供之優點係該遮罩唯讀記憶體 裝置相對於邏輯裝置具有良好相容性且EEP ROM製程僅經 過一簡單製程，且具有記憶體之高可靠度。然而，因爲該 製程於從一客戶接收訂單後藉寫入資訊被實施，從該客戶 下訂單到產品運送之處理時間需時甚久。進而，因爲已曾 經編碼之晶片不能販售給另一客戶，產生處理存貨之困難 。爲解決前述限制，提出一種用於使用一快閃記憶體記憶 胞元之智慧卡的ROM裝置，而該快閃記憶體記憶胞元係於 完成晶圓之製程後可被隨意編碼。 如上所述，假如藉使用該快閃記憶體記憶胞元實現該遮 罩唯讀記憶體裝置（遮罩ROM裝置），該快閃記憶體記憶胞 元之一預定區塊係當EEPROM記憶體記憶胞元作業時應被 操作。例如，當EEPROM記憶體記憶胞元作業時，操作快 閃記憶體記憶胞元之預定區塊，一移除作業應被使用於一 位元組（byte)記憶胞元。然而，該快閃記憶體記憶胞元係因 爲其特質而必須在扇區（SEC TOR)記憶胞元中實施移除作 業。因此，爲使該快閃記憶體記憶胞元於位元組記、憶胞元 中實施移除作業，該扇區應被分成較小的次扇區。於此情 形，因爲用於操作一裝置之外圍電路變得複雜，所以該被 區分之扇區係不能被應用於需要該快閃記憶體記憶胞元與 1297932 EEPROM之獨立操作的產品。 爲此原因，建議一種藉使用EEPROM記憶胞元來實現遮 罩唯讀記憶體裝置之方法。然而，因爲EEPROM記憶胞元 爲較大於習知遮罩唯讀記憶體裝置，不僅無法內建需求之 容量，而且通常會增加該晶片之尺寸。因此，藉使用 EEPROM記憶胞元來實現遮罩唯讀記憶體裝置之方法不會艮 被應用於需要高記憶裝置整合之產品。 【發明内容】

因此，本發明之一目的爲提供一種製造半導體裝置方法 ，其能穩定地實現用於一邏輯裝置之一低電壓電晶體、一 電子式可拭除程式化唯讀記憶體（EEPROM)記憶胞元與一 快閃記憶體記憶胞元於一晶片中。依本發明之一觀點，提 供一種製造半導體裝置方法，包含：準備一被界定爲第一 區、第二區與第三區之基板；形成一堆疊結構於該基板上 ;藉蝕刻該堆疊結構來曝露第一區之基板且同時在第二區 上同時形成複數個第一浮置閘極；形成第二多晶矽間介電 層（inter-poly dielectric layer)於第一浮置聞極之側壁與殘 餘在第三區上堆疊結構之一側壁上；形成一閘極氧化層於 曝露在第一浮置閘極兩側上之第二區之基板上與第一區之 基板上；形成第二多晶矽層於整個閘極氧化層、第一浮置 閘極與堆疊結構；藉蝕刻第二多晶矽層與閘極氧化層形成 一閘極電極於第一區之基板上，且同時形成控制閘極於存 在於第二區之基板上之第二多晶矽間介電層的兩側壁上及 藉由蝕刻第三區之基板上之第二多晶矽層、第二多晶矽間 1297932 $層、堆疊結構來形成第二浮置閘極與第二控制閘極於第 三區之基板上。 本發明之以上與其它目的與特色關於以下較佳實施例的 fg述與連同附圖將變得較佳瞭解。 【實施方式】 以下，本發明之較佳實施例的詳細將參考附圖而提供。 第1至11圖爲依據本發明之一特定實施例說明一種製造 丰導體裝置方法之剖面圖75。

首先，如第1圖所示，提供一基板10其被界定爲：形成 有一邏輯裝置的一外圍電路區，（以下，參引爲“第一區 A”）；形成有該EEPROM記憶胞元的一電子式可拭除程式化 唯讀記憶體（EEPROM)記憶胞元區域（以下，參引爲“第二區 B”）；以及形成有一快閃記憶體記憶胞元的一快閃區域（以 下，參引爲“第三區C”）。 其次，複數個裝置隔離層11被形成以彼此隔離第一區 A、第二區B與第三區C。此時，裝置隔離層11經由一矽 局部氧化（LOCOS)製程被形成。此外，於需要高度整合之 裝置中如四分之一微米（sub-quarter micron)半導體裝置，宜 經由一淺溝隔絕（STI)製程形成裝置隔離層11。 其次，一預定屏蔽（screen)氧化物層（未圖示）被形成。其 後，使用該屏蔽氧化物層（未圖示）作爲一遮罩來實施一井 離子佈植製程（well ion-implantation process)，且因此複數 個井區（未圖示）分別被形成於第一區A、第二區B與第三 區C之基板10上。 其次，一隧道式氧化層1 2藉實施一氧化製程被形成於基 1297932 板1 0上。此時，該氧化製程係使用濕式氧化製程或乾式氧 化製程。較佳地，經由一熱氧化製程而形成隧道式氧化層 12。在此，該隧道式氧化層12可藉使用一氮氧化物 (oxynitride)層被形成，該氮氧化物層含有氮以避免隨道式 氧化層12於該半導體裝置作業中容易退化。而且，因爲隧 ' 道式氧化層12應不具有晶格缺陷且具有一致厚度，該隧道 式氧化層12宜被形成在一厚度範圍約50A至約200人。 其次，如第2圖所示，用於一浮置閘極之多晶矽層1 3 (以 φ 下，參引爲“第一多晶矽層”）係被形成於隧道式氧化層12 上。此時，第一多晶矽層1 3係藉經由低壓化學氣相沉積法 (LPCVD)使用摻雜或未摻雜多晶矽層，而被形成於一厚度 範圍約500A至約5000A。例如，倘若使用摻雜多晶矽層， 第一多晶矽層13藉使用氫化矽（SiH2)氣體與磷化氫（PH3)氣 體、矽乙烷（ShH6)氣體與PH3氣體被形成。另一方面，倘 若使用未摻雜多晶矽層，在一輕摻雜汲極（LDD)離子佈植製 程或一源極/汲極離子佈植製程中，藉由添加一雜質被而摻 φ 雜該多晶矽層以作爲一接續製程而實施。 其次，弟一多晶砂間（inter-poly)介電層14被沉積於第一^ 多晶矽層1 3上。此時，第一多晶矽間介電層1 4被形成於 一氧化物/氮化物/氧化物（0N0)結構中。 其次’硬罩15被形成在第一多晶矽間介電層14上。此 時’藉使用選自於一氧化物層、一氮化物層、一氮氧化物 層與其一堆疊層組成之群中之一材料，硬罩15被形成。 其次，如第3圖所示，第一光阻層（未圖示）被形成於硬 罩15上。其後，藉使用一光阻罩（未圖示）實施曝光製程與 1297932 顯影製程，第一光阻圖案16被形成。此時，第一光阻圖案 16覆蓋第二區B。 其次，使用該第一光阻圖案16作爲一遮罩而實施第一蝕 刻製程17。因此，存在於第一區A與第三區C上除第二區 B外之該硬罩1 5被蝕刻。 其次，如第4圖所示，一剝除（strip)製程被實施，藉以 除去第一光阻圖案16 (參考第3圖）。

其次，第二光阻層（未圖示）被形成於所產生結構上，其 中硬罩15存於第一區A上且第三區C被除去。其後，使 用該第二光阻層（未圖示）來實施一曝光製程與一顯影製 程，藉以形成第二光阻圖案1 8。此時，第二光阻圖案1 8 覆蓋第三區C且開啓第二區B之預定部份部份。 其次，使用第二光阻圖案18作爲一遮罩來實施第二触刻 製程19,藉以接續地蝕刻存在於第一區A之硬罩15、第一 多晶矽間介電層1 4、第一多晶矽層1 3與隧道式氧化層1 2。 因此，用於一 EEPROM記憶胞元之複數個浮置閘極20 (以 下，參引爲“第一浮置閘極”）被形成於第二區B之基板 1〇 上。 同時，第一浮置閘極20可經由二種方法被形成。例如， 第一方法如下：使用第二光阻圖案18作爲一遮罩來實施一 鈾刻製程，藉以連續蝕刻硬罩1 5、第一多晶矽間介電層 14、第一多晶砂層13與隧道式氧化層12。第二方法如下： 使用第二光阻圖案1 8作爲一遮罩來實施蝕刻製程，藉以事 先蝕刻硬罩1 5與第一多晶矽間介電層1 4。其後，第二光 阻圖案1 8被除去。接著，使用經蝕刻硬罩1 5作爲一蝕刻 1297932 罩來實施其他鈾刻製程，藉以蝕刻第一多晶矽層1 3與隧道 式氧化層1 2。 以下，爲方便起見，故僅將說明關於使用第一方法之接 續製程情形。 其次，如第5圖所示，一剝除製程被實施，藉以除去第 二光阻圖案18(參考第4圖）。 其次，第三光阻層（未圖示）被沉積於所產生的結構上， 其中第二光阻圖案18被除去。其後，使用一光罩（未圖示） Φ 來實施一曝光製程與一顯影製程，藉以形成複數個第三光 阻圖案21。此時，第三光阻圖案21完全覆蓋第一區A與 第二區B，且覆蓋第三區C之一預定部分。 其次，藉使用第三光阻圖案21作爲一遮罩來實施第三蝕 刻製程22，且因此形成在該經曝露第三區C之一預定部分 之基板1 0上之第一多晶矽間介電層1 4、第一多晶矽層1 3 與隧道式氧化層1 2以一直線型式被接續鈾刻。 其次，如第6圖所示，一剝除製程被使用，藉以除去第

三光阻圖案21(參考第5圖）。 其次，第二多晶矽間介電層2 3被沉積於以上產生結構之 整個高度差，其中第三光阻圖案21被除去。此時，能以 ΟΝΟ結構來形成第二多晶矽間介電層23。 其次，乾式蝕刻製程被實施，且因此第二多晶矽間介電 層23殘留在第一浮置閘極20之二側壁與形成在第三區C 之基板1 〇上所產生結構之一側壁。在此’第二多晶砍間介 電層23作爲第一浮置閘極20與複數個第一控制閘極26A 間之一介電層（參考第8圖）。 1297932 其次，第一閘極氧化層25A及複數個第二閘極氧化層25 B 分別被形成在第一區A與第二區B之基板10上。此時， 第一閘極氧化層25A與第二閘極氧化層25B係可依據個別 區域之特性而被形成於不同厚度。 更詳細言之，第二閘極氧化層25B係藉實施第一氧化製 程而被形成在第一區A與第二區B之基板10上。其次， 遮罩製程與蝕刻製程被實施，且因此存在於第一區A上之 第二閘極氧化層25B被除去。其後，第二蝕刻製程被實施， φ 藉以形成第一閘極氧化層25A於第一區A之基板10上。 在此，第一閘極氧化層25A以適於一邏輯裝置之操作電 壓之厚度而被形成，且因此第一閘極氧化層25A宜被形成 厚度範圍約15A至約200A。同時，第二閘極氧化層25B以 耐受EEPROM記憶胞元之程式與移除作業電壓之厚度而被 形成，且因此第二閘極氧化層25B宜被形成厚度範圍約50A 至約500A。 其次，如第7圖所示，用於一控制閘極及一閘極電極之 φ 第二多晶矽層26(以下，參引爲“第二多晶矽層”）係被沉積 於設有第二多晶矽間介電層23之所產生結構的整個高度 差。此時，藉經由LPCVD方法使用摻雜或未摻雜的多晶矽 層如第一多晶砂層13，第二多晶砂層26被形成於厚度範 圍約500A至約5000A。 其次，如第8圖所示，第四光阻層（未圖示）被形成於第 二多晶矽層26上。其後，藉使用第四光阻層（未圖示）來實 施曝光製程與顯影製程，藉以形成第四光阻圖案27。 其次，藉使用第四光阻圖案27作爲一遮罩來進行第四蝕 1297932 刻製程2 8。因此，一邏輯裝置之閘極電極2 9被形成於第 一區A之基板10上，且複數個第一控制閘極26A被形成 於第二多晶矽間介電層23之側壁上。此時，第一控制閘極 26A經由該複數個第二閘極氧化層25B與該基板10隔離。 其次，如第9圖所示，一剝除製程被實施，藉此除去第 • 四光阻圖案27(參考第8圖）。 其次，第五光阻層（未圖示）被沉積。其後，藉使用一光 罩來實施曝光製程與顯影製程，藉以形成第五光阻圖案 φ 30。此時，第五光阻圖案30覆蓋第一區A與第二區B，且 開啓第三區C之預定部份。 其次，藉使用第五光阻圖案30作爲一遮罩來實施第五蝕 刻製程3 1，且接著複數個第二控制閘極26B與複數個第二 浮置閘極32被形成於第三區C之基板10上。此時，複數 個第一多晶矽間介電層14被插置於第二控制閘極26B與第 二浮置閘極3 2間。在此，因爲第一多晶矽間介電層14被 插置於第二浮置閘極32與第二控制閘極26B間，所以第一 φ 多晶矽間介電層1 4可作爲一快閃記憶胞元之介電層功能。 其次，如第1 0圖所示，一剝除製程被實施，藉以除去第 五光阻圖案30(參考第9圖）。 其次，一低摻雜汲極（LDD)離子佈植製程33被實施至第 五光阻圖案30被除去所產生之結構。因此，複數個低摻雜 接面區34A至34C分別被形成於第一區A、第二區B與第 三區C之基板10上。 在此，低摻雜接面區34A至34C以N型或P型被形成。 倘若形成N型低摻雜接面區34A至34C，一選自於砷（As)、 -13- 1297932 磷（P)與銻（Sb)爲一第五族元素群所組成之群中的雜質離子 被使用。同時，倘若形成P型低摻雜接面區34A至34C， 一選自於硼（B)、氟化硼（BF2)與銦（In)爲一第三族元素群所 組成之群中的雜質離子被使用。 其次，如第1 1圖所示，一絕緣層（未圖示）被沉積於設有 閘極電極29、第一控制閘極26A與第二控制閘極26B之整 個所產生結構。此時，藉使用選自於一氧化物層、一氮化 物層與其組合所組成之群中之一材料，絕緣層被形成。

其次，一乾式蝕刻製程被實施，藉以形成複數個間隔物 (spacer)3 5於第一區A之閘極電極29與第二區B之第一控 制閘極26A之側壁上。同時，複數個間隔物35亦被形成於 形成在第三區C之基板1 0上所產生之結構的側壁上。 其次，使用該間隔物35作爲一遮罩來實施一高度摻雜源 極/汲極離子佈植製程，且因此複數個高摻雜接面區36A至 3 6C分別被形成於間隔物35之間所曝露之第一區A至第三 區C之基板10上。因此，第一源極/汲極區至第三源極/汲 極區37A至37C被形成。於此，第一源極/汲極區至第三源 極/汲極區37A至37C以N型或P型被形成。 經由前述製造方法，邏輯裝置被形成於第一區A上； EEPROM記憶胞元被形成於第二區B上；與快閃記憶體記 憶胞元被形成於第三區C上。 即是，依據該特定實施例，第一多晶矽層1 3係作用爲 EEPROM記憶胞元之浮置閘極與實施快閃記憶體記憶胞元 之浮置閘極的角色。進而，第二多晶矽層26係作用爲邏輯 裝置之閘極電極與實施EEPROM記憶胞元之控制閘極與快 1297932 閃記憶體之控制閘極。 因此，它不僅同時能形成EE PROM記憶胞 體記憶胞元於單一晶片中’亦同時形成邏輯; 記憶胞元與快閃記憶體記憶胞元於單一晶片 如上所述，依據該特定實施例，藉使用第 ' 形成EEPROM記憶胞元與快閃記憶體記憶 極；且藉使用第二多晶矽層來形成邏輯裝置 EEPROM記憶胞元與快閃記憶體記憶胞元之 φ 此，它能穩定地形成邏輯裝置、EEPROM記 記憶體記憶胞元於一晶片中。 進而，依據該特定實施例’ 一記憶體記憶 減低且適於EEPROM記憶胞元特性與快閃記 之移除作業可被單獨實施。因此，它能維持 記憶胞元與快閃記憶體記憶胞元之性能於一 於結果中，本發明可施加至各式產品如一 卡與一智慧卡。特別是，它能藉快閃記憶體 φ 遮罩唯讀記憶體裝置而最小化用於開發產品 且減少對遮罩唯讀記憶體裝置而言是重要缺 之負荷。 本發明包含關於韓國專利申請號KR 2005 在2005年4月26日申請於韓國專利局，該 引被倂入於此。 當本發明關於一些較佳實施例被描述，它 士其各種改變與修改在不逸離以下申請專利 發明精神與範圍下可被實現將是明顯的。 元與快閃記憶 裝置、EEPROM 中〇 一多晶砂層來 胞元之浮置閘 之閘極電極及 控制閘極。因 憶胞元與快閃 胞元區域可被 憶體記憶胞元 最高 EEPROM 晶片中。 CPU 卡、一 1C 取代智慧卡之 所需之時間， 點的庫存管理 -0034713 ，其 全部內容以索 對熟知技藝人 範圍所界定之 -15- 1297932 【圖式簡單說明】 第1至1 1圖爲依據本發明之一特定實施例說明一種製造 半導體裝置方法之剖面圖示。 【主要裝置符號說明】

10 基 板 11 裝 置 隔 離 層 12 隧 道 式 氧 化 層 13 多 晶 矽 層 14 第 —* 多 晶 矽 間 介 電 層 15 硬 罩 16 第 一 光 阻 圖 案 17 第 —* 蝕 刻 製 程 18 第 二 光 阻 圖 案 19 第 二 蝕 刻 製 程 20 浮 置 閘 極 21 第 二 光 阻 圖 案 22 第 二 蝕 刻 製 程 23 第 二 多 晶 矽 間 介 電 層 25A 第 一 閘 極 氧 化 層 25B 第 二 閘 極 氧 化 層 26 第 二 多 晶 矽 層 26A 第 一 控 制 閘 極 26B 第 二 控 制 閘 極 27 第 四 光 阻 圖 案 28 第 四 蝕 刻 製 程 -16- 1297932 29 閘極電極 30 第五光阻圖案 31 第五蝕刻製程 32 第二浮置閘極 33 低摻雜汲極離子佈植製程 ' 34A，34B，34C 低摻雜接面區 35 間隔物 36A，36B，36C高摻雜接面區 φ 37A 第一源極/汲極區 37 B 第二源極/汲極區 37C 第三源極/汲極區 -17-

Claims (1)

1297932 第94142755號「用於製造半導體裝置之方法」專利案 (2007年10月修正） 十、申請專利範圍： 1· 一種製造半導體裝置之方法，包括： 準備一被界定爲第一區、第二區與第三區之基板； 形成一堆疊結構於該基板上； 藉鈾刻該堆疊結構來曝露該第一區之基板，且同時在 該第二區上形成複數個第一浮置閘極；

形成第二多晶矽間介電層於該第一浮置閘極之側壁上 與殘餘在該第三區上之該堆疊結構之側壁上； 形成一閘極氧化層於曝露在該第一浮置閘極兩側之該 第二區之基板上與該第一區之基板上； 形成第二多晶矽層於該閘極氧化層、該第一浮置閘極 與該堆疊結構上方； 藉蝕刻該第二多晶矽層與該閘極氧化層，形成一閘極 電極於該第一區之基板上，且同時形成控制閘極於存在 於該第二區之基板上之第二多晶矽間介電層之兩側壁 上；及 藉蝕刻該第三區之基板上之該第二多晶矽層、該第二 多晶矽間矽層、該堆疊結構來形成第二浮置閘極與第二 控制閘極。 2·如申請專利範圍第1項之方法，其中該堆疊結構包含第 一絕緣層、第一多晶矽層與第一多晶矽間介電層。 3 ·如申請專利範圍第1項之方法，其中該第一區係將形成 用於一邏輯裝置之電晶體處，第二區係將形成一電子式 1297932 可抹除程式化唯讀記憶體（EEPROM)記憶胞元處，且第三 區係將形成一快閃記憶體記憶胞元處。 4. 如申請專利範圍第1項之方法，於該複數個第二浮置閘 極與該第二控制閘極形成後，更包含在以該閘極電極、 該第一控制閘極與該第二控制閘極曝露之該基板中形成 複數個源極/汲極區。 5. 如申請專利範圍第2項之方法，其中該第一絕緣層爲含 有氮之氮氧化物層。

6. 如申請專利範圍第2項之方法，其中將該第一絕緣層形 成爲厚度範圍從約50A至約200A。 7. 如申請專利範圍第2項之方法，其中將該第一多晶矽層 形成爲厚度範圍從約500A至約5000A。 8. 如申請專利範圍第2項之方法，其中該第一多晶矽間介 電層係以氧化物層、氮化物層與氧化物層之結構（0N0) 形成。 9 ·如申請專利範圍第2項之方法，在該第一多晶矽間介電 層沉積後，更包含形成第二絕緣層於該第一多晶矽間介 電層上。 1 0 ·如申請專利範圍第9項之方法，其中該第二絕緣層係包 含選自於由氧化物層、氮化物層、氮氧化物層與其堆疊 層所組成之群之一者。 1 1 ·如申請專利範圍第9項之方法，其中該複數個第一浮置 閘極之形成包含： 藉使用一遮罩來鈾刻該第二絕緣層與該第一多晶矽間 介電層； 1297932 除去該遮罩；及 藉使用該已鈾刻之第二絕緣層作爲一蝕刻罩，經由一 飩刻製程來鈾刻該第一多晶矽層與該第一絕緣層。 12.如申請專利範圍第1項之方法，其中該第二多晶矽間介 電層係以氧化物層、氮化物層與氧化物層之結構（〇N〇) 形成。 1 3 ·如申請專利範圍第1項之方法，其中在該第二區之基板 上形成之該閘極氧化層係較厚於形成在該第一區之基板

14.如申請專利範圍第13項之方法，其中在該第一區之基板 上形成之該閘極氧化層具有厚度範圍從約1 5 Α至約 200A。 1 5 ·如申請專利範圍第1 3項之方法，其中在該第二區之基板 上形成之該閘極氧化層具有厚度範圍從約50A至約 500A 〇

16.如申請專利範圍第13項之方法，其中在該第二區之基板 上形成之該閘極氧化層係形成於該個別的第一控制閘極 與該基板間。 1 7 ·如申請專利範圍第1項之方法，其中該第二多晶矽層被 形成厚度範圍從約500A至約5000A。 1 8 ·如申請專利範圍第1項之方法，在形成該複數個第二控 制閘極後，更包含在該第一控制閘極、該第二浮置閘極 與該第二控制閘極之側壁上形成複數個間隔物。 1 9 ·如申請專利範圍第1項之方法，其中該複數個源極/汲極 區之形成包含： 1297932 藉實施輕摻雜汲極（LDD)離子佈値製程，在該第一區至 該第三區之基板中形成複數個低摻雜接面區； 形成第三絕緣層於該閘極電極、該第一控制閘極與該 第二控制閘極上方； 形成複數個間隔物於該閘極電極、該第一控制閘極、 該第二浮置閘極與該第二控制閘極之側壁上；及

經由實施使用該間隔物作爲一遮罩之高摻雜源極/汲 極離子佈植製程，在該第一區至該第三區之基板中的間 隔物之兩側形成複數個高摻雜接面區。 2 0 ·如申請專利範圍第1 9項之方法，其中若該低摻雜接面區 被形成爲N型，則使用選自於由砷（a s)、鱗（P)與銻（S b) 組成之群中的雜質離子。 2 1 ·如申請專利範圍第1 9項之方法，其中若該低摻雜接面區 被形成爲P型，則使用選自於由硼（B)、BF2與銦（In)組成 之群中的雜質離子。 22.如申請專利範圍第19項之方法，其中該第三絕緣層包含 選自於由氧化物層、氮化物層與其組合組成之群中之一 者。 -4- ’1297932 七、指定代表圖： (一） 本案指定代表圖為：第π圖 (二) 本代表圖之裝置符號簡單說明: 10 基 板 11 裝 置 隔 離 層 12 隧 道 式 氧 化 層 13 多 晶 矽 層 14 第 一 多 晶 矽 間 介 電 層 15 硬 罩 20 浮 置 閘 極 23 第 二 多 晶 矽 間 介 電 層 25A 第 一 閘 極 氧 化 層 25B 第 二 閘 極 氧 化 層 26 第 二 多 晶 矽 層 26A 第 一 控 制閘 極 26B 第 二 控 制 閘 極 29 閘 極 電 極 32 第 二 浮 置 閘 極

34A，34B，34C低摻雜接面區 35 間隔物 36A，36B，36C 高摻雜接面區 37A 第一源極/汲極區 37B 第二源極/汲極區 37C 第三源極/汲極區 八、本案若有化學式時，請揭示最能顯示發明特徵的化學式：