TWI312251B

TWI312251B - Feed forward equalizer for a communication system

Info

Publication number: TWI312251B
Application number: TW094132303A
Authority: TW
Inventors: Benny Christensen
Original assignee: Intel Corporatio
Priority date: 2004-09-27
Filing date: 2005-09-19
Publication date: 2009-07-11
Also published as: US20060067396A1; ATE467967T1; US7738546B2; DE602005021233D1; EP1794965A2; WO2006036662A2; EP1794965B1; WO2006036662A3; TW200627880A

Description

1312251 九、發明說明：【發明所屬之技術領域】發明領域本發明係有關於用於通訊系統之前授等化器。 5【先前技術】發明背景適應性等化技術可用於一資料收發器以補償傳輸頻道所用之振幅和相位失真。當資料傳輸率增至每秒百億位元 (Gbps)和以上，適應性等化器之複雜度和功率需求也會增 10 加。因此，裝置或網路中需要一種改良之適應性等化技術。【發明内容】發明概要一種等化器，其包含：具有多個濾波器乘法器及一總和元件之一分接濾波器；具有多個關聯器乘法器之一關聯 15 器，每一該等關聯器乘法器具有一對應的積分器；連接至該濾波器乘法器與該關聯器乘法器之一組共享延遲元件；以及連接至該關聯器之一錯誤信號產生器。圖式簡單說明 20 第1圖繪示一通訊系統100之方塊圖。第2圖繪示一收發器200之方塊圖。第3圖繪示一前授等化器3〇〇之方塊圖。第4圖繪示一積分器4〇〇之一方塊圖。第5A圖繪示一錯誤信號產生器（ESG)5〇〇之一方塊圖。 1312251 第5B圖纷示-ESG5〇〇轉換函數之圖表。第6圖繪示一濾波器乘法器6〇〇之一方塊圖。第7圖繪示一濾波器乘法器7〇〇之一方塊圖。【實施方式】較佳實施例之詳細說明第1圖繪示一系統100之方塊圖。系統1〇〇可包含，譬如，具有多節點之一通訊系統。一節點可包含任何在系統 1〇〇中有特定位址之實質或邏輯實體。節點之例子可包括但不限為，電腦、伺服器、工作站、膝上型電腦、超膝上型 1〇 φ π,« 細、手持式電腦、電話、蜂巢式電話個人數位助理 (Pl>A)、路由器、開關、橋接器、hub、閘道、個人分支交換（PBX)，等等。特定位址可包含，譬如，譬如一網際網路協定（IP)位址之一網路位址，譬如一媒體存取控制 (Mac)位址之—裝置位址’等等。實施例不僅侷限於本段 15 落所揭示。

系統100之節點可以一或更多類型之通訊媒體和輸入/ 輪出（I/O)轉接器連接。通訊媒體可包含能夠運送資訊信號之任何媒體。通訊媒體之例可包括印刷電路版（PCB)、背板、半導體材料、雙絞線、同軸電繞、光纖，等等。資訊 20信號可關於一信號，其已經資訊編碼。1/〇轉接器可L 一組理想的通訊協定、服務或作業程序，被安排與彳壬。合的技術操作來控制節點間資訊信號。J 壬何適 '锝接器亦"Sf 6 括合適的實體連接器來連接1/()轉接器與—對H ^ 體。I/O轉接器之例子可包括_網路介心、代媒囟—網路介面卡 6 1312251 (NIC)、碟片控制器、視訊控制器、音訊控制器，等等。實施例不僅侷限於本段落所揭示。

系統100之節點可組配以通訊不同類型資訊，諸如媒體貝訊和控制資訊。媒體資訊可關於呈現使用者意會内容之任何數位（一元）資料，譬如聲音資訊，視訊資訊，音訊資。孔，文子資訊，文數符號，圖型，影像，等等。控制資訊可關於任何表示命令、指令、或一自動化系統可意會之控制字組。譬如，控制資訊可用於路由媒體資訊至-系統，或指不一節點以一預定方式處理媒體資訊。 ° 系統100之節點可依據一或更多協定通訊媒體和控制貪訊。一協定可包含一組預定規則或指令來控制節點如何彼此通訊資訊。協定可由一或更多經標準組織頒佈之協定標準所定義，譬如國際工程師專門小組(IETF)，國際電信聯盟Umon(ITU)，電氣和電子工程師協會(IEEE)，等等。 is譬如’系統_可依據一或更多由IEEE所訂定之乙太網路協定來操作。參照第1圖之增益，系統100可包含節點1〇2和1〇4。節點1〇2和1〇4可代表任何數量之不同通訊裝置如前所述。節點102及/或1〇4可被安排以經由_1/〇轉接器於—有線通 20訊媒體上通訊資訊，譬如一啦此乙太網路㈣。譬如，節點1〇2及/或1〇4可實施以利用由Imd公司^製之她歌R0/l000MTGigabit乙太網路桌上轉接器^實施例不僅偈限於本段落所揭示。值得注意的是，雖然第项顯示呈某種拓樸結構之有限數目之節 7 1312251 括任何理想類型之拓樸結構的更多或更少節點。實施例不僅偈限於本段落所揭示。在一實施例中，節點1〇2和1〇4可各自包括一資料射極/ 接收器（「收發器」）106。收發器1〇6可為其個別節點通訊 5媒體和控制資訊。收發器106可具有許多元件，包括一或更夕被安排以實施適應性等化技術之一元件。適應性等化技術可為收發器1〇6用來對通訊頻道所導引之通訊信號補償振幅和相位失真。一頻道係一時變頻道’其具有典型上較符號週期長的時間常數。頻道具有相 1〇對較固定之脈衝響應而可被視為近靜態。等化器亦被用來復新失真信號之時脈，使得區域接收器時鐘和遠端射極時脈同步。在開始時或休止後，區域接收器時鐘和遠端射極 ¥脈同步。若時脈未被復新，經發射信號會遺失、或附加額外的錯誤信號。若接收器時脈比射極時鐘慢，在一夠長 15之時間週期後，接收信號之_樣本會遺失。另一方面，若區域接收器時脈較遠端射極時鐘快，在一夠長之時間週期後’會獲付接收器信號之額外樣本。等化器已在許多通訊系統中被用來復新經接收時脈與資料。又，等化器可必須為適應性的，以補償頻道時間變特 π徵之連續性。資料收發器通常此用一種適應性演算法來校正發生於後繼資訊位元中之錯誤。適應性演算法通常實施以賁料收發器中之適應性濾波器於。在^實口施例中，譬如，收發器1〇6可包括一適應性渡波寺化為，譬如1授濾波器（FFF)或前授等化器 1312251 (FFE)(此後統稱為「ffe」）。更特別地，適應性等化器可包含一最小均方（LMS)適應性分接延遲線FFE。一FFE可用於安排給通訊系統使用之接收器路徑之前端，譬如，一不返回零（NRZ)二元調變格式，典型上在將近10〇匕口8或更高 5 之操作速。FFE可利用涵蓋直流電源（DC)近百億赫茲（GHz) 之電氣基頻頻率頻譜操作，譬如。收發器106通常特別適於和用與收發器1〇6之一 FFE —起使用，可參考第2和3圖更詳細之敘述。第2圖繪示收發器2〇〇之一局部區塊圖。收發器20〇可 10 代表，譬如，節點1〇2及/或1〇4之收發器1〇6如參考第1圖之敘述。第2圖如所示，收發器2〇〇可包含多元件，譬如具有一發射器濾波器2〇6之發射器2〇8，和具有一自動増益控制器（AGC)214、FFE216、一切片器22〇、一決策回授等化器 (DFE)222、及一錯誤信號產生器（ESG)224之一接收哭 15 210。有些元件可實施以利用譬如一或更多電路、構件、電阻、處理器、軟體副常式、或任何這些的組合。然而第2 圖顯示有限量之元件’可瞭解的是’對於一給定實施所欲的更多或更少元件可被用於收發器。實施例不僅侷限於本段落所揭示。 2〇在一實施例中，收發器2〇〇可對節點1〇2及/或1〇4通訊媒體和控制資訊。發射路徑上’發射器2 0 8可被安排以接收輸入媒體及/或以發射（τχ)資料2〇2和輸出TX信號228形式之控制資訊。在其他元件之間’發射器208可包括發射器发波器2 〇 6來塑形發射信號頻譜。然而τ X信號2 2 8可包括數位 1312251 二元信號符號（譬如0和D ’發射信號典型上被視作遍佈整個傳輸頻道上之時間連續類比信號。因此，—此杂正二只知例可不利用數位轉類比（D/A)和類比轉數位(A/D)轉換器，然而實施例不-定僅偈限於本段落所揭示。τχ信號城可傳送 5 於通訊頻道上至一接收器。接收路徑上’接收器210可被安排以接收一或更多接收 (RX)4號23〇。RX信號23〇典型上包括通訊頻道上因通訊產生之失真。失真一般特徵在於預先取樣失真和後取樣失真。接收器21〇可利用適應性等化技術來復新接收到的資料 10收發器時脈、並藉由從RX信號23〇移除預先取樣失真和後取樣失真來復新RX信號2 3 〇。接收器2 i 0可利用多適應性濾波器來實現’譬如AGC214、FFE216、和DFE222。值得注意的是，雖然發射器2〇8和接收器21〇被一同描述為一單一收發器2〇〇，可知發射器2〇8和接收器21〇不一 15定實施在同樣的裝置。譬如，發射器2〇8可實施以部份的節點1〇2來在有線通訊媒體上發射TX信號228至節點1〇4。這種情況下，接收器210可實施以部份的節點1〇4來從有線通訊媒體接收RX信號23〇。實施例不僅偈限於本段落所揭示。一般操作中’接收器210可接收RX信號23〇。RX信號 20 23〇可被傳送到AGC214。AGC2114可最佳化接收的信號位準，並傳送最佳化信號到FFE2i6。FFE2i6可接收來自 AGC214之最佳化信號’並嘗試減少預先取樣及/或後取樣失真。DFE222可移除後取樣失真，譬如。切片器220可復新從FFE2i6和DFE222接收到的信號rx資料2〇4。DFE222 1312251 之回授迴路包括一共同總和裝置元件2i8。錯誤信號可藉 ESG224由切片器220之輸入和輸出產生。錯誤信號可被產生以適應一或更多適應性濾波器，譬如AGC214、FFE216、和 DFE222。在一實施例中，收發器2〇〇可包括FFE2i6。FFE216可

包含一LMS適應性分接延遲線FFE。在一以LMS為基礎之適應性等化器中，錯誤信號可需以及時而一致地與輸入資料信號相關聯。傳統以LMS為基礎之適應性等化器可能試圖實現將FFE分成兩分離區塊，其中一第一區塊來執行濾 10波操作而第二區塊執行相關聯操作。各區塊可具有分別的乘法器和延遲元件組。FFE之分離可由於電路實務中個別晶胞和區塊中之非零信號傳播延遲之問題。然而，將濾波電路和關關電路分成分離的區塊，可能增加卿之尺度和電力消耗。此外，分離的區塊可能需附加複雜的電路結構 15來维遲適當的延遲匹配和關聯器信號時脈。一貫施例試圖解決和其他問題利用FFE2i6。ffe2 % 可操作為—線性時間連續類比延遲線遽'波器。在-實施例 :，譬如，FFE2l6可包含-_器和—分接缝器。分接濾波态可具有多個濾波器乘法、+ ，而關聯态可具有多個關噼斋乘法器。關聯器和分接濾戍态可共旱一組延遲元件。、旱的延遲元件可連減波器乘法器和關聯器乘法器。每 ~延遲元件可包括多個延遲級 ^ 其中一弟一延遲級用來接 =^資料信號和輸出-第—延遲信號至其中—個關聯 ^ ’而—第二延遲級心接收第—延遲信號並輸出 20 1312251 一第二延遲信號至其中一濾波器乘法器。結果，關聯器和分接濾波器可結合兩區塊成一單一積體區塊。因此，相較於傳統FFE利用分離的兩區塊實施方式，本發明中之 FFE2i6之尺寸可減少將近4〇%，而電力需求可減少將近 5 5〇% ’。FFE2i6將參考第3圖更詳細的說明。第3圖緣示FFE300之一方塊圖。FFE300可表示譬如，如第2圖所述之收發器2〇〇之FFE2i6。如所示第3圖， FFE300可包含一關聯器3〇2、一濾波器3〇4、和— ESG3〇8°FFE3〇〇可整合關聯器3〇2和濾波器3〇4到一單一 10積體區塊内。F F E 3 〇 0亦可減少或消除須額外電路元件來維持延遲匹配和關聯器信號時脈之需求。然而第3圖顯示有限量之元件，可瞭解的是’ FFE300中可針對一給定實施，隨心所欲使用更多或更少元件。實施例不僅侷限於本段落所揭示。 15 在一實施例中，FFE3〇〇可包括濾波器3〇4。濾波器3〇4 可包含，譬如，一N+i分接延遲線濾波器。濾波器3〇4可包括N+i類比高速濾波器乘法器（fm+n+wfmpFmN+i)。濾波器3〇4亦可包括一加總元件，譬如總和裝置3〇6。在一實施例中’ FFE300可包括ESG308。ESG308可 20表不為ESG224 ’或另外可包含分離獨立的FFE3〇〇之 ESGfor。就一類比ffe ’譬如FFE3〇〇，ESG3〇8可實施以利用限制态/切片器310和一減法節點312。切片器310可接收來自總和裝置3〇6之—線性輸入信號。線性輸入信號可包含來自總和裝置3 〇 6之未限定和未箝制的輸出信號。切片 12 .1312251 可輪出限制的/切片的信號。減法節點312可從線性輸入錢_限制的/切片信號來形成錯誤信號e⑴。。貫施例中，FFE3〇〇可包括關聯器3〇2。關聯器3〇2 可關聯來自ESG3〇8之錯誤信號e⑴與FFE3〇〇之一輸入資 5枓信號s⑴。關聯器3〇2可包含，譬如，叫類比高速關聯㈣法器㈣卜叫伽一⑽㈣。在一實施例中，濾波益乘法器數目需匹配關聯器乘法器之數目，然而實施例不 _ 僅侷限於本段落所揭示。關聯器3〇2亦可包括積分器 ⑴i_：N+1(mTi-INTN+1)。積分器整合關 1〇聯器乘法器之個別輸出。積分運算可用來控㈣波器= 之係數設定。在一實施例中，關聯器3〇2和濾波器3〇4可共享一組延遲元件（Dh-N+LDNH)。每-延遲元件可實施以利用多個延遲級。在-實施例中，譬如，延遲元件以捕+^各 15可實施以利用兩延遲級，以D”和D，表示。每一延遲元件之 φ 總延遲（TD)可為局部延遲〇，，和D，之總和。—第一延遲級 ' (D”）可被安排以接收一輸入資料信號s(t)並輸出一第一延遲信號至其中一關聯器乘法sCMl_CMN+1。—第二延遲級 (D’）可被安排以接收第一延遲信號並輸出—第二延遲信號 2〇至其中一濾波器乘法器FMi-FMN+i。在一實施例中，每一延遲元件之延遲量，和局部延遲級（譬如D”和D’），可針對想要的實施來設定。譬如，在ffe 之兩區塊實施中，匹配關聯器之輸入延遲典型上被調整來匹配延遲A—B ’其對應於在濾波器乘法器和錯誤信號產生 13 .1312251 器之延遲量。在一實施例中’譬如，延遲元件DhDN+工各可設為提供適於CMi-CMN+i和FMi-FMN+i之延遲量。此可實現以設定一第一延遲級D”來輸出具有匹配延遲A—B 之延遲量的一第一延遲信號’並從CMi-CMN+i傳送第一延 5遲信號至一對應關聯器乘法器。第二延遲級D，可設為輸出具有適於一給定滅波器乘法器之延遲量之一第二延遲产號，並從FM1-FMN+1傳送第二延遲信號至一對應濾波器乘法器。若可知各延遲元件之TD、和各延遲級D”和D，之局部延遲，一給定實施可設以任何適當的延遲量。實施例不僅 1〇侷限於本段落所揭示。第二延遲可大於、等於或小於第一延遲。第—延遲和第二延遲之總和造成單位晶胞延遲元件之總延遲。维延遲通常會設計成將近T/2，其中T為位元週期。因此，第二延遲被設計成匹配T/2和第一延遲之間的差。此亦可被稱為此 15 微間距分接延遲線濾波器。

一般操作中，FFE330可接收—輸入資料信號s⑴和輸出一等化信號o(t)。關聯器3〇2相聯來自ESG308之錯誤俨號e(t)和輸入資料信號s(t)。關聯器3〇2可接收來自之錯誤信號e(t)。各關聯器乘法器可接收來自第—延遲級 20 D”輸入之延遲信號和來自ESG3〇8之錯誤信號e(t)。各關聯器乘法器可輸出一關聯器乘法器信號至一對應積分= 。各可個別地整合關聯器^二器信號，並輸出一對應相關聯信號。相關聯信號可傳送至其各自在濾波器3〇4中之係數Co-CN。 14 -1312251 渡波器3〇4可接收輸入資料信號s(t)。每—渡波器乘法器可接收從一延遲級D，輸入之第二延遲信號和來自關聯器 3〇2之一積分器310之—關聯信號係數。每—濾波器乘法器可輸出一比例信號。來自每一濾波器乘法器之比例信號可 5被總和裝置306接收。總和裝置3〇6可組合信號與包含—總和裝置點之共同負載，並輸出一總和濾波器信號或經等化信號〇(t)。個別縮放之總和裝置和經延遲信號建設性和破壞性干擾之實際濾波特徵。第4圖繪示一積分器4〇0之方塊圖。積分器4〇〇可表示 1〇為’譬如，積分器INTi-INTN+i〇fFFE3〇〇，如參考第3圖之描述。在一實施例中，積分器4〇〇可包含—兩象限之線性電流下降/來源電路。可使用錯誤信號與進來信號相關聯之整合’譬如，控制濾波器3〇4之係數設定。在一實施例中，積分器4〇0可包括電晶體電晶 15體Q1_Q8可實施以利用雙極接面電晶體（BJT)或互補型金氧半（CMOS)電晶體，譬如。在一實施例中，譬如，電晶體 Q1-Q8可實施以NPN及/或PNPBJT電晶體，然而實施例不僅侷限於本段落所揭示。在一實施例中’電晶體Qi和Q2可被安排以形成一線性 2〇級。更特別地，電晶體Ql和Q2可被安排以形成一線性差動電流模式邏輯（CML)級。剩餘電晶體可被安排以形成三個電流鏡CMi，CM2和CM3。譬如，CMi可包含電晶體仍和 Q4 ’ CM2可包含電晶體Q5和Q6，和CM3可包含電晶體Q7 和Q8。 15 1312251 在—貫施例中，積分器400可包括包含電晶體Q0〇Q2 矛負回授電阻器R0〇R2之一線性級。之基極可被耦接至第電壓輸入v(t)+ ’ Q1之射極可被連接至負回授電阻器 5 ’而Ql之集極可被連接至電晶體Q3之集極。Q2之基極 5可被叙接至-第二電壓輸入v⑴_，其係v(t)+之互補信號。 Q2之射極可被連接至負回授電阻器R2，而Q2之集極可被連接至Q5之集極。負回授電阻器R0〇R2可被串聯連接。負回授電阻HRi和R2之共接可被連接至—電流源1〇。在一實施例中，CMi可包含電晶體Q3*Q4。Q3之集極可被連接至Qi之集極，而q3之射極可被連接至q6之射極。Q4之集極可被連接至Q7和Q8之共接基極，和Q4之射可被連接至Q3和Q6之共接射極。Qg和Q4之基極可被連接Q3和Q4之共接基極可被連接至(^和。^之共接集極。在一實施例中，CM2可包含電晶體q5*q6。q5之射極"I被連接至Q3，Q4和Q6之共接射極，而Q5之集極可被連接至Q2之集極。q6之集極可被連接至q8之集極。卩巧和 Q6之基極可被連接。Q5和Q6之共接基極可被連接至q2和 Q5之共接集極。在一實施例中，CM3可包含電晶體Q7*Q8。q7之集 20極可被連接至Q4之集極和Q7和Q8之共接基極。Q7*Q82 射極和可被連接，q7*q8之共接射極可被連接至地。Q8 之集極可被連接至Q6之集極。Q6和Q8之共接集極可被連接以輸出一信號I0ut(t)。積分器輸出亦可經由一電容器ci 被接地。 16 .1312251 如第4圖所示’線性差動至單終止，電壓至電流源係以一線性差動CML級和三個電流鏡CM1-CM3重建。電流鏡 CM1-CM3可使用BJT或CMOS電晶體。可藉由利用各電流鏡CM1-CM3之兩分支的其中之一中的更多電晶體施加一 5 整數比例因數。具射極下降負回授電阻器Ri和R2之線性級，可設計成具有更多線性轉換函數來減少平均的錯誤信號電力。根據電晶體種類（譬如BJT或CMOS)，電流鏡CM1-CM3 可實施以不同方式。CMOS電流鏡可用來解決bjt電流鏡之 10 基極電流錯誤。然而，許多設計因素需要被考慮，譬如頻寬、線性和電荷守怪轉換函數。譬如，積體電容器之積體輪出電壓’需將近等於正和負輸入脈波，而強度需和脈波寬度呈比例。即使在脈波寬度接近一位元週期，此亦可為真。這不一定表示輸出電流脈波寬度必須和輸入脈波一樣 15 短’只有該電荷（區：I〇ut*t)需和輸入脈波區成比例。具負回授電阻器Ri和R2之線性級可設計成具有一更線性的轉換函數。尾部電流（1〇)，需為在其差動級之切換區域内最高頻寬/增益最佳化。第5A圖繪示ESG500之一方塊圖。ESG500可表示譬 20如，FFE3〇〇之ESG308，如參考第3圖之敘述。在一實施例中，ESG500可接收差動輸入信號s(t)+和s(t)_、和輸出差動錯誤信號e(t)+和e(t)-給FFE3〇〇。更特別地，ESG500可以用與關聯器3〇2之全信號速度產生一錯誤信號e(t)。錯誤信號與進來信號之相聯可用來取消或等化嵌於所接收資料 17 .1312251 信號内之内部符號干擾（ISI)的決定性部份e。由於負回授之本質和關聯器3〇2、FFE300以LMS為基礎之實施有助於綠保進來的彳§说被適當地重建、以及剩餘錯誤和資料信號無關。換句話說，當LMS控制器已穩定在一緩慢便化的固定 5解決方案’ FFE3〇〇可被安排以確保沒有資料資訊留在剩餘錯誤信號。傳統ESG技術意圖比較一重建的類比信號與利用一理想限制裝置產生的一理想參考信號。然而，此技術可能無法勝任某些處理限制，譬如有限頻寬、有限增益，和扭斜 10率限制。這些處理限制會影響限制裝置實際的電路實施。此外，限制裝置之非零信號傳播延遲需理想地為線性緩衝器之對應延遲補償。在一貫施例中’ESG5〇〇可實施以執行想用的減法運算來產生錯誤信號e(t)。ESG500可包括兩個CML差動級來實 15施intended。利用差動發訊和CML電路級實施ESG5〇〇可提供諸如好處，由於自我支持臨界、較多低雜訊發射、和地反射抑制這些特質。在-實施例中，ESG5。。可包括包含電晶體如和_ 和負回授電阻器R3M4之一線性級。如之基極可被連接至 2〇 -第-輸入信號s⑴+。q9之射極可被連接至負回授電阻哭 R3,而Q9之集極可被連接至負載電阻器私和一第一輸出來提供錯誤信號e⑴+。q1g之射極可被連接至負回授電阻哭 R4’而Q狀集極可被連接至負載電阻器％和—第二輸出來知供錯誤信號e(t)-。負回擡帝阳哭D j打、权包阻态R3和R_4可被串聯連 18 1312251 « 接。共接的負回授電阻器可被連接至電流源1〇。在一實施例中’ ESG500可包括包含電晶體Qii和Qi2 和負載電阻器R5和R6之一限制級。qu之基極可被連接至 QlO之基極。Q1(^nQn之共接基極可被連接至一第二輸入 5 ^號<〇_。Q11之集極可被連接至負載電阻器R5。Q12之集極可被連接至負載電阻器R6。負載電阻器尺5和!16可被連接至電源供應VCC。Qii和Qi2之射極可被連接。qu和q12之 φ 共接射極可被連接至電流源Ιι。第5B圖繪示ESG500之轉換函數圖。實線所示之一雙 10極差動切換級可能需99%之總電流II，將近i2〇mv。施加其他特徵至CMOS電晶體，但設計法則和考量怎一般同於 BJT。因此’輸入信號8⑴為確保一完全切換限制級，需，譬如’具有比將近15〇Mv還大之振幅。如第5B圖所示，線性級之轉換函數以虛線曲線顯示， 15而距離（錯誤）信號之整個轉換函數以點虛曲線表示。當錯 -鲁誤U&e(t)lt關聯器3〇2相關聯於輸入信號s(t)時，FFE300 - 會安定資料信號振幅s(t)於兩個平衡點，如圖中所標示。第ό圖繪示一濾波器乘法器6〇〇之方塊圖。濾波器乘法器6〇〇可代表，譬如，參考第3圖所述之FFE3〇(^_或更 20多個渡波器乘法器FMhFMP。在FFE3o〇之起動和操作相位期間’為確保收斂和潛在地避免零狀態解決方案， FFE300之係數或積分器輸出iNTl-INTN+i需被初始化或修改至特定範圍内。傳統FFE技術可利用附加初始話電路結構來獲得妥當的起動和資料信號休止復新。然而渡波哭 19 1312251 3〇4可實施以利用一或更多個、、盧 ^ 應波οσ乘法器6〇〇來避免這種初始化電路結構。根據用來實施esg500(譬如航或CM⑽之電晶體，差動CML狀輸人切換電_徵作為—基本輯之指引。 5就-差動CML電流高速雙極處理之切換級中，在將近 12〇mV之標稱操作條件，可需99%之（視作全部）總電流^ 切換。因此，輸入信號需具有一夠大的振幅，大於切換電壓特徵來確保完整切換限制級。特徵切換電壓可包含，譬如’职鮮。尾部電mi，典型上為imA，可在其差動級 10之切換區域最间頻增益被最佳化。負載電阻器尺5和尺6 之乘積將近15〇歐姆，而總電流h決定限制輪出擺幅。在一實施例中，具有射極下降負回授電阻器尺3和尺4之線性級，可設計成比限制差動級具有更多線性轉換函數、更高輸出擺幅、和更大的補償點（譬如ldB)，。值得注意的 15是，ESG5〇〇之設計，很可能兩平衡點週圍之結果轉換函數相當的不對稱。譬如，正和負峰值強度以及大信號限制位準在強度上須相匹配。如第5圖所示ESG500，尾部電流1〇可設為1·5*Ιΐ，而射極下降負回授電阻器R3和R4可設為115 歐姆以滿足前述設計限制。 20 如前參考第3圖之敘述，關聯器3〇2之輸出可被饋至其個別濾波器3〇4中之係數。濾波器乘法器FMi-FMP之係數範圍可被正規化為[-1 ; +1]。在起動相位期間之特殊狀況中，LMS控制器可保持在〆零狀態的解決方案，即，所有係數可被設為零（〇)。此可迫伏一不理想的零狀態為固定的 2〇 1312251 解決方案。然而此解決方案係在—不穩定的操作點（譬如易變性）’其最普遍地肇因於其他不理想的函數和實際的電路實施。在一實施例中’濾波器乘法器6〇0可藉由調整一或更 5多個慮波器乘法器之係數範圍，譬如中央分接乘法器，來解決這些和其他問題。此可規避起動和鎖死前述解決方案。在-實施例中，纽器乘法器6⑻可包括包含電晶體 q13和q14和負'回授電阻器尺7和R8之—線性級。Qi3之基極可被連接至-第-輸人信號Cx+。q13之射極可被連接至負 10回授電阻器R7<1Q14之基極可被連接至一第二輸入信號 Cx_。Q14之射極可被連接至負回授電阻器R8。負回授電阻器R7和R8可被串聯連接。共連接的負回授電阻器r^〇r8 可被連接至電流源1〇。在一貫施例中，濾波器乘法器6〇〇可包括電晶體〇15和 15 Ql6和負載電阻器R9和Ri〇。Qi5之基極可被連接至Q]_8之基極。Qi5之集極可被連接至負載電阻器R9。Ql6之基極可被連接至一第三輸入信號x(t)+和q17之基極^ 〇16之集極可被連接至負載電阻器Rl〇。負載電阻器R9*Rl〇可被連接至電源供應VCC。Qi5和Qi6之射極可被連接。Ql5和Ql6之共 20 接射極可被連接至Q14之集極。在一貫施例中，濾波器乘法器6〇〇可包括電晶體q17和 Qi8。q17之基極可被連接至第一輸入信號x(t)+。Qi7之集極可被連接至Qi6之集極。Q17和Ql8射極可被連接。q17 和Qi8之共接射極可被連接至q13之集極和電流源h。q15 21 1312251 Q 8之共接基極可被連接至一第四輸入信號x(t)_。在實施例中，共接集極Q15和負載電阻器r9可被連才妾至—楚哭弟—輸出來輸出信號〇(t)+。共接集極Ql6和負載電 5阻M9可被連接至—第二輸出至輸出信號。⑴_。帝☆如第6圖所示，偏移中央係數之增益範圍可加入—附加電流源11為。中央分接中之電流可設定如后：(1〇， ’ ^-uy)，其中1〇’係用於基本乘法器設計之般值。至於其他濾波器乘法器晶包，電流^可設為零（〇)。此會造成一正規化的中央分接係數增益範圍[+1; +2]。 1〇第7圖繪示濾波器乘法器7〇〇之一方塊圖。濾波器乘法器7〇〇可表現為，譬如，參考第3圖所述之一或更多個濾波益乘法器FFE300之FMi-FMP。就某些收發器，其可利用一相對較大量的濾波器分接或係數來修改FFE之轉換函數而理想地實施FFE。此特別理想的在有大量iSI之情況下， 15造成在許多位元週期上傳播資料資訊’其可發生於多重模式 fibers(MMF)之 over-filIIaunch(〇FL)條件下。然而’加入分接到一 FFE，會產生一淨空問題，肇於驅動總和裝置3〇6之共同負載的大量濾波器乘法器晶胞之直流電源（DC)。隨分接係數之增加，負載電阻器上之總dc 20電壓降也會呈比例增加。然而，差動輸出擺動典型上停留在相同的值，與分接數目無關。此採用與AGC或LMS控制器之使用結合之一適當的係數比例。一特定數目之分接，電壓降可大幅增長而使電晶體淨空為零（〇)，而有些電晶體或電流源可回到飽和。此會造成高速類比信號中之失真。 22 ^12251 當減緩而降低供應電壓時，此問題可能變得更糟。因此，傳統技術嘗試藉由限制—FFE之分接數至相對較少數來避免此問題，譬如將近5-7係數。在^施例中’滤、波器乘法器7〇〇可利用-DC旁路電 =解決這些和其他問題。使肋c旁路電路可規避穿越渡波益乘法器7〇〇負載電阻器之大電壓降。在-實施例中，濾波器乘法器7〇〇可類似遽波器乘法哭 6〇〇°譬如’如第7圖所示電晶體Q13-Ql8可以-類似第6 圖所示電晶體⑽⑽之抬樸結構排列，除了電流源^被省略掉以外。又’遽波器乘法器7〇〇可分別連接輸入〇⑴+和 0(t)-至Q19和Q2〇之集極’而*是濾波器乘法器6〇〇中之負載電阻器。在一貫施例中，濾波器乘法器7〇〇更可包括與負載電阻器R9和Rio連接之一DC旁路電路7〇2。DC旁路電路7〇2可 15包括電晶體Qe和Q2〇。射極ofQi9可被連接至負載電阻器 R9和Rio，而Q19之集極可被連接至負載電阻器R10和一第一輸出來輸出信號0(t)+。fQ2〇之射極亦可連接至負載電阻器R9和Rio，而Q20之集極可被連接至負載電阻器r9和一第二輸出來輸出信號〇(t)-。Q2〇之基極可被連接至一電流 20 源ib。Q19之基極可被連接至Q20之基極和電流源ib。如第7圖所示，多個濾波器分接造成之大電壓降可利用兩個具有負載電阻器R9和Ri〇之旁路電流源被減低或規避。此兩個旁路電流源可實施以利用妥善偏壓的電晶體Qi9 和Q20、及利用飽和電壓（VCE，sat)來判定總和裝置306 23 1312251 之共同模式位準。其他共同模式電壓位準可由負回授從共同权式輸出電壓獲得來偏壓控制（譬如電流源ib)，其判定偏壓條件，譬如旁路電晶體㈣和物之基極電位。在-貫施例中，旁路電路7〇2需造成電力消耗相對較小 5的增加，以(vcc*ib)表示。然而，旁路電路7〇2，需給予一相對較大的FFE3〇〇效能改進，藉減低或消除大的DC電壓降和淨空問題。因此，較器乘法器7㈤可造成具有大量分接之FEE更有效之電力實施。分接之數目可藉擴增單元晶胞來增加。 1〇在貫靶例中，濾波器乘法器7〇〇可實施以利用BJT或 CMOS電晶體。設計目標可包括—濾波器乘法器具有相對負載電阻器和低電容負載之高輸出阻抗。僅管此處可用「第一、第二、第三」等辭彙來辨識某些元件，可瞭解的是，這些辭彙並不一定表示一特定元件 15或一種特定順序。反之，這些辭彙僅可用來區辨元件與元件之間。因此依據一給定實施例中，這些辭彙可能被使用夕"人來表示一些不同的元件。此處已說明許多特定細節來提供對本發明之通透瞭解。然而，熟於此技藝者可瞭解，可不具有這些特定細節 20地來實現這些實施例b。其他例子中，未詳細說明之習知操作、構件、和電路並不會造成本發明之混淆。可瞭解的是，此處所揭示之特定結構性和函數性細節可表示而不必然會限制實施例之範圍。「一實施例」、「範例實施例」、「許多實施例」等措辭 24 1312251 表示本發明所述之實施例，可包括特定特性、結構、或特徵。又，反覆使用的「在一實施例中」一辭僅管可能但不一定指相同的實施例。一些實施例可實施以利用一架構，其可依據任何數量 5 因子變化，譬如所欲計算率、電力位準、熱容受、輸入資料率、輸出資料率、和其他效能限制。譬如，一實施例可實施以專用電腦，譬如一電路、一應用特定積體電路 (ASIC)、可程式規劃邏輯裝置（PLD)、或數位信號處理器 (DSP)，等等。又另一種實施例，一實施例可實施以經規劃 10 之一般用途電腦構件和客製化硬體構件之組合。實施例不僅侷限於本段落所揭示。後述說明與申請專利範圍中，可能使用「耦接」與「連接」及其派生詞。須明白這些措辭彼此不同義。而在特定實施例中，「連接」可用於表示兩個或更多元件彼此直接的 15 實體或電氣接觸。「耦接」則意謂兩個以上元件的直接的實體或電氣接觸，然而「耦接」亦可意謂兩個以上元件不直接的實體或電氣接觸，但仍彼此合作或互動。僅管此處說明一些實施例之特性，許多修改、代換、變化、及等效可由此為熟於此技術領域者思及。因此須了 20 解所附申請專利範圍意欲涵蓋落於本發明精神範疇之這些修改與變化。【圖式簡單說明】第1圖繪示一通訊系統100之方塊圖。第2圖繪示一收發器200之方塊圖。 25 1312251 第3圖繪示一前授等化器3〇〇之方塊圖。第4圖繪示一積分器4〇〇之一方塊圖。第5A圖繪示一錯誤信號產生器（ESG)5〇〇之一方塊圖。第5B圖繪示一 ESG500轉換函數之圖表。第6圖繪示一滤波器乘法器6〇〇之一方塊圖。第7圖繪示一濾波器乘法器7〇〇之一方塊圖。【主要元件符號說明】

100 ··- _ •系統 (ESG) 102、1〇4----節點 228——輸出ΤΧ信號 1〇6. · ••資料發射器/接收器 23〇----接收(RX)信號 (「收發器」） 3〇〇——前授等化器 200 · ••收發器 3〇2----關聯器 202· · ••發射(ΤΧ)資料 3〇4----濾波器 2〇6 · · ••發射器濾波器 3〇6· · · ·總和裝置 208 · · ••發射器 3〇8 · · · · ESG 210··. •接收器 31〇-_-限制器/切片器 214 ·. ••自動增益控制器 312----減法節點 (AGC) 4〇〇· · · ·積分器 216··. •FFE 5〇〇…· ·錯誤信號產 220· · ••切片器 (ESG) 222 · · ••決策回授等化器 6〇〇 · · _ ·滤波器乘法器 (DFE) 7〇〇——濾波器乘法器 224 * * ••錯誤信號產生器 7〇2·…①。旁路電路 26

Claims

，1312251 ^ ▲ 广.·丨》一一在.，一一^->败+—一^ , |f^Y)l fr：： > 十、申請專利範圍： •第94132303號申請案申請專利範圍修正本96 〇2 〇9 - 1· 一種等化器，其包含： /、有多個;慮波器乘法器及一總和元件之一分接淚波 5 器； ^ 具有多個關聯器乘法器之一關聯器，每一該等關聯器乘法器具有一對應的積分器； • $接至該等缝器乘法賴該等Mu乘法ϋ之-組共享延遲元件；以及 10 連接至該關聯器之一錯誤信號產生器。 2.如申請專利範圍第丄項之等化器，其中每一積分器包含：一線性級；以及一組連接至該線性級之三個電流鏡。 3·如申請專利範圍第2項之等化器，其中該線性級包含一差動 15冑流模式邏輯級，該線性級具有-線性轉換函數以降低-φ 錯誤信號之平均功率。 4.如申請專利範圍第2項之等化器，其中該線性級包括一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第一 2〇輪入之基極及連接至一第一負回授電阻器之-射極，且 “第一電Ba體具有連接至—第三輸人之—基極及連接至一第二負回授電阻器之-射極，該第一和第二負回授電阻器係以串聯連接，且該等共連接之第一和第二負回授電阻器連接至一電流源。申咕專利|&圍第！項之等化器，其中該錯誤信號產生器包 27 ,1312251

1-..,. r ' 含：一線性級；以及連接至該線性級之一限制差動級。 6. 如申請專利範圍第5項之等化器，其中該線性級包括： 5 一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第一輸入之一基極、連接至一第一負回授電阻器之一射極、及連接至一第一輸出之一集極，該第二電晶體具有連接至一第二輸入之一基極連接至一第二負回授電阻器之一射極及連接至一第二輸出之一集極，該等第一和第二 10 負回授電阻器串聯連接，而該等共連接之第一和第二負回授電阻器連接至一第一電流源。 7. 如申請專利範圍第6項之等化器，其中該限制差動級包括：一第三電晶體及一第四電晶體，該第三電晶體具有一基極連接至該第二電晶體之該基極、及連接至一第一負載 15 電阻器之一集極，該第四電晶體具有連接至該第一輸入之一基極及連接至一第二負載電阻器之一集極，該等第三和第四電晶體具有連接至一第二電流源之共接射極，而該第一和第二負載電阻器連接至一電壓源。 8. 如申請專利範圍第1項之等化器，其中該等濾波器乘法器之 20 一為針對一中央分接係數之一濾波器乘法器，針對該中央分接係數之該濾波器乘法器用包括來偏移該中央分接係數之一增益範圍的一電流源。 9. 如申請專利範圍第1項之等化器，其中該等濾波器乘法器之一係針對一中央分接係數之一濾波器乘法器，針對該中央 28 1312251 1k v, / ' 分接係數之該濾波器乘法器包括一線性級，該線性級包括 •一第一電晶體及一第二電晶體，該第一電晶體具有連接至 .一第一輸入之一基極及連接至一第一負回授電阻器之一射極，且該第二電晶體具有連接至一第二輸入之一基極及連 5 接至一第二負回授電阻器之一射極，該第一和第二負回授電阻器以串聯連接，且該共連接之第一和第二負回授電阻器連接至一第一電流源。 ίο.如申請專利範圍第9項之等化器，其更包含一第三電晶體及一第四電晶體，該第三電晶體具有連接至一第一負載電阻 10 器之一集極，該第四電晶體具有連接至一第三輸入之一基極及連接至一第二負載電阻器之一集極，該等第三和第四電晶體具有連接至該第二電晶體的一集極之共接射極，且該等第一和第二負載電阻器連接至一電壓源。 11. 如申請專利範圍第10項之等化器，其更包含一第五電晶體 15 及一第六電晶體，該第五電晶體具有連接至該第三輸入之一基極及連接至該第三電晶體的該集極之一集極，該第六 ^ 電晶體具有連接至該第三電晶體的一基極之一基極、連接至一第二電流源之一射極、及連接至該第四電晶體的一集極之一集極，該第五和第六電晶體具有連接至該第一電晶 20 體的一集極之共接射極，以及該第三電晶體與該第六電晶體之該等共接基極連接至一第四輸入。 12. 如申請專利範圍第11項之等化器，其中該共連接之第一負載電阻器和該第三電晶體之射極係連接至一第一輸出，而該共連接之第二負載電阻器和該第四電晶體之射極係連接 29 1312251 至一第二輸出。 13.如申請專利範圍第1項之等化器，其中該等濾波器乘法器中之至少一濾波器乘法器包括一線性級，該線性級包括一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第 5 —輸入之一基極及連接至一第一負回授電阻器之一射極，而該第二電晶體具有連接至一第二輸入之一基極及連接至一第二負回授電阻器之一射極，該等第一和第二負回授電阻器串聯連接，而該等共連接之第一和第二負回授電阻器連接至一第一電流源。 1〇 14.如申請專利範圍第13項之等化器，其更包含一第三電晶體及一第四電晶體，該第三電晶體具有連接至一第一負載電阻器之一集極，該第四電晶體具有連接至一第三輸入之一基極、及連接至一第二負載電阻器之一集極，該等第三和第四電晶體具有連接至該第二電晶體的一集極之共接射 15 極。 15. 如申請專利範圍第14項之等化器，其更包含一第五電晶體及一第六電晶體，該第五電晶體具有連接至該第三輸入之一基極、及連接至該第三電晶體之該集極之一集極，該第六電晶體具有連接至該第三電晶體的一基極之一基極、及 20 連接至該第四電晶體的一集極之一集極，該等第五和第六電晶體具有連接至該第一電晶體的一集極之共接射極，而該第三電晶體與該第六電晶體之該等共接基極連接至一第四輸入。 16. 如申請專利範圍第15項之等化器，其中該至少一濾波器乘 30 1312251 法器更包含一直流旁路電路，該直流旁路電路包括一第七電晶體及一第八電晶體，該第七電晶體具有連接至該第一和第二負載電阻器之一射極及連接至一第一輸出之一集極，該第八電晶體具有連接至該等第一和第二負載電阻器 5 之一射極及連接至一第二輸出之一集極，該第八電晶體具有連接至一第二電流源之一基極，而該第七電晶體具有連接至該等第八電晶體之該基極與該第二電流源之一基極。 17. —種通訊系統，其包含：一通訊媒體； 10 連接至該通訊媒體之一收發器，該收發器包括用以接收一輸入資料信號並輸出一等化信號之一前授等化器，該前授等化器包含：具有多個濾波器乘法器及一總和元件之一分接濾波 3S . σσ ， 15 具有多個關聯器乘法器之一關聯器，而每一關聯器乘法器具有一對應的積分器；連接至該濾波器乘法器與該等關聯器乘法器之一組共享延遲元件；以及連接至該關聯器之一錯誤信號產生器。 20 18.如申請專利範圍第17項之系統，其中每一積分器包含：一線性級；以及一組連接至該線性級之三個電流鏡。 19.如申請專利範圍第18項之系統，其中該線性級包含一差動電流模式邏輯級，該線性級具有一線性轉換函數來降低一 31 1312251

錯誤信號之平均功率。 20. 如申請專利範圍第18項之系統，其中該線性級包括一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第一輸入之一基極及連接至一第一負回授電阻器之一射極，而 5 該第二電晶體具有連接至一第二輸入之一基極及連接至一第二負回授電阻器之一射極，該等第一和第二負回授電阻器以串聯連接，該等共連接之第一和第二負回授電阻器連接至一電流源。 21. 如申請專利範圍第17項之系統，其中該錯誤信號產生器包 10 含：一線性級；以及連接至該線性級之一限制差動級。 22. 如申請專利範圍第21項之系統，其中該線性級包括一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第一 15 輸入之一基極、連接至一第一負回授電阻器之一射極、及連接至一第一輸出之一集極，且該第二電晶體具有連接至一第二輸入之一基極、連接至一第二負回授電阻器之一射極及連接至一第二輸出一集極，該等第一和第二負回授電阻器串聯連接，該等共接之第一和第二負回授電阻器連接 20 至一第一電流源。 23. 如申請專利範圍第22項之系統，其中該限制差動級包括：一第三電晶體及一第四電晶體，該第三電晶體具有連接至該第二電晶體的該基極之一基極及連接至一第一負載電阻器之一集極，該第四電晶體具有連接至該第一輸入之 32 1312251 f6 > I : ' 一基極及連接至一第二負載電阻器之一集極，該等第三和 - 第四電晶體具有連接至一第二電流源之共接射極，且該等第一和第二負載電阻器連接至一電壓源。 24. 如申請專利範圍第17項之系統，其中該等濾波器乘法器之 5 一係針對中央分接係數之一濾波器乘法器，針對該中央分接係數之該濾波器乘法器包括用來偏移該中央分接係數之一增益範圍的一電流源。 25. 如申請專利範圍第17項之系統，其中該等濾波器乘法器之 ® —為針對一中央分接係數之一濾波器乘法器，針對該中央 10 分接係數之該濾波器乘法器包括一線性級，該線性級包括一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第一輸入之一基極及連接至一第一負回授電阻器之一射極，且該第二電晶體具有連接至一第二輸入之一基極及連接至一第二負回授電阻器之一射極，該等第一和第二負回 15 授電阻器串聯連接，且該等共接之第一和第二負回授電阻器連接至一第一電流源。 ® 26.如申請專利範圍第25項之系統，其更包含一第三電晶體及一第四電晶體，該第三電晶體具有連接至一第一負載電阻器之一集極，該第四電晶體具有連接至一第三輸入之一基 20 極及連接至一第二負載電阻器之一集極，該等第三和第四電晶體具有連接至該第二電晶體的一集極之共接射極，且該等第一和第二負載電阻器連接至一電壓源。 27·如申請專利範圍第26項之系統，其更包含一第五電晶體及一第六電晶體，該第五電晶體具有連接至該第三輸入之一 33 y 1312251 基極及連接至該第三電晶體的該集極之一集極，該第六電晶體具有連接至該第三電晶體的一基極之一基極、連接至一第二電流源的一射極及連接至該第四電晶體的一集極之一集極，該等第五和第六電晶體具有連接至該第一電晶體 5 的一集極之共接射極，且該第三電晶體與該第六電晶體的該等共接基極連接至一第四輸入。 28. 如申請專利範圍第27項之系統，其中該共連接之第一負載電阻器與該第三電晶體之射極係連接至一第一輸出，且該共連接之第二負載電阻器與該第四電晶體之射極係連接至 10 一第二輸出。 29. 如申請專利範圍第17項之系統，其中該等濾波器乘法器中之至少一濾波器乘法器包括一線性級，該線性級包括一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第一輸入之一基極及連接至一第一負回授電阻器之一射極， 15 且該第二電晶體具有連接至一第二輸入之一基極及連接至一第二負回授電阻器之一射極，該等第一和第二負回授電阻器串聯連接，且該等共連接之第一和第二負回授電阻器連接至一第一電流源。 3〇.如申請專利範圍第29項之系統，其更包含一第三電晶體及 20 一第四電晶體，該第三電晶體具有連接至一第一負載電阻器之一集極，該第四電晶體具有連接至一第三輸入之一基極及連接至一第二負載電阻器之一集極，該等第三和第四電晶體具有連接至該第二電晶體的一集極之共接射極。 31.如申請專利範圍第30項之系統，其更包含一第五電晶體及 34

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一第六電晶體，該第五電晶體具有連接至該第三輸入之一基極及連接至該第三電晶體的該集極之一集極，該第六電晶體具有連接至該第三電晶體的一基極之一基極及連接至該第四電晶體的一集極之一集極，該等第五和第六電晶 5 體具有連接至該第一電晶體的一集極之共接射極，且該第三電晶體與該第六電晶體的該等共接基極連接至一第四輸入。 32. 如申請專利範圍第31項之系統，其中該至少一濾波器乘法器更包含一直流旁路電路，該直流旁路電路包括一第七電 10 晶體及一第八電晶體，該第七電晶體具有連接至該等第一和第二負載電阻器之一射極及連接至一第一輸出之一集極，該第八電晶體具有連接至該等第一和第二負載電阻器之一射極及連接至一第二輸出之一集極，該第八電晶體具有連接至一第二電流源之一基極，而該第七電晶體具有連 15 接至該第八電晶體之基極與該第二電流源之一基極。 33. —種前授等化器，其包含：具有多個濾波器乘法器及一總和元件之一濾波器；具有多個關聯器乘法器之一關聯器，每一關聯器乘法器具有一對應的積分器； 20 —組連接至該濾波器乘法器與該等關聯器乘法器之共享延遲元件，每一延遲元件包括多個延遲級，其中一第一延遲級用以接收一輸入資料信號並輸出一第一延遲信號到該等關聯器乘法器，及一第二延遲級接收該第一延遲信號並輸出一第二延遲信號至其中一該等濾波器乘法器；以及 35 1312251 » . ” / ' 連接至該關聯器之一錯誤信號產生器。 - 34.如申請專利範圍第33項之前授等化器，其中每一該等積分 . 器包含：一線性級；以及 5 一組連接至該線性級之三個電流鏡。 35.如申請專利範圍第34項之前授等化器，其中該線性級包含一差動電流模式邏輯級，該線性級具有一線性轉換函數來降低一錯誤信號之平均功率。 ® 36.如申請專利範圍第33項之前授等化器，其中該等濾波器乘 10 法器之一為針對一中央分接係數之一濾波器乘法器，針對該中央分接係數之該濾波器乘法器包括用以偏移該中央分接係數之一增益範圍之一電流源。 37. 如申請專利範圍第33項之前授等化器，其中該等濾波器乘法器中之至少一濾波器乘法器包括一線性級，該線性級包 15 括一第一電晶體及一第二電晶體，該第一電晶體具有連接至一第一輸入之一基極及連接至一第一負回授電阻器之一 ® 射極，而該第二電晶體具有連接至一第二輸入之一基極及連接至一第二負回授電阻器之一射極，該等第一和第二負回授電阻器串聯連接，且該等共連接之第一和第二負回授 20 電阻器連接至一第一電流源。 38. 如申請專利範圍第37項之前授等化器，其更包含一第三電晶體及一第四電晶體，該第三電晶體具有連接至一第一負載電阻器之一集極，該第四電晶體具有連接至一第三輸入之一基極及連接至一第二負載電阻器之一集極，該第三和 36 .1312251 第四電晶體具有連接至該第二電晶體之一集極之共接射極0 39.如申請專利範圍第38項之前授等化器，其更包含一第五電晶體及一第六電晶體，該第五電晶體具有連接至該第三輸 5 入之一基極及連接至該第三電晶體之該集極之一集極，該第六電晶體具有連接至該第三電晶體的一基極之一基極及連接至該第四電晶體的一集極之一集極，該等第五和第六電晶體具有連接至該第一電晶體的一集極之共接射極，且該第二電晶體與該弟六電晶體之該共接基極連接至一弟四 10 輸入。 4〇.如申請專利範圍第39項之前授等化器，其中該至少一濾波器乘法器更包含一直流旁路電路，該直流旁路電路包括一第七電晶體及一第八電晶體，該第七電晶體具有連接至該等第一和第二負載電阻器之一射極及連接至一第一輸出之 15 一集極，該第八電晶體具有連接至該第一和第二負載電阻器之一射極及連接至一第二輸出之一集極，該第八電晶體具有連接至一第二電流源之一基極，而該第七電晶體具有連接至該第八電晶體之該基極與該第二電流源之一基極。 20 37