TWI413103B - 記憶體電路、畫素電路、及相關資料存取方法 - Google Patents

Description

記憶體電路、畫素電路、及相關資料存取方法

本發明係揭露一種記憶體電路、一種畫素電路、以及一種相關資料存取方法，尤指一種包含有實質上相同電容值之複數個電容的記憶體單元之記憶體電路、畫素電路與使用相異時間長度來讀取複數個電壓之資料存取方法。

請參閱第1圖，其為一般液晶面板100的簡略示意圖。如第1圖所示，液晶面板100包含有一顯示控制積體電路130、一資料驅動單元140、及一畫素陣列單元150。液晶面板100藉由資料控制積體電路130接收一電源供給積體電路110所提供之電源，並接收一本機端電腦120所傳輸之訊號；資料驅動單元140會根據該訊號決定驅動畫素陣列單元150中所包含複數個以陣列方式排列之畫素單元，以顯示該訊號所對應之畫面。在液晶面板100進入待機模式時，本機端電腦120只會傳輸帶有固定靜態畫面(Static Frame)的訊號給顯示控制積體電路130，因此資料驅動單元140也僅只需要持續對應產生單調的驅動訊號以驅動畫素陣列單元150；然而，如此無意義的持續產生驅動訊號仍然會在待機模式中對資料驅動單元140帶來可觀的電源消耗，而使得液晶面板100本身亦產生大量的不必要電源浪費。

本發明揭露一種記憶體電路。該記憶體電路包含一第一開關、一開關單元、一第二開關、複數個記憶體單元、及一電容。該第一開關耦接於一畫素單元。該第一開關在由該畫素單元讀出資料時被開啟，以由該畫素單元接收複數個第一電壓。該些第一電壓係各自對應於一第一位元串所包含之複數個位元。該開關單元耦接於該第一開關，用以控制切換該畫素單元之一資料讀取模式或一資料寫入模式。該第二開關耦接於該畫素單元。該第二開關在寫入資料於該畫素單元時被開啟，以由該開關單元接收複數個第二電壓。該些第二電壓係各自對應於一第二位元串所包含之複數個位元。該複數個記憶體單元耦接於該開關單元。每一記憶體單元包含一第三開關及一電容。該第三開關在該每一記憶體單元用來儲存該第一電壓或讀取該第二電壓時被開啟。該電容之一第一端耦接於該第三開關之一第一端，且該電容之一第二端係接地。該複數個記憶體單元所包含之該電容的電容值實質上相同。

本發明揭露一種畫素電路。該畫素電路包含一畫素單元及一記憶體電路。該記憶體電路包含一第一開關、一開關單元、一第二開關、及複數個記憶體單元。該第一開關耦接於該畫素單元。該第一開關在由該畫素單元讀出資料時被開啟，以由該畫素單元接收複數個第一電壓。該些第一電壓係各自對應於一第一位元串所包含之複數個位元。該開關單元耦接於該第一開關，用以控制切換該畫素單元之一資料讀取模式或一資料寫入模式。該第二開關耦接於該畫素單元。該第二開關在寫入資料於該畫素單元時被開啟，以由該開關單元接收複數個第二電壓。該些第二電壓係各自對應於一第二位元串所包含之複數個位元。該複數個記憶體單元耦接於該開關單元。該每一記憶體單元包含一第三開關及一電容。該第三開關在該每一記憶體單元用來儲存該第一電壓或讀取該第二電壓時被開啟。該電容之一第一端耦接於該第三開關之一第一端，且該電容之一第二端係接地。該複數個記憶體單元所包含之該電容的電容值實質上相同。

本發明揭露一種用於畫素電路之資料存取方法，用以致能上述之畫素電路。該資料存取方法包含根據原先儲存於該些記憶體單元之複數個第二電壓在一第二位元串中各自對應之一位元的權位，決定該些第二電壓由該些記憶體單元各自被讀取之一讀取時間長度，並由該些記憶體單元讀取該些第二電壓；及將所讀取之該些第二電壓傳輸至該畫素單元。該些第二電壓各自對應之該讀取時間長度係相異。

為了解決一般液晶面板在待機模式下資料驅動單元仍需持續產生對應於靜態畫面的驅動訊號來驅動畫素陣列單元，而帶來可觀且不必要之電源消耗的問題，本發明係揭露一種記憶體電路、一種包含該記憶體電路之畫素電路、以及用來致能該畫素電路的資料存取方法；如此一來，即使液晶面板處於待機模式下，資料驅動單元也不需要再另外產生對應於靜態畫面的驅動訊號來驅動畫素陣列單元，而避免不必要的電源浪費。

請參閱第2圖，其為本發明所揭露之畫素電路200的示意圖，其中畫素電路200係用來替代第1圖所示畫素陣列單元150所包含複數個以陣列方式排列之畫素單元。如第2圖所示，畫素電路200包含一畫素單元220及一記憶體電路205。畫素單元220包含一開關M1、一儲存電容Cs、以及一平行板電容Clc，並用來由第1圖所示畫素陣列單元105上所佈置之一資料線DL(未圖示於第1圖)讀取資料訊號後將該資料訊號暫存於儲存電容Cs，其中當該資料訊號代表一第一位元串時，該資料訊號可以複數個代表高電位或低電位之第一電壓的形式在相異時間內被暫存於儲存電容Cs，且該些第一電壓各自對應於該第一位元串所包含之複數個位元。儲存電容Cs與平行板電容Clc皆耦接於如第2圖所示之一共模準位節點Vcom。

記憶體電路205包含開關M2、M3、一開關單元210、複數個記憶體單元MEM1、MEM2、MEM3、MEM4、MEM5、MEM6等元件。開關M2會在畫素單元220由資料線DL讀取該資料訊號時被開啟，以接收該複數個第一電壓。開關單元210耦接於開關M2、M3，其中當開關M2被開啟時，畫素單元220即進入一資料讀取模式，而當開關M3被開啟時，畫素單元220即進入一資料寫入模式。該資料讀取模式即代表將該複數個第一電壓由資料線DL讀入複數個記憶體單元MEM1-MEM6的過程，而該資料寫入模式即代表將複數個第二電壓由記憶體單元MEM1-MEM6各自讀出並寫入於畫素單元220的過程，其中該複數個第二電壓亦各自對應於一第二位元串所包含之一位元。請注意，為了圖示上的方便，第2圖僅圖示了共六個在該資料讀取模式下各自儲存單一第一電壓或在該資料寫入模式下各自被讀取單一第二電壓之記憶體單元MEM1-MEM6，然而在本發明之其他實施例中，記憶體電路205所包含記憶體單元之數量並未被限定於第2圖所示之六個。

開關單元210包含一第一反向器單元230、一第二反向器單元240、及一電阻R1。第一反向器單元230之一輸入端耦接於記憶體單元MEM1-MEM6，且第一反向器單元230之一輸出端耦接於開關M3。第二反向器單元240之一輸入端耦接於第一反向器單元230之該輸出端，且第二反向器單元240之一輸出端耦接於記憶體單元MEM1-MEM6。

第一反向器單元230包含一N型金氧半電晶體M5及一P型金氧半電晶體M4；N型金氧半電晶體M5之閘極耦接於記憶體單元MEM1-MEM6，且N型金氧半電晶體M5之源極接地。P型金氧半電晶體M4之閘極耦接於N型金氧半電晶體M5之閘極，P型金氧半電晶體之源極M4耦接於一電壓源Vdd，且P型金氧半電晶體M4之汲極耦接於N型金氧半電晶體M5之汲極。第二反向器單元240包含一N型金氧半電晶體M7及一P型金氧半電晶體M6。N型金氧半電晶體M7之閘極耦接於N型金氧半電晶體M5之汲極，且N型金氧半電晶體M7之源極接地。P型金氧半電晶體M6之閘極 耦接於N型金氧半電晶體M7之閘極，P型金氧半電晶體M6之源極耦接於電壓源Vdd，且P型金氧半電晶體M6之汲極耦接於N型金氧半電晶體M7之汲極。電阻R1之一第一端耦接於N型金氧半電晶體M7之汲極，且電阻R1之一第二端耦接於記憶體單元MEM1-MEM6。

記憶體單元MEM1-MEM6皆耦接於開關單元210。記憶體單元MEM1-MEM6皆包含一開關與一電容，舉例來說，記憶體單元MEM1包含開關M8與電容Cm1、記憶體單元MEM2包含開關M9與電容Cm2、記憶體單元MEM3包含開關M10與電容Cm3、記憶體單元MEM4包含開關M11與電容Cm4、記憶體單元MEM5包含開關M12與電容Cm5、記憶體單元MEM6包含開關M13與電容Cm6，其中電容Cm1-Cm6之電容值實質上相等。開關M8-M13在畫素單元220進入該資料讀取模式會依一資料讀取順序被分別開啟，使得記憶體單元MEM1-MEM6在畫素單元220進入該資料讀取模式時，可各自用來由開關單元210讀取並在電容Cm1-Cm6儲存上述之第一電壓；同理，在畫素單元220進入該資料寫入模式時，開關亦會被開啟，使得每一記憶體單元各自所儲存之一第二電壓被讀取並透過開關單元210被寫入至畫素單元220。

請參閱第3圖，其為第2圖所示之畫素電路200在畫素單元220進入該資料讀取模式或該資料寫入模式時的運作時序示意圖。第3圖圖示有第2圖所示資料線DL、開關M2、M3之控制端POLA、POLB、及記憶體單元MEM1-MEM6之控制端S0、S1、S2、S3、S4、S5之準位。在此先行配合第2圖說明該資料讀取模式之運作，且為了解說上的方便，在此係假設在該資料讀取模式下時，該第一位元串為”111111”，該些由左至右各自代表位元串中十進位值為32、16、8、4、2、1之位元(已標示於第3圖資料線DL之對應波形處)，亦即該複數個第一電壓各自代表一高電位之電壓。當第2圖所示之畫素單元220進入該資料讀取模式時，開關M1之控制端Gn會被致能，使得由資料線DL讀取之該複數個第一電壓會依照該複數個第一位元在該第一位元串中的權位高低被儲存電容Cs所依序暫存。如第2圖與第3圖所示，在該資料讀取模式中，開關M2之控制端POLA會被致能而打開開關M2，使得P型金氧半電晶體M4與N型金氧半電晶體M5之閘極處於高電位，並使得P型金氧半電晶體M4被關閉且N型金氧半電晶體M5被開啟，而將P型金氧半電晶體M6及N型金氧半電晶體M7之閘極下拉至低電位；如此一來，P型金氧半電晶體M6會被開啟，且N型金氧半電晶體M7會被關閉，使得被傳遞至P型金氧半電晶體M4之閘極的該複數個第一電壓會透過開關M6與電阻R1得到來自電壓源Vdd的升壓。最後，開關M8-M13之控制端S0-S5會根據上述該複數個第一位元在該第一位元串中的權位高低，分別被寫入並暫存於記憶體單元MEM1-MEM6所包含之電容Cm1-Cm6中；以第3圖舉例來說，控制端S0-S5被致能的順序是S0、S1、S2、S3、S4、S5，亦即記憶體單元MEM1-MEM6儲存六個第一電壓之先後順序為MEM1、MEM2、MEM3、MEM4、MEM5、MEM6，其中記憶體單元MEM1儲存的是該第一位元串中對應於最高權位的位元，而記憶體單元MEM6儲存的是該第一位元串中對應於最低權位的位元。

請再參考第2圖與第3圖，在該資料寫入模式中，假設記憶體單元MEM1-MEM6已各自儲存了共六個第二電壓，則控制端S0-S5會亦如第3圖所示之順序被致能，使得該六個第二電壓由記憶體單元MEM1-MEM6根據對應之第二位元在該第二位元串中的權位高低來被讀出，其中記憶體單元MEM1儲存的是該第二位元串中對應於最高權位的位元，而記憶體單元MEM6儲存的是該第二位元串中對應於最低權位的位元。在此係假設該六個第二電壓皆處於高電位，亦即假設第二位元串之值為”111111”，由該資料讀取模式中對二反向器單元230、240的敘述可知，位於P型金氧半電晶體M6與N型金氧半電晶體M7之閘極的電位會處於低電位；在該資料讀取模式下，開關M1會被關閉以暫停對於資料線DL所傳輸之信號的讀取，且開關M3會被開啟以傳遞位於P型金氧半電晶體M6與N型金氧半電晶體M7之閘極的低電位至平行板電容Clc，因此只要對位於平行板電容Clc之一端的節點Lc的電位進行偵測便可讀取該複數個第二電壓之電位值，舉例來說，當在節點Lc上讀取到上述被傳遞之低電位時，便可直接判斷對應之第二位元係為代表高電位的1，此係單一第二電壓由記憶體單元MEM1-MEM6被讀取出來的過程中被反向器單元230反轉過一次電位的緣故。

觀察第3圖可知，實施本發明之方法於資料讀取模式下時，讀取該第二位元串中相異位元/電壓的資料讀取時間亦相異，以對應於各位元高低不同的權位。舉例來說，在電容Cm1-Cm6的電容值實質上相等的條件下，第3圖中所示權位較高之位元所對應的讀取時間長度也會較長，以表示權位較高之位元對應之電壓值亦較高之情況；然而，在本發明之其他實施例中，亦可以使權位較低之位元對應較長的讀取時間長度，只要滿足不同位元/電壓對應之讀取時間長度相異的條件即可，以使被讀取之位元/電壓所代表的權位可被清楚的辨識，且該第二位元串中相異位元/電壓的相異資料讀取時間係為實施本發明之方法的必要技術特徵。

另外，在第3圖所示之資料寫入模式中，寫入該第一位元串中相異位元/電壓的資料寫入時間亦皆相異。然而，在本發明之其他實施例中，寫入相異位元/電壓的資料寫入時間亦可相同，或者是不須遵循權位較高的位元/電壓對應於較長資料寫入時間的處理方式。請注意，在本發明之各實施例中，上述讀取該第二位元串中各相異位元/電壓的讀取時間長度之設定與此處所述寫入該第一位元串中各相異位元/電壓的寫入時間長度之設定係為彼此獨立之關係，而未受限於第3圖所示。

在本發明之一較佳實施例中，讀取與寫入同一位元串中相異位元/電壓的讀取資料時間長度與寫入資料時間長度關係為相同。舉例來說，若讀取一位元串中相異位元/電壓的讀取資料時間長度係採用權位越高則對應讀取資料時間長度越長的設定，則在該最佳實施例中，寫入該位元串中相異位元/電壓的寫入資料時間長度亦會採用權位越高則對應寫入資料時間長度越長的設定，以使讀取及寫入該位元串的時序設定一致，配合上述各記憶體單元中所包含之電容的電容值實質上相同的設定，可使得記憶體單元在電路設計上的複雜度大幅降低。

除此以外，如第3圖所示執行資料讀取模式或資料寫入模式的總時間長度所示，讀取單一第二位元串或寫入單一位元串的總讀取資料時間長度或總寫入資料時間長度可等於一條掃描線開啟的時間、複數條掃描線開啟的時間、單一畫面(Frame)的存取時間、或複數個畫面的存取時間。

雖然第3圖所示寫入或讀取電壓的順序是依照記憶體單元MEM1-MEM6之順序(亦即依照控制端S0-S5的致能順序)來進行，然而在本發明之其他實施例中，寫入或讀取電壓於記憶體單元MEM1-MEM6(或是其他不同數量之記憶體單元)的順序以及對應之寫入/讀取電壓時間長度僅需根據對應之位元串中不同位元的權位高低來進行即可，而未被限定於如第3圖所示按照由高權位位元到低權位位元的順序或時間長度大小相對關係來進行。

請參閱第4圖，其為根據第2-3圖所揭露之電壓寫入/讀取方式所揭露之資料存取方法的流程圖。如第4圖所示，本發明之資料存取方法包含步驟如下：

步驟402：由一畫素單元接收複數個第一電壓，該些第一電壓係各自對應於一第一位元串所包含之複數個位元；

步驟404：根據該些第一電壓各自在該第一位元串中對應之一位元的權位，決定該些第一電壓寫入複數個記憶體單元之一第一順序及該些第一電壓各自寫入該些記憶體單元之一寫入時間長度，並將該些第一電壓寫入該些記憶體單元，其中該些第一電壓各自對應之該寫入時間長度係相異；

步驟406：根據原先儲存於該些記憶體單元之複數個第二電壓在一第二位元串中各自對應之一位元的權位，決定該些第二電壓由該些記憶體單元被讀取之一第二順序及該些第二電壓由該些記憶體單元各自被讀取之一讀取時間長度，並由該些第二記憶體單元讀取該些第二電壓；及

步驟408：將所讀取之該些第二電壓傳輸至該畫素單元。

步驟402、404描述了在該資料讀取模式中將複數個第一電壓由資料線DL讀取並根據對應之位元的權位高低寫入複數個記憶體單元MEM1-MEM6的過程，其中步驟404所述之第一順序對應於第3圖中所述寫入該些第一電壓於記憶體單元MEM1-MEM6之順序。同理，步驟406、408描述了在該資料寫入模式中將複數個第二電壓由複數個記憶體單元MEM1-MEM6根據所對應位元的權位高低寫入至畫素單元220以進行讀取的過程，其中步驟406所述之第二順序對應於第3圖中所述將該些第二電壓由記憶體單元MEM1-MEM6讀出之順序。然而將第4圖所揭示之步驟加上上述揭露之其他條件或是進行執行順序上的排列組合所產生之其他實施例，仍應視為本發明之實施例。

本發明係揭露一種記憶體電路、包含該記憶體電路之一種畫素電路、以及一種應用於該畫素電路之資料存取方法。藉由寫入或讀取之複數個電壓在位元串中對應之位元的權位高低來決定寫入或讀取該些電壓時的順序或時間長度，可以在觸控面板需要進入待機模式時，只需要持續由該些記憶體單元中讀取事先儲存之高電位或低電位的複數個第二電壓(亦即具有值為”111111”或”000000”的第二位元串)，便可以在第1圖所示之資料驅動單元140不需另外產生位元串的情況下驅動畫素陣列單元，而達成在待機模式下省電的功效。除此以外，由於需要複數個記憶體單元各自包含之電容的電容值實質上相等以產生相異的寫入/讀取時間，因此在製造畫素電路200時所需的面積也會較小，對於生產液晶面板100來說也會帶來面積較小的好處。

以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。

100．．．液晶面板

110．．．電源供給積體電路

120．．．本機端電腦

130．．．顯示控制積體電路

140．．．資料驅動單元

150．．．畫素陣列單元

200．．．畫素電路

205．．．記憶體電路

210．．．開關單元

220．．．畫素單元

230、240．．．反向器單元

402、404、406、408．．．步驟

MEM1、MEM2、MEM3、MEM4、MEM5、MEM6．．．記憶體單元

R1．．．電阻

Cs．．．儲存電容

Clc．．．平行板電容

DL．．．資料線

Vcom．．．共模準位節點

M5、M7．．．N型金氧半電晶體

M4、M6．．．P型金氧半電晶體

M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13．．．開關

Vdd．．．電壓源

Cm1、Cm2、Cm3、Cm4、Cm5、Cm6．．．電容

POLA、POLB、S0、S1、S2、S3、S4、S5、Gn．．．控制端

第1圖為一般液晶面板的簡略示意圖。

第2圖為本發明所揭露之畫素電路的示意圖，其中該畫素電路用來替代第1圖所示畫素陣列單元所包含複數個以陣列方式排列之畫素單元。

第3圖為第2圖所示之畫素電路在畫素單元進入資料讀取模式或資料寫入模式時的運作時序示意圖。

第4圖為根據第2-3圖所揭露之電壓寫入/讀取方式所揭露之資料存取方法的流程圖。

200．．．畫素電路

205．．．記憶體電路

210．．．開關單元

220．．．畫素單元

230、240．．．反向器單元

MEM1、MEM2、MEM3、MEM4、MEM5、MEM6．．．記憶體單元

R1．．．電阻

Cs．．．儲存電容

Clc．．．平行板電容

DL．．．資料線

Vcom．．．共模準位節點

M5、M7．．．N型金氧半電晶體

M4、M6．．．P型金氧半電晶體

M1、M2、M3、M4、M5、M6、M7、M8、M9、M10、M11、M12、M13．．．開關

Vdd．．．電壓源

Cm1、Cm2、Cm3、Cm4、Cm5、Cm6．．．電容

POLA、POLB、S0、S1、S2、S3、S4、S5、Gn．．．控制端

Claims (10)

1. 一種用於畫素電路之資料存取方法，用以致能該畫素電路，該畫素電路包含一畫素單元及一記憶體電路，該記憶體電路包含一第一開關、一開關單元、一第二開關及複數個記憶體單元，該第一開關耦接於該畫素單元，該第一開關在由該畫素單元讀出資料時被開啟，以由該畫素單元接收複數個第一電壓，其中該些第一電壓係各自對應於一第一位元串所包含之複數個位元，該開關單元耦接於該第一開關，用以控制切換該畫素單元之一資料讀取模式或一資料寫入模式，該第二開關耦接於該畫素單元，該第二開關在寫入資料於該畫素單元時被開啟，以由該開關單元接收複數個第二電壓，其中該些第二電壓係各自對應於一第二位元串所包含之複數個位元，該複數個記憶體單元，耦接於該開關單元，每一記憶體單元包含一第三開關及一電容，該第三開關係在該每一記憶體單元用來儲存該第一電壓或讀取該第二電壓時被開啟，該電容的一第一端耦接於該第三開關之一第一端，且該電容之一第二端係接地，其中該複數個記憶體單元所包含之該電容的電容值實質上相同，該資料存取方法包含：根據原先儲存於該些記憶體單元之複數個第二電壓在一第二位元串中各自對應之一位元的權位，決定該些第二電壓由該些記憶體單元各自被讀取之一讀取時間長度，並由該些記憶體單元讀取該些第二電壓；及 將所讀取之該些第二電壓傳輸至該畫素單元；其中該些第二電壓各自對應之該讀取時間長度係相異。
2. 如請求項1所述之資料存取方法，另包含：根據原先儲存於該些記憶體單元之該複數個第二電壓在該第二位元串中各自對應之該位元的權位，決定該些第二電壓由該些記憶體單元被讀取之一第二順序。
3. 如請求項1所述之資料存取方法，其中由該些記憶體單元讀取該些第二電壓的一加總讀取時間長度係等於一條掃描訊號線開啟時間長度、複數條掃描線開啟時間長度、讀取單一畫面的時間長度、或讀取複數個畫面的時間長度。
4. 如請求項1所述之資料存取方法，其中當由該些記憶體單元讀取該些第二電壓時，儲存該第二位元串中一第一權位位元的記憶體單元所包含之該開關之致能時間點係早於或晚於儲存該第二位元串中一第二權位位元的記憶體單元所包含之該開關之致能時間點，且在該第二位元串中，該第一權位位元之權位係高於該第二權位位元。
5. 如請求項1所述之資料存取方法，其中當由該些記憶體單元讀取該些第二電壓時，儲存該第二位元串中一第一權位位元的記憶體單元所包含之該開關的致能時間寬度係大於或小於儲存該 第二位元串中一第二權位位元的記憶體單元所包含之該開關的致能時間寬度，且在該第二位元串中，該第一權位位元之權位係高於該第二權位位元。
6. 如請求項1所述之資料存取方法，另包含：由該畫素單元接收複數個第一電壓，該些第一電壓係各自對應於一第一位元串所包含之複數個位元；及根據該些第一電壓各自在該第一位元串中對應之一位元的權位，決定該些第一電壓寫入複數個記憶體單元之一第一順序，並將該些第一電壓寫入該些記憶體單元；其中該些第一電壓各自對應之一寫入時間長度係相異。
7. 如請求項6所述之資料存取方法，其中寫入該些第一電壓至該些記憶體單元的一加總寫入時間長度係等於一條掃描訊號線開啟時間長度、複數條掃描線開啟時間長度、寫入單一畫面的時間長度、或寫入複數個畫面的時間長度。
8. 如請求項6所述之資料存取方法，其中當寫入該些第一電壓至該些記憶體單元時，預定儲存該第一位元串中一第一權位位元的記憶體單元所包含之該開關之致能時間點係早於或晚於預定儲存該第一位元串中一第二權位位元的記憶體單元所包含之該開關之致能時間點，且在該第一位元串中，該第一權位位元之權位係高於該第二權位位元。
9. 如請求項6所述之資料存取方法，其中當寫入該些第一電壓至該些記憶體單元時，預定儲存該第一位元串中一第一權位位元的記憶體單元所包含之該開關的致能時間寬度係大於或小於儲存該第一位元串中一第二權位位元的記憶體單元所包含之該開關的致能時間寬度，且在該第一位元串中，該第一權位位元之權位係高於該第二權位位元。
10. 如請求項6所述之資料存取方法，其中該些記憶體單元係各自包含一開關，且當該開關被致能時，包含該開關之一記憶體單元方可讀取或寫入電壓。