TWI413246B - 在一互補式金氧半導體像素中之半島形傳送閘 - Google Patents

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Description

在一互補式金氧半導體像素中之半島形傳送閘
本發明之實施例大體上係關於互補式金氧半導體(CMOS)像素，及更特定而言，但是非排他地，係關於一種具有一半島形傳送閘之CMOS像素。
本申請案根據35 U.S.C. § 119(e)規定主張2009年1月9日申請的且仍在申請中的美國臨時專利申請案第61/143,721號之優先權。
CMOS影像感測器可使用4-電晶體(「4T」)像素陣列。一4T像素一般包含一光電二極體(即負責收集電磁能量及將所收集的電磁能量轉換成電子之一光敏元件)、一傳送電晶體、一源極隨耦器放大器電晶體及一列選擇電晶體。累積在該光電二極體之光敏區域中的電子最終係藉由像素單元之電晶體組件而轉換成一信號電壓。在CMOS影像感測器中之常見的一類型光電二極體係一釘紮光電二極體。特定而言，一p-n-p釘紮光電二極體通常係使用一p型半導體基板、植入該p型基板中之一n型井及植入該n型井中之一p+層而建構。此p+層用作為在一p-n-p光電二極體中之「釘紮件(pin)」。
一光電二極體之該光敏區域將入射電磁能量轉換成所累積電子之效率取決於許多因數，包含該光電二極體之全井容量(FWC)。FWC係一光電二極體在達到飽和之前可儲存的電子數目之一量度。當達到一光電二極體之飽和時，過量電子可溢流至鄰近像素。增加的光電二極體FWC可導致一CMOS感測器之一較高動態範圍及較高信雜比，其最終導致較高品質數位影像。
目前，CMOS影像感測器已被設計用於背面照明(「BSI」)。BSI指代在曝露的半導體基板之表面(即背面)上之該光電二極體之光敏區域之照明，或在將一額外p+植入層設置在一矽p型基板上之情況中，則指代在該p+植入層之側上之該光電二極體之光敏區域之照明。在BSI影像感測器中，在不受形成(舉例而言)像素單元之電晶體組件及相關互連件的任意金屬層或氧化物層干擾，允許入射電磁能量以一更直接路徑通過該光電二極體之情況下，產生照明。在一正面照明(「FSI」)CMOS影像感測器中，該光電二極體之光敏區域係形成在最接近多晶矽、氧化物及金屬層之該基板之側上，使得必須注意確保一FSI像素單元之該光敏區域不被多晶矽或金屬層覆蓋。因此更多電磁能量可到達呈一BSI組態之光電二極體以便改良影像品質。
隨著像素單元大小減少，光電二極體植入物之大小及該光電二極體之大小也減少。較小光電二極體植入物可導致FWC之減少。雖然補償由於光電二極體大小之減少引起的FWC之該減少之一簡單方法係增加在該p-n-p光電二極體之n井中之摻雜濃度，但是增加n摻雜濃度之代價為影像滯後之增加。
本發明之非限制性及非窮舉性實施例係參考以下圖式而描述，其中相同參考數字係指貫穿各種視圖之相同部分，除非另有說明。圖式不是依比例繪製，除非另有指示。
本文描述一種用於含有一半島形傳送閘之一CMOS像素之裝置、系統及方法之實施例。在以下描述中，描述許多特定細節以提供本發明之實施例之一完全理解。但是熟悉相關技術者將認識到：本發明可以在沒有一或多個特定細節下實踐，或以其他方法、組件、材料等等實踐。在其他實例中，雖然未詳細展示或描述已知結構、材料或操作，但是其等係包含在本發明之範圍內。
貫穿此說明書，在提及「一實施例」時意為結合該實施例所描述的一特定特徵、結構或特性係包含於本發明之至少一實施例中。因此，在此說明書中短語「在一實施例中」之出現未必完全指代相同實施例。此外，該等特定特徵、結構或特性可以在一或多個實施例中以任意合適方式組合。
隨著像素單元大小減少，電晶體尺寸亦減少，其由於在傳送閘與淺溝渠隔離(STI)結構邊緣之間之縮減距離而減少在該傳送閘下之電位。本文揭示的一BSI像素單元之實施例使用一半島形傳送閘以防止由隔離p區域之侵佔引起的全井容量(FWC)之損耗，隔離p區域之侵佔產生引起較低效率之滯後傳送之一障壁。
圖1係一成像感測器之一4T單位像素單元100之一實施例之一電路圖。單位像素單元100包含一光電二極體(「PD」)110、一傳送電晶體(「TX」)120、一重設電晶體(「RST」)130、一源極隨耦器放大器(「SF」)150及一列選擇電晶體(RS)160。TX 120、RST 130、SF 150及RS 160之各者包含一源極、一汲極及一閘極。PD 110係電連接至TX 120之該源極。TX 120之該汲極係以一浮動汲極(「FD」)140耦合至RST 130之該汲極及SF 150之該閘極。SF 150之該汲極係連接至RS 160之該源極。RS 160之該汲極係連接至一行匯流排170。RST 130之該源極及SF 150之該源極係連接至電位Vdd。
當斷開TX 120時，RST 130係藉由一重設脈衝接通，且FD 140隨後係設定為近似Vdd之一電壓位準。當將一列選擇信號施加至RS 160之該閘極時，接著在FD 140之電壓係藉由SF 150而放大。隨後，將該重設電壓位準Vdd傳送至行匯流排170。
在像素單元100曝露於電磁能量(由箭頭180表示)期間，諸如當在一相機上擷取一影像且開啟該相機之一快門時，PD 110產生且累積電子。此曝露週期亦為一積分週期。在該積分週期結束時，將一傳送脈衝信號施加至TX 120之該閘極以接通TX 120，藉此允許在PD 110中之所累積電子(即電荷)傳送至FD 140。SF 150將在FD 140之此電荷轉換為一信號電壓。當將一列選擇信號施加至RS 160之該閘極時，將在RS 160之一所累積的電壓位準傳送至行匯流排170。在該累積電壓位準及該重設電壓位準兩者處取樣在行匯流排170之電壓，使得在該所累積電壓位準與重設電壓位準之間之一差係由於電磁能量180入射在光電二極體110上而引起的一信號電壓。
在一第二積分週期期間擷取另一影像之前，重設該光電二極體本身。藉由施加一傳送信號至TX 120之該閘極而同時施加一重設信號至RST 130之該閘極而發生此重設。因此PD 110係重設為接近Vdd且該像素單元係準備開始一第二積分週期。
在重設後，未經由TX 120自PD 110傳送至FD 140之PD 110中之任意所累積電荷可仍留在PD 110，且可促成影像滯後(即由於將剩餘電荷傳遞至後續積分週期，且因此傳遞至後續成像所引起)。除了引起影像滯後外，重設後仍留在PD 100中之電子在後續積分週期有效減少該光電二極體之全井容量(FWC)。
現在轉向圖2A及圖2B，繪示一背面照明(BSI)像素結構之一實施例之一部分。圖2A展示BSI像素結構200之一部分之一俯視圖。在圖2A中所示的視圖相應於通常稱為正面之圖。圖2B展示BSI像素結構200之一橫截面圖。為了簡明，在圖2A及圖2B中僅展示與該傳送閘之特定部分及該BSI像素結構之光電二極體有關之元件。如自在圖2A中展示的該俯視圖可見，BSI像素結構200包含光電二極體210、一傳送閘230、設置在一p型浮動汲極井241內之一浮動汲極240及一淺溝渠隔離(STI)結構270。
如在圖2B中所見，BSI像素結構200之該部分進一步包含一p摻雜基板250及在p摻雜基板250之正面內形成的一n型光電二極體植入物212。完成該p-n-p結構，p+釘紮光電二極體植入層211係設置在一n型光電二極體植入層212之頂部上。此外，在p型基板250之背面表面上之一p+光電二極體植入層213充當為與p型基板250之一接觸。
在一給定光電二極體積分時間期間，電磁能280係通過在矽基板250之背面上之p+光電二極體植入層213入射在BSI像素結構200上。STI 270圍繞且電隔離該光電二極體210與鄰近光電二極體(未展示)。如先前提及，在該積分週期後，將一傳送脈衝信號施加至傳送閘230，該傳送閘分離光電二極體210與浮動汲極240及p型浮動汲極井241。然後所累積電荷沿著基板250之一通道區域260自光電二極體210移動至浮動汲極240。p型浮動汲極井241隔離p型基板250與n型浮動汲極240，其較p型基板250具有相對高摻雜。
圖3A繪示橫跨圖2A之BSI結構200之該部分之等電位線315及345。也就是說，等電位線315及345之各者代表沿著一線大體相同之一電位值，但是不同線的電位值可不同。
圖3B繪示在最接近傳送閘230之光電二極體210之邊緣，沿著圖3A中之線Y-Y'之傳送閘極及光電二極體之橫截面圖。此橫截面圖進一步展示設置在p摻雜基板250之該表面上及與p摻雜基板250之該表面電接觸之p+光電二極體植入層213，p+光電二極體植入層213在操作該單位像素單元期間曝露於電磁能量280。其他設置在p摻雜基板250上且與p摻雜基板250電接觸的是p型通道阻371及n型光電二極體植入物212，如在圖3B中所示。通道阻371圍繞電隔離STI270且大體電隔離STI 270與n型光電二極體212。
光電二極體210之最大電位一般係出現在一中央區域，其標記為「A」。理想地，該光電二極體之該電位將在橫跨光電二極體210之所有點處相等，但是在大多數的情況下並非如此。舉例而言，STI 270之表面具有因像素單元形成製程所引起之缺點。此等缺點可引起暗電流，暗電流效應可藉由使用一p型通道阻371以隔離STI結構270與光電二極體210而減輕。N型光電二極體植入物212可與p型通道阻371反應且形成一空乏區域，因此減少在最接近STI 270之區域中之光電二極體210之電位。
再參考圖3A，由B標記的一區域代表在接通傳送閘230時在傳送閘230下之光電二極體210中之較低電位之一區域。由於在光電二極體210之邊緣與p型通道阻371之間之短距離，所以區域B可經歷較區域A低之電位，p型通道阻371隔離STI 270。在區域A與區域B之間之電位差可防止在光電二極體210中之所累積電子經由傳送閘230傳送至浮動汲極240，使得在光電二極體210與浮動汲極240之間產生一電位障壁。
圖3C展示在圖3A中沿著一線X-X'得到的電位之一示意圖。如在圖3C中所見，區域B展示在電位中之一凹陷，其用作為一電位障壁。在將一傳送脈衝信號施加至傳送閘230時，此電位障壁(當出現時)可防止自光電二極體310至浮動汲極240之完全電子傳送，導致電子在重設後留在該光電二極體處。如以上論述，此留下來的累積電荷整體上可干擾後續積分週期及/或減少該光電二極體之FWC。P型通道阻371具有與浮動汲極240之一類似效應，如藉由等電位線繪示。
圖4A繪示具有一半島形傳送閘430之一BSI像素單元400之部分之一實施例之一平面俯視圖。如本文所用，術語「半島形傳送閘」指代一傳送閘，其中該閘之一部分大體上朝向光電二極體410之中央延伸超出BSI傳送閘230，或自該BSI傳送閘230(如在圖2A中所見)向外延伸，使得傳送閘430之所延伸部分沿著如在圖4A中所見的線4B-4B鋪設。該線4B-4B係用於圖4A中以指示在圖4B中所見的橫截面圖之區域，該區域橫跨傳送閘430橫切光電二極體410之中央且係垂直於傳送閘極430。BSI像素單元400包含一STI 470及一通道460。
與通常用於像素之傳送閘(見圖2)相對照，用於BSI像素單元400中之傳送閘430包含大體相應於BSI傳送閘230(見圖2A)之主要部分430a及在相同平面上自主要部分430a突出或延伸至光電二極體410之至少一部分上方之一「半島」或突出部分430b。在圖4A至圖4B中展示的實例中，此半島係引起傳送閘230形成一「T」形之一垂直突出部分，此「T」形位於光電二極體410之光敏區域上方，導致較一類似大小p-n-p像素結構小之p+釘紮光電二極體植入區域411。雖然展示該半島垂直於在圖5A中之傳送閘，及在與圖5A中之傳送閘之相同平面中，但是應注意，在特定應用中，其他組態一樣有效，諸如一傾斜突出部分，或一較寬條帶。在一實施例中，參考圖2A及圖2B中展示的該光電二極體，N型光電二極體植入物412維持不變。由於像素單位單元400之BSI結構，基板450之表面積、p+光電二極體植入413、p型基板450及n型光電二極體植入物412不因使用半島形的傳送閘430而受影響。浮動汲極440及p型浮動汲極井441之結構亦不受該半島閘極影響。
圖5A繪示對在圖4A中描繪的像素單位單元400之該部分之等電位線515及545。應注意在光電二極體410中之等電位線515之形狀係類似於在圖3A中之等電位線315。如在圖3A中，光電二極體410之最大電位係接近由A指示的光電二極體410之最內部區域。不過很重要的是，在區域A處之此最大電位也位在光電二極體410與傳送閘430(B)之交叉處且在傳送閘430與浮動汲極440之間。如在圖5A及圖5C中繪示，使用一半島形的傳送閘導致較在圖3A及圖3C中之A與B之間建立的電位障壁之在點A與B之間之電位障壁之一減少。在電位障壁中之此減少在圖5C中以曲線圖表示為沿著線X-X' (在圖5A中展示)之電位對照距離。再參考圖5A，該光電二極體之峰值電位(以A標記)係與在傳送閘430下之電位(由B標記)相同。當接通傳送閘極430時，橫跨光電二極體410之一較低電位障壁可導致更多累積電荷自光電二極體410傳送至浮動汲極440。此意為先前積分週期之較少電子在後續積分週期中留下來，藉此防止FWC之損耗且減少影像滯後。
圖5B繪示穿過與光電二極體410疊置的半島形傳送閘430、橫跨在圖5A中之線5B-5B之單位像素單元400之橫截面圖。在此橫截面圖中可看到圖5A中由B標記的區域。P型通道阻571及光電二極體410(分別由p+釘紮植入物411及n型光電二極體植入物412、p摻雜基板450及p+光電二極體植入物413組成)係藉由較BSI p型通道阻371及光電二極體210(分別由p+釘紮植入物311及n光電植入物312、p摻雜基板340及p+光電二極體植入物313組成，在圖3C中)大之距離分離。以此方式，該半島形閘亦可減少在該n型光電二極體植入物上之p型通道阻侵佔之影響。此可導致具有較自一BSI像素單元之一光電二極體大之全井容量之一光電二極體。
如貫穿本揭示內容所論證，一半島形傳送閘可降低橫跨在該光電二極體與該浮動汲極之間之一BSI像素單元之電位障壁。此可導致相較於其他BSI像素單元結構之影像滯後上之一減少。此外，p型通道阻之侵佔(p型通道阻隔離該STI與該光電二極體)在該光電二極體上可導致橫跨在一BSI像素單位單元之該光電二極體之不同區域之一電位差。橫跨一光電二極體之不同區域之一電位差可防止在一光電二極體中之累積電子經由一傳送閘轉換至一浮動點；此等電子可引起在後續積分週期中之一影像滯後。使用如本文揭示的一半島形的傳送閘藉由增加在該傳送閘與該STI之間之實體距離而減少在該傳送閘下該光電二極體之該區域上之該p型通道阻之影響。當相較於一些BSI像素單元時，此可導致介於該光電二極體與該浮動汲極之間之一電位障壁之出現或量值之減少，防止該光電二極體區域之FWC之損耗且減少影像滯後之出現。
雖然貫穿本揭示內容描述的特定光電二極體實例係p-n-p型光電二極體，但是使用一半島形的傳送閘亦可廣泛應用於諸如n-p-n光電二極體之其他光電二極體類型。雖然本文描述的一半島形的傳送閘極之實例係用於一BSI像素單元結構，但是其亦可與諸如一FSI像素單元之其他結構一起使用。此外，除了形成一「T」之半島形狀以外的半島形狀將導致在該光電二極體與該浮動汲極之間之電位障壁之類似減少，且落在本揭示內容之範圍內。此外，本文描述的該光電二極體可放置在相對於於該半島形的傳送閘之任意方向。
圖6繪示一成像系統600之一實施例。光學器件601，其可包含折射的、繞射的或反射的光學器件或其等之組合，係耦合至影像感測器602以將一影像聚集在影像感測器之像素陣列604的若干像素上。像素陣列604捕捉該影像且成像系統600之剩餘器件處理該影像之像素資料。
影像感測器602包括一像素陣列604及一信號讀取及處理電路610。在一實施例中，影像感測器602係包含一像素陣列604之一背面照明(BSI)影像感測器，該像素陣列係二維的且包含以列606及行608配置的複數個像素，但是在其他實施例中，影像感測器602可為一正面照明(FSI)影像感測器或組合BSI與FSI之一影像感測器。在一實施例中，在像素陣列604中之該等像素之一或多個可為在圖4A至圖4B或圖5A至圖5B中所示的像素實施例之一者，但是在像素陣列604之其他實施例中，該等像素之一或多個可為本文論述的變化之任一者。
在操作像素陣列604以捕捉一影像期間，在像素陣列604中之每一像素在一特定曝光週期捕捉入射光(即光子)且將所聚集的光子轉換成一電荷。由每一像素產生的該電荷可作為一類比信號讀出，且該類比信號之一特性，諸如其電荷、電壓或電流將代表在該曝光週期期間入射在該像素上的光之強度。
雖然所繪示的像素陣列604係規則成形，但是在其他實施例中，該陣列可具有不同於所示的一規則或不規則配置且可包含較所示多或較所示少之像素、列及行。此外，在不同實施例中，像素陣列604可為包含經設計以捕捉在頻譜之可見部分中之影像之紅色、綠色及藍色像素之一彩色影像感測器或可為一黑白影像感測器及/或經設計以捕捉在頻譜之可見部分中之影像，諸如紅外線或紫外線之一影像感測器。
影像感測器602包含信號讀取及處理電路610。除了別的以外，電路610可包含自每一像素有方法地讀取類比信號、過濾此等信號、對缺陷像素校正等等之電路及邏輯。在電路610僅執行某些讀取及處理功能之一實施例中，該等功能之剩餘部分可藉由諸如信號調節器612或數位信號處理器(DSP)616之一或多個其他組件執行。雖然在圖式中將讀取及處理電路610展示作為獨立於像素陣列604之一元件，但是在一些實施例中，讀取及處理電路610可在相同基板上與像素陣列604整合或可包括嵌入在該像素陣列內之電路或邏輯。但是在其他實施例中，讀取及處理電路610可為如在圖式中所示的在像素陣列604外部之一元件。在另外其他實施例中，讀取及處理電路610可為不僅在像素陣列604外部而且在影像感測器602外部之一元件。
信號調節器612係耦合至影像感測器602以接收且調節自像素陣列604及讀取及處理電路610之類比信號。在不同實施例中，信號調節器612可包含用於調節類比信號之各種組件。可出現在該信號調節器中的組件之實例包含濾波器、放大器、偏移電路、自動增益控制等等。在信號調節器612僅包含一些此等元件且僅執行一些調節功能之一實施例中，剩餘功能可藉由諸如電路610或DSP 616之一或多個其他組件而執行。類比對數位轉換器(ADC)614係耦合至信號調節器612以自信號調節器612接收相應於像素陣列604中之每一像素之所調節的類比信號且轉換此等類比信號成數位值。
DSP 616係耦合至類比對數位轉換器614以自ADC 614接收數位化的像素資料且處理該數位資料以產生一最終數位影像。DSP 616可包含一處理器及一內部記憶體，在該記憶體內可儲存及取出資料。在DSP 616處理該影像後，可將該影像輸出至一儲存單元618(諸如一快閃記憶體或一光學或磁性儲存單元)及一顯示單元620(諸如一LCD螢幕)之一或兩者。
本發明之闡釋的實施例之以上描述，包含在摘要中描述的，不期望係窮舉性的或限制本發明至所揭示的精確形式。雖然為了闡釋性目的，本文描述本發明之特定實施例及實例，但是各種等效修改在本發明之範圍內係可能的，如熟悉相關技術者將認識到。鑒於以上詳細的描述可對本發明實施此等修改。
不應將用於以下申請專利範圍中之諸項解釋為限制本發明至在說明書及申請專利範圍中揭示的特定實施例。事實上，本發明之範圍係完全藉由以下申請專利範圍判定，應將其等解釋為與申請專利範圍解釋之制定原則相一致。
100．．．單位像素單元
110．．．光電二極體
120．．．傳送電晶體
130．．．重設電晶體
140．．．浮動汲極
150．．．源極隨耦器
160．．．列選擇電晶體
170．．．行匯流排
180．．．電磁能
200．．．BSI像素結構
210．．．光電二極體
211．．．p+釘紮光電二極體植入層
212．．．n型光電二極體植入層
213．．．p+光電二極體植入層
230．．．傳送閘
240．．．浮動汲極
241．．．p型浮動汲極井
250．．．p型基板
260．．．通道區域
270．．．STI
280．．．電磁能
315．．．等勢線
345．．．等勢線
371．．．p型通道阻
400．．．BSI像素單元
410．．．光電二極體
411．．．p+釘紮光電二極體植入區域
412．．．n型光電二極體植入物
430．．．傳送閘
430a．．．傳送閘之主要部分
430b．．．傳送閘之突出部分
440．．．浮動汲極
441．．．p型浮動汲極井
450．．．基板
470．．．STI
515．．．等勢線
545．．．等勢線
571．．．p型通道阻
600．．．影像系統
601．．．光學器件
602．．．影像感測器
604．．．像素陣列
606．．．列
608．．．行
610．．．讀取及處理電路
612．．．信號調節器
614．．．類比對數位轉換器
616．．．數位信號處理器
618．．．儲存單元
620．．．顯示單元
圖1展示一影像感測器之一4T單位像素單元之一實施例之一電路圖；
圖2A展示一BSI像素結構之一部分之一俯視(即正視)圖；
圖2B展示圖2A之該BSI像素結構之一部分之橫截面圖；
圖3A繪示橫跨在圖2A中所示的該BSI像素結構之該部分之等電位線；
圖3B展示大體沿著圖3A中之截面線Y-Y'截取之圖3A之該BSI像素結構之一部分之橫截面圖；
圖3C係沿著圖3A中之一線X-X'得到的一電位示意圖；
圖4A係使用一半島形的傳送閘之一BSI像素單元之一部分之一實施例之一俯視圖；
圖4B係圖4A之該BSI像素單元之該部分之一橫截面圖；
圖5A展示橫跨圖4A之該BSI像素單元之該部分之等電位線；
圖5B展示大體沿著圖5A中之截面線5B-5B截取之圖5A之該BSI像素單元之該部分之一橫截面圖；
圖5C係橫跨圖5A中之一線X-X'得到的一電位示意圖；及圖6係一成像系統之一實施例之一方塊圖，該成像系統可使用所揭示的像素實施例之一者。
100．．．單位像素單元
110．．．光電二極體
120．．．傳送電晶體
130．．．重設電晶體
140．．．浮動汲極
150．．．源極隨耦器
160．．．列選擇電晶體
170．．．行匯流排
180．．．電磁能量

Claims (21)

  1. 一種光學裝置，其包括：一光電二極體，其係形成在一基板中，該光電二極體包含一光敏區域；一浮動汲極，其係形成在該基板中；及一傳送閘，其係定位在介於該光電二極體與該浮動汲極之間之該基板之一表面上，該傳送閘包含一突出部分，該突出部分自該光敏區域之一邊緣延伸至該光敏區域之一具有最大電位的部分，其中該傳送閘突出部分係與該傳送閘在相同平面上。
  2. 如請求項1之裝置，其中該二極體係一釘紮光電二極體(pinned photodiode)。
  3. 如請求項2之裝置，其中該釘紮光電二極體包含一n型光電二極體及一p+釘紮層(pinned region)。
  4. 如請求項1之裝置，其中該突出部分實質垂直於該傳送閘之一主要部分而突出，使得該傳送閘實質係T形。
  5. 如請求項1之裝置，其中該突出部分係四邊形。
  6. 如請求項1之裝置，其進一步包括鄰近該浮動汲極之一浮動汲極井。
  7. 如請求項1之裝置，其進一步包括一植入層，該植入層係形成在與該基板形成有該光電二極體之側相對的該基板之側上。
  8. 如請求項7之裝置，其中該基板係p摻雜，該光電二極體係n摻雜且該植入層係一p+植入層。
  9. 一種用以製作一光學裝置之製程，其包括：在一基板中形成一光電二極體之一光敏區域；在該基板中形成一浮動汲極；在介於該光電二極體與該浮動汲極之間之該基板之一表面上形成一傳送閘，該傳送閘包含一突出部分，該突出部分自該光敏區域之一邊緣延伸至該光敏區域之一具有最大電位的部分。
  10. 如請求項9之製程，其進一步包括形成該光電二極體之一釘紮區域。
  11. 如請求項10之製程，其中該釘紮光電二極體包含一n型光電二極體及一p+釘紮層。
  12. 如請求項9之製程，其中該突出部分實質垂直於該傳送閘之一主要部分而突出，使得該傳送閘實質係T形。
  13. 如請求項9之製程，其中該突出部分係四邊形。
  14. 如請求項9之製程，其進一步包括鄰近於該浮動汲極形成一浮動汲極井。
  15. 如請求項9之製程，其進一步包括在與該基板形成有該光電二極體之側相對之該基板之側上形成一植入層。
  16. 如請求項15之製程，其中該基板係p摻雜，該光電二極體係n摻雜且該植入層係一p+植入層。
  17. 一種光學系統，其包括：一互補式金氧半導體(CMOS)影像感測器，其係形成在一基板中，其中該CMOS影像感測器具有包含一或多個CMOS像素之一像素陣列，該一或多個CMOS像素包括： 一光電二極體，其係形成在該基板中，該光電二極體包含一光敏區域；一浮動汲極，其係形成在該基板中；及一傳送閘，其係定位在介於該光電二極體與該浮動汲極之間之該基板之一表面上，該傳送閘包含一突出部分，該突出部分自該光敏區域之一邊緣延伸至該光敏區域之一具有最大電位的部分；及處理電路，其係耦合至該像素陣列以處理自該像素陣列接收到的一信號。
  18. 如請求項17之系統，其中該突出部分實質垂直於該傳送閘之一主要部分而突出，使得該傳送閘實質係T形。
  19. 如請求項17之系統，其進一步包括耦合至該處理電路之一信號調節電路、一類比/數位轉換器及一數位信號處理器之至少一者。
  20. 如請求項19之系統，其進一步包括耦合至該數位信號處理器之一儲存單元、一顯示單元，或以上兩者。
  21. 如請求項17之系統，其進一步包括耦合至該CMOS影像感測器之至少一光學元件。
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