TWI416302B - 具電源模式感知之時脈樹及其合成方法 - Google Patents

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Description

具電源模式感知之時脈樹及其合成方法
本發明是有關於一種積體電路，且特別是有關於一種時脈樹(Clock Tree)以及時脈樹的合成方法。
為達到節省能源的目的，採用不同的電源模式(Power Mode)的積體電路設計已經被廣泛採用。圖1說明傳統積體電路中時脈樹(或時脈網路)的示意圖。請參照圖1，同一個積體電路(或晶片)可能會被區分為微處理機單元(micro-processor unit,MPU)110與數位信號處理器(digital signal processor,DSP)120等多個不同的功能模組。在全速操作(full speed)的電源模式中，基於積體電路內部(或外部)控制電路的操作，微處理機單元110與數位信號處理器120均操作於最大工作電壓，例如1.1V。在某一操作條件的電源模式中，微處理機單元110的工作電壓VMPU 維持在1.1V，而數位信號處理器120的工作電壓VDSP 則可以被調降，例如調降至1.0V，以節省電能。在另一操作條件的電源模式中，微處理機單元110的工作電壓VMPU 維持在1.1V，而數位信號處理器120的工作電壓VDSP 則可以被調降至更低電壓，例如調降至0.9V。當進入閒置(idle)的電源模式中，微處理機單元110的工作電壓VMPU 可以被調降至0.9V，而數位信號處理器120的工作電壓VDSP 則可以被調降至0V，以達到節省能源的目的。
在電路合成時，電子設計自動化(Electronic Design Automation,EDA)軟體可以自動合成出時脈樹。一般時脈樹是使用多個緩衝器(buffer)，例如圖1中所繪示的緩衝器101~107，以將系統時脈CLK增益後傳送至下一個緩衝器或其他元件。系統時脈CLK可以透過此時脈樹而被傳送至積體電路內部的各個元件(未繪示)。理想上，系統時脈CLK透過此時脈樹而同時地到達各個元件。一般而言，傳遞路徑、負載、...等差異因素，會導致系統時脈CLK到達積體電路內部各個元件的時間不一致，而系統時脈CLK到達不同元件的時間差異便稱為時脈歪斜(Clock Skew)。
EDA軟體可以針對某一種操作條件而各別調整緩衝器101~107的延遲時間，使時脈歪斜達到最佳化(最小化)。例如，針對全速操作的電源模式而使時脈歪斜達到最佳化。然而，工作電壓對時脈緩衝器的性能有很大的影響，因此不同的電源模式會使時脈到達模組的時間產生不容忽視的變化。當數位信號處理器120的工作電壓VDSP 從1.1V被調降至0.9V，數位信號處理器120的時脈延遲會增加，使得時脈歪斜會對應的增加。因此，圖1所示時脈樹難以滿足所有可能的電源模式下的時脈歪斜限制。
一般而言，多電源模式設計的時脈同步，可以分成幾類作法：(1)非同步設計(Asynchronous Design)；(2)運用可調延遲緩衝器(Adjustable Delay Buffer,ADB)；(3)運用延時鎖定迴路(Delay Locked Loop,DLL)。若設計採用非同步架構，需要制定「信號交換協議(Handshake Protocol)」，這會增加系統設計及驗證的困難度，此外，還需要額外的同步電路來處理數據同步。若運用「可調延遲緩衝器」或「延時鎖定迴路」，皆須從時脈樹中多個末端回傳時脈信號來進行相位比較，因此需要額外的可調延遲緩衝器或延時鎖定迴路電路設計及擺置，其付出的面積成本不容忽視。另外，「可調延遲緩衝器」或「延時鎖定迴路」需要額外的參考時脈(Reference Clock)，而參考時脈的選擇亦會影響同步的效應。
本發明實施例提出一種時脈樹，包括一子時脈樹以及一電源模式感知緩衝器。子時脈樹傳遞一延遲時脈給功能模組，其中該功能模組依據電源資訊而決定其電源模式。電源模式感知緩衝器耦接至子時脈樹，用以依據該電源資訊而決定系統時脈的延遲時間，並將系統時脈延遲後做為該延遲時脈而輸出給子時脈樹。
本發明實施例提出一種時脈樹的合成方法，包括下述步驟。將子時脈樹配置於功能模組中，以傳遞一延遲時脈，其中該功能模組依據一電源資訊而決定電源模式。配置電源模式感知緩衝器，以提供該延遲時脈給子時脈樹。其中，電源模式感知緩衝器依據該電源資訊而決定系統時脈的延遲時間，並將該系統時脈延遲後做為該延遲時脈而輸出給子時脈樹。
基於上述，本發明實施例提供一種時脈樹與該時脈樹的合成方法，其中的電源模式感知緩衝器(power-mode-aware buffer,PMA buffer)可以依據不同的電源模式產生相對於該模式的時脈延遲。因此，本發明實施例之時脈樹可以滿足多種電源模式下的時脈歪斜限制。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
下述實施例主要的想法是希望時脈網路(時脈樹)在「時脈歪斜」與「面積成本」等設計考量下取得一個平衡。下述實施例將積體電路分為兩個層次：晶片級與模組級。在所有不同功率模式，晶片級的時鐘樹最佳化降低模組間的時脈歪斜，而模組級的時鐘樹最佳化則減少單一模組內的時脈歪斜。
圖2是依照本發明實施例說明積體電路中時脈樹的示意圖。此積體電路具有第一功能模組F1與第二功能模組F2。功能模組F1與F2可能是微處理器、微控制器、數位信號處理器、記憶體及/或通訊電路等。例如，第一功能模組F1可以是圖1的微處理機單元110，而第二功能模組F2則可以是圖1的數位信號處理器120。值得注意的是，雖然圖2只繪示出兩個功能模組，應用本實施例者可以依據圖2之教示而類推至更多個功能模組。積體電路內部(或外部)的系統控制電路210可以藉由電源資訊S1與S2而改變功能模組F1與F2的電源模式。第一功能模組F1依據電源資訊S1而決定其電源模式，例如操作於1.1V或0.9V。第二功能模組F2依據電源資訊S2而決定其電源模式，例如操作於1.1V、1.0V、0.9V或0V。
圖2所示時脈樹包括兩個子時脈樹與兩個電源模式感知緩衝器220與230。在電路合成時，電子設計自動化(EDA)軟體可以自動在功能模組F1與F2內配置相對應的子時脈樹。EDA軟體可以針對某一種電源模式(例如全速操作的條件下)而各別調整子時脈樹內各緩衝器的延遲時間，使在模組級的子時鐘樹上，其時脈歪斜達到最佳化(最小化)。
圖3A與圖3B分別顯示65nm製程的兩個不同驅動能力緩衝器在不同工作電壓下的延遲關係。於圖3A(或圖3B)中，縱軸表示工作電壓為某一參考電壓時，緩衝器在各種不同操作環境下(例如不同的輸入信號強度，以及不同的負載)的延遲時間；橫軸表示工作電壓為另一指定電壓時，緩衝器在各種不同操作環境下的延遲時間。透過SPICE等模擬工具的協助，可以針對某一個緩衝器在某一操作環境下進行模擬，而求得在不同工作電壓下(某一參考電壓與另一指定電壓)該緩衝器的延遲時間，然後依據這兩個延遲時間在圖3A(或圖3B)中標示出對應點。接著重複地透過SPICE等模擬工具的協助，針對同一個緩衝器在另一個操作環境下進行模擬，而求得在不同的工作電壓下，該緩衝器的延遲時間，然後在圖3A(或圖3B)中標示出另一個對應點。
舉例來說，從圖3A(或圖3B)中可以觀察出，緩衝器在不同工作電壓下的延遲時間約略呈現線性關係，因此可以依據圖3A(或圖3B)中大量點的分布狀況而求得延遲相依參數(Delay Correlation Factor,DCF)，以表示緩衝器在不同工作電壓下的延遲相依關係。例如，透過模擬/最佳化可以求得工作電壓為第一電壓V1時，緩衝器的延遲時間為T1。由上述的分析過程而求得工作電壓為第一電壓V1與第二電壓V2的延遲相依參數為α，則當緩衝器操作於第二電壓V2時，其延遲時間T2約略為α×T1。在模組級的子時鐘樹最佳化上，利用延遲相依參數來達到降低單一模組內因製程偏移(Process Variation)所造成的時脈歪斜的目的。
在時脈樹的合成過程中，於積體電路中配置電源模式感知緩衝器220與230，以及分別在功能模組F1與F2內配置對應的子時脈樹，如圖2所示。電源模式感知緩衝器220與230可以依據電源資訊S1與S2而決定系統時脈CLK的延遲時間，並將系統時脈CLK延遲後做為延遲時脈，然後將該延遲時脈提供給功能模組F1與F2的子時脈樹。功能模組F1與F2內的子時脈樹將所接收到的延遲時脈傳遞至功能模組內部各個元件(未繪示)。
當電源資訊S1與S2所設定的電源模式表示功能模組F1與F2均操作於第一電壓V1時(例如操作於1.1V)，對時脈樹的時脈延遲進行最佳化，以決定電源模式感知緩衝器220與230中對應於第一電壓V1的延遲時間。例如，對操作於第一電壓V1的時脈樹進行時脈延遲最佳化後，電源模式感知緩衝器220的延遲時間為20ps，而電源模式感知緩衝器230的延遲時間則為400ps。
在晶片級的時鐘樹最佳化上，本實施例運用電源模式感知緩衝器220與230來改善多重電源模式下的時脈歪斜。電源模式感知緩衝器220與230可以依據不同的電源模式產生相對於該模式的時脈延遲。例如，當電源資訊S1與S2表示目前電源模式為全速模式，即功能模組F1與F2均操作於最大電壓時(例如操作於1.1V)，電源模式感知緩衝器220與230依據電源資訊S1與S2而分別決定其延遲時間為20ps與400ps。若電源資訊S1與S2表示目前電源模式會使功能模組F1操作於最大電壓(例如操作於1.1V)，而使功能模組F2降低其工作電壓(例如操作於0.9V)，則較低的工作電壓會使功能模組F2內的子時脈樹增加延遲時間。電源模式感知緩衝器220與230依據電源資訊S1與S2而分別決定其延遲時間為20ps與350ps。在功能模組F2降低其工作電壓時，電源模式感知緩衝器230會對應地減少延遲時間，使得整體時脈樹的時脈歪斜仍然能夠符合設計規範。
圖4是依照本發明說明圖2中電源模式感知緩衝器230的實施範例。電源模式感知緩衝器220的實施方式亦可以參照電源模式感知緩衝器230。請參照圖4，電源模式感知緩衝器230包括多個延遲通道(例如圖4所繪示的延遲通道411、412與413)以及切換單元420。延遲通道411、412與413各自具有不同的延遲時間，其中這些延遲通道的輸入端接收系統時脈CLK。延遲通道411、412與413可以任何方式實現之，例如用一個或是多個緩衝器來實現延遲通道411、412與/或413。藉由調整緩衝器的尺寸，或是藉由決定緩衝器的串接個數，可以分別設定延遲通道411、412與413的延遲時間。延遲通道的數量可以對應於電源模式的數量。
切換單元420耦接於這些延遲通道與功能模組F2的子時脈樹之間。依據電源資訊S2的控制，切換單元420選擇將這些延遲通道其中一者的輸出端電性連接至功能模組F2的子時脈樹。因此，電源模式感知緩衝器230可以依據不同的電源模式產生相對於該模式的時脈延遲。
在一些實施例中，上述電源資訊S1與S2可以是電源模式控制信號(數位邏輯信號)。依據系統控制器210所輸出的電源模式控制信號，功能模組F1與F2對應的改變內部的工作電壓。例如，若電源資訊S2為邏輯1，則功能模組F2內部的工作電壓會被調升至最大準位，以進行全速操作；若電源資訊S2為邏輯0，則功能模組F2內部的工作電壓會被調降至低工作準位，以進行省電操作。
圖5是依照本發明說明圖4的其中一種實施範例。在此假設積體電路僅有兩種電源模式，因此電源模式感知緩衝器230內配置兩個延遲通道411、412。在此實施例中，電源資訊S2是電源模式控制信號(數位邏輯信號)，因此便以多工器421實現切換單元420。若電源資訊S2為邏輯1，則多工器421選擇將延遲通道412的輸出端電性連接至功能模組F2的子時脈樹。若電源資訊S2為邏輯0，則多工器421選擇將延遲通道411的輸出端電性連接至功能模組F2的子時脈樹。
在另一些實施例中，上述電源資訊S1與S2可以是工作電壓。系統控制器210輸出工作電壓，以提供操作電能給功能模組F1與F2。因此，系統控制器210可以藉由調整工作電壓S1與/或S2之準位，來決定功能模組F1與F2的電源模式。例如，系統控制器210可以將工作電壓S2調整至最大準位，因此功能模組F2得以進行全速操作；系統控制器210也可以將工作電壓S2調整至低工作準位，因此功能模組F2得以進行省電操作。
圖6是依照本發明說明圖4的另一種實施範例。在此依然假設積體電路僅有兩種電源模式，因此電源模式感知緩衝器230內配置兩個延遲通道411、412。在此實施例中，電源資訊S2是供應電能給功能模組F2的工作電壓，因此便以類比數位轉換器422與多工器423實現切換單元420。類比數位轉換器422的輸入端接收電源資訊(工作電壓)S2，並輸出對應的邏輯值給多工器423。多工器423的控制端耦接至類比數位轉換器422的輸出端。多工器423的多個輸入端各自耦接至這些延遲通道411、412中的對應者，而多工器423的輸出端電性連接至功能模組F2的子時脈樹。若電源資訊S2為高電壓，則多工器423選擇將延遲通道412的輸出端電性連接至功能模組F2的子時脈樹。若電源資訊S2為低電壓，則多工器423選擇將延遲通道411的輸出端電性連接至功能模組F2的子時脈樹。
若以具有9個不同模組的系統做為實作的測試載具，而該系統中每個模組皆可以操作在1.32V與0.9V兩種不同的工作電壓，則整個系統共有29 種電源模式。以此測試條件下，若以傳統時脈樹(沒有電源模式感知緩衝器)傳輸系統時脈CLK給系統中每個模組，則在最差狀況下的時脈歪斜達到495微微秒(ps)。若以上述實施例所教示的時脈樹者(配置了電源模式感知緩衝器)傳輸系統時脈CLK給系統中每個模組，則最差狀況下的時脈歪斜降低至165微微秒(ps)，改善幅度達66.8%。
綜上所述，上述實施例提供了一種在不影響原本系統效能情況下，加入新的「具電源模式感知之時脈樹」，其中的電源模式感知緩衝器可以依據不同的電源模式產生相對於該模式的時脈延遲。因此，此新的時脈樹可以滿足多種電源模式下的時脈歪斜限制，同時兼顧時脈歪斜與設計及面積成本。在某些應用例下，透過上述實施例的作法，僅需增加0.06%的面積成本即可達到減少66.8%的時脈歪斜的成果。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
110‧‧‧微處理機單元
120‧‧‧數位信號處理器
101~107‧‧‧緩衝器
210‧‧‧系統控制電路
220、230‧‧‧電源模式感知緩衝器
411、412、413‧‧‧延遲通道
420‧‧‧切換單元
421、423‧‧‧多工器
422‧‧‧類比數位轉換器
CLK‧‧‧系統時脈
F1、F2‧‧‧功能模組
S1、S2‧‧‧電源資訊
VDSP 、VMPU ‧‧‧工作電壓
圖1說明傳統積體電路中時脈樹(或時脈網路)的示意圖。
圖2是依照本發明實施例說明積體電路中時脈樹的示意圖。
圖3A與圖3B分別顯示65nm製程的兩個不同驅動能力緩衝器在不同工作電壓下的延遲關係。
圖4是依照本發明說明圖2中電源模式感知緩衝器的實施範例。
圖5是依照本發明說明圖4的其中一種實施範例。
圖6是依照本發明說明圖4的另一種實施範例。
210．．．系統控制電路
220、230．．．電源模式感知緩衝器
CLK．．．系統時脈
F1、F2．．．功能模組
S1、S2．．．電源資訊

Claims (10)

  1. 一種在積體電路中的時脈樹，包括：至少二子時脈樹，分別配置於該積體電路的至少二功能模組中，其中該子時脈樹傳遞一延遲時脈給在所述至少二功能模組中所屬功能模組內的不同構件；一系統控制電路，耦接至所述至少二功能模組，分別提供至少二電源資訊給所述至少二功能模組，其中所述至少二功能模組的每一者的一電源模式是分別依照所述至少二電源資訊中所屬電源資訊而決定；以及至少二電源模式感知緩衝器，每一電源模式感知緩衝器分別耦接至所述至少二功能模組中所對應功能模組的該子時脈樹與該系統控制電路，用以分別依據所述對應功能模組的該電源資訊而決定一系統時脈的延遲時間，並分別將該系統時脈延遲後做為該延遲時脈而分別輸出給所述至少二功能模組中所對應功能模組的該子時脈樹。
  2. 如申請專利範圍第1項所述之時脈樹，其中該電源資訊為一電源模式控制信號，而該功能模組依據該電源模式控制信號決定一工作電壓。
  3. 如申請專利範圍第1項所述之時脈樹，其中該電源資訊為一工作電壓，而該工作電壓提供該功能模組所需之操作電能。
  4. 如申請專利範圍第1項所述之時脈樹，其中該電源模式感知緩衝器包括： 多個延遲通道，各自具有不同的延遲時間，其中該些延遲通道的輸入端接收該系統時脈；以及一切換單元，耦接於該些延遲通道與該子時脈樹之間，用以依據該電源資訊而選擇將該些延遲通道其中一者的輸出端電性連接至該子時脈樹。
  5. 如申請專利範圍第4項所述之時脈樹，其中該切換單元為一多工器。
  6. 如申請專利範圍第4項所述之時脈樹，其中該切換單元包括：一類比數位轉換器，其輸入端接收該電源資訊；以及一多工器，其控制端耦接至該類比數位轉換器的輸出端，該多工器的多個輸入端各自耦接至該些延遲通道中的對應者，而該多工器的輸出端電性連接至該子時脈樹。
  7. 一種在積體電路中的時脈樹的合成方法，其中所述積體電路包括至少二功能模組，該合成方法包括：於所述至少二功能模組的每一者中分別配置一子時脈樹，其中所述子時脈樹分別傳遞一延遲時脈給在所述至少二功能模組中所屬功能模組內的不同構件；配置一系統控制電路，耦接至所述至少二功能模組，其中所述系統控制電路分別提供至少二電源資訊給所述至少二功能模組，其中所述至少二功能模組的每一者的一電源模式是分別依照所述至少二電源資訊中所屬電源資訊而決定；以及 配置至少二電源模式感知緩衝器以提供該延遲時脈給所述至少二功能模組中所對應功能模組的該子時脈樹，每一電源模式感知緩衝器分別耦接至所述至少二功能模組中所對應功能模組的該子時脈樹與該系統控制電路，其中所述至少二電源模式感知緩衝器的每一者分別依據所述至少二電源資訊中所屬電源資訊而決定一系統時脈的延遲時間，並分別將該系統時脈延遲後做為該延遲時脈而分別輸出給所述至少二功能模組中所對應功能模組的該子時脈樹。
  8. 如申請專利範圍第7項所述時脈樹的合成方法，其中該電源資訊為一電源模式控制信號，而該功能模組依據該電源模式控制信號決定一工作電壓。
  9. 如申請專利範圍第7項所述時脈樹的合成方法，其中該電源資訊為一工作電壓，而該工作電壓提供該功能模組所需之操作電能。
  10. 如申請專利範圍第7項所述時脈樹的合成方法，包括：當該電源模式表示該功能模組操作於一第一電壓時，對該時脈樹的時脈延遲進行最佳化，以決定該電源模式感知緩衝器中對應於該第一電壓的一第一延遲時間。
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