TWI458068B - 垂直通道電晶體陣列及其製造方法 - Google Patents

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Description

垂直通道電晶體陣列及其製造方法
本發明是有關於一種半導體元件及其製造方法，且特別是有關於一種垂直通道電晶體陣列及其製造方法。
隨著現今電腦微處理器的功能愈來愈強，軟體所進行的程式與運算也愈來愈龐大。因此，記憶體的製作技術已成為半導體產業重要的技術之一。動態隨機存取記憶體(Dynamic Random Access Memory，DRAM)屬於一種揮發性記憶體，其是由多個記憶胞構成。每一個記憶胞主要是由一個電晶體與一個電容器所構成，且每一個記憶胞藉由字元線(Word Line，WL)與位元線(Bit Line，BL)彼此電性連接。
隨著科技的日新月益，在元件尺寸縮減的要求下，動態隨機存取記憶體之電晶體的通道區長度亦會有隨之逐漸縮短之趨勢，以使元件之操作速度加快。但是，如此會造成電晶體具有嚴重的短通道效應(short channel effect)，以及導通電流(on current)下降等問題。
因此，習知的一種解決方法是將水平方向的電晶體改為垂直方向的電晶體的結構。此種動態隨機存取記憶體的結構是將垂直式電晶體製作於溝渠中，並形成埋入式位元線與埋入式字元線，如美國專利US 7355230號案。
然而，隨著元件尺寸的縮小，相鄰埋入式位元線之間的間距亦縮小。在操作此記憶體動態隨機存取記憶體時，在埋入式位元線底部以及埋入式位元線末端區域容易產生漏電流，進而影響元件效能。
有鑑於此，本發明提供一種垂直通道電晶體陣列及其製造方法中，可以避免相鄰位元線之間的漏電流產生，因此可以提高元件效能。
本發明提出一種垂直通道電晶體陣列，包括多個半導體柱、多條埋入式位元線、多條位元線接觸窗、多個埋入式字元線與漏電流隔離結構。多個半導體柱設置於半導體基底中，排列成行和列的陣列，各半導體柱構成垂直通道電晶體的主動區。多條埋入式位元線平行設置於半導體基底中，在行方向延伸。多條位元線接觸窗分別設置於埋入式位元線的一側，埋入式位元線分別經由位元線接觸窗電性連接同一行之半導體柱。多條埋入式字元線平行設置於埋入式位元線上方，在列方向延伸，且隔著閘介電層而連接同一列之半導體柱。漏電流隔離結構設置於埋入式位元線末端部分，以避免相鄰位元線接觸窗之間產生漏電流。
在一實施例中，上述漏電流隔離結構為淺溝渠隔離結構。
在一實施例中，上述淺溝渠隔離結構由多個淺溝渠隔離區塊構成。
在一實施例中，上述漏電流隔離結構為摻雜區。
在一實施例中，上述各埋入式字元線連接同一列之半導體柱的第一側面與以及第二側面，第一側面與第二側面相對。
在一實施例中，上述垂直通道電晶體陣列更包括漏電流隔離摻雜區。漏電流隔離摻雜區設置於埋入式位元線下方的半導體基底中，以避免相鄰位元線接觸窗在埋入式位元線底部產生漏電流。
在一實施例中，上述各埋入式位元線包括阻障層與導體層。
在一實施例中，上述垂直通道電晶體陣列更包括絕緣層。絕緣層設置於各埋入式位元線與半導體基底之間。
在一實施例中，上述位元線接觸窗的材質包括金屬矽化物。
本發明提出一種垂直通道電晶體陣列的製造方法，包括下列步驟。提供半導體基底。於此半導體基底中形成多個第一溝渠，這些第一溝渠平行排列，且在行方向延伸。於第一溝渠的底部形成多條埋入式位元線。於埋入式位元線的一側形成多條位元線接觸窗，埋入式位元線分別經由位元線接觸窗電性連接半導體基底。於半導體基底中形成多個第二溝渠。第二溝渠平行排列，且在列方向延伸。第一溝渠與第二溝渠將半導體基底分割成多個半導體柱。於半導體柱表面形成閘介電層。於第二溝渠的底部形成多條埋入式字元線。於半導體基底中形成漏電流隔離結構，以避免相鄰位元線接觸窗之間產生漏電流，漏電流隔離結構設置於埋入式位元線末端部分。
在一實施例中，上述漏電流隔離結構為淺溝渠隔離結構。上述垂直通道電晶體陣列的製造方法中，於半導體基底中形成第一溝渠的步驟之前，形成漏電流隔離結構。上述淺溝渠隔離結構由多個淺溝渠隔離區塊構成。
在一實施例中，上述漏電流隔離結構為摻雜區。上述垂直通道電晶體陣列的製造方法中，於半導體基底中形成埋入式字元線的步驟之後，形成漏電流隔離結構。上述摻雜區的形成方法包括離子植入法。
在一實施例中，上述垂直通道電晶體陣列的製造方法，更包括於埋入式位元線下方的半導體基底中形成漏電流隔離摻雜區，以避免相鄰位元線接觸窗之間在埋入式位元線底部產生漏電流。
在一實施例中，上述垂直通道電晶體陣列的製造方法，更包括於埋入式位元線與半導體基底之間形成絕緣層。
在一實施例中，上述於第一溝渠的底部形成埋入式位元線以及於埋入式位元線的一側形成位元線接觸窗的步驟如下所述。於半導體基底上形成絕緣層。於第一溝渠中形成溝填材料層，溝填材料層的表面與第一溝渠頂部表面相距第一尺寸。於溝填材料層所暴露的該絕緣層表面形成第一襯層。移除部分溝填材料層，使溝填材料層的表面與第一溝渠頂部表面相距第二尺寸，其中第二尺寸大於第一尺寸。於溝填材料層所暴露的絕緣層與第一襯層表面形成第二襯層。移除第一溝渠的第一側的第二襯層。移除第一襯層所暴露的絕緣層。移除剩餘的第二襯層。於第一溝渠中依序形成第一阻障層與第一導體層，第一導體層填滿第一溝渠。移除部分第一導體層與部分第一阻障層，以於第一溝渠的底部形成埋入式位元線。使第一阻障層與半導體基底反應，而於埋入式位元線的側形成位元線接觸窗。
在一實施例中，上述於第二溝渠的底部形成多條埋入式字元線的步驟如下。於第二溝渠中依序形成第二阻障層與第二導體層。移除部分第二阻障層與第二導體層，使第二阻障層與第二導體層的表面低於半導體基底表面。於第二溝渠側壁形成罩幕層。以罩幕層為罩幕，移除部分第二阻障層與第二導體層以形成埋入式字元線。
在一實施例中，上述在半導體基底中形成埋入式位元線之步驟後，且在半導體基底中形成埋入式字元線之步驟前，形成漏電流隔離結構。
本發明之垂直通道電晶體陣列，由於在埋入式位元線末端部分設置有漏電流隔離結構，因此在操作垂直通道電晶體陣列時，可以避免相鄰位元線接觸窗之間產生漏電流。
而且，由於在埋入式位元線下方的半導體基底中設置有漏電流隔離摻雜區，因此在操作垂直通道電晶體陣列時，可以避免相鄰位元線接觸窗在埋入式位元線底部產生漏電流。
本發明之垂直通道電晶體陣列的製造方法，由於在埋入式位元線末端部分形成漏電流隔離結構，因此在操作垂直通道電晶體陣列時，可以避免相鄰位元線接觸窗之間產生漏電流。漏電流隔離結構可以為淺溝渠隔離結構或摻雜區，因此製程簡單，可以與一般的製程整合在一起。
而且，由於在埋入式位元線下方的半導體基底中形成有漏電流隔離摻雜區，因此在操作垂直通道電晶體陣列時，可以避免相鄰位元線接觸窗在埋入式位元線底部產生漏電流。
本發明之垂直通道電晶體陣列及其製造方法，可以避免相鄰位元線接觸窗之間的漏電流產生，因此可以提高元件效能。
為讓本發明之上述和其他目的、特徵和優點能更明顯易懂，下文特舉較佳實施例，並配合所附圖式，作詳細說明如下。
本發明提出一種垂直通道電晶體陣列，在下文中係以將本發明的垂直通道電晶體陣列用於動態隨機存取記憶體為例做說明。
圖1A為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的部分透視圖。為使圖式簡化，只繪示出半導體柱、埋入式位元線、位元線接觸窗、埋入式字元線、電容節點等主要構件。
圖1B為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的上視圖。圖1C所繪示為圖1B中沿A-A’線的剖面圖。圖1D所繪示為圖1B中沿B-B’線的剖面圖。圖1E所繪示為圖1B中沿C-C’線的剖面圖。圖1F所繪示為圖1B中沿D-D’線的剖面圖。
請參照圖1A至圖1F，本發明的具有垂直通道電晶體陣列的動態隨機存取記憶體是設置在半導體基底100中。半導體基底100例如是矽基底。
垂直通道電晶體陣列包括漏電流隔離摻雜區102、多個半導體柱104、多條埋入式位元線106、多條位元線接觸窗108、絕緣層110、多個埋入式字元線112、閘介電層114、漏電流隔離結構116。
多個半導體柱104設置於半導體基底100中，排列成一行和列的陣列，各半導體柱104構成垂直通道電晶體的主動區。
多條埋入式位元線106，平行設置於半導體基底100中，在行方向(Y方向)延伸。埋入式位元線106例如是由導體層106a與阻障層106b構成。導體層106a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽酮鋁合金等。
阻障層106b例如是鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)。
多條位元線接觸窗108分別設置於埋入式位元線106的一側，埋入式位元線106分別經由位元線接觸窗108電性連接同一行之半導體柱104。多條位元線接觸窗108的材質包括金屬矽化物，例如是矽化鈦、矽化鈷等。
絕緣層110設置於埋入式位元線106與半導體基底100之間。
多個埋入式字元線112，平行設置於埋入式位元線106上方，在列方向(X方向)延伸，且隔著閘介電層114而連接同一列之半導體柱104。各埋入式字元線112連接同一列之半導體柱104的第一側面與以及第二側面，第一側面與第二側面相對。
埋入式字元線112例如是由導體層112a與阻障層112b構成。導體層112a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽酮鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。
漏電流隔離結構116設置於埋入式位元線106末端部分，以避免相鄰位元線接觸窗108之間產生漏電流(參照圖1C)。在本發明的一實施例中，漏電流隔離結構116例如是一整塊淺溝渠隔離結構或者是由多個淺溝渠隔離區塊構成的淺溝渠隔離結構。在本發明的另一實施例中，漏電流隔離結構116例如是摻雜區。若垂直通道電晶體為N型金氧半導體電晶體(NMOS)，則摻雜區的導電型態為P型；若垂直通道電晶體為P型金氧半導體電晶體(PMOS)，則摻雜區的導電型態為N型。
漏電流隔離摻雜區102設置於埋入式位元線106下方的半導體基底100中，以避免相鄰位元線接觸窗108在埋入式位元線106底部產生漏電流(參照圖1D)。若垂直通道電晶體為N型金氧半導體電晶體(NMOS)，則漏電流隔離摻雜區102的導電型態為P型；若垂直通道電晶體為P型金氧半導體電晶體(NMOS)，則漏電流隔離摻雜區102的導電型態為N型。
如圖1A所示，半導體柱104的一端經由位元線接觸窗108連接埋入式位元線106，半導體柱104的另一端經由接觸窗120連接電容節點118。
請參照圖1B，在垂直通道電晶體陣列未設置漏電流隔離結構116的情況下，位元線接觸窗108是與半導體基底100直接接觸。當於一個選定的埋入式位元線106施加電壓時，從選定的埋入式位元線106所連接的位元線接觸窗108與相鄰的未選定的埋入式位元線106所連接的位元線接觸窗108之間會產生漏電流(圖1B、圖1C所示的漏電流路徑122)。而本發明之垂直通道電晶體陣列，由於在埋入式位元線106末端部分，設置有漏電流隔離結構116，因此在操作垂直通道電晶體陣列時，可以避免相鄰位元線接觸窗108之間產生漏電流(漏電流隔離結構116可以阻斷圖1B、圖1C所示的漏電流路徑122)。
另外，在垂直通道電晶體陣列未設置漏電流隔離摻雜區102的情況下，當於一個選定的埋入式位元線106施加電壓時，從選定的埋入式位元線106所連接的位元線接觸窗108與相鄰的未選定的埋入式位元線106所連接的位元線接觸窗108之間會產生漏電流(圖1D所示的漏電流路徑124)。而本發明之垂直通道電晶體陣列，於埋入式位元線106下方的半導體基底100中設置有漏電流隔離摻雜區102，因此在操作垂直通道電晶體陣列時，以避免相鄰位元線接觸窗108在埋入式位元線106底部產生漏電流(漏電流隔離摻雜區102可以阻斷圖1D所示的漏電流路徑124)。
本發明之垂直通道電晶體陣列可以避免相鄰位元線接觸窗108之間的漏電流產生，因此可以提高元件效能。
接著說明本發明的具有垂直通道電晶體陣列的動態隨機存取記憶體的製造方法。圖2A至圖2I所繪示為根據圖1B中沿A-A’線的製造流程剖面圖。圖3A至圖3I所繪示為根據圖1B中沿B-B’線的製造流程剖面圖。圖4A至圖4I所繪示為根據圖1B中沿C-C’線的製造流程剖面圖。圖5A至圖5I所繪示為根據圖1B中沿D-D’線的製造流程剖面圖。
請參照圖2A至圖5A，提供半導體基底100。此半導體基底100例如是矽基底。於半導體基底100中形成漏電流隔離摻雜區102。漏電流隔離摻雜區102的形成方法例如是離子植入法。於半導體基底100中形成漏電流隔離結構116。漏電流隔離結構116設置於後續形成的埋入式位元線的末端部分。在另一實施例中，可以在埋入式位元線及埋入式字元線形成之後，再形成漏電流隔離結構116。漏電流隔離結構116例如是淺溝渠隔離結構。漏電流隔離結構116也可以是摻雜區。
接著，於半導體基底100上形成一層罩幕層126。罩幕層126的材質例如是氮化矽。罩幕層126的形成方法例如是化學氣相沈積法。然後圖案化罩幕層126與半導體基底100以形成多個溝渠128。多個溝渠128平行設置於半導體基底100中，在行方向(Y方向)延伸。然後，於半導體基底100上形成一層絕緣層110。絕緣層110的材質例如是氧化矽，絕緣層110的形成方法例如是化學氣相沈積法或是熱氧化法。
請參照圖2B至圖5B，於溝渠128中形成溝填材料層132。溝填材料層132的表面與溝渠128頂部表面相距尺寸W1。溝填材料層132的材質例如是多晶矽。溝填材料層132的形成方法例如是先形成一層填滿溝渠128的材料層，然後進行回蝕刻製程，移除部分該材料層。回蝕刻製程亦移除罩幕層126表面上之一部份絕緣層110。
接著，於絕緣層110表面形成襯層134。襯層134的材質與絕緣層110的材質具有不同的蝕刻選擇性。襯層134的材質例如是氮化矽，襯層134的形成方法例如是化學氣相沈積法或是氮化法。
然後，進行非等向性蝕刻製程，而留下溝渠128側壁上的襯層134。
請參照圖2C至圖5C，移除部分溝填材料層132，使溝填材料層132的表面與溝渠頂部表面相距尺寸W2，尺寸W2大於尺寸W1。
接著，於半導體基底100上形成另一層襯層136。襯層136的材質與絕緣層110的材質、襯層134的材質具有不同的蝕刻選擇性。襯層136的材質例如是鈦、氮化鈦、鉭、氮化鉭和氮化鎢，形成方法例如是化學氣相沈積法或物理氣相沈積法。然後，進行非等向性蝕刻製程，而在溝填材料層132所暴露的絕緣層110與襯層134表面上留下襯層136。
接著，於半導體基底100上形成一層罩幕層138，以填滿溝渠128。罩幕層138的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。然後，圖案化罩幕層138，以形成開口140。開口140暴露出溝渠128的一側的襯層136。圖案化罩幕層138的方法例如是微影蝕刻法。
請參照圖2D至圖5D，以罩幕層138為罩幕，移除溝渠128的一側的襯層136。移除襯層136的方法例如是濕式蝕刻法或乾式蝕刻法。溝渠128的一側的襯層136被移除後，暴露出襯層134以及部分絕緣層110。移除襯層134所暴露的絕緣層110，而形成暴露出半導體基底100的開口142。移除絕緣層110時一併移除罩幕層138，或者在移除絕緣層110之前，先行移除罩幕層138。移除絕緣層110的方法包括乾式蝕刻法。
請參照圖2E至圖5E，移除剩餘的襯層136。移除剩餘的襯層136的方法例如是濕式蝕刻法。接著，移除溝填材料層132，移除溝填材料層132的方法例如是濕式蝕刻法。然後，依序於溝渠128中形成阻障層106b與導體層106a，其中導體層106a填滿溝渠128。導體層106a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽酮鋁合金等。阻障層106b例如是鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)。其中，阻障層106b中的鈦(Ti)層或鈷(Co)層與半導體基底100產生反應而形成金屬矽化物層，此金屬矽化物層即作為位元線接觸窗108。埋入式位元線106分別經由位元線接觸窗108電性連接半導體基底100。
請參照圖2F至圖5F，移除部分阻障層106b與導體層106a，使阻障層106b與導體層106a表面位於半導體基底100表面與位元線接觸窗108之間，而形成埋入式位元線106。移除部分阻障層106b與導體層106a的方法例如是濕式蝕刻法或乾式蝕刻法。然後，於半導體基底100上形成一層層間絕緣層144，此層間絕緣層144填滿溝渠128。然後再進行平坦化製程(例如化學機械研磨製程或回蝕刻製程)，而露出罩幕層126的表面。層間絕緣層144的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)、旋塗式介電材料(spin on dielectrics，SOD)等材料。
請參照圖2G至圖5G，於半導體基底100上形成另一層罩幕層146。罩幕層146的材質例如是氮化矽或TEOS氧化矽。罩幕層146的形成方法例如是化學氣相沈積法。然後圖案化罩幕層146、半導體基底100與層間絕緣層144以形成多個溝渠148。多個溝渠148平行設置於半導體基底100中，在列方向(X方向)延伸。多個溝渠148位於埋入式位元線106上方，且與埋入式位元線106相距一距離。溝渠128與溝渠148將半導體基底100分割成多個半導體柱。
請參照圖2H至圖5H，於半導體基底100上形成一層閘介電層114。閘介電層114的材質例如是氧化矽，閘介電層114的形成方法例如是化學氣相沈積法或是熱氧化法。閘介電層114形成於半導體柱表面。然後，依序於溝渠148中形成阻障層112b與導體層112a，其中導體層112a填滿溝渠148。導體層112a之材質包括金屬材料，例如鎢、銅、鋁、銅鋁合金、矽酮鋁合金等。阻障層112b例如是氮化鈦(TiN)、鈦(Ti)/氮化鈦(TiN)、鈷(Co)/氮化鈦(TiN)等。移除部分阻障層112b與導體層112a，使阻障層112b與導體層112a表面低於半導體基底100表面。移除部分阻障層112b與導體層112a的方法例如是濕式蝕刻法或乾式蝕刻法。於半導體基底100上形成一層罩幕層150後，進行非等向性蝕刻製程，而於溝渠148側壁留下罩幕層150。罩幕層150的材料例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。。
請參照圖2I至圖5I，以罩幕層150為罩幕，移除部分阻障層112b與導體層112a，而在一個溝渠148中形成兩條分離的埋入式字元線112。其中夾住一個半導體柱的兩條埋入式字元線112在末端部分會相連(如圖1A、圖1B所示)，因此視為同一條埋入式字元線112。於半導體基底100上形成一層層間絕緣層152。此層間絕緣層152填滿溝渠148。然後再進行平坦化製程(例如化學機械研磨製程或回蝕刻製程)，以移除罩幕層146以及位於罩幕層146表面之部分層間絕緣層152。層間絕緣層152的材質例如為四乙氧基矽烷(TEOS)為反應氣體，以常壓化學氣相沈積法(APCVD)所形成之TEOS氧化矽、摻硼與磷的TEOS(BPTEOS)氧化矽、硼磷矽玻璃(BPSG)等材料。
之後，依序於半導體基底100上形成接觸窗120以及電容節點118。
在上述實施例中，以漏電流隔離結構為淺溝渠隔離結構為例做說明，淺溝渠隔離結構例如是一整塊淺溝渠隔離結構或者是由多個淺溝渠隔離區塊構成的淺溝渠隔離結構。　在本發明的另一實施例中，漏電流隔離結構例如是摻雜區。若垂直通道電晶體為N型金氧半導體電晶體(NMOS)，則摻雜區的導電型態為P型；若垂直通道電晶體為P型金氧半導體電晶體(NMOS)，則摻雜區的導電型態為N型。摻雜區的形成方法包括離子植入法。在本發明中，可以在在半導體基底100中形成溝渠128的步驟之前，形成漏電流隔離結構；或者在半導體基底100中形成埋入式位元線106的步驟之後、且形成埋入式字元線112的步驟之前，形成漏電流隔離結構；或者在半導體基底100中形成埋入式字元線112的步驟之後，形成漏電流隔離結構。
在本發明之垂直通道電晶體陣列的製造方法中，由於在埋入式位元線末端部分形成漏電流隔離結構，因此在操作垂直通道電晶體陣列時，可以避免相鄰位元線接觸窗之間產生漏電流。漏電流隔離結構可以為淺溝渠隔離結構或摻雜區，因此製程簡單，可以與一般的製程整合在一起。
在本發明之垂直通道電晶體陣列的製造方法中，由於在於埋入式位元線下方的半導體基底中形成漏電流隔離摻雜區，以避免相鄰位元線接觸窗之間在埋入式位元線底部產生漏電流。
綜上所述，在本發明之垂直通道電晶體陣列及其製造方法中，可以避免相鄰位元線接觸窗之間的漏電流產生，因此可以提高元件效能。
雖然本發明已以較佳實施例揭露如上，然其並非用以限定本發明，任何熟習此技藝者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
100．．．半導體基底
102．．．漏電流隔離摻雜區
104．．．半導體柱
106．．．埋入式位元線
106a、112a．．．導體層
106b、112b．．．阻障層
108．．．位元線接觸窗
110．．．絕緣層
112．．．埋入式字元線
114．．．閘介電層
116．．．漏電流隔離結構
118．．．電容節點
120．．．接觸窗
122、124．．．漏電流路徑
126、138、146、150．．．罩幕層
128、148．．．溝渠
132．．．溝填材料層
134、136．．．襯層
140、142．．．開口
144、152．．．層間絕緣層
W1、W2．．．尺寸
圖1A為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的部分透視圖。
圖1B為繪示本發明一實施例之具有垂直通道電晶體陣列的動態隨機存取記憶體的上視圖。
圖1C所繪示為圖1B中沿A-A’線的剖面圖。
圖1D所繪示為圖1B中沿B-B’線的剖面圖。
圖1E所繪示為圖1B中沿C-C’線的剖面圖。
圖1F所繪示為圖1B中沿D-D’線的剖面圖。
圖2A至圖2I所繪示為根據圖1B中沿A-A’線的製造流程剖面圖。
圖3A至圖3I所繪示為根據圖1B中沿B-B’線的製造流程剖面圖。
圖4A至圖4I所繪示為根據圖1B中沿C-C’線的製造流程剖面圖。
圖5A至圖5I所繪示為根據圖1B中沿D-D’線的製造流程剖面圖。
100．．．半導體基底
104．．．半導體柱
106．．．埋入式位元線
108．．．位元線接觸窗
112．．．埋入式字元線
116．．．漏電流隔離結構
118．．．電容節點
122．．．漏電流路徑

Claims (21)

  1. 一種垂直通道電晶體陣列，包括：多個半導體柱，設置於一半導體基底中，排列成一行和列的陣列，各該些半導體柱構成一垂直通道電晶體的主動區；多條埋入式位元線，填入多個位於該半導體基底中之溝渠，該些埋入式位元線平行設置並且在一行方向延伸；多條位元線接觸窗，分別設置於該些埋入式位元線的一側面並且接觸各該半導體柱之一側面，該些埋入式位元線分別經由該些位元線接觸窗電性連接同一行之該些半導體柱；多條埋入式字元線，填入多個位於該半導體基底中之溝渠，該些埋入式字元線平行設置於該些埋入式位元線上方，在一列方向延伸，且隔著一閘介電層而連接同一列之該些半導體柱；以及一漏電流隔離結構，設置於該些埋入式位元線末端部分，以避免相鄰該些位元線接觸窗之間產生漏電流。
  2. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中該漏電流隔離結構為淺溝渠隔離結構。
  3. 如申請專利範圍第2項所述之垂直通道電晶體陣列，其中該淺溝渠隔離結構由多個淺溝渠隔離區塊構成。
  4. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中該漏電流隔離結構為一摻雜區。
  5. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中各該些埋入式字元線連接同一列之該些半導體柱的一第一側面與以及一第二側面，該第一側面與該第二側 面相對。
  6. 如申請專利範圍第1項所述之垂直通道電晶體陣列，更包括一漏電流隔離摻雜區，設置於該些埋入式位元線下方的該半導體基底中，以避免相鄰該些位元線接觸窗在該些埋入式位元線底部產生漏電流。
  7. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中各該些埋入式位元線包括一阻障層與一導體層。
  8. 如申請專利範圍第1項所述之垂直通道電晶體陣列，更包括一絕緣層設置於各該些埋入式位元線與該半導體基底之間。
  9. 如申請專利範圍第1項所述之垂直通道電晶體陣列，其中該些位元線接觸窗的材質包括金屬矽化物。
  10. 一種垂直通道電晶體陣列的製造方法，包括：提供一半導體基底；於該半導體基底中形成多個第一溝渠，該些第一溝渠平行排列，且在一行方向延伸；於該些第一溝渠的底部形成多條埋入式位元線；於該些埋入式位元線的一側形成多條位元線接觸窗，該些埋入式位元線分別經由該些位元線接觸窗電性連接該半導體基底；於該半導體基底中形成多個第二溝渠，該些第二溝渠平行排列，且在一列方向延伸，該些第一溝渠與該些第二溝渠將該半導體基底分割成多個半導體柱；於該些半導體柱表面形成一閘介電層；於該些第二溝渠的底部形成多條埋入式字元線；以及於該半導體基底中形成一漏電流隔離結構，以避免相鄰該些位元線接觸窗之間產生漏電流，該漏電流隔離結構設置於該些埋入式位元線末端部分。
  11. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中該漏電流隔離結構為一淺溝渠隔離結構。
  12. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中於該半導體基底中形成該些第一溝渠的步驟之前，形成該漏電流隔離結構。
  13. 如申請專利範圍第11項所述之垂直通道電晶體陣列的製造方法，其中該淺溝渠隔離結構由多個淺溝渠隔離區塊構成。
  14. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中該漏電流隔離結構為一摻雜區。
  15. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中於該半導體基底中形成該些埋入式字元線的步驟之後，形成該漏電流隔離結構。
  16. 如申請專利範圍第14項所述之垂直通道電晶體陣列的製造方法，其中該摻雜區的形成方法包括離子植入法。
  17. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，更包括於該些埋入式位元線下方的該半導體基底中形成一漏電流隔離摻雜區，以避免相鄰該些位元線接觸窗之間在該些埋入式位元線底部產生漏電流。
  18. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，更包括於該些埋入式位元線與該半導體基底之間形成一絕緣層。
  19. 如申請專利範圍第18項所述之垂直通道電晶體陣列的製造方法，其中於該些第一溝渠的底部形成該些埋入式位元線以及於該些埋入式位元線的一側形成該些位元線接觸窗的步驟包括：於該半導體基底上形成該絕緣層；於該些第一溝渠中形成一溝填材料層，該溝填材料層的表面與該第一溝渠頂部表面相距一第一尺寸；於該溝填材料層所暴露的該絕緣層表面形成一第一襯層；移除部分該溝填材料層，使該溝填材料層的表面與該溝渠頂部表面相距一第二尺寸，該第二尺寸大於該第一尺寸；於該溝填材料層所暴露的該絕緣層與該第一襯層表面形成一第二襯層；移除該些第一溝渠的一第一側的該第二襯層；移除該第一襯層所暴露的該絕緣層；移除剩餘的該第二襯層；於該些第一溝渠中依序形成一第一阻障層與一第一導體層，該第一導體層填滿該些第一溝渠；移除部分該第一導體層與部分該第一阻障層，以於該些第一溝渠的底部形成該些埋入式位元線；以及使該第一阻障層與該半導體基底反應，而於該些埋入式位元線的一側形成該些位元線接觸窗。
  20. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中於該些第二溝渠的底部形成多條埋入式字元線的步驟包括：於該些第二溝渠中依序形成一第二阻障層與一第二導體層；移除部分該第二阻障層與該第二導體層，使該第二阻障層與該第二導體層的表面低於該半導體基底表面；於該些第二溝渠側壁形成一罩幕層；以該罩幕層為罩幕，移除部分該第二阻障層與該第二導體層而形成該些埋入式字元線。
  21. 如申請專利範圍第10項所述之垂直通道電晶體陣列的製造方法，其中在該半導體基底中形成該些埋入式位元線之步驟後，且在該半導體基底中形成該些埋入式字元線之步驟前，形成該漏電流隔離結構。
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