TWI471994B - 具有一或多個嵌入晶粒襯墊之多晶粒半導體封裝 - Google Patents

具有一或多個嵌入晶粒襯墊之多晶粒半導體封裝 Download PDF

Info

Publication number
TWI471994B
TWI471994B TW101129756A TW101129756A TWI471994B TW I471994 B TWI471994 B TW I471994B TW 101129756 A TW101129756 A TW 101129756A TW 101129756 A TW101129756 A TW 101129756A TW I471994 B TWI471994 B TW I471994B
Authority
TW
Taiwan
Prior art keywords
die
contacts
die pad
capsule
semiconductor package
Prior art date
Application number
TW101129756A
Other languages
English (en)
Other versions
TW201318126A (zh
Inventor
理查Ｋ 威廉斯
林耿弘
Original Assignee
先進類比科技有限公司
研諾邏輯科技有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 先進類比科技有限公司, 研諾邏輯科技有限公司 filed Critical 先進類比科技有限公司
Publication of TW201318126A publication Critical patent/TW201318126A/zh
Application granted granted Critical
Publication of TWI471994B publication Critical patent/TWI471994B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/411—Chip-supporting parts, e.g. die pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/421—Shapes or dispositions
    • H10W70/424—Cross-sectional shapes
    • H10W70/427—Bent parts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/40—Leadframes
    • H10W70/461—Leadframes specially adapted for cooling
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/811—Multiple chips on leadframes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/075—Connecting or disconnecting of bond wires
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/50—Bond wires
    • H10W72/531—Shapes of wire connectors
    • H10W72/536—Shapes of wire connectors the connected ends being ball-shaped
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/756—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked lead frame, conducting package substrate or heat sink

Landscapes

  • Lead Frames For Integrated Circuits (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)

Description

具有一或多個嵌入晶粒襯墊之多晶粒半導體封裝
本申請案係關於含有多個半導體晶粒之半導體晶粒封裝。
在半導體封裝中，有時將一半導體晶粒安裝於曝露於封裝之底部處之一高度導熱(通常係金屬)晶粒襯墊上。特別當該晶粒含有產生顯著熱量之一裝置-舉例而言，一電力MOSFET或其他半導體電力裝置-時，晶粒襯墊(或金屬塊)用作允許產生於該晶粒中之熱流動至封裝所安裝於其上之結構(通常係一印刷電路板(PCB))之一導熱路徑。此幫助阻止該晶粒過熱，過熱可損壞或毀壞該晶粒。
在某些情形中，將兩個或兩個以上晶粒裝納於一單個封裝中。舉例而言，一單個封裝可含有一電力MOSFET晶粒連同含有用於關斷及接通該電力MOSFET之電路之一控制晶粒。此類型之電路由圖1中所展示之控制晶粒2及電力MOSFET晶粒3示意性地表示。電力MOSFET晶粒3含有一電力MOSFET 6，電力MOSFET 6之源極端子與主體端子短接在一起且連接至接地，且其汲極端子連接至一負載8。MOSFET 6中之源極-主體短路形成與MOSFET 6之源極-主體端子及汲極端子並聯之一本質二極體7。
MOSFET 6由控制晶粒2控制，控制晶粒2含有一控制元件4及一緩衝器5，緩衝器5之一輸出端子連接至MOSFET 6之閘極端子。如所展示，控制晶粒2連接於一正供應電壓 VCC 與接地之間。
圖2A圖解說明包含一P基板21的控制晶粒2中之緩衝器5之一剖面圖。緩衝器5包含一N通道MOSFET 26A及一P通道MOSFET 26B，MOSFET 26A形成於一P井23中且MOSFET 26B形成於一N井22中，P井23及N井22充當各別MOSFET之主體區域。在MOSFET 26A中，一N+源極區域25C與一P+主體接觸區域24A短接在一起且連接至接地。在MOSFET 26B中，一P+源極區域24C與一N+主體接觸區域25A短接在一起且連接至VCC 。MOSFET 26A之一N+汲極區域25B與MOSFET 26B之一P+汲極區域24B連接在一起且提供遞送至電力MOSFET 6之閘極端子之一輸出電壓VOUT 。來自控制元件4之一輸入電壓VIN 遞送至MOSFET 26A及26B之各別閘極端子。因此當VIN 係高時，接通MOSFET 26A且關斷MOSFET 26B且VOUT 約等於接地；且當VIN 係低時，關斷MOSFET 26A且接通MOSFET 26B且VOUT 約等於VCC 。
圖2B圖解說明包含一N+基板31的晶粒3中之MOSFET 6之一剖面圖。一N磊晶層32生長於N+基板31上。N+源極區域35、P主體區域33及P+主體接觸區域34植入至N磊晶層32中，且溝渠38係自晶粒3之表面穿過N+源極區域35及P主體區域33蝕刻。溝渠38中之每一者含有一閘極端子37及使閘極端子37與N磊晶層32絕緣之一閘極氧化物層36。一金屬層39上覆於N磊晶層32之表面上且將N+源極區域35、P主體區域33及P+主體接觸區域34短接在一起。N+基板31 表示MOSFET 6之汲極端子。與圖1一致，金屬層39(源極-主體端子)連接至接地且N+基板31(汲極端子)連接至負載8。
閘極電極37接達於圖2B之平面外側之第三維中，且示意性地展示此連接。
因此電力MOSFET 6係一N通道MOSFET。來自緩衝器5之VOUT 連接至閘極電極37。當VOUT 係高(VCC )時，接通MOSFET 6；當VOUT 係低(接地)時，MOSFET 6之閘極至源極電壓等於零且關斷MOSFET 6。
晶粒2及3之一關鍵態樣係：在此配置中，晶粒2之P基板21連接至接地且晶粒3之N+基板31連接至負載8。如圖1中所展示，由於MOSFET 6之源極-主體端子係接地的，因此N+基板31(汲極)在MOSFET 6之高側上。因此，當關斷MOSFET 6時，N+基板31處之電壓接近驅動負載8之高電壓(+HV)。
圖3A展示含有晶粒2及3之一習用半導體封裝50之一剖面圖。晶粒2安裝於一晶粒襯墊51B上且晶粒3安裝於一晶粒襯墊51C上。晶粒2及3以及晶粒襯墊51B及51C圍封於由一模製化合物(通常係一塑膠材料)製成之一膠囊53中。由於電力MOSFET 6產生一顯著熱量，因此晶粒襯墊51C曝露於膠囊53之一底部表面53B處，藉此提供一熱傳導路徑以供產生於晶粒3中之熱逸出至封裝50所安裝於其上之PCB或其他結構(未展示)。同樣地，晶粒襯墊51B曝露於膠囊53之底部表面53B處。除其熱功能之外，晶粒襯墊51B及51C 亦提供至晶粒2及3之底部表面上之端子之電接觸。
晶粒2之頂部表面經由一接合線52A連接至一觸點51A，且晶粒3之頂部表面經由一接合線52B連接至一觸點51D。由於封裝50係一「無引線」型封裝，因此觸點51A及51D之外側表面與膠囊53之底部表面53B及側表面53S齊平。與圖1一致，接合線52A連接至MOSFET 26B之源極-主體端子，且因此觸點51A連接至VCC 。(另一接合線及觸點(未展示)將MOSFET 26A之源極-主體端子連接至接地。)接合線52B連接至MOSFET 6之源極-主體端子，且因此觸點51D連接至接地。
晶粒2之P基板21經由晶粒襯墊51B連接至接地，且晶粒3之N+基板31經由晶粒襯墊51C連接至可接近高電壓+HV之一電壓。如上文所提及，晶粒襯墊51B及晶粒襯墊51C兩者皆曝露於封裝50之底部處。
圖3B係封裝50之一仰視圖。展示晶粒襯墊51B及51C之經曝露底部表面以及圖3A之剖面3A-3A。
具有在操作時可採取不同電壓之經曝露晶粒襯墊可形成問題。當將封裝安裝至一PCB或其他支撐結構上時，金屬或其他傳導材料之碎塊或碎片可變得陷獲於封裝與PCB之間且可形成晶粒襯墊之間的一短路。此等潛在短路可保持未經偵測的、在視覺上隱藏於塑膠封裝下麵。雖然X射線可用以識別短路，但X射線檢測係昂貴的且對工作者係潛在有害的。
在根據本發明之一多晶粒封裝中，晶粒襯墊中之至少一者保持嵌入於膠囊中以使得其底部表面不被曝露。通常，此將係附接至產生較少熱之晶粒之晶粒襯墊。在上文實例中，將使附接至控制晶粒之晶粒襯墊嵌入於膠囊中。然而，本發明不限於此方式。在一多晶粒封裝中，可使晶粒襯墊中之任何一或多者嵌入於膠囊中以阻止與一經曝露晶粒襯墊之一可能短路。
當將封裝安裝至一PCB或其他支撐結構上時，使一晶粒襯墊嵌入於膠囊中消除封裝中之嵌入晶粒襯墊與其他晶粒襯墊之間的短路之風險。
為提供與安裝於嵌入晶粒襯墊上之晶粒之底部上之一端子之電接觸，封裝中之觸點或引線中之一或多者可形成為嵌入晶粒襯墊之一組成部分。
本發明包含一種用於製作如上文所闡述之一多晶粒封裝之製程。該製程包含界定嵌入晶粒襯墊之底部表面之一部分蝕刻，且可包含使觸點或引線中之一或多者整體連接至嵌入晶粒襯墊之一穿透蝕刻。
圖4係根據本發明之一半導體封裝100之一剖面圖。一控制晶粒103安裝於一晶粒襯墊101C上。一電力MOSFET晶粒104安裝於一晶粒襯墊101D上。在此實施例中，控制晶粒103類似於控制晶粒2且電力MOSFET晶粒104類似於電力MOSFET晶粒3。
晶粒103之頂部表面上之電路經由一接合線105A連接至 包含一水平懸臂延伸部101B之一觸點101A。晶粒104之頂部表面上之電路經由一接合線105B連接至包含一水平懸臂延伸部101G之一觸點101F。所有前述組件圍封於由一聚合物材料組成之一膠囊102中，膠囊102具有側邊緣102S及一底部表面102B。
封裝100係一「無引線」封裝。因此，觸點101A及101F不自膠囊102突出；而是，觸點101A及101F之側邊緣與膠囊102之側邊緣102S齊平(共面)，且觸點101A及101F之底部表面與膠囊102之底部表面102B齊平。
晶粒襯墊101D之底部曝露於膠囊102之底部表面102B處，然而晶粒襯墊101C嵌入於膠囊102中。因此，當將封裝100安裝至一PCB(未展示)上時，不存在形成晶粒襯墊101C與晶粒襯墊101D之間的一短路之風險。
圖5A係封裝100之一仰視圖且圖5B係封裝100之一俯視圖，每一圖式展示圖4所截取之處之剖面4-4。如自圖5A及圖5B顯而易見，觸點101A及101F僅係沿封裝100之周邊排成行列之16個觸點101(在封裝100之每一側上具有四個觸點)中之兩個觸點。在圖5A中，以虛線展示晶粒襯墊101C以指示晶粒襯墊101C在此仰視圖中實際上不可見。圖5B展示在封裝100之製作期間將晶粒襯墊101D連接至引線架之繋桿131A及131B。類似地，一繋桿131C將晶粒襯墊101C連接至引線架。如下文所解釋，當自其他半導體封裝(其由引線架製作)單粒化封裝100時，以正常方式切斷繋桿131A至131C。
如圖5B之俯視圖中所展示，觸點101H及101I直接連接至晶粒襯墊101C且實際上形成為晶粒襯墊101C之組成部分。圖4B中展示觸點101I之結構，圖4B係在圖5B中之剖面4B-4B處截取之封裝100之剖面圖。如圖4B中所展示，觸點101I包含連結晶粒襯墊101C之一水平懸臂延伸部101K。因此，觸點101I事實上係晶粒襯墊101C之一組成延伸部。此允許透過觸點101I形成至晶粒103之底部側之電接觸。與圖1及圖2A一致，觸點101I係展示為連接至接地。
由於膠囊102之底部處之觸點101I及101H之經曝露表面比晶粒襯墊101C(若曝露其底部表面)將距晶粒襯墊101D之經曝露表面更遠，因此當將封裝100安裝於一PCB上時在晶粒襯墊101C與101D之間形成一電短路之風險遠小於圖3A中所展示之類型之一封裝中之風險。
圖6係用於製作本發明之一半導體封裝之一可能製程之一流程圖。
該製程以一習用銅引線架開始(方框150)。遮蔽經曝露晶粒襯墊及觸點之經曝露底部表面將位於其中之引線架，且然後(舉例而言)使用過硫酸銨、過硫酸鈉、氯化鐵或其他蝕刻劑(包括鹽酸、硝酸或硫酸)部分蝕刻引線架以界定嵌入晶粒襯墊之底部表面。此稱為「淺槽溝」(方框155)。再次遮蔽引線架以覆蓋觸點以及經曝露晶粒襯墊及嵌入晶粒襯墊之底部表面，且執行一第二「深槽溝」部分蝕刻以界定觸點之水平懸臂延伸部之下部表面(方框160)。經曝露 晶粒襯墊亦可稱為散熱塊，且嵌入晶粒襯墊亦可稱為一未經曝露晶粒襯墊。
淺槽溝蝕刻亦可用以界定觸點之水平懸臂延伸部之下部表面以及嵌入晶粒襯墊之底部表面，在該情形中省略「深槽溝」蝕刻。再次遮蔽引線架以覆蓋經曝露晶粒襯墊及嵌入晶粒襯墊之底部以及觸點之懸臂延伸部之經曝露底部表面及底側，且執行一穿透蝕刻以將該等晶粒襯墊及觸點彼此分離(方框165)。然後，將晶粒附接至晶粒襯墊且線接合至觸點(方框170)。此時，整個引線架通常由當完成時將形成眾多封裝之晶粒襯墊與觸點之一矩形陣列組成。然後，通常使用一注射模製製程將引線架圍封於一聚合物模製化合物中，且藉由沿著垂直線鋸割或衝壓塗佈有聚合物之引線架來單粒化個別封裝(方框175)。
圖7A至圖7F之剖面圖中更詳細地展示該製程之一個版本。
圖7A展示將由其製作引線架之一銅薄片151(通常係0.2 mm至0.4 mm厚)。將一第一遮罩層160(通常係有機光阻劑)沈積於銅薄片151之一表面上，且然後光微影圖案化第一遮罩層160以使遮罩層留在經曝露晶粒襯墊及觸點之底部表面將位於其中之適當位置。另一選擇係，可將遮蔽材料絲網印刷以界定圖案。然後，部分蝕刻銅薄片151以形成包含溝渠152A及152B之一「第一槽溝」，從而蝕除銅之厚度之介於10%至60%之間且較佳地大約30%。可移除第一遮罩層材料160或另一選擇係使其留在適當位置以遮蔽隨 後蝕刻步驟。圖7B中展示所得結構，其中區域152A及152B具有等於銅薄片151之開始厚度之40%至90%之一厚度。
沈積且光微影圖案化一第二遮罩層161以使遮罩層161留在嵌入晶粒襯墊將位於其中之適當位置。然後，再次部分蝕刻銅薄片151以形成包含溝渠153A、153B及153C之一「第二槽溝」。經兩次蝕刻銅區域153A、153B及153C之所得厚度比經一次蝕刻區域薄，該等經兩次蝕刻銅區域具有銅薄片151之原始厚度之10%至60%之一最終厚度。圖7C中展示該結果。區域152A保持未被此操作影響，從而保留如圖7B中所展示之相同厚度。在第一或第二蝕刻期間未蝕刻之其他部分保持在銅薄片151之原始厚度。
在一較佳實施例中，經兩次蝕刻區域153A、153B及153C整體含在第一經蝕刻區域152A及152B內，以使得僅已在第一蝕刻期間薄化的銅薄片151之區域經受第二蝕刻步驟。遮罩層161覆蓋且保護經隔離晶粒襯墊部分(例如，圖4A中之晶粒襯墊101C)。在於第一蝕刻步驟之後移除遮蔽材料160之情況下，遮罩層161必須亦覆蓋最初由遮罩層160保護的銅薄片151之部分。
沈積且光微影圖案化一第三遮罩層163以在一第三銅蝕刻期間使遮罩層163留在適當位置，該第三銅蝕刻經設計以選擇性地將觸點與散熱塊分離且與未經曝露晶粒襯墊分離。在施加第三遮罩層163之後，然後完全穿透蝕刻銅薄片151以將嵌入晶粒襯墊101C與經曝露晶粒襯墊101D分離 且與觸點101A及101F分離。具體而言，第三蝕刻自先前經蝕刻區域153A、153B及153C之未受保護部分完全移除銅以形成如圖7D中所展示之經完全蝕刻區域154A、154B及154C。遮罩163導致觸點101A之一水平懸臂延伸部101B及觸點101F之一水平懸臂延伸部101G。
在一較佳實施例中，第二經蝕刻區域154A、154B及154C整體含在經兩次蝕刻區域153A、153B及153C內，以使得僅在第一及第二銅蝕刻期間薄化的銅薄片151之區域經受第三蝕刻步驟。遮罩層163覆蓋且保護水平懸臂延伸部101B及101G。
在於第一蝕刻步驟之後移除遮罩層160且於第二蝕刻步驟之後移除遮罩層161之情況下，遮罩層163必須亦覆蓋最初由遮罩層160及161保護的銅薄片151之部分。另一選擇係，假定懸臂區段101B及101G之厚度係嵌入晶粒襯墊101C之一小分率，則可允許銅元件101A、101C、101D及101F之底部側在第三蝕刻期間腐蝕。此一例項中之最終封裝厚度將比若在第三蝕刻期間保護相同區域要薄。
若觸點中之一或多者將形成為嵌入晶粒襯墊101C之組成延伸部(如由圖4B中之觸點101I展示)，則應理解，第三遮罩層163將亦經圖案化以保持於水平懸臂延伸部101K上方。因此，在最終穿透蝕刻之後觸點101I將保持為晶粒襯墊101C之一組成延伸部。
亦將理解，雖然晶粒襯墊101C及101D在圖7D中顯示為與觸點101A及101F完全分離，但晶粒襯墊101C及101D藉 由在圖7D之平面外側之圖5B中所展示之繋桿131A至131C保持連接至引線架。
接下來，移除遮罩層161至163，且將控制晶粒103附接至嵌入晶粒襯墊101C且將電力MOSFET晶粒104附接至經曝露晶粒襯墊101D。形成線接合105A及105B，從而留下圖7E中所展示之結構。
然後，使用一注射模製製程將封裝之所有元件圍封於一聚合物模製化合物中，其中經曝露晶粒襯墊101D以及觸點101A及101F之底部表面在完成模製製程之後保持曝露。結果係含有定位成一矩形陣列之諸多封裝之一聚合物薄片。為完成該製作製程，沿著垂直線鋸割該聚合物薄片以將該等封裝彼此分離(經常稱為「單粒化」之一製程)。結果係圖7F中所展示之封裝100。將在封裝之側邊緣102S處形成鋸割切口，從而切割穿透毗鄰封裝上之接觸金屬區域101A及101F，且應理解，在封裝100之左側及右側上存在相同於封裝100之封裝。
在製程之一替代版本中，將第二及第三遮罩層組合成一單個第二遮罩層，且僅存在一個部分蝕刻，該部分蝕刻界定嵌入晶粒襯墊及觸點之水平懸臂延伸部兩者之底部表面。所得封裝藉由圖8中所展示之封裝200例示，其中觸點201A及201F之水平懸臂延伸部201B及210G之底部表面分別與嵌入晶粒201C之底部表面共面。圖8中亦展示一經曝露晶粒襯墊201D、晶粒203及204、接合線205A及205B以及一聚合物膠囊202。
在封裝200中，嵌入晶粒襯墊201C約相同於封裝100中之嵌入晶粒襯墊101C。因此，封裝200中之水平懸臂延伸部201B及201G比封裝100中之水平懸臂延伸部101B及101G厚。然而，蝕刻穿透較厚層一般需要各種銅元件之間的一較大空間，藉此減少相同封裝佔用面積內之矽裝置之可用面積。
另一選擇係，使用經簡化兩個遮罩製程，水平懸臂延伸部可具有與封裝100中之水平懸臂延伸部101B及101G相同之厚度。結果係圖9中所展示之封裝220，其中觸點221A及221F之水平懸臂延伸部221B及221G分別係為與封裝100中之水平懸臂延伸部101B及101G相同之厚度。因此，封裝220中之嵌入晶粒襯墊221C比封裝100中之嵌入晶粒襯墊101C薄。一較薄嵌入晶粒襯墊101C在處置及組裝製程期間將矽晶粒曝露至較多應力及變形，從而增加晶粒破裂、塑膠脫層及塑膠破裂之機會。圖9中亦展示一經曝露晶粒襯墊221D、晶粒203及204、接合線205A及205B以及一聚合物膠囊222。
在另一替代方案中，第三遮罩層(在圖7A至圖7F中所展示之三個遮罩製程中)或第二遮罩層(在兩個遮罩製程中)可用以界定圍繞經曝露晶粒之一周邊機架。結果(使用兩個製程)係圖10中所展示之封裝240，其中經曝露晶粒241E具有幫助將經曝露晶粒241E錨定於膠囊242中之一周邊機架241D、241F。圖10中亦展示一嵌入晶粒襯墊241C、晶粒203及204、接合線205A及205B、觸點241A及241G以及一 聚合物膠囊242。
上文所闡述之本發明之實施例係諸如DFN或QFN(雙邊或四邊扁平無引線封裝之一首字母縮略詞)之所謂的「無引線」半導體封裝，其中觸點不自聚合物膠囊突出。然而，本發明亦適用於其他類型之封裝。舉例而言，圖11展示一傳統「鷗翼」封裝260，其中引線261A及261D自一膠囊262橫向突出且朝向由虛線展示之一安裝表面265向下彎曲。此等封裝包含小型電晶體(SOT)封裝、SC70封裝或任何各種有引線表面安裝封裝，包含小型封裝(SOP)、超小型封裝(SSOP)、薄的小型封裝(TSOP)及薄的超小型封裝(TSSOP)。該方法亦適用於非表面安裝有引線封裝，如雙列直插式封裝(DIP)或單列直插式封裝(SIP)。
製作嵌入晶粒襯墊261B、經曝露晶粒襯墊261C以及引線261A及261D之製程類似於針對無引線」封裝100之上文所闡述之彼製程，惟最終蝕刻使引線261A及261D自晶粒襯墊261B及261C橫向向外延伸且引線261A及261D然後向下彎曲以使得其與安裝表面265配合除外。製作製程中之另一差異係膠囊262最初形成為一分離膠囊；上文所闡述之單粒化製程不發生。
應將上文所闡述之本發明之實施例視為圖解說明性且非限制性。熟習此項技術者將明瞭本發明之寬廣範疇內之眾多替代實施例。
2‧‧‧控制晶粒/晶粒
3‧‧‧電力金屬氧化物半導體場效電晶體晶粒/晶粒
4‧‧‧控制元件
5‧‧‧緩衝器
6‧‧‧電力金屬氧化物半導體場效電晶體/金屬氧化物半導體場效電晶體
7‧‧‧本質二極體
8‧‧‧負載
21‧‧‧P基板
22‧‧‧N井
23‧‧‧P井
24A‧‧‧P+主體接觸區域
24B‧‧‧P+汲極區域
24C‧‧‧P+源極區域
25A‧‧‧N+主體接觸區域
25B‧‧‧N+汲極區域
25C‧‧‧N+源極區域
26A‧‧‧N通道金屬氧化物半導體場效電晶體/金屬氧化物半導體場效電晶體
26B‧‧‧P通道金屬氧化物半導體場效電晶體/金屬氧化物半導體場效電晶體
31‧‧‧N+基板/汲極端子/汲極
32‧‧‧N磊晶層
33‧‧‧P主體區域
34‧‧‧P+主體接觸區域
35‧‧‧N+源極區域
36‧‧‧閘極氧化物層
37‧‧‧閘極端子/閘極電極
38‧‧‧溝渠
39‧‧‧金屬層/源極-主體端子
50‧‧‧習用半導體封裝/封裝
51A‧‧‧觸點
51B‧‧‧晶粒襯墊
51C‧‧‧晶粒襯墊
51D‧‧‧觸點
52A‧‧‧接合線
52B‧‧‧接合線
53‧‧‧膠囊
53B‧‧‧底部表面
53S‧‧‧側表面
100‧‧‧半導體封裝/封裝
101‧‧‧觸點
101A‧‧‧觸點/銅元件/接觸金屬區域
101B‧‧‧水平懸臂延伸部/懸臂區段
101C‧‧‧晶粒襯墊/嵌入晶粒襯墊/銅元件/較薄嵌入晶粒襯墊/經隔離晶粒襯墊部分
101D‧‧‧晶粒襯墊/經曝露晶粒襯墊/銅元件
101F‧‧‧觸點/銅元件/接觸金屬區域
101G‧‧‧水平懸臂延伸部/懸臂區段
101I‧‧‧觸點
101K‧‧‧水平懸臂延伸部
101H‧‧‧觸點
102‧‧‧膠囊
102S‧‧‧側邊緣
103‧‧‧控制晶粒/晶粒
104‧‧‧電力金屬氧化物半導體場效電晶體晶粒/晶粒
105A‧‧‧接合線/線接合
105B‧‧‧接合線/線接合
131A‧‧‧繋桿
131B‧‧‧繋桿
131C‧‧‧繋桿
151‧‧‧銅薄片
152A‧‧‧溝渠/區域/第一經蝕刻區域
152B‧‧‧溝渠/區域/第一經蝕刻區域
153A‧‧‧溝渠/經兩次蝕刻銅區域/經兩次蝕刻區域/先前經蝕刻區域
153B‧‧‧溝渠/經兩次蝕刻銅區域/經兩次蝕刻區域/先前經蝕刻區域
153C‧‧‧溝渠/經兩次蝕刻銅區域/經兩次蝕刻區域/先前經蝕刻區域
154A‧‧‧經完全蝕刻區域/第二經蝕刻區域
154B‧‧‧經完全蝕刻區域/第二經蝕刻區域
154C‧‧‧經完全蝕刻區域/第二經蝕刻區域
160‧‧‧第一遮罩層/第一遮罩層材料/遮蔽材料/遮罩層
161‧‧‧第二遮罩層/遮罩層
163‧‧‧第三遮罩層/遮罩層/遮罩
200‧‧‧封裝
201A‧‧‧觸點
201B‧‧‧水平懸臂延伸部
201C‧‧‧嵌入晶粒/嵌入晶粒襯墊
201D‧‧‧經曝露晶粒襯墊
201F‧‧‧觸點
201G‧‧‧水平懸臂延伸部
202‧‧‧聚合物膠囊
203‧‧‧晶粒
204‧‧‧晶粒
205A‧‧‧接合線
205B‧‧‧接合線
220‧‧‧封裝
221A‧‧‧觸點
221B‧‧‧水平懸臂延伸部
221C‧‧‧嵌入晶粒襯墊
221D‧‧‧經曝露晶粒襯墊
221F‧‧‧觸點
221G‧‧‧水平懸臂延伸部
222‧‧‧聚合物膠囊
240‧‧‧封裝
241A‧‧‧觸點
241C‧‧‧嵌入晶粒襯墊
241D‧‧‧周邊機架
241E‧‧‧經曝露晶粒
241F‧‧‧周邊機架
241G‧‧‧觸點
242‧‧‧膠囊/聚合物膠囊
260‧‧‧傳統「鷗翼」封裝
261A‧‧‧引線
261B‧‧‧嵌入晶粒襯墊/晶粒襯墊
261C‧‧‧經曝露晶粒襯墊/晶粒襯墊
261D‧‧‧引線
262‧‧‧膠囊
265‧‧‧安裝表面
+HV‧‧‧高電壓
GND‧‧‧接地
VCC ‧‧‧正供應電壓
VIN ‧‧‧輸入電壓
VOUT ‧‧‧輸出電壓
圖1係包含一電力MOSFET、由電力MOSFET切換之一負 載及用於電力MOSFET之控制電路之一習用電路之一電路圖。
圖2A係用於電力MOSFET之控制電路之一部分之一剖面圖。
圖2B係電力MOSFET之一剖面圖。
圖3A及圖3B分別係一習用多晶粒封裝之剖面圖及仰視圖。
圖4A及圖4B係根據本發明之一無引線多晶粒半導體封裝之剖面圖。
圖5A及圖5B分別係圖4A及圖4B中所展示之半導體封裝之仰視圖及俯視圖。
圖6係用於製作半導體封裝之一製程之一流程圖。
圖7A至圖7F圖解說明一種三個遮罩製作製程中之數個步驟。
圖8及圖9圖解說明藉由一替代兩個遮罩製程製作之實施例。
圖10圖解說明其中圍繞經曝露晶粒襯墊形成一周邊機架之一實施例。
圖11圖解說明將本發明應用於諸如一小型電晶體(SOT)封裝之一「鷗形翼」多晶粒封裝或任何各種小型封裝(SOP、SSOP、TSOP、TSSOP等)。
100‧‧‧半導體封裝/封裝
101A‧‧‧觸點/銅元件/接觸金屬區域
101B‧‧‧水平懸臂延伸部/懸臂區段
101C‧‧‧晶粒襯墊/嵌入晶粒襯墊/銅元件/較薄嵌入晶粒襯墊/經隔離晶粒襯墊部分
101D‧‧‧晶粒襯墊/經曝露晶粒襯墊/銅元件
101F‧‧‧觸點/銅元件/接觸金屬區域
101G‧‧‧水平懸臂延伸部/懸臂區段
102‧‧‧膠囊
102S‧‧‧側邊緣
103‧‧‧控制晶粒/晶粒
104‧‧‧電力金屬氧化物半導體場效電晶體晶粒/晶粒
105A‧‧‧接合線/線接合
105B‧‧‧接合線/線接合

Claims (28)

  1. 一種半導體封裝，其包含：至少兩個半導體晶粒，該至少兩個半導體晶粒包括一第一半導體晶粒及一第二半導體晶粒；第一及第二晶粒襯墊，該第一晶粒襯墊比該第二晶粒襯墊厚，該等第一及第二晶粒襯墊彼此電絕緣，該等第一及第二晶粒襯墊之每一者具有一安裝表面以及一相對表面，該第一半導體晶粒安裝於該第一晶粒襯墊之該安裝表面上，該第二半導體晶粒安裝於該第二晶粒襯墊之該安裝表面上，該第一晶粒襯墊之該安裝表面與該第二晶粒襯墊之該安裝表面共面；及一膠囊，其圍封該等第一及第二半導體晶粒，該第一晶粒襯墊之該相對表面曝露於該膠囊之一表面處，該第二晶粒襯墊之該相對表面嵌入於該膠囊中。
  2. 如請求項1之半導體封裝，其中該半導體封裝包括一無引線半導體封裝。
  3. 如請求項2之半導體封裝，其進一步包含複數個觸點。
  4. 如請求項3之半導體封裝，其中該等觸點中之每一者曝露於該膠囊之該表面處，且該等觸點中之至少一者包括該第二晶粒襯墊之一組成延伸部(integral extension)。
  5. 如請求項4之半導體封裝，其中該等觸點中之每一者具有一經曝露底部表面及一經嵌入底部表面，每一觸點之該經曝露底部表面曝露於該膠囊之該表面處。
  6. 如請求項5之半導體封裝，其中該等觸點中之每一者之 該經嵌入底部表面與該第二晶粒襯墊之該相對表面共面。
  7. 如請求項6之半導體封裝，其中該第一晶粒襯墊包括一周邊機架，該周邊機架之一底部表面嵌入於該膠囊中。
  8. 如請求項7之半導體封裝，其中該周邊機架之一底部表面與該第二晶粒襯墊之該相對表面共面。
  9. 如請求項1之半導體封裝，其中該封裝包括複數個引線，該等引線中之每一者自該膠囊之一側邊緣橫向延伸。
  10. 如請求項1之半導體封裝，其中該第一半導體晶粒包括一功率裝置且該第二半導體晶粒包括一控制裝置。
  11. 如請求項1之半導體封裝，其中該第一晶粒襯墊之該安裝表面與該相對表面之間之一距離大於該第二晶粒襯墊之該安裝表面與該相對表面之間之一距離。
  12. 如請求項1之半導體封裝，其中該膠囊之該表面係平面的。
  13. 如請求項1之半導體封裝，其中該膠囊之該表面包括該膠囊之一底部表面。
  14. 一種製作一用於一半導體封裝之引線架之方法，其包含：形成一第一遮罩層於該引線架之一表面上，一第一晶粒襯墊將位於該表面；在該第一遮罩層周圍執行該引線架之一第一部分蝕刻以界定一第二晶粒襯墊之一底部表面之一位準； 形成一第二遮罩層於該第二晶粒襯墊之該底部表面將位於之處；在該第二遮罩層周圍執行該引線架之一第二部分蝕刻以界定複數個觸點中之每一者之一經嵌入底部表面之一位準；形成一第三遮罩於該複數個觸點中之每一者將位於之處，該第三遮罩於該等觸點之至少一者與該第二晶粒襯墊之間延伸；及執行該引線架之一第三蝕刻以將該等觸點中之每一者彼此分離且與該第一晶粒襯墊分離，且將除該至少一個觸點之外的該等觸點中之每一者與該第二晶粒襯墊分離。
  15. 如請求項14之方法，其進一步包含將一第一晶粒安裝於該第一晶粒襯墊上。
  16. 如請求項15之方法，其進一步包含將一第二晶粒安裝於該第二晶粒襯墊上。
  17. 如請求項16之方法，其進一步包含將該第一晶粒線接合至該等觸點中之一者。
  18. 如請求項17之方法，其進一步包含將該第二晶粒線接合至該等觸點中之另一者。
  19. 如請求項17之方法，其進一步包含將該等第一及第二晶粒以及該等第一及第二晶粒襯墊圍封於一膠囊中，該第一晶粒之底部表面曝露於該膠囊之一底部表面處。
  20. 如請求項19之方法，其中該第二晶粒之一底部表面保持 被該膠囊覆蓋。
  21. 如請求項14之方法，其中形成該第一遮罩層界定該複數個觸點之每一者之一經曝露底部表面將位於之處。
  22. 一種製作一用於一半導體封裝之引線架之方法，其包含：形成一第一遮罩層於該引線架之一表面上，一第一晶粒襯墊將位於該表面且複數個觸點中之每一者之一經曝露底部表面將位於該表面；執行該引線架之一第一部分蝕刻以界定一第二晶粒襯墊之一底部表面及該複數個觸點中之每一者之一嵌入底部表面之一位準；形成一第二遮罩層於一第二晶粒襯墊之該底部表面上及該複數個觸點中之每一者之該經嵌入底部表面，該第二遮罩層在該等觸點之至少一者與該第二晶粒襯墊之間延伸；及執行該引線架之一第二蝕刻以將該等觸點中之每一者彼此分離且與該第一晶粒襯墊分離，且將除該至少一個觸點之外的該等觸點中之每一者與該第二晶粒襯墊分離。
  23. 如請求項22之方法，其進一步包含將一第一晶粒安裝於該第一晶粒襯墊上。
  24. 如請求項23之方法，其進一步包含將一第二晶粒安裝於該第二晶粒襯墊上。
  25. 如請求項23之方法，其進一步包含 將該第一晶粒線接合至該等觸點中之一者。
  26. 如請求項25之方法，其進一步包含將該第二晶粒線接合至該等觸點中之另一者。
  27. 如請求項26之方法，其進一步包含將該等第一及第二晶粒以及該等第一及第二晶粒襯墊圍封於一膠囊中，該第一晶粒之底部表面曝露於該膠囊之一底部表面處。
  28. 如請求項27之方法，其中該第二晶粒之一底部表面保持被該膠囊覆蓋。
TW101129756A 2011-08-16 2012-08-16 具有一或多個嵌入晶粒襯墊之多晶粒半導體封裝 TWI471994B (zh)

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
US13/210,841 US8513787B2 (en) 2011-08-16 2011-08-16 Multi-die semiconductor package with one or more embedded die pads

Publications (2)

Publication Number Publication Date
TW201318126A TW201318126A (zh) 2013-05-01
TWI471994B true TWI471994B (zh) 2015-02-01

Family

ID=47712062

Family Applications (1)

Application Number Title Priority Date Filing Date
TW101129756A TWI471994B (zh) 2011-08-16 2012-08-16 具有一或多個嵌入晶粒襯墊之多晶粒半導體封裝

Country Status (5)

Country Link
US (2) US8513787B2 (zh)
KR (1) KR20140054048A (zh)
CN (1) CN103875060B (zh)
TW (1) TWI471994B (zh)
WO (1) WO2013025603A1 (zh)

Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9571086B1 (en) * 2012-12-05 2017-02-14 Lockheed Martin Corporation Bi-directional switch
US11469205B2 (en) * 2013-03-09 2022-10-11 Adventive International Ltd. Universal surface-mount semiconductor package
US9576884B2 (en) * 2013-03-09 2017-02-21 Adventive Ipbank Low profile leaded semiconductor package
US9576932B2 (en) * 2013-03-09 2017-02-21 Adventive Ipbank Universal surface-mount semiconductor package
US9620439B2 (en) 2013-03-09 2017-04-11 Adventive Ipbank Low-profile footed power package
US10160637B2 (en) 2013-08-29 2018-12-25 Robert Bosch Gmbh Molded lead frame package with embedded die
MY181499A (en) * 2015-05-04 2020-12-23 Adventive Tech Ltd Low-profile footed power package
MY183619A (en) * 2015-07-10 2021-03-03 Adventive Tech Ltd Universal surface-mount semiconductor package
US10714411B2 (en) 2018-03-15 2020-07-14 Globalfoundries Inc. Interconnected integrated circuit (IC) chip structure and packaging and method of forming same
US11081366B2 (en) * 2018-12-05 2021-08-03 Texas Instruments Incorporated MCM package isolation through leadframe design and package saw process
US11011456B2 (en) 2019-07-02 2021-05-18 Infineon Technologies Ag Lead frames including lead posts in different planes
CN115621234A (zh) 2021-07-13 2023-01-17 华为技术有限公司 封装结构及封装系统

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW429570B (en) * 1998-10-21 2001-04-11 Amkor Technology Inc Plastic integrated circuit device package and micro-leadframe and method for making the package
US6384472B1 (en) * 2000-03-24 2002-05-07 Siliconware Precision Industries Co., Ltd Leadless image sensor package structure and method for making the same
US6847099B1 (en) * 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
TW201041097A (en) * 2009-04-06 2010-11-16 Monolithic Power Systems Inc Multi-die package with improved heat dissipation
US20110049685A1 (en) * 2009-08-26 2011-03-03 Sung Sun Park Semiconductor device with electromagnetic interference shielding

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6841414B1 (en) * 2002-06-19 2005-01-11 Amkor Technology, Inc. Saw and etch singulation method for a chip package
CN100390979C (zh) * 2002-10-03 2008-05-28 费尔奇尔德半导体公司 半导体封装、电子装置及它们的制备方法
US6943434B2 (en) 2002-10-03 2005-09-13 Fairchild Semiconductor Corporation Method for maintaining solder thickness in flipchip attach packaging processes
DE112004002761T5 (de) * 2004-02-26 2007-02-08 Infineon Technologies Ag Eine nicht verbleite Halbleiterbaugruppe und ein Verfahren, um diese zusammenzusetzen
US7087461B2 (en) * 2004-08-11 2006-08-08 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages
US7169651B2 (en) * 2004-08-11 2007-01-30 Advanced Semiconductor Engineering, Inc. Process and lead frame for making leadless semiconductor packages
US20060199308A1 (en) * 2005-03-02 2006-09-07 Advanced Semiconductor Engineering, Inc. Process for manufacturing sawing type leadless semiconductor packages
US8022522B1 (en) * 2005-04-01 2011-09-20 Marvell International Ltd. Semiconductor package
US7309909B2 (en) 2005-09-21 2007-12-18 Texas Instruments Incorporated Leadframes for improved moisture reliability of semiconductor devices
RU2402107C2 (ru) 2006-10-12 2010-10-20 Дмитрий Евгеньевич Миловзоров Устройство памяти на тонкопленочной структуре кремния на стекле
JP5122835B2 (ja) * 2007-02-27 2013-01-16 ローム株式会社 半導体装置、リードフレームおよび半導体装置の製造方法
US7989305B2 (en) 2007-10-10 2011-08-02 Semiconductor Energy Laboratory Co., Ltd. Method for manufacturing SOI substrate using cluster ion
US20100044850A1 (en) * 2008-08-21 2010-02-25 Advanced Semiconductor Engineering, Inc. Advanced quad flat non-leaded package structure and manufacturing method thereof
JP5107839B2 (ja) * 2008-09-10 2012-12-26 ルネサスエレクトロニクス株式会社 半導体装置
US8124447B2 (en) * 2009-04-10 2012-02-28 Advanced Semiconductor Engineering, Inc. Manufacturing method of advanced quad flat non-leaded package
US8551820B1 (en) * 2009-09-28 2013-10-08 Amkor Technology, Inc. Routable single layer substrate and semiconductor package including same
JP5921055B2 (ja) * 2010-03-08 2016-05-24 ルネサスエレクトロニクス株式会社 半導体装置

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW429570B (en) * 1998-10-21 2001-04-11 Amkor Technology Inc Plastic integrated circuit device package and micro-leadframe and method for making the package
US6384472B1 (en) * 2000-03-24 2002-05-07 Siliconware Precision Industries Co., Ltd Leadless image sensor package structure and method for making the same
US6847099B1 (en) * 2003-02-05 2005-01-25 Amkor Technology Inc. Offset etched corner leads for semiconductor package
TW201041097A (en) * 2009-04-06 2010-11-16 Monolithic Power Systems Inc Multi-die package with improved heat dissipation
US20110049685A1 (en) * 2009-08-26 2011-03-03 Sung Sun Park Semiconductor device with electromagnetic interference shielding

Also Published As

Publication number Publication date
US8513787B2 (en) 2013-08-20
US8778740B2 (en) 2014-07-15
TW201318126A (zh) 2013-05-01
CN103875060B (zh) 2016-06-15
KR20140054048A (ko) 2014-05-08
CN103875060A (zh) 2014-06-18
US20130043574A1 (en) 2013-02-21
WO2013025603A1 (en) 2013-02-21
US20130252377A1 (en) 2013-09-26

Similar Documents

Publication Publication Date Title
TWI471994B (zh) 具有一或多個嵌入晶粒襯墊之多晶粒半導體封裝
US7960818B1 (en) Conformal shield on punch QFN semiconductor package
JP3759131B2 (ja) リードレスパッケージ型半導体装置とその製造方法
US6630726B1 (en) Power semiconductor package with strap
US7102214B1 (en) Pre-molded leadframe
US7816186B2 (en) Method for making QFN package with power and ground rings
US9620440B1 (en) Power module packaging with dual side cooling
US20060003492A1 (en) Substrate based unmolded package
US7683462B2 (en) Chip package structure
CN205039149U (zh) 半导体器件
US9966328B2 (en) Semiconductor power device having single in-line lead module and method of making the same
US12334414B2 (en) Power semiconductor device with dual heat dissipation structures
CN113990831A (zh) 用于半导体器件的表面贴装封装件
JP4373122B2 (ja) 樹脂封止型半導体装置とその製造方法
US20150295044A1 (en) Semiconductor device
US10083899B2 (en) Semiconductor package with heat slug and rivet free die attach area
US11145578B2 (en) Semiconductor package with top or bottom side cooling and method for manufacturing the semiconductor package
WO2014159469A1 (en) Method for fabricating stack die package
US9865531B2 (en) Power module package having patterned insulation metal substrate
HK1193502B (zh) 具有一個或更多個嵌入的芯片墊的多芯片半導體封裝體
HK1193502A (zh) 具有一個或更多個嵌入的芯片墊的多芯片半導體封裝體
US11069604B2 (en) Semiconductor package and method of making the same
US20240178106A1 (en) Lead frame apparatus, semiconductor device and method of making a semiconductor device
JP5343301B2 (ja) 半導体装置およびその製造方法
JP2019110278A (ja) 半導体装置

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees