TWI490912B - Pattern forming method and manufacturing method of semiconductor device - Google Patents

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Description

圖案形成方法及半導體裝置之製造方法
本發明關於一種於基板的被處理膜上形成特定圖案之圖案形成方法及半導體裝置之製造方法。
例如半導體裝置之製造步驟中,係依序進行將光阻液塗佈在例如半導體晶圓(以下稱為「晶圓」)上而形成光阻膜之光阻塗佈處理、將特定圖案曝光在該光阻膜之曝光處理、以及將曝光後的光阻膜顯影之顯影處理等來進行光微影處理,而於晶圓上形成特定光阻圖案。然後,以此光阻圖案作為遮罩,來對晶圓上的被處理膜進行蝕刻處理後,再進行光阻膜的去除處理等,而於被處理膜形成特定圖案。
形成上述被處理膜的圖案時,由於謀求半導體裝置的更加高集積化,故近年來要求該被處理膜圖案的微細化。於是,雖然使得例如曝光處理中所使用的光線短波長化等已有進展,但由於技術面及費用面上的極限,因而形成例如數奈米程度之微細的被處理膜圖案乃處於困難的狀況。
於是,便提出有一種使用例如矽氧化膜(SiO2 膜)等作為犠牲膜,而於光阻圖案的兩側側壁部分形成遮罩來加以使用之所謂的雙重曝光法(double patterning)的其中之一之SWT(Side Wall Transfer;側 壁轉移)法之方案。SWT法最初係進行光微影處理,而以較晶圓上所形成的光阻圖案要更微細之間距來進行被處理膜的圖型化。亦即,此方法中,首先,係在例如300℃以下程度的溫度環境下於光阻圖案上成膜矽氧化膜,並使該矽氧化膜僅殘留於光阻圖案的側壁部般來蝕刻該矽氧化膜。之後,去除光阻圖案後,便會在晶圓的被處理膜上形成有矽氧化膜圖案。以上述方式所形成之微細矽氧化膜的圖案作為遮罩來蝕刻被處理膜後,便會在晶圓上形成有微細被處理膜圖案(專利文獻1:日本特開2009-99938號公報)。
然而,若使用專利文獻1記載的方法來成膜矽氧化膜,則該矽氧化膜的膜應力便會增加(例如達數百PMa)。如此一來,當蝕刻矽氧化膜來使該矽氧化膜僅殘留在光阻圖案的側壁部時,便會因矽氧化膜的膜應力而有光阻圖案變形的情況。又,之後在去除光阻圖案時,會有矽氧化膜無法維持特定形狀而崩塌的情況。於是,便無法在矽氧化膜形成特定圖案,而無法在晶圓上形成微細的被處理膜圖案。
又,由於光阻圖案係由有機材料所構成,故若晶圓溫度達到約100℃以上的高溫,便會有該光阻圖案受到損傷之虞。專利文獻1記載的方法由於係在例如300℃以下程度的溫度環境下於光阻圖案上成膜矽氧化膜,因此會有受到光阻圖案崩塌等的損傷之虞。如此一來,便無法在矽氧化膜形成特定圖案。
再者,使用矽氧化膜來作為蝕刻被處理膜時的遮罩之情況下,無法將矽氧化膜使用於被處理膜,又與矽氧化膜以外的膜之選擇比較低的情況很多。於是,此情況下,作為被處理膜使用的膜便會受到限制。
本發明有鑑於上述問題點,其目的係在當基板溫度為100℃以下的低溫環境下,將蝕刻基板上的被處理膜時之遮罩適當地形成為特定圖案。
為達成上述目的,本發明之圖案形成方法係形成當蝕刻基板上的被處理膜時成為遮罩的特定圖案之圖案形成方法,其具有以下步驟:於基板的被處理膜上形成有機膜圖案之有機膜圖案形成步驟;之後,於該有機膜圖案上成膜矽氮化膜之成膜步驟;以及之後,使該矽氮化膜僅殘留於該有機膜圖案的側壁部般來蝕刻該矽氮化膜後,去除該有機膜圖案,而於基板的被處理膜上形成該矽氮化膜的該特定圖案之矽氮化膜圖案形成步驟;其中該成膜步驟係在維持基板溫度為100℃以下之狀態下,激發處理氣體而生成電漿,並藉由該電漿來進行電漿處理,而形成具有100MPa以下的膜應力之矽氮化膜。
依據本發明,於成膜步驟中,由於係在基板溫度維持為100℃以下的低溫之狀態下形成矽氮化膜,因此可避免有機膜的圖案受到損傷。又,由於矽氮化膜 係具有100MPa以下的低應力,故在矽氮化膜圖案形成步驟中,有機膜的圖案不會變形,再者縱使去除有機膜的圖案後,而仍可維持矽氮化膜為特定形狀。於是,便可將蝕刻基板上之被處理膜時作為遮罩的矽氮化膜適當地形成為特定圖案。而且,相較於習知的矽氧化膜,矽氮化膜係相對於被處理膜而具有高選擇比。於是,使用矽氮化膜作為遮罩之情況下,被處理膜可被蝕刻的適用範圍便較廣。
本發明另一觀點為一種半導體裝置之製造方法,其係進行圖案形成方法而於基板的被處理膜上形成矽氮化膜圖案後,以該氮化矽膜圖案作為遮罩來蝕刻基板上的被處理膜而製造半導體裝置;其中該圖案形成方法具有以下步驟:於基板的被處理膜上形成有機膜圖案之有機膜圖案形成步驟;之後,在維持基板溫度為100℃以下之狀態下,激發處理氣體而生成電漿,並藉由該電漿來進行電漿處理,而於該有機膜圖案上成膜具有100MPa以下膜應力的該矽氮化膜之成膜步驟;以及之後,使該矽氮化膜僅殘留於該有機膜圖案的側壁部般來蝕刻該矽氮化膜後,去除該有機膜圖案,而於基板的被處理膜上形成該矽氮化膜的該特定圖案之矽氮化膜圖案形成步驟。
依據本發明,便可在基板溫度為100℃以下的低溫環境下,將蝕刻基板上的被處理膜時之遮罩適當地形成為特定圖案。
以下,參照添附圖式來加以說明本發明實施型態。此外,本說明書及圖式中,針對實質上具有相同功能、結構的構成要素則賦予相同符號而省略重複說明。
圖1係概略顯示用以實施本實施型態之圖案形成方法的基板處理系統1的結構之俯視圖。此外,本實施型態之基板處理系統1所處理之作為基板的晶圓W上係如後述般地預先形成有被處理膜(例如聚矽膜)。
基板處理系統1係如圖1所示般地具有對晶圓W進行特定處理之第1處理部11與第2處理部12。第1處理部11中係對晶圓W上進行光微影處理,而於該晶圓W上形成光阻圖案。第2處理部12中係於晶圓W的被處理膜上形成矽氮化膜(SiN膜)的圖案。
第1處理部11係如圖2所示般地具有塗佈顯影處理裝置20與曝光裝置21。塗佈顯影處理裝置20係具有一體地連接晶圓匣盒站台(casset station)30、處理站台31及介面站台(interface station)32之結構,其中該晶圓匣盒站台30係在與例如外部之間進行收容有複數片晶圓W之晶圓匣盒C的搬出入,該處理站台31係具備有在光微影處理中枚葉式地施予特定處理之複數各種處理裝置,該介面站台32係在與鄰接於處理站台31之曝光裝置21之間進行晶圓W的傳遞。
晶圓匣盒站台30係設置有晶圓匣盒載置台40。晶圓匣盒載置台40係設置有複數(例如4個)晶圓匣盒載置部41。晶圓匣盒載置部41係一列地排列設置於水平方向的X方向(圖2中的上下方向)。該等晶圓匣盒載置部41可在相對於塗佈顯影處理裝置20的外部進行晶圓匣盒C的搬出入時載置晶圓匣盒C。
晶圓匣盒站台30係設置有可在延伸於X方向的搬送路徑50上自由移動之晶圓搬送裝置51。晶圓搬送裝置51亦可自由移動於上下方向及鉛直軸周圍(θ方向),而可在各晶圓匣盒載置部41上的晶圓匣盒C與後述處理站台31之第3區塊G3的傳遞裝置之間搬送晶圓W。
處理站台31係設置有具備有各種裝置之複數(例如4個)區塊G1、G2、G3、G4。例如第1區塊G1係設置於處理站台31的正面側(圖2的X方向反方向側),第2區塊G2係設置於處理站台31的背面側(圖2的X方向正方向側)。又,第3區塊G3係設置於處理站台31的晶圓匣盒站台30側(圖2的Y方向反方向側),第4區塊G4係設置於處理站台31的介面站台32側(圖2的Y方向正方向側)。
例如第1區塊G1係如圖4所示般地由下而上依序重疊有4層複數液處理裝置,例如對晶圓W進行顯影處理之顯影裝置60、於晶圓W的光阻膜下層形成反射防止膜之反射防止膜形成裝置61、以及將光阻液塗 佈在晶圓W而形成光阻膜之光阻塗佈裝置62、63。
例如第1區塊G1的各裝置60~63係於水平方向具有複數個能夠在處理時收容晶圓W之杯體F,而可同步地處理複數晶圓W。
例如第2區塊G2係如圖3所示般地於上下方向與水平方向併排地設置有進行晶圓W的熱處理之熱處理裝置70、或對晶圓W進行疏水化處理之附著裝置71、以及使晶圓W的外周部曝光之周邊曝光裝置72。熱處理裝置70係具有載置並加熱晶圓W之熱板,與載置並冷卻晶圓W之冷卻板,故可進行加熱處理與冷卻處理兩者。此外,熱處理裝置70、附著裝置71及周邊曝光裝置72的數量或配置可任意選擇。
例如第3區塊G3係由下而上依序設置有複數傳遞裝置80、81、82、83、84、85、86。又,第4區塊G4係由下而上依序設置有複數傳遞裝置90、91、92。
如圖2所示,第1區塊G1~第4區塊G4所圍繞之區域係形成有晶圓搬送區域D。晶圓搬送區域D係配置有例如晶圓搬送裝置100。
晶圓搬送裝置100係具有可自由移動於例如Y方向、X方向、θ方向及上下方向之搬送臂。晶圓搬送裝置100可在晶圓搬送區域D內移動,來將晶圓W搬送至周圍的第1區塊G1、第2區塊G2、第3區塊G3及第4區塊G4內的特定裝置。
晶圓搬送裝置100係例如圖3所示般地上下配置 為複數台,可將晶圓W搬送至例如各區塊G1~G4之相同程度高度的特定裝置。
又,晶圓搬送區域D係設置有可在第3區塊G3與第4區塊G4之間直線地搬送晶圓W之往復搬送裝置110。
往復搬送裝置110可直線地自由移動於例如Y方向。往復搬送裝置110可在支撐晶圓W之狀態下移動於Y方向,而在第3區塊G3的傳遞裝置82與第4區塊G4的傳遞裝置92之間搬送晶圓W。
如圖2所示,第3區塊G3的X方向正方向側旁邊係設置有晶圓搬送裝置120。晶圓搬送裝置120係具有可自由移動於例如X方向、θ方向及上下方向之搬送臂。晶圓搬送裝置120可在支撐晶圓W之狀態下上下移動,來將晶圓W搬送至第3區塊G3內的各傳遞裝置。
介面站台32係設置有晶圓搬送裝置130與傳遞裝置131。晶圓搬送裝置130係具有可自由移動於例如Y方向、θ方向及上下方向之搬送臂。晶圓搬送裝置130可將晶圓W支撐在例如搬送臂,來將晶圓W搬送至第4區塊G4內的各傳遞裝置與傳遞裝置131。
第2處理部12如圖5所示,係具有相對於第2處理部12而進行晶圓W的搬出入之晶圓匣盒站台200、進行晶圓W的搬送之共通搬送部201、對晶圓W進行特定處理之蝕刻裝置202、電漿成膜裝置203、蝕刻裝 置204以及灰化裝置205。
晶圓匣盒站台200係具有內部設置有用以搬送晶圓W的晶圓搬送機構210之搬送室211。晶圓搬送機構210係具有略水平地保持晶圓W之2個搬送臂210a、210b,而為藉由該等搬送臂210a、210b的其中之一來一邊保持一邊搬送晶圓W之結構。搬送室211的側邊係具備有載置有可併排並收容複數片晶圓W之晶圓匣盒C的晶圓匣盒載置台212。圖示之範例中,晶圓匣盒載置台212可載置複數(例如3個)晶圓匣盒C。
搬送室211與共通搬送部201係透過可真空抽氣之2個加載互鎖(load-lock)裝置213a、213b而相互連結。
共通搬送部201具有例如從上方觀看係形成為略多角形(圖示之範例中為六角形)之可密閉構造的搬送室腔室214。搬送室腔室214內係設置有用以搬送晶圓W之晶圓搬送機構215。晶圓搬送機構215係具有略水平地保持晶圓W之2個搬送臂215a,215b,而為藉由該等搬送臂215a,215b的其中之一來一邊保持一邊搬送晶圓W之結構。
搬送室腔室214外側係圍繞搬送室腔室214的周圍般地配置有蝕刻裝置202、電漿成膜裝置203、蝕刻裝置204、灰化裝置205以及加載互鎖裝置213b、213a。蝕刻裝置202、電漿成膜裝置203、蝕刻裝置 204、灰化裝置205及加載互鎖裝置213b、213a從俯視方向觀之係順時針方向地依序併排,且相對於搬送室腔室214的6個側面部而分別呈對向地加以配置。
此外,有關電漿成膜裝置203的結構將於後述中詳加說明。又,其他的處理裝置(蝕刻裝置202、204,灰化裝置205)則使用一般的裝置即可,而省略其結構的說明。
接下來,說明上述電漿成膜裝置203的結構。此外,本實施型態之電漿成膜裝置203係使用RLSA(輻射狀槽孔天線;Radial Line Slot Antenna)來產生電漿之CVD(Chemical Vapor Deposiotion)裝置。
電漿成膜裝置203係如圖6所示般地具備有例如上面具有開口之有底圓筒狀處理容器230。處理容器230係由例如鋁合金所形成。又,處理容器230為接地狀態。處理容器230底部的略中央部係設置有例如用以載置晶圓W之載置台231。
載置台231係內建有例如電極板232,電極板232係連接至設置於處理容器230外部之直流電源233。藉由該直流電源233來使載置台231表面產生靜電力,便可將晶圓W靜電吸附在載置台231上。此外,電極板232亦可連接至例如偏壓用高頻電源(未圖示)。
處理容器230的上部開口係透過例如用以確保氣密性之O形環等密封材240而設置有介電體窗241。藉由該介電體窗241來將處理容器230內封閉。介電 體窗241的上部係設置有供應電漿產生用微波之輻射狀槽孔天線242。此外,介電體窗241係使用例如氧化鋁(Al2 O3 )。此情況下,介電體窗241便會對於乾式清潔中所使用的三氟化氮(NF3 )氣體具有耐受性。又,為了更加提高對於三氟化氮氣的耐受性,亦可將氧化釔(Y2 O3 )被覆在介電體窗241的氧化鋁表面。
輻射狀槽孔天線242係具備有下面具有開口之略圓筒狀天線本體250。天線本體250下面的開口部係設置有形成有多個槽孔之圓盤狀槽孔板251。天線本體250內的槽孔板251的上部係設置有由低損失介電體材料所形成的介電體板252。天線本體250上面係連接有連通於微波振盪裝置253之同軸導波管254。微波振盪裝置253係設置在處理容器230外部,可對輻射狀槽孔天線242振盪特定頻率(例如2.45GHz)的微波。藉由此結構,則從微波振盪裝置253所振盪之微波便會被傳遞至輻射狀槽孔天線242內,且在介電體板252被壓縮而波長變短後,在槽孔板251產生圓偏波,再從介電體窗241朝向處理容器230內被放射。
處理容器230內的載置台231與輻射狀槽孔天線242之間係設置有例如略平板形狀的原料氣體供應構造體260。原料氣體供應構造體260的外形從俯視方向觀之係形成為至少較晶圓W的直徑要大之圓形狀。藉由該原料氣體供應構造體260,則處理容器230內便會被區劃成輻射狀槽孔天線242側的電漿生成區域 R1與載置台231側的原料氣體解離區域R2。此外,原料氣體供應構造體260係使用例如氧化鋁。此情況下,原料氣體供應構造體260便會對於乾式清潔中所使用的三氟化氮氣具有耐受性。又,為了更加提高對於三氟化氮氣的耐受性,亦可將氧化釔被覆在原料氣體供應構造體260的氧化鋁表面。
原料氣體供應構造體260如圖7所示,係由在同一平面上配置為略格子狀之一連串的原料氣體供應管261所構成。原料氣體供應管261從軸方向觀之,其縱剖面係形成為方形。原料氣體供應管261彼此的間隙係形成有多個開口部262。則原料氣體供應構造體260上側的電漿生成區域R1所生成之電漿與自由基便可通過該開口部262而進入至載置台231側的原料氣體解離區域R2。
原料氣體供應構造體260之原料氣體供應管261的下面係如圖6所示般地形成有多個原料氣體供應口263。該等原料氣體供應口263係均等地配置在原料氣體供應構造體260面內。原料氣體供應管261係連接有連通至處理容器230外部所設置的原料氣體供應源264之氣體管265。原料氣體供應源264係個別地封入有例如作為原料氣體之矽烷(SiH4 )氣體與氫(H2 )氣體。氣體管265係設置有閥體266及流量控制器267。藉由此結構,便可從原料氣體供應源264經由氣體管265來將特定流量的矽烷氣體與氫氣分別導入至原料 氣體供應管261。然後,該等矽烷氣體與氫氣會從各原料氣體供應口263朝向下方的原料氣體解離區域R2被供應。
覆蓋電漿生成區域R1的外周面之處理容器230的內周面係形成有用以供應成為電漿的原料之電漿激發用氣體之第1電漿激發用氣體供應口270。第1電漿激發用氣體供應口270係沿著例如處理容器230的內周面而形成於複數部位處。第1電漿激發用氣體供應口270係連接有貫穿例如處理容器230的側壁部,且連通於處理容器230外部所設置的第1電漿激發用氣體供應源271之第1電漿激發用氣體供應管272。第1電漿激發用氣體供應管272係設置有閥體273及流量控制器274。藉由此結構,便可從側邊將特定流量的電漿激發用氣體供應至處理容器230內的電漿生成區域R1內。本實施型態中,第1電漿激發用氣體供應源271係封入有作為電漿激發用氣體之例如氬(Ar)氣體。
原料氣體供應構造體260上面係層積而配置有具有與例如該原料氣體供應構造體260相同的結構之略平板形狀的電漿激發用氣體供應構造體280。電漿激發用氣體供應構造體280係由如圖8所示般配置為格子狀之第2電漿激發用氣體供應管281所構成。此外,電漿激發用氣體供應構造體280係使用例如氧化鋁。此情況下,電漿激發用氣體供應構造體280便會對於 乾式清潔中所使用的三氟化氮氣具有耐受性。又,為了更加高對於三氟化氮氣的耐受性,亦可將氧化釔被覆在電漿激發用氣體供應構造體280的氧化鋁表面。
第2電漿激發用氣體供應管281的上面係如圖6所示般地形成有複數個第2電漿激發用氣體供應口282。該等複數第2電漿激發用氣體供應口282係均等地配置在電漿激發用氣體供應構造體280面內。藉此,便可從下側朝上方來對電漿生成區域R1供應電漿激發用氣體。此外,本實施型態中,此電漿激發用氣體為例如氬氣。又,除了氬氣以外,亦可從電漿激發用氣體供應構造體280來對電漿生成區域R1供應作為原料氣體之氮氣(N2 )。
格子狀之第2電漿激發用氣體供應管281彼此的間隙係形成有開口部283,則電漿生成區域R1所生成之電漿與自由基便可通過電漿激發用氣體供應構造體280與原料氣體供應構造體260而進入至下方的原料氣體解離區域R2。
第2電漿激發用氣體供應管281係連接有連通於處理容器230外部所設置的第2電漿激發用氣體供應源284之氣體管285。第2電漿激發用氣體供應源284係個別地封入有例如作為電漿激發用氣體之氬氣與作為原料氣體之氮氣。氣體管285係設置有閥體286及流量控制器287。藉由此結構,便可從第2電漿激發用氣體供應口282來對電漿生成區域R1分別供應特定 流量的氮氣與氬氣。
此外,上述原料氣體與電漿激發用氣體係構成本發明的處理氣體。
處理容器230的底部之挾置有載置台231的兩側係設置有用以將處理容器230內的環境氣體排出之排氣口290。排氣口290係連接有連通於渦輪分子幫浦等排氣裝置291之排氣管292。藉由從該排氣口290的排氣,便可將處理容器230內維持在特定壓力,例如後述的20Pa~40Pa。
以上的基板處理系統1係如圖1所示般地設置有控制裝置300。控制裝置300係例如電腦,其具有程式收容部(未圖示)。程式收容部係收容有執行基板處理系統1中的晶圓處理之程式。此外,該程式係記錄在例如電腦可讀取之硬碟(HD)、軟碟(FD)、光碟(CD)、磁光碟(MO)、記憶卡等可被電腦讀取的記憶媒體,而可由該記憶媒體安裝至控制裝置300。
接下來,針對上述方式所構成之基板處理系統1中進行的晶圓處理加以說明。圖9係顯示晶圓處理的主要步驟之流程圖。圖10係概略顯示晶圓處理各步驟中之晶圓W的狀態。此外,如圖10(a)所示般地藉由基板處理系統1所處理之晶圓W上係預先形成有被處理膜400。被處理膜400為上述之例如聚矽膜。
首先,晶圓W會被搬送至第1處理部11的塗佈顯影處理裝置20。在塗佈顯影處理裝置20中,係藉 由晶圓搬送裝置51,來將一片晶圓W從晶圓匣盒載置台40上的晶圓匣盒C內取出,再搬送至處理站台31之第3區塊G3的例如傳遞裝置83。
接下來,晶圓W會藉由晶圓搬送裝置100搬送至第2區塊G2的熱處理裝置70,而受到溫度調節。之後晶圓W會藉由晶圓搬送裝置100搬送至第1區塊G1的反射防止膜形成裝置61,而如圖10(a)所示般地於晶圓W上形成有反射防止膜401。之後晶圓W會被搬送至第2區塊G2的熱處理裝置70,而受到加熱及溫度調節,之後再被返回至第3區塊G3的傳遞裝置83。
接下來,晶圓W會藉由晶圓搬送裝置120而被搬送至相同的第3區塊G3的傳遞裝置84。之後晶圓W會藉由晶圓搬送裝置100搬送至第2區塊G2的附著裝置71,而受到附著處理。
之後,晶圓W會藉由晶圓搬送裝置100搬送至光阻塗佈裝置62,而在旋轉中的晶圓W上塗佈光阻液,且在晶圓W上形成有光阻膜。之後,晶圓W會藉由晶圓搬送裝置100搬送至熱處理裝置70,而受到預烘烤處理。之後晶圓W會藉由晶圓搬送裝置100而搬送至第3區塊G3的傳遞裝置85。
接下來,晶圓W會藉由晶圓搬送裝置100被搬送至周邊曝光裝置72,來對晶圓W的外周部進行曝光處理。之後晶圓W會藉由晶圓搬送裝置100被搬送至第 3區塊G3的傳遞裝置86。
接下來,晶圓W會藉由晶圓搬送裝置120被搬送至傳遞裝置82,再藉由往復搬送裝置110被搬送至第4區塊G4的傳遞裝置92。
之後,晶圓W會藉由介面站台32的晶圓搬送裝置130被搬送至曝光裝置21,而受到曝光處理。
接下來,晶圓W會藉由晶圓搬送裝置130而從曝光裝置21被搬送至第4區塊G4的傳遞裝置90。之後,晶圓W會藉由晶圓搬送裝置100被搬送至第2區塊G2的熱處理裝置70,而受到曝光後烘烤處理。之後,晶圓W會藉由晶圓搬送裝置100被搬送至顯影裝置60,而受到顯影。於顯影結束後,晶圓W會藉由晶圓搬送裝置100被搬送至熱處理裝置70,而受到後烘烤(post-bake)處理。
之後,晶圓W會藉由晶圓搬送裝置100被搬送至第3區塊G3的傳遞裝置80,之後再藉由晶圓匣盒站台30的晶圓搬送裝置51被搬送至特定晶圓匣盒載置部41的晶圓匣盒C。如此地,便結束一連串的光微影步驟。然後,便會如圖10(a)所示般地於晶圓W上形成有光阻圖案402(圖9之步驟S1)。
在第1處理部11中,當晶圓W上形成有光阻圖案402後,便將收容有該晶圓W之晶圓匣盒C從塗佈顯影處理裝置20搬出,接著再被搬送至第2處理部12。
在第2處理部12中,首先,係藉由晶圓搬送機構210來將一片晶圓W從晶圓匣盒載置台212上的晶圓匣盒C取出,再搬送至加載互鎖裝置213a內。當晶圓W被搬送至加載互鎖裝置213a內後,加載互鎖裝置213a內便會被密閉而減壓。之後,使加載互鎖裝置213a內與相對於大氣壓而為減壓後的狀態(例如略真空狀態)之搬送室腔室214內相連通。然後,藉由晶圓搬送機構215來將晶圓W從加載互鎖裝置213a搬出,再搬送至搬送室腔室214內。
被搬至搬送室腔室214內的晶圓W接下來會藉由晶圓搬送機構215而被搬送至蝕刻裝置202。蝕刻裝置202中係如圖10(b)所示般地修飾(trimming)晶圓W上的光阻圖案402,來使其線寬變細(圖9之步驟S2)。又,同時地以經修飾後之光阻圖案402作為遮罩,來蝕刻晶圓W上的反射防止膜401。然後,被處理膜400上便會形成有反射防止膜401的圖案403(以下,有稱作「反射防止膜圖案403」的情況。)(圖9之步驟S3)。此外,此光阻圖案402的修飾與反射防止膜401的蝕刻可藉由使用例如氧電漿等之電漿蝕刻來進行。又,該等光阻圖案402與反射防止膜圖案403係構成本發明之有機膜的圖案。
之後,晶圓W會藉由晶圓搬送機構215被返回至搬送室腔室214內,接著再搬送至電漿成膜裝置203。電漿成膜裝置203中係藉由例如CVD法,而如圖10(c) 所示般地於光阻圖案402上成膜矽氮化膜404(圖9之步驟S4)。此外,該電漿成膜裝置203中之矽氮化膜404的成膜方法將於後述中詳加說明。
之後,利用晶圓搬送機構215來將晶圓W返回至搬送室腔室214內,接著再搬送至蝕刻裝置204。蝕刻裝置204中係如圖10(d)所示般地,使矽氮化膜404僅殘留於光阻圖案402及反射防止膜圖案403的側壁部般來蝕刻該矽氮化膜404(圖10之步驟S5)。此外,上述蝕刻係使用例如CF4 、C4 F8 、CHF3 、CH3 F、CH2 F2 等CF系氣體與Ar氣體等的混合氣體,或依需要而在該混合氣體添加氧之氣體等來進行。
之後,利用晶圓搬送機構215來將晶圓W返回至搬送室腔室214內,接著再搬送至灰化裝置205。灰化裝置205中係藉由使用例如氧電漿等之灰化等,來如圖14(d)所示般地去除光阻圖案402與反射防止膜圖案403。然後,被處理膜400上便會形成有矽氮化膜404的圖案405(以下,有稱作「矽氮化膜圖案405」的情況。)(圖9之步驟S6)。
之後,利用晶圓搬送機構215來將晶圓W返回至搬送室腔室214內,接著再搬送至加載互鎖室213b內。之後,晶圓W會藉由晶圓搬送機構210而被收容在特定的晶圓匣盒C。之後,將收容有晶圓W之晶圓匣盒C從第2處理部12搬出,便結束一連串的晶圓處理。
接下來,針對上述步驟S4中,電漿成膜裝置203所進行之矽氮化膜404的成膜方法加以說明。
首先,例如當電漿成膜裝置203起動時,係如被供應至電漿生成區域R1內的氬氣濃度為均勻般地來調整從第1電漿激發用氣體供應口270所供應之氬氣的供應流量與從第2電漿激發用氣體供應口282所供應之氬氣的供應流量。此供應流量的調整係在例如使排氣裝置291稼動,而於處理容器230內形成有與實際成膜處理時相同的氣流之狀態下,從各電漿激發用氣體供應口270、282供應已被設定為適當供應流量之氬氣。然後,在此供應流量設定下,實際地對試驗用的晶圓施予成膜,並檢查該成膜是否已在晶圓面內均勻地進行。若電漿生成區域R1內的氬氣濃度為均勻之情況,則表示晶圓面內的成膜已均勻地進行,若檢查結果為成膜在晶圓面內並未均勻地進行之情況,則改變各氬氣供應流量的設定,且再次對試驗用晶圓施予成膜。重複上述來設定自各電漿激發用氣體供應口270、282的供應流量,直到成膜已在晶圓面內均勻地進行且電漿生成區域R1內的氬氣濃度成為均勻。
如上述般設定各電漿激發用氣體供應口270、282的供應流量後,電漿成膜裝置203中之晶圓W的成膜處理便會開始。首先,晶圓W會被搬送至處理容器230內,且吸附保持於載置台231上。此時,晶圓W的溫度係維持在100℃以下,例如50℃~100℃。接著,藉 由排氣裝置291來開始處理容器230內的排氣,而將處理容器230內壓力減壓至特定壓力(例如20Pa~40Pa),並維持該狀態。
此處,發明人等經過再三評估後,結果得知若處理容器230內壓力低於20Pa,則離子的能量便會變大,而有無法在晶圓W上適當地成膜矽氮化膜之虞。於是,便如上述地將處理容器230內壓力維持在20Pa~40Pa。
當處理容器230內被減壓後,從側邊的第1電漿激發用氣體供應口270將氬氣,並且從下方的第2電漿激發用氣體供應口282將氮氣與氬氣供應至電漿生成區域R1內。此時,電漿生成區域R1內的氬氣濃度係在電漿生成區域R1內維持為均等。又,氮氣係以例如64sccm的流量來供應。從輻射狀槽孔天線242朝向正下方的電漿生成區域R1,會以例如2.45GHz的頻率放射2.5kW~3.0kW功率的微波。藉由該微波的放射,則氬氣便會在電漿生成區域R1內被電漿化,而氮氣則會被自由基化(或離子化)。此外,此時,朝下方行進的微波係會在電漿激發用氣體供應構造體280反射,而滯留在電漿生成區域R1內。其結果,便會在電漿生成區域R1內生成高密度的電漿。
電漿生成區域R1內所生成之電漿與自由基會通過電漿激發用氣體供應構造體280及原料氣體供應構造體260而進入至下方的原料氣體解離區域R2內。原 料氣體解離區域R2係從原料氣體供應構造體260的各原料氣體供應口263供應有矽烷氣體與氫氣。此時,矽烷氣體係以例如18sccm的流量來供應,氫氣係以例如21sccm的流量來供應。此外,此氫氣的供應流量係如後述般依矽氮化膜404的膜特性來設定。矽烷氣體與氫氣會因分別從上方進入的電漿粒子而解離。然後,會因該等自由基與自電漿生成區域R1所供應之氮氣的自由基,而在晶圓W上沉積矽氮化膜404。
之後,矽氮化膜404的成膜持續進行而在晶圓W上形成有特定厚度的矽氮化膜404後,便停止微波的放射或處理氣體的供應。之後,將晶圓W從處理容器230搬出而結束一連串的電漿成膜處理。如此地,晶圓W上便會成膜有100MPa以下低應力的矽氮化膜404。
此處,發明人等經過再三評估後,結果得知藉由上述的電漿成膜處理而於晶圓W上成膜矽氮化膜404時,若使用含有矽烷氣體、氮氣及氫氣之處理氣體的話,便可提高矽氮化膜404的膜特性。
圖11係顯示使用上述實施型態之電漿成膜方法,而改變處理氣體中之氫氣的供應流量情況下,矽氮化膜404相對於氟酸之濕式蝕刻率的變化樣態。此外,此時,矽烷氣體的供應流量為18sccm,氫氣的供應流量為21sccm。又,電漿成膜處理中,晶圓W的溫度為100℃。
參照圖11,可得知藉由在含有矽烷氣體與氮氣之處理氣體中更添加氫氣,則矽氮化膜404相對於氟酸的濕式蝕刻率便會降低。於是,藉由處理氣體中的氫氣,則矽氮化膜404的緻密度便會提升,且矽氮化膜404的膜質會提升。又,矽氮化膜404的階梯覆蓋率亦會提升。再者,亦可得知矽氮化膜404的折射率會提高例如2.0±0.1。而且,隨著氫氣的供應流量的增加,矽氮化膜404相對於氟酸的濕式蝕刻率會降低。於是,藉由控制氫氣的供應流量,便可控制矽氮化膜404的濕式蝕刻率,從而可控制矽氮化膜404的膜特性。
圖12係顯示使用上述實施型態之電漿成膜方法,而改變處理氣體中之氫氣的供應流量情況下,矽氮化膜404之膜應力的變化樣態。此外,此時,矽烷氣體的供應流量為18sccm,氫氣的供應流量為21sccm。又,電漿成膜處理中,晶圓W的溫度為100℃。
參照圖12,可得知藉由在含有矽烷氣體與氮氣之處理氣體中更添加氫氣,則矽氮化膜404的膜應力會往負方向側(壓縮側)改變。而且,隨著氫氣的供應流量增加,矽氮化膜404的膜應力會減少。於是,藉由控制氫氣的供應流量,便可將矽氮化膜404的膜應力控制在100MPa以下,從而可控制矽氮化膜404的膜特性。此外,矽氮化膜404之膜應力的下限值並未特 別限定,該膜應力只要大於0MPa但為100MPa以下即可。
如上所述,依據本實施型態,由於步驟S4中係在維持晶圓W溫度為100℃以下的低溫之狀態下形成矽氮化膜404,因此可避免光阻圖案402與反射防止膜圖案403受到損傷。又,由於矽氮化膜404具有100MPa以下的低應力,因此在步驟S5中,光阻圖案402與反射防止膜圖案403便不會變形。再者,縱使在步驟S6中去除光阻圖案402與反射防止膜圖案403後,而矽氮化膜404仍會維持特定形狀。於是,便可將當蝕刻晶圓W上的被處理膜400時作為遮罩之矽氮化膜404適當地形成為特定圖案。
又,依據本實施型態,藉由控制氫氣的供應流量,便可控制矽氮化膜404的濕式蝕刻率或膜應力等膜特性。
再者,本實施型態中,係使用從輻射狀槽孔天線242所放射之微波來生成電漿。在此,發明人等經過再三評估後,結果得知當處理氣體含有矽烷氣體、氮氣及氫氣的情況,例如圖13所示般地,則微波的功率與矽氮化膜404的膜應力便會具有略呈比例的關係。於是,依據本實施型態,亦可藉由控制微波的功率來控制矽氮化膜404的膜應力。
在此,過去有使用ALD(Atomic Layer Deposiotion)法來批次(batch)式地進行矽氮化膜404的成膜處理之 情況。使用該ALD法於本實施型態之基板處理系統1的情況,則每當於晶圓W上成膜矽氮化膜404時,便必須將該晶圓W暫時從基板處理系統1搬出。於是,晶圓處理的產能便會降低。相對於此,本實施型態中,電漿成膜裝置203係配置在基板處理系統1的第2處理部12內,且該電漿成膜裝置203中係使用CVD法來枚葉式地進行成膜處理。是以,依據本實施型態,則可提高晶圓處理的產能。
以上的實施型態之電漿成膜裝置203中,雖係從原料氣體供應構造體260供應矽烷氣體與氫氣,而從電漿激發用氣體供應構造體280供應氮氣與氬氣,但氫氣亦可從電漿激發用氣體供應構造體280被供應。或者,氫氣亦可從原料氣體供應構造體260與電漿激發用氣體供應構造體280兩者被供應。上述任一情況下,只要如上所述地控制氫氣的供應流量,便可控制矽氮化膜404的膜特性。
此外,以上的實施型態中,當控制矽氮化膜404的膜應力時,雖係控制處理氣體中的氫氣供應流量,但膜應力的控制方法並未限定於本實施型態。發明人等經過再三評估後,結果得知藉由控制例如矽烷氣體供應流量與氮氣供應流量的比率,便可控制矽氮化膜404的膜應力。
又,以上的實施型態中,處理氣體雖係含有氮氣,但只要是具有氮原子之氣體,便未限定於此。例如處 理氣體亦可含有氨氣(NH3 )。
又,以上的實施型態之電漿成膜裝置203中,雖係藉由來自輻射狀槽孔天線242的微波來生成電漿,但該電漿的生成並未限定於本實施型態。作為電漿亦可使用例如CCP(電容耦合電漿)、ICP(感應耦合電漿)、ECRP(電子迴旋共振電漿;Electron Cyclotron Resonance Plasma)、HWP(螺旋波激發電漿;Helicon Wave Plasma)等。上述任一情況下,由於矽氮化膜404的成膜係在晶圓W的溫度為100℃以下之低溫環境下進行,因此較佳係使用高密度的電漿。
又,以上的實施型態中,雖係使用矽氮化膜404來作為蝕刻被處理膜400時的遮罩,但亦可使用例如矽氧氮化膜(SiON膜)。此情況下,處理氣體亦係在上述矽烷氣體、氮氣及氫氣更添加有氧氣。然後,發明人等經過再三評估後,結果確認了縱使將本發明應用於矽氧氮化膜,而仍可獲得上述效果。
又,以上的實施型態中,雖係針對使用聚矽膜來作為被處理膜400的情況加以說明,但被處理膜400亦可使用例如非晶矽膜、矽氧化膜(SiO2 膜)、TEOS膜等其他的膜。矽氮化膜404相較於以往所使用的矽氧化膜,相對於被處理膜400的選擇比較高。於是,當使用矽氮化膜404作為遮罩的情況,則可被蝕刻的被處理膜400之適用範圍便較廣。
又,以上的實施型態中,雖係於步驟S6中去除光 阻圖案402與反射防止膜圖案403,但亦可於步驟S3後去除光阻圖案402。亦即,如圖14(a)所示般地於晶圓W上形成光阻圖案402後(圖9之步驟S1),再修飾光阻圖案402(圖9之步驟S2)且蝕刻反射防止膜401(圖9之步驟S3)。之後,如圖14(b)所示般地去除光阻圖案402,便會在晶圓W的被處理膜400上形成有作為有機膜的圖案之反射防止膜圖案403。之後,如圖14(c)所示般地於反射防止膜圖案403上成膜矽氮化膜404後(圖9之步驟S4),如圖14(d)所示般地蝕刻該矽膜404(圖9之步驟S5),且去除反射防止膜圖案403(圖9之步驟S6)。因此本實施型態中,亦可在被處理膜400上適當地形成矽氮化膜圖案405。此外,該等步驟S1~S6由於與上述實施型態相同,故省略詳細說明。
以上的實施型態中,亦可在步驟S6後測量矽氮化膜圖案405的尺寸。此情況下,例如圖15所示,係在第2處理部12配置有尺寸測量裝置500。尺寸測量裝置500係配置在例如共通搬送部201的搬送室腔室214外側,從俯視方向觀之係順時針方向地配置在灰化裝置205旁邊。圖示之範例中,第2處理部12亦配置有後述蝕刻裝置510。此外,尺寸測量裝置500的配置不限於本實施型態,而可將尺寸測量裝置500配置在任意位置處。例如亦可將尺寸測量裝置500鄰接於搬送室211而配置。此情況下,尺寸測量裝置500係在 大氣氛圍中測量矽氮化膜圖案405的尺寸。
尺寸測量裝置500係使用例如散射測量法(Scatterometry)來測量矽氮化膜圖案405的尺寸。散射測量法係使得藉由將光線照射在測量對象(晶圓W)上的矽氮化膜圖案405所檢測出之晶圓面內的光強度分佈,與預先記憶之假設的光強度分佈匹配(matching),來將符合光強度分佈之假設的矽氮化膜圖案的尺寸推定為實際的矽氮化膜圖案405的尺寸之方法。此外,本實施型態中,矽氮化膜圖案405的尺寸雖係測量例如矽氮化膜圖案405的線寬,但亦可測量矽氮化膜圖案405的高度等其他尺寸。
此情況下,在步驟S6中成膜有矽氮化膜圖案405之晶圓W係藉由晶圓搬送機構215而被搬送至尺寸測量裝置500。尺寸測量裝置500中係藉由上述散射測量法來測量矽氮化膜圖案405的線寬。
尺寸測量裝置500的測量結果會被輸出至例如控制裝置300。控制裝置300在所測量之矽氮化膜圖案405的線寬非為期望線寬的情況,則會根據該測量結果來補正例如電漿成膜裝置203中之成膜處理的處理條件。具體來說,係補正例如氮氣的供應流量、處理中之晶圓W的溫度、處理容器230內的壓力等。如此地,電漿成膜裝置203的處理條件會受到反饋控制,而以補正後的處理條件來處理後續的晶圓W。於是,便可在晶圓W上形成特定線寬的矽氮化膜圖案405。 又,亦可提高作為產品之半導體裝置的良率。
此外,以上的實施型態中,雖係根據尺寸測量裝置500中之矽氮化膜圖案405的尺寸測量結果來補正電漿成膜裝置203的處理條件,但亦可補正其他的蝕刻裝置202、204或灰化裝置205、第1處理部11中之各處理裝置的處理條件。
又,以上的實施型態中,雖係在尺寸測量裝置500中測量矽氮化膜的圖案405的尺寸,但亦可在步驟S2中測量經修飾後之光阻圖案402的尺寸(或步驟S3中被蝕刻後之反射防止膜圖案403的尺寸)。此外,本實施型態中,光阻圖案402的尺寸雖係測量例如光阻圖案402的線寬,但亦可測量光阻圖案402的高度等其他尺寸。
然後,尺寸測量裝置500中,係在測量光阻圖案402的線寬後,根據該測量結果來補正控制裝置300中蝕刻裝置202或第1處理部11中之各處理裝置的處理條件。此情況下,由於該等處理條件亦會受到反饋控制,因此可以補正後的處理條件來適當地處理後續的晶圓W。此外,尺寸測量裝置500中之光阻圖案402的測量方法由於與上述實施型態中之矽氮化膜圖案405的尺寸測量方法相同,故省略說明。
如以上實施型態中的說明,於晶圓W的被處理膜400上成膜矽氮化膜圖案405後,再以該矽氮化膜圖案405作為遮罩來蝕刻被處理膜400。
此情況下,被處理膜400的蝕刻係例如圖15所示般地在蝕刻裝置510中進行。蝕刻裝置510係配置在例如基板處理系統1的第2處理部12。具體來說,蝕刻裝置510係配置在例如共通搬送部201的搬送室腔室214外側,從俯視方向觀之係順時針方向地配置在尺寸測量裝置500旁邊。此外,蝕刻裝置510使用一般的裝置即可,而省略其結構的說明。
然後,在步驟S6中成膜有矽氮化膜圖案405之晶圓W會藉由晶圓搬送機構215而被搬送至蝕刻裝置510。蝕刻裝置510中係以矽氮化膜圖案405作為遮罩來蝕刻被處理膜400,而如圖16所示般地於晶圓W上形成有被處理膜400的圖案520(以下,有稱作「被處理膜圖案520」的情況)。該蝕刻係使用例如HBr氣體等來進行。如此地製造半導體裝置。
依據本實施型態,由於晶圓W上會適當地形成有矽氮化膜圖案405,故亦可於晶圓W上適當地形成被處理膜圖案520。是以,可提高半導體裝置的良率。
此外,本實施型態中,蝕刻裝置510雖係配置在基板處理系統1內,但亦可配置在基板處理系統1外。
以上,雖已參照添附圖式來加以說明本發明較佳實施型態,但本發明未限定於上述實施型態。本發明所屬技術領域中具通常知識者應當可在申請專利範圍所記載之範疇內,思及各種改變例或修正例,且可明瞭該等當然亦屬於本發明之技術範圍。本發明不限於 上述實施型態而可有各種樣態。本發明亦可適用於基板為半導體晶圓以外之FPD(平板顯示器)用玻璃基板、光罩用遮罩標記等其他基板的情況。
1‧‧‧基板處理系統
11‧‧‧第1處理部
12‧‧‧第2處理部
20‧‧‧塗佈顯影處理裝置
21‧‧‧曝光裝置
202‧‧‧蝕刻裝置
203‧‧‧電漿成膜裝置
204‧‧‧蝕刻裝置
205‧‧‧灰化裝置
242‧‧‧輻射狀槽孔天線
260‧‧‧原料氣體供應構造體
263‧‧‧原料氣體供應口
270‧‧‧第1電漿激發用氣體供應口
280‧‧‧電漿激發用氣體供應構造體
282‧‧‧第2電漿激發用氣體供應口
290‧‧‧排氣口
300‧‧‧控制裝置
400‧‧‧被處理膜
401‧‧‧反射防止膜
402‧‧‧光阻圖案
403‧‧‧反射防止膜圖案
404‧‧‧矽氮化膜
405‧‧‧矽氮化膜圖案
500‧‧‧尺寸測量裝置
510‧‧‧蝕刻裝置
520‧‧‧被處理膜的圖案
R1‧‧‧電漿生成區域
R2‧‧‧原料氣體解離區域
W‧‧‧晶圓
圖1係概略顯示用以實施本實施型態之圖案形成 方法的基板處理系統結構之俯視圖。
圖2係概略顯示第1處理部的結構之俯視圖。
圖3係顯示第1處理部的結構的概略之側視圖。
圖4係顯示第1處理部的結構的概略之側視圖。
圖5係概略顯示第2處理部的結構之俯視圖。
圖6係顯示電漿成膜裝置結構的概略之縱剖視圖。
圖7為原料氣體供應構造體之俯視圖。
圖8為電漿激發用氣體供應構造體之俯視圖。
圖9係顯示晶圓處理的各步驟之流程圖。
圖10係概略顯示晶圓處理各步驟中的晶圓狀態之說明圖,(a)係顯示形成有光阻圖案之樣態,(b)係顯示光阻圖案經修飾(trimming),且反射防止膜被蝕刻後的樣態,(c)係顯示成膜有矽氮化膜之樣態,(d)係顯示形成有矽氮化膜圖案之樣態。
圖11係顯示使用本實施型態之電漿成膜方法的情況下,氫氣供應流量與矽氮化膜濕式蝕刻率的關係之圖表。
圖12係顯示使用本實施型態之電漿成膜方法的情況下,氫氣供應流量與矽氮化膜膜應力的關係之圖表。
圖13係顯示使用本實施型態之電漿成膜方法的情況下,微波功率與矽氮化膜膜應力的關係之圖表。
圖14係概略顯示其他實施型態之晶圓處理各步驟中的晶圓狀態之說明圖,(a)係顯示形成有光阻圖案之樣態,(b)係顯示光阻圖案經修飾,且反射防止膜被蝕刻後的樣態,(c)係顯示成膜有矽氮化膜之樣態,(d)係顯示形成有矽氮化膜圖案之樣態。
圖15係概略顯示其他實施型態之第2處理部的結構之俯視圖。
圖16係顯示晶圓上形成有被處理膜的圖案之樣態之說明圖。
S1‧‧‧光阻圖案形成
S2‧‧‧光阻圖案的蝕刻
S3‧‧‧反射防止膜的蝕刻
S4‧‧‧矽氮化膜的成膜
S5‧‧‧矽氮化膜的蝕刻
S6‧‧‧矽氮化膜圖案的形成

Claims (10)

  1. 一種圖案形成方法,係形成當蝕刻基板上的被處理膜時成為遮罩的特定圖案之圖案形成方法,其具有以下步驟:於基板的被處理膜上形成有機膜圖案之有機膜圖案形成步驟;之後,藉由CVD法而於該有機膜圖案上成膜矽氮化膜之成膜步驟;以及之後,使該矽氮化膜僅殘留於該有機膜圖案的側壁部般來蝕刻該矽氮化膜後,去除該有機膜圖案,而於基板的被處理膜上形成該矽氮化膜的該特定圖案之矽氮化膜圖案形成步驟;其中該成膜步驟係在維持基板溫度為100℃以下之狀態下,激發處理氣體而生成電漿,並藉由該電漿來進行電漿處理,而形成具有100MPa以下的膜應力之矽氮化膜。
  2. 如申請專利範圍第1項之圖案形成方法,其中該處理氣體係包含矽烷氣體、具有氮原子之氣體及氫氣;該成膜步驟中係控制該氫氣的供應流量,來控制該矽氮化膜的膜應力。
  3. 如申請專利範圍第1項之圖案形成方法,其中該處理氣體係包含矽烷氣體及具有氮原子之氣體;該成膜步驟中係控制該矽烷氣體之供應流量與該 具有氮原子之氣體之供應流量的比率,來控制該矽氮化膜的膜應力。
  4. 如申請專利範圍第1項之圖案形成方法,其中於該成膜步驟中,處理氛圍係維持在20Pa~40Pa。
  5. 如申請專利範圍第1項之圖案形成方法,其中於該成膜步驟中,該電漿係藉由微波來激發該處理氣體所生成。
  6. 如申請專利範圍第1項之圖案形成方法,其中於該矽氮化膜圖案形成步驟後,係測量該矽氮化膜圖案的尺寸,並根據該測量結果來補正該成膜步驟的處理條件。
  7. 如申請專利範圍第1項之圖案形成方法,其中於該有機膜圖案形成步驟後,係測量該有機膜圖案的尺寸,並根據該測量結果來補正該有機膜圖案形成步驟的處理條件。
  8. 如申請專利範圍第1項之圖案形成方法,其中於該有機膜圖案形成步驟中,係對基板進行光微影處理,而於該基板的被處理膜上形成光阻圖案;之後,修飾該光阻圖案,且蝕刻該光阻圖案下層的反射防止膜,來形成該光阻圖案及該反射防止膜圖案而作為該有機膜圖案。
  9. 如申請專利範圍第1項之圖案形成方法,其中於該有機圖案形成步驟中,係對基板進行光微影處理,而於該基板的被處理膜上形成光阻圖案; 之後,修飾該光阻圖案,且蝕刻該光阻圖案下層的反射防止膜;之後,去除該光阻圖案,來形成該反射防止膜圖案而作為該有機膜圖案。
  10. 一種半導體裝置的製造方法,其係進行圖案形成方法而於基板的被處理膜上形成矽氮化膜圖案後,以該氮化矽膜圖案作為遮罩來蝕刻基板上的被處理膜而製造半導體裝置;其中該圖案形成方法具有以下步驟:於基板的被處理膜上形成有機膜圖案之有機膜圖案形成步驟;之後,藉由CVD法而在維持基板溫度為100℃以下之狀態下,激發處理氣體而生成電漿,並藉由該電漿來進行電漿處理,而於該有機膜圖案上成膜具有100MPa以下膜應力的該矽氮化膜之成膜步驟;以及之後,使該矽氮化膜僅殘留於該有機膜圖案的側壁部般來蝕刻該矽氮化膜後,去除該有機膜圖案,而於基板的被處理膜上形成該矽氮化膜的該特定圖案之矽氮化膜圖案形成步驟。
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