TWI492389B - 畫素結構及畫素結構的製作方法 - Google Patents

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Description

畫素結構及畫素結構的製作方法
本發明是有關於一種畫素結構及其製作方法，且特別是有關於一種高開口率的畫素結構及其製作方法。
目前常見的平面顯示器都是以畫素結構來構成顯示畫面所需的最小基本單元，其中畫素結構大致上包括主動元件與畫素電極。一般來說，經由對應之掃描線來開啟特定畫素結構中的主動元件時，可以讓資料線提供的操作電壓藉由主動元件輸入給畫素電極，以顯示對應之顯示資料。另外，畫素結構中還包括儲存電容器(storage capacitor)，使得畫素結構具有電壓保持的功能。也就是，儲存電容器用來儲存藉由主動元件輸入給畫素電極的操作電壓，以維持畫素結構之顯示畫面的穩定性。
儲存電容器一般會藉由在畫素結構中以金屬圖案形成的電容電極來構成。為了增加儲存電容器之電容值以達到良好的顯示畫面穩定性，往往需增加電容電極的面積。不過，這樣的設計意味著金屬圖案的面積必須增加而降低了畫素結構的顯示開口率。
本發明提供一種畫素結構，具有理想的顯示開口率及足夠的儲存電容值。
本發明提供一種畫素結構的製作方法，利用介電係數高的絕緣層作為儲存電容的介電層藉以讓儲存電容結構可以提供足夠的儲存電容值而不需佔據大的佈局面積以利於提升顯示開口率。
本發明提出一種畫素結構，配置於一基板上。畫素結構包括一主動元件、一閘絕緣層、一介電絕緣層、一電容電極、一保護層以及一畫素電極。主動元件包括一閘極、一半導體通道層、一源極以及一汲極。源極與汲極在閘極上方相隔一間距使閘極具有至少一部分不重疊於源極以及汲極，而半導體通道層至少位於間距中。閘絕緣層位於閘極與半導體通道層之間，且源極以及汲極位於閘絕緣層與半導體通道層之間。介電絕緣層配置於基板上，覆蓋住半導體通道層，其中介電絕緣層的介電係數高於閘絕緣層的介電係數。電容電極配置於介電絕緣層上，且電容電極重疊於汲極以使電容電極、汲極以及夾於兩者間的介電絕緣層構成一儲存電容結構。保護層配置於介電絕緣層上並且電容電極位於保護層與介電絕緣層之間。畫素電極配置於保護層上並連接於主動元件的汲極。
在本發明之一實施例中，上述介電絕緣層的介電係數由5至10。
在本發明之一實施例中，上述介電絕緣層的材質包括氧化鋁(Al2 O3 )或二氧化鈦(TiO2 )。
在本發明之一實施例中，上述介電絕緣層的膜厚由100Å至800Å。
在本發明之一實施例中，上述介電絕緣層具有暴露出該汲極的一第一接觸開口而保護層具有連通於第一接觸開口的一第二接觸開口使得畫素電極透過彼此連通的第一接觸開口與第二接觸開口連接於汲極。
在本發明之一實施例中，上述半導體通道層的材質包括氧化物半導體材料。氧化物半導體的材質包括銦鎵鋅氧化物(IGZO)、氧化鋅(ZnO)、氧化錫(SnO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋅錫氧化物(ZTO)或銦錫氧化物(ITO)。畫素結構更包括一通道保護層，配置於半導體通道層的上表面。通導保護層的材質包括銦鎵鋅氮氧化物(IGZON)、氮氧化鋅(ZnON)、氮氧化錫(SnON)、銦鋅氮氧化物(IZON)、鎵鋅氮氧化物(GZON)、鋅錫氮氧化物(ZTON)或銦錫氮氧化物(ITON)。
本發明另提出一種畫素結構的製作方法，包括以下步驟。於一基板上形成一閘極。於基板上形成一閘絕緣層以覆蓋住閘極。於閘絕緣層上形成一源極以及一汲極。源極與汲極在閘極上方相隔一間距使閘極具有至少一部分不重疊於源極以及汲極。於源極以及汲極上形成一半導體通道層，且半導體通道層至少位於間距中。於基板上形成一介電絕緣層以覆蓋住源極、汲極以及半導體通道層，且介電絕緣層的介電係數高於閘絕緣層的介電係數。於介電絕緣層上形成一電容電極。電容電極重疊於汲極使得電容電極、汲極以及夾於兩者間的介電絕緣層構成一儲存電容結構。於介電絕緣層上形成一保護層以覆蓋住電容電極。於 保護層上形成連接於汲極的一畫素電極。
在本發明之一實施例中，上述形成源極與汲極的步驟、形成介電絕緣層的步驟以及形成電容電極的步驟係依序進行。
在本發明之一實施例中，上述介電絕緣層的材質包括氧化鋁、二氧化鈦。
在本發明之一實施例中，上述介電絕緣層的介電係數由5至10。
在本發明之一實施例中，上述形成半導體通道層的步驟係在形成源極與汲極之後進行。
在本發明之一實施例中，上述畫素結構的製作方法更包括在介電絕緣層形成暴露出汲極的一第一接觸開口而在保護層形成連通於第一接觸開口的一第二接觸開口使得後續製作的畫素電極透過彼此連通的第一接觸開口與第二接觸開口連接於汲極。
在本發明之一實施例中，上述半導體通道層的材質包括氧化物半導體材料。畫素結構的製作方法更包括在半導體通道層的上表面形成一通道保護層。形成通道保護層的方法包括在將氧化物半導體材料沉積為半導體通道層的一腔室中對半導體通道層進行一氮化步驟。通道保護層的材質包括銦鎵鋅氮氧化物(IGZON)、氮氧化鋅(ZnON)、氮氧化錫(SnON)、銦鋅氮氧化物(IZON)、鎵鋅氮氧化物(GZON)、鋅錫氮氧化物(ZTON)或銦錫氮氧化物(ITON)。氧化物半導體的材質包括銦鎵鋅氧化物(IGZO)、氧化鋅 (ZnO)、氧化錫(SnO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋅錫氧化物(ZTO)或銦錫氧化物(ITO)。
基於上述，本發明將畫素結構中汲極設置於閘極與電容電極之間，並且電容電極與汲極之間的介電絕緣層所具有的介電係數大於閘極與汲極之間的閘絕緣層所具有的介電係數。因此，本發明的畫素結構不需大面積的電容電極就具有足夠的儲存電容值，而有助於提升畫素結構的顯示開口率。
為讓本發明之上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
圖1A至圖6A繪示為本發明一實施例的畫素結構之製作方法中各步驟所製作出來的構件的上視示意圖，而圖1B至圖6B分別為圖1A至圖6A沿剖線I-I’的剖面示意圖。請先參照圖1A與圖1B，本發明一實施例的畫素結構之製作方法包括於一基板10上製作一圖案化導體層110以形成一閘極112以及閘極112所連接的掃描線114。具體而言，圖案化導體層110所構成的閘極112與掃描線114由一連續的圖案所構成，所以閘極112可以視為是掃描線114的一部分。不過，在其他實施例中，圖案化導體層110可以包括有固定線寬的線性圖案以及連接於線性圖案的分支圖案，其中掃描線114可以是由此具有固定線寬的線性圖案所構成而閘極112可以由分支圖案所構成。
圖案化導體層110的材質可以為金屬材料或是其他可導電的材料。在此，圖案化導體層110的製作方法可以包括於基板10上先形成一導體材料層再將導體材料層圖案化以構成圖案化導體層110，並且圖案化的步驟可以包含有微影及蝕刻。此時，形成圖案化導體層110的步驟可以使用一道光罩。在另一實施例中，圖案化導體層110的製作方法可以包括以印刷方式將導體材料形成於基板10的局部面積上以構成圖案化導體層110。
接著，請參照圖2A與圖2B，於基板10上形成覆蓋圖案化導體層110之閘絕緣層120並且在閘絕緣層120上形成另一圖案化導體層130。在此，閘絕緣層120的材質包括氧化矽、氮化矽等絕緣材料，而圖案化導體層130的材質可以包括金屬材料或是非金屬的導電材料，諸如金屬氧化物導電材料等。圖案化導體層130的製作方法可以包括於基板10上先形成一導體材料層再將導體材料層圖案化以構成圖案化導體層130，其中圖案化的步驟可以包含有微影及蝕刻。也就是說，形成圖案化導體層130的步驟可以使用另一道光罩。
圖案化導體層130包括有資料線132、源極134以及汲極136。源極134與汲極136都部分地重疊於閘極112且彼此分離。源極134與汲極136在閘極112上方相隔一間距D使閘極112具有至少一部分不重疊於源極134以及汲極136。也就是說，間距D實質上位於閘極112在厚度方向上的上方，使得閘極112在間距D處不被源極134以 及汲極136所遮蔽。以本實施例而言，源極134可以為資料線132的一部分，不過本發明不以此為限。在其他的實施方式中，源極134可以是由連接於資料線132的導體圖案所構成。
然後，請同時參照圖3A與圖3B，於源極134與汲極136上形成一半導體通道層140。形成半導體通道層140的步驟可以包括形成半導體材料層於基板10上再將此半導體材料層圖案化成半導體通道層140。此時，圖案化的步驟可以包含有微影及蝕刻。也就是說，形成半導體通道層140的步驟可以再使用另一道光罩。
具體而言，半導體通道層140例如是至少位於源極134與汲極136之間的間距D中，使得半導體通道層140連接於源極134與汲極136之間。並且，半導體通道層140實質上定義出閘極112所在位置，亦即，圖案化導體層110重疊於半導體通道層140的部分即為閘極112，其餘部分則為掃描線114。如此一來，閘極112、源極134、汲極136以及半導體通道層140共同構成一主動元件102。
另外，閘絕緣層120位於閘極112與半導體通道層140之間，且源極134以及汲極136位於閘絕緣層120與半導體通道層140之間。由這樣的堆疊方式可知，主動元件102為一共平面式(co-planar type)薄膜電晶體。也就是說，形成半導體通道層140的步驟係在形成源極134與汲極136之後進行。不過，本發明不以此為限。
半導體通道層140的材質可以是非晶矽、多晶矽、有 機半導體材料或是氧化物半導體材料。也就是說，半導體通道層140可選用任何的半導體材料加以製作。若半導體通道層140的材質為氧化物半導體材料，則半導體通道層140的上表面可以選擇性地配置一保護層142。也就是說，半導體通道層140之遠離閘極112的表面上可以配置有保護層142，使得半導體通道層140位於保護層142與閘絕緣層120之間、位於保護層142與圖案化導體層130所構成的源極134以及汲極136之間。
值得一提的是，保護層142的形成方法可以是在氧化物半導體材料的沈積程序結束之前通入氮氣於相同的腔體中。因此，通道層140與保護層142包含了相同的金屬元素，且保護層142的材質實質上為氮氧化物半導體。一般來說，作為通道層140之氧化物半導體材料包括氧化銦鎵鋅(Indium-Gallium-Zinc Oxide,IGZO)、氧化鋅(ZnO)、氧化錫(SnO)、氧化銦鋅(Indium-Zinc Oxide,IZO)、氧化鎵鋅(Gallium-Zinc Oxide,GZO)、氧化鋅錫(Zinc-Tin Oxide,ZTO)或氧化銦錫(Indium-Tin Oxide,ITO)。因此，保護層142的材質對應地包括銦鎵鋅氮氧化物(IGZON)、氮氧化鋅(ZnON)、氮氧化錫(SnON)、銦鋅氮氧化物(IZON)、鎵鋅氮氧化物(GZON)、鋅錫氮氧化物(ZTON)或銦錫氮氧化物(ITON)。
在本實施例中，氮氧化物半導體與氧化物半導體材料可在同一沈積腔室內以原位(in-situ)沈積程序或是連續沈積程序形成。所以，於基板10上形成氮氧化物半導體與氧 化物半導體材料的過程中，基板10完全沒有離開沈積腔室。因此，氧化物半導體材料會一直被氮氧化物半導體覆蓋而不會被暴露於大氣環境之中。如此一來，氮氧化物半導體所構成的保護層142可以提供適當的保護，使得氧化物半導體材料所構成的半導體通道層140不會受到大氣環境中的水氣以及氧氣的影響，而保有較佳的電性表現。不過，保護層142的配置及製作僅是舉例說明之用，並非用以限定本發明。在其他實施例中，半導體通道層140的材質為多晶矽或非晶矽等較不容易受到水氣影響的材質時，半導體通道層140可不需被保護層142所覆蓋。
之後，請參照圖4A與圖4B，於基板10上形成一介電絕緣層150以及於介電絕緣層150上形成一電容電極160。介電絕緣層150配置於基板10上，並覆蓋住主動元件102，而電容電極160配置於介電絕緣層150上。此外，電容電極160重疊於汲極136以使電容電極160、汲極136以及夾於兩者間的介電絕緣層150構成一儲存電容結構104。本實施例中，形成源極134與汲極136的步驟、形成介電絕緣層150的步驟以及形成電容電極160的步驟係依序進行而構成儲存電容結構104。也就是說，儲存電容結構104是汲極136、介電絕緣層150以及電容電極160由基板10向外依序堆疊而構成。
在此，電容電極160的製作方法可以包括於介電絕緣層150上先形成一導體材料層再將導體材料層圖案化以構成電容電極160，其中圖案化的步驟可以包含有微影及蝕 刻。也就是說，形成電容電極160的步驟可以再使用另一道光罩。電容電極160例如是由金屬等導體材料製作而成並且電容電極160可以橫越於資料線132，例如與掃描線114平行配置。整體而言，本實施例例如採用了三層導體層來構成主動元件102與電容電極160。
另外，形成介電絕緣層150的步驟例如是物理氣相沉積法，且介電絕緣層150可以採用介電係數高的絕緣材料所製作而成。舉例而言，介電絕緣層150的材質包括氧化鋁、氧化鈦或是其他可以利用物理氣相沉積法、濺鍍法製作的金屬氧化物材料，其中氧化鋁包括三氧化二鋁而氧化鈦包括二氧化鈦。
以本實施例而言，閘絕緣層120的材質例如為氧化矽或是氮化矽，而介電絕緣層150的材質包括氧化鋁或氧化鈦。所以，介電絕緣層150的介電係數高於閘絕緣層120，其中介電絕緣層150的介電係數例如由5至10。由於介電絕緣層150的介電係數高於閘絕緣層120的介電係數，所以介電絕緣層150的膜厚約為100Å至800Å即可以提供足夠的介電性質。相較之下，閘絕緣層120可能需要500Å至1500Å才可以提供足夠的介電性質。因此，本實施例的介電絕緣層150的膜厚可以小於閘絕緣層120的膜厚。
值得一提的是，本實施例之介電絕緣層150的材質為氧化鋁或氧化鈦，這樣的材料的沉積速率較低，而不利於應用在閘絕緣層120的製作。因此，本實施例採用不同介電性質的材質分別製作閘絕緣層120與介電絕緣層150可 以避免閘絕緣層120的製作時程拉長而不利於主動元件102的整體製作，也可以利用介電絕緣層150提供理想的介電特性來實現所需要的儲存電容結構104。舉例而言，介電絕緣層150具有高介電係數及小膜層厚度，這有助於提高儲存電容結構104的單位面積電容並有助於縮減儲存電容結構的面積大小。
接著，請參照圖5A與圖5B，於介電絕緣層150上形成一保護層170，使得電容電極160夾於介電絕緣層150與保護層170之間。另外，本實施例還進一步在介電絕緣層150上形成一第一接觸開口152以及在保護層170上形成一第二接觸開口172。第一接觸開口152暴露出汲極136，而第二接觸開口172連通於第一接觸開口152。因此，汲極136可以由第一接觸開口152與第二接觸開口172共同暴露出來。
之後，請參照圖6A與圖6B，於基板10上形成一畫素電極106，畫素電極106藉由第一接觸開口152以及第二接觸開口172而連接至汲極136，藉此形成配置於基板10上的畫素結構100。
詳言之，畫素結構100包括主動元件102、一閘絕緣層120、介電絕緣層150、電容電極160、保護層170以及畫素電極106。主動元件102包括閘極112、半導體通道層140、源極134以及汲極136。畫素電極106配置於保護層170上並連接於主動元件102的汲極136。電容電極160配置於介電絕緣層150上，且電容電極160重疊於汲極136 以使電容電極160、汲極136以及夾於兩者間的介電絕緣層150構成儲存電容結構104。保護層170配置於介電絕緣層150上並且電容電極160位於保護層170與介電絕緣層150之間。另外，介電絕緣層150配置於基板10上，覆蓋住半導體通道層140、源極134與汲極136。
以主動元件102而言，源極134與汲極136在閘極112上方相隔一間距D，使閘極112具有至少一部分不重疊於源極134以及汲極136。並且，半導體通道層140至少位於間距D中以連接於源極134與汲極136之間。閘絕緣層120位於閘極112與半導體通道層140之間，且源極134以及汲極136位於閘絕緣層120與半導體通道層140之間。因此，主動元件102可以為共平面式薄膜電晶體。
在本實施例中，介電絕緣層150的介電係數高於閘絕緣層120的介電係數，其中介電絕緣層150的介電係數可以由5至10。並且，介電絕緣層150的膜厚由100Å至800Å。因此，本實施例的設計有助於使儲存電容結構104具有理想的電容值而不需很大的佈局面積，進而有助於提高畫素結構100的顯示開口率。
一般而言，一個電容結構由兩電極與夾於兩電極之間的中間層所構成。電容結構的電容值會與兩電極的重疊面積成正比，並且與中間層的膜厚(兩電極之間的距離)成反比。另外，中間層的膜厚又與其材質的介電係數有關。舉例而言，為了達到相同的介電性質，高介電係數材質構成的中間層所需膜厚較小，而低介電係數材質構成的中間層 所需膜厚較大。因此，以不同介電係數的材料作為兩電極之間的中間層時除了影響著電容結構的電容值大小，也影響兩電極的重疊面積所需大小。
根據本實施例的設計，使用介電係數較高的材料(例如氧化鋁)作為電容電極160與汲極136兩電極之間的中間層(也就是介電絕緣層150)時，氧化鋁的介電係數約為7。因此，介電絕緣層150具有的膜厚約為500Å至750Å即可以提供足夠的介電特性。此時，藉由電容電極160與汲極136重疊所構成的儲存電容結構104具有之單位面積電容約為1.239fF/μm2 。
在一比較例中，使用介電係數較低的材料(例如氧化矽)作為儲存電容結構之兩電極之間的中間層時，氧化矽的介電係數約為3.8。因此，中間層具有的膜厚約為900Å才可以提供足夠的介電性質。此時，藉由兩電極重疊所構成的電容結構具有之單位面積電容約為0.374fF/μm2 。
根據上述單位面積電容，要實現相同電容值的設計時，比較例的電容結構中兩電極重疊面積約需要為本實施例的電容電極160與汲極136兩電極重疊面積的3.313倍。也就是說，本實施例使用高介電係數的材質製作儲存電容結構104中的介電絕緣層150有助於使儲存電容結構104在有限的佈局面積中即具有理想的電容值或是有助於以更小的佈局面積達到相同的電容值。當電容電極160由不透光的材料製作(也就是儲存電容結構104為不透光的構件)時，本實施例的設計可以因為儲存電容結構104所需 面積較小而不致對顯示開口率有負面的影響。
另外，本實施例的介電絕緣層150由緻密度高的氧化鋁等材料製作，所以除了高介電性質外，還可以進一步保護半導體通道層140以避免外界物質(諸如水氣等)對半導體通道層140造成的損壞。因此，本實施例的畫素結構100使用氧化物半導體材料作為配置於主動元件102中的半導體通道層140時，半導體通道層140可以提供理想的電性特性而且不容易損壞。
綜上所述，本發明以介電係數較高的材料當作儲存電容結構的介電絕緣層，有助於縮減儲存電容結構所需要的配置面積，進而提升顯示開口率。因此，本發明實施例的畫素結構可以具有高顯示開口率以及足夠的儲存電容值。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作些許之更動與潤飾，故本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10‧‧‧基板
100‧‧‧畫素結構
102‧‧‧主動元件
104‧‧‧儲存電容結構
106‧‧‧畫素電極
112‧‧‧閘極
120‧‧‧閘絕緣層
134‧‧‧源極
136‧‧‧汲極
140‧‧‧半導體通道層
142、170‧‧‧保護層
150‧‧‧介電絕緣層
152‧‧‧第一接觸開口
160‧‧‧電容電極
172‧‧‧第二接觸開口
D‧‧‧間距
圖1A至圖6A繪示為本發明一實施例的畫素結構之製作方法中各步驟所製作出來的構件的上視示意圖。
圖1B至圖6B分別為圖1A至圖6A沿剖線I-I’的剖面示意圖。
10‧‧‧基板
100‧‧‧畫素結構
102‧‧‧主動元件
104‧‧‧儲存電容結構
106‧‧‧畫素電極
112‧‧‧閘極
120‧‧‧閘絕緣層
134‧‧‧源極
136‧‧‧汲極
140‧‧‧半導體通道層
142、170‧‧‧保護層
150‧‧‧介電絕緣層
152‧‧‧第一接觸開口
160‧‧‧電容電極
172‧‧‧第二接觸開口
D‧‧‧間距

Claims (20)

  1. 一種畫素結構，配置於一基板上，該畫素結構包括：一主動元件，包括一閘極、一半導體通道層、一源極以及一汲極，在該閘極上方的該源極與該汲極相隔一間距使該閘極具有至少一部分不重疊於該源極以及該汲極，而該半導體通道層至少配置於該源極與該汲極之間的該間距中；一閘絕緣層，位於該閘極與該半導體通道層之間，且該源極以及該汲極位於該閘絕緣層與該半導體通道層之間；一介電絕緣層，配置於該基板上，覆蓋住該半導體通道層，其中該介電絕緣層的介電係數高於該閘絕緣層的介電係數；一電容電極，配置於該介電絕緣層上，且該電容電極重疊於該汲極以使該電容電極、該汲極以及夾於兩者間的該介電絕緣層構成一儲存電容結構；一保護層，配置於該介電絕緣層上並且該電容電極位於該保護層與該介電絕緣層中；以及一畫素電極，配置於該保護層上並連接於該主動元件的該汲極。
  2. 如申請專利範圍第1項所述之畫素結構，其中該介電絕緣層的介電係數由5至10。
  3. 如申請專利範圍第1項所述之畫素結構，其中該介電絕緣層的材質包括氧化鋁(Al2O3)或二氧化鈦(TiO2)。
  4. 如申請專利範圍第1項所述之畫素結構，其中該介電絕緣層的膜厚由100Å至800Å。
  5. 如申請專利範圍第1項所述之畫素結構，其中該介電絕緣層具有暴露出該汲極的一第一接觸開口而該保護層具有連通於該第一接觸開口的一第二接觸開口使得該畫素電極透過彼此連通的該第一接觸開口與該第二接觸開口連接於該汲極。
  6. 如申請專利範圍第1項所述之畫素結構，其中該半導體通道層的材質包括氧化物半導體材料。
  7. 如申請專利範圍第6項所述之畫素結構，其中該氧化物半導體的材質包括銦鎵鋅氧化物(IGZO)、氧化鋅(ZnO)、氧化錫(SnO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋅錫氧化物(ZTO)或銦錫氧化物(ITO)。
  8. 如申請專利範圍第7項所述之畫素結構，更包括一通道保護層，配置於該半導體通道層的上表面。
  9. 如申請專利範圍第8項所述之畫素結構，其中該通導保護層的材質包括銦鎵鋅氮氧化物(IGZON)、氮氧化鋅(ZnON)、氮氧化錫(SnON)、銦鋅氮氧化物(IZON)、鎵鋅氮氧化物(GZON)、鋅錫氮氧化物(ZTON)或銦錫氮氧化物(ITON)。
  10. 一種畫素結構的製作方法，包括：於一基板上形成一閘極；於該基板上形成一閘絕緣層以覆蓋住該閘極；於該閘絕緣層上形成一源極以及一汲極，該源極與該汲極在該閘極上方相隔一間距使該閘極具有至少一部分不 重疊於該源極以及該汲極；於該源極以及該汲極上形成一半導體通道層，該半導體通道層至少位於該間距中；於該基板上形成一介電絕緣層以覆蓋住該源極、該汲極以及該半導體通道層，且該介電絕緣層的介電係數高於該閘絕緣層的介電係數；於該介電絕緣層上形成一電容電極，該電容電極重疊於該汲極使得該電容電極、該汲極以及夾於兩者間的該介電絕緣層構成一儲存電容結構；於該介電絕緣層上形成一保護層以覆蓋住該電容電極；以及於該保護層上形成連接於該汲極的一畫素電極。
  11. 如申請專利範圍第10項所述之畫素結構的製作方法，其中形成該源極與該汲極的步驟、形成該介電絕緣層的步驟以及形成該電容電極的步驟係依序進行。
  12. 如申請專利範圍第10項所述之畫素結構的製作方法，其中該介電絕緣層的材質包括氧化鋁或二氧化鈦。
  13. 如申請專利範圍第10項所述之畫素結構的製作方法，其中該介電絕緣層的介電係數由5至10。
  14. 如申請專利範圍第10項所述之畫素結構的製作方法，其中形成該半導體通道層的步驟係在形成該源極與該汲極之後進行。
  15. 如申請專利範圍第10項所述之畫素結構的製作方法，更包括在該介電絕緣層形成暴露出該汲極的一第一接 觸開口以及在該保護層形成連通於該第一接觸開口的一第二接觸開口使得後續製作的該畫素電極透過彼此連通的該第一接觸開口與該第二接觸開口連接於該汲極。
  16. 如申請專利範圍第10項所述之畫素結構的製作方法，其中該半導體通道層的材質包括氧化物半導體材料。
  17. 如申請專利範圍第16項所述之畫素結構的製作方法，更包括在該半導體通道層的上表面形成一通道保護層。
  18. 如申請專利範圍第17項所述之畫素結構的製作方法，其中形成該通道保護層的方法包括在將該氧化物半導體材料沉積為該半導體通道層的一腔室中對該半導體通道層進行一氮化步驟。
  19. 如申請專利範圍第18項所述之畫素結構的製作方法，其中該通道保護層的材質包括銦鎵鋅氮氧化物(IGZON)、氮氧化鋅(ZnON)、氮氧化錫(SnON)、銦鋅氮氧化物(IZON)、鎵鋅氮氧化物(GZON)、鋅錫氮氧化物(ZTON)或銦錫氮氧化物(ITON)。
  20. 如申請專利範圍第16項所述之畫素結構的製作方法，其中該氧化物半導體的材質包括銦鎵鋅氧化物(IGZO)、氧化鋅(ZnO)、氧化錫(SnO)、銦鋅氧化物(IZO)、鎵鋅氧化物(GZO)、鋅錫氧化物(ZTO)或銦錫氧化物(ITO)。
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