TWI493675B - 封裝結構及其製法 - Google Patents

封裝結構及其製法 Download PDF

Info

Publication number
TWI493675B
TWI493675B TW102115571A TW102115571A TWI493675B TW I493675 B TWI493675 B TW I493675B TW 102115571 A TW102115571 A TW 102115571A TW 102115571 A TW102115571 A TW 102115571A TW I493675 B TWI493675 B TW I493675B
Authority
TW
Taiwan
Prior art keywords
passivation layer
package structure
opening
electrical connection
line
Prior art date
Application number
TW102115571A
Other languages
English (en)
Other versions
TW201444045A (zh
Inventor
葉俊威
沈駿賢
李秀容
賴雅怡
黃富堂
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW102115571A priority Critical patent/TWI493675B/zh
Priority to US13/971,237 priority patent/US9362245B2/en
Publication of TW201444045A publication Critical patent/TW201444045A/zh
Application granted granted Critical
Publication of TWI493675B publication Critical patent/TWI493675B/zh
Priority to US15/143,691 priority patent/US9524944B2/en

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W42/00—Arrangements for protection of devices
    • H10W42/121—Arrangements for protection of devices protecting against mechanical damage
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/129—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed forming a chip-scale package [CSP]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W20/00—Interconnections in chips, wafers or substrates
    • H10W20/40—Interconnections external to wafers or substrates, e.g. back-end-of-line [BEOL] metallisations or vias connecting to gate electrodes
    • H10W20/49—Adaptable interconnections, e.g. fuses or antifuses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/654—Top-view layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01221—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition
    • H10W72/01225—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps using local deposition in solid form, e.g. by using a powder or by stud bumping
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/012—Manufacture or treatment of bump connectors, dummy bumps or thermal bumps
    • H10W72/01251—Changing the shapes of bumps
    • H10W72/01257—Changing the shapes of bumps by reflowing
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H10W72/01931—Manufacture or treatment of bond pads using blanket deposition
    • H10W72/01933—Manufacture or treatment of bond pads using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating
    • H10W72/01935—Manufacture or treatment of bond pads using blanket deposition in liquid form, e.g. spin coating, spray coating or immersion coating by plating, e.g. electroless plating or electroplating
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H10W72/01931—Manufacture or treatment of bond pads using blanket deposition
    • H10W72/01938—Manufacture or treatment of bond pads using blanket deposition in gaseous form, e.g. by CVD or PVD
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/221—Structures or relative sizes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H10W72/244—Dispositions, e.g. layouts relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/251—Materials
    • H10W72/252—Materials comprising solid metals or solid metalloids, e.g. PbSn, Ag or Cu
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/29—Bond pads specially adapted therefor
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9223—Bond pads being integral with underlying chip-level interconnections with redistribution layers [RDL]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/922—Bond pads being integral with underlying chip-level interconnections
    • H10W72/9226—Bond pads being integral with underlying chip-level interconnections with via interconnections
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/921—Structures or relative sizes of bond pads
    • H10W72/923—Bond pads having multiple stacked layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9415—Dispositions of bond pads relative to the surface, e.g. recessed, protruding
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/942—Dispositions of bond pads relative to underlying supporting features, e.g. bond pads, RDLs or vias
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/147—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations being multilayered

Landscapes

  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Engineering & Computer Science (AREA)
  • Manufacturing & Machinery (AREA)
  • Microelectronics & Electronic Packaging (AREA)

Description

封裝結構及其製法
本發明係有關於一種封裝結構及其製法，尤指一種具有線路重佈層的封裝結構及其製法。
線路重佈層(Redistribution layer，簡稱RDL)為一種將原設計的晶片線路接點位置(例如I/O pad)透過晶圓級金屬佈線製程和凸塊製程來改變其接點位置，使晶片能與封裝結構藉由更佳的線路布局而具有更好的電氣特性和接合強度，以使半導體晶片能應用於不同的元件模組。
第1A圖所示者，係習知之具有線路重佈層的封裝結構之剖面圖，而第1B圖所示者，係習知之具有線路重佈層的封裝結構之上視圖。其中，第1B圖係由第一鈍化層130之上方俯視，且該第一鈍化層130之圖框範圍僅係線路重佈層結構之整體平面的示意性之一部分，又第1B圖為了方便圖示而省略導電凸塊140。
如第1A與1B圖所示者，該封裝結構係本體100上形成有具有表面鈍化層開孔114的表面鈍化層110，其中，該表面鈍化層開孔114內形成有複數電性連接墊112，接 著，形成覆蓋於該表面鈍化層110和該電性連接墊112上的第二鈍化層120，且該第二鈍化層120形成有第一開口122以對應及外露該電性連接墊112，然後，導電盲孔124被形成於第一開口122中，複數線路126和其末端的複數電性接點128被圖案化形成在該第二鈍化層120上且電性連接至該導電盲孔124，接著，第一鈍化層130被形成以覆蓋於該第二鈍化層120、該線路126和其末端之該電性接點128上，且該第一鈍化層130形成有開孔132以對應外露該電性接點128，然後，形成導電元件134於該開孔132中且電性連接至該電性接點128，最後，導電凸塊140形成於該導電元件134上。
然而，由於目前晶片的設計更趨多功能化，因此晶片線路接點位置的數量也大幅增加，且由於對線路的電阻、電感、電容(RLC)等特性的特殊要求，故線路重佈層可能會設計成細長的線路(例如寬度小於25微米)，然此導致了在晶片接合時，線路與鈍化層間因應力集中且接觸面積不足而造成線路的裂開問題。再者，晶片於工作時因溫度變化而造成的熱脹冷縮現象亦會造成線路的裂開問題。
有鑒於上述習知技術之缺失，本發明提供一種封裝結構，其係包括：基板，係包括：本體；複數電性連接墊，係形成於該本體上；以及表面鈍化層，係形成於該本體與複數電性連接墊上，並具有外露該電性連接墊之表面鈍化層開孔；複數導電盲孔，係形成於該表面鈍化層開孔中； 複數線路，係形成於該表面鈍化層上以電性連接該導電盲孔，俾藉由該導電盲孔電性連接於該電性連接墊，且該線路具有電性接點；至少一圖案部，係形成於該表面鈍化層上，並相交於該線路；以及第一鈍化層，係形成於該表面鈍化層、線路與圖案部上，且形成有開孔，以外露部分該電性接點。
本發明又提供一種封裝結構之製法，係包括：提供一基板，其包括：本體；複數電性連接墊，係形成於該本體上；以及表面鈍化層，係形成於該本體與電性連接墊上，並具有外露該電性連接墊之表面鈍化層開孔；形成第二鈍化層於該表面鈍化層和該電性連接墊上；形成第一開口與第二開口於該第二鈍化層中，該第一開口外露部分之該電性連接墊，且該第二開口係連通該第二鈍化層且未外露該電性連接墊；於該第二鈍化層上形成複數線路和相交於該線路的至少一圖案部，並於該第一開口中形成連接該電性連接墊與該線路的導電盲孔，且於該第二開口中形成連接於該圖案部的固定銷；以及形成第一鈍化層於該第二鈍化層、該線路和該圖案部上，且於該第一鈍化層中形成外露部分該電性接點的開孔。
由上可知，本發明係於形成複數線路時額外形成圖案部，或在該線路上增置彎折部，或於該圖案部上增置嵌入第二鈍化層的固定銷，以增強該線路與該第二鈍化層間的接合力。
100、200、400‧‧‧本體
110、210、410‧‧‧表面鈍化層
112、212、412‧‧‧電性連接墊
114、214、414‧‧‧表面鈍化層開孔
120、220、420‧‧‧第二鈍化層
122、222、422‧‧‧第一開口
423‧‧‧第二開口
124、224、424‧‧‧導電盲孔
126、226、326、426‧‧‧線路
128、228、428‧‧‧電性接點
130、230、430‧‧‧第一鈍化層
132、232、432‧‧‧開孔
134、234、434‧‧‧導電元件
140、240、440‧‧‧導電凸塊
225、425‧‧‧圖案部
327‧‧‧彎折部
429‧‧‧固定銷
第1A與1B圖所示者係分別為習知之封裝結構的剖面圖和上視圖；第2A與2B圖所示者係分別為本發明之封裝結構之第一實施例的剖面圖和上視圖；第3圖所示者係本發明之封裝結構之第二實施例的上視圖；以及第4A與4B圖所示者係分別為本發明之封裝結構之第三實施例的剖面圖和上視圖。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之如「交叉」、「末端」、「上方」、「對應」、「外露」及「上」等之用語，亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第2A至2B圖所示者，分別係本發明之封裝結構之第 一實施例的剖面圖與上視圖。其中，第2B圖係由第一鈍化層230之上方俯視，且該第一鈍化層230之圖框範圍僅係封裝結構中線路重佈層結構之整體平面的示意性之一部分，又第2B圖為了方便圖示而省略導電凸塊240。
如圖所示，本發明之封裝結構係先提供一包括本體200、複數電性連接墊212與表面鈍化層210的基板，於本體200上形成有電性連接墊212。本說明書為簡化起見，僅示例性繪出一電性連接墊212，惟其數量並不對本發明作出限制。
該本體200可為晶圓、晶片或其他表面上形成有該電性連接墊的電子元件或半導體元件，於該本體200與電性連接墊212上形成有表面鈍化層210，且藉由如光阻塗佈顯影及蝕刻的製程於預定位置形成有對應外露部分該電性連接墊212的表面鈍化層開孔214；其後，形成覆蓋於該表面鈍化層210和電性連接墊212上的第二鈍化層220，形成該第二鈍化層220之材質可為聚醯亞胺(polyimide，PI)或聚對二唑苯(polybenzoxazole，PBO)，且該第二鈍化層220可藉由如光阻塗佈顯影及蝕刻的製程於預定位置形成有複數第一開口222以對應及外露該電性連接墊212；再來，導電盲孔224以電鍍或濺鍍等方式被形成於該第一開口222中以電性連接於該電性連接墊212。是以，該表面鈍化層210係形成於該本體200與電性連接墊212上，並具有外露該電性連接墊212與導電盲孔224之表面鈍化層開孔214，且該表面鈍化層210係介於該本體200與第二鈍化層 220之間。
複數線路226(例如線路重佈層(RDL))和其末端的電性接點228可藉由如鍍膜-光阻塗佈顯影-蝕刻的製程於預定位置被圖案化形成在第二鈍化層220上以電性連接於導電盲孔224，其中，本發明之封裝結構係如第2B圖所示地具有圖案部225，其係形成於該第二鈍化層220上可不限角度地相交於該線路226，以實質上增加該線路226之面積，進而強化該線路226與第二鈍化層220之間的接合力，且該圖案部225之尺寸及形狀並不受限制，然該圖案部225之較佳實施例為約25微米寬和約50微米長的尺寸之線段，且該圖案部225之寬度可等於該線路226之寬度。接著，形成覆蓋於該第二鈍化層220、線路226與圖案部225上的第一鈍化層230，形成該第一鈍化層230之材質可為聚醯亞胺(polyimide，PI)或聚對二唑苯(polybenzoxazole，PBO)，且該第一鈍化層230可藉由如光阻塗佈顯影及蝕刻的製程於預定位置處形成有開孔232以對應外露該電性接點228，再來，如凸塊底下金屬層之導電元件234以電鍍或濺鍍等方式形成於該開孔232中以電性連接於該電性接點228；最後，導電凸塊(bump)240係藉由迴焊(reflow)方式將位於該導電元件234上的銲錫形成球狀而被形成，但本發明並不限於此。
本發明係可在不增加該線路寬度的情況下，增加該線路與鈍化層的接觸面積，進而增進該線路的附著力。
於另一實施例中，該線路226亦可形成於該表面鈍化 層210上，而無須形成該第二鈍化層220。
第3圖所示者，係本發明之封裝結構之第二實施例的上視圖。
在此實施例中，與上述第一實施例之主要結構係為相同，其差異僅在於：於設計複數線路326時，使該線路326的佈線圖案具有至少一彎折部327，該彎折部327之彎折角度係不特定。藉由如此的設計使製程過程中溫度升降的熱漲冷縮所產生的應力得以於該彎折部327釋放，從而避免該線路326裂開。
第4A圖所示者，係本發明之封裝結構之第三實施例的剖面圖；第4B圖所示者，係本發明之封裝結構之第三實施例的上視圖。第4B圖係由第一鈍化層430之上方俯視，且該第一鈍化層430之圖框範圍僅係封裝結構中線路重佈層結構之整體平面的示意性之一部分，又第4B圖為了方便圖示而省略導電凸塊440。
在此實施例中，與上述第一實施例之主要結構係為相同，其差異僅在於：在第二鈍化層420中形成有第一開口422以對應外露複數電性連接墊412時，亦可同時在預定之圖案部425處形成複數第二開口423。此外，該第二開口423可部分重疊於預定之該圖案部425或是位於預定之該圖案部425的末端，且該第二開口423並未接觸該電性連接墊412，但本發明並不限於此。
在該第二開口423形成後，於該第二開口423中形成固定銷429，使其嵌入該第二鈍化層420，例如貫穿該第二 鈍化層420，且該固定銷429並未接觸該電性連接墊412，如此可藉由將該固定銷429形成於該第二鈍化層420中且與該圖案部425連接以強化複數線路426與該第二鈍化層420的接合力，但本發明並不限於此。
又，本發明提供了第4A和4B圖所示之封裝結構的製法，其步驟包括：提供一基板，其包括：本體400、複數電性連接墊412與表面鈍化層410，該電性連接墊412係形成於該本體上，該表面鈍化層410係形成於該本體400與電性連接墊412上，並具有外露該電性連接墊412之表面鈍化層開孔414，其後，形成覆蓋於該表面鈍化層410和電性連接墊412上的第二鈍化層420，且該第二鈍化層420可藉由如光阻塗佈顯影及蝕刻的製程於預定位置形成有第一開口422以對應外露該電性連接墊412、以及形成連通該第二鈍化層420且未外露該電性連接墊412的第二開口423；而後，於該第一開口422與第二開口423中分別形成導電盲孔424與固定銷429，並分別形成電性連接該導電盲孔424的複數線路426和連接於該固定銷429的圖案部425在該第二鈍化層420上，該圖案部425相交於該線路426，且該線路426具有複數電性接點428，該固定銷429係位於該圖案部425之末端；接著，形成覆蓋該第二鈍化層420、線路426與圖案部425的第一鈍化層430，且該第一鈍化層430可藉由如光阻塗佈顯影及蝕刻的製程於預定位置處形成有開孔432以對應外露該電性接點428，之後，以電鍍或濺鍍等方式形成如凸塊底下金屬層之 導電元件434於該開孔432中以電性連接於該電性接點428；最後，藉由迴焊(reflow)方式於該導電元件434上形成導電凸塊(bump)440。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。
225‧‧‧圖案部
226‧‧‧線路
228‧‧‧電性接點
230‧‧‧第一鈍化層
234‧‧‧導電元件

Claims (16)

  1. 一種封裝結構，係包括：基板，係包括：本體；複數電性連接墊，係形成於該本體上；以及表面鈍化層，係形成於該本體與電性連接墊上，並具有外露該電性連接墊之表面鈍化層開孔；複數導電盲孔，係形成於該表面鈍化層開孔中；複數線路，係形成於該表面鈍化層上以電性連接該導電盲孔，俾藉由該導電盲孔電性連接於該電性連接墊，且該線路具有複數電性接點；至少一圖案部，係形成於該表面鈍化層上，並相交於該線路，其中，該圖案部係為線段，且該線段之寬度係等於該線路之寬度；以及第一鈍化層，係形成於該表面鈍化層、線路與圖案部上，且形成有開孔，以外露部分該電性接點。
  2. 如申請專利範圍第1項所述之封裝結構，復包括第二鈍化層，係形成於該表面鈍化層和電性連接墊上，且形成有複數對應外露部分該電性連接墊之開口，且該第二鈍化層係介於該表面鈍化層與線路之間。
  3. 如申請專利範圍第1項所述之封裝結構，復包括導電元件，係形成於該開孔中，且電性連接於該電性接點。
  4. 如申請專利範圍第3項所述之封裝結構，其中，該導電元件係為凸塊底下金屬層。
  5. 如申請專利範圍第3項所述之封裝結構，復包括導電凸塊，係形成於該導電元件上。
  6. 如申請專利範圍第1項所述之封裝結構，其中，該線路之佈線圖案係具有至少一彎折部。
  7. 如申請專利範圍第2項所述之封裝結構，復包括複數固定銷，係連接於該圖案部，且嵌入該第二鈍化層。
  8. 如申請專利範圍第7項所述之封裝結構，其中，該固定銷係位於該圖案部之末端。
  9. 如申請專利範圍第1項所述之封裝結構，其中，該圖案部之寬度約為25微米且長度約為50微米。
  10. 一種封裝結構之製法，係包括：提供一基板，其包括：本體；複數電性連接墊，係形成於該本體上；以及表面鈍化層，係形成於該本體與電性連接墊上，並具有外露該電性連接墊之表面鈍化層開孔；形成第二鈍化層於該表面鈍化層和該電性連接墊上；形成第一開口與第二開口於該第二鈍化層中，該第一開口外露部分之該電性連接墊，且該第二開口係連通該第二鈍化層且未外露該電性連接墊；於該第二鈍化層上形成複數線路和相交於該線路的至少一圖案部，其中，該圖案部係為線段，且該線段之寬度係等於該線路之寬度，並於該第一開口中形 成連接該電性連接墊與該線路的導電盲孔，且於該第二開口中形成連接於該圖案部的固定銷，又該線路具有複數電性接點；以及形成第一鈍化層於該第二鈍化層、該線路和該圖案部上，且於該第一鈍化層中形成外露部分該電性接點的開孔。
  11. 如申請專利範圍第10項所述之封裝結構之製法，復包括在該開孔中形成導電元件，該導電元件係電性連接於該電性接點。
  12. 如申請專利範圍第11項所述之封裝結構之製法，其中，該導電元件係為凸塊底下金屬層。
  13. 如申請專利範圍第11項所述之封裝結構之製法，復包括在該導電元件上形成導電凸塊。
  14. 如申請專利範圍第10項所述之封裝結構之製法，其中，該線路之佈線圖案係具有至少一彎折部。
  15. 如申請專利範圍第10項所述之封裝結構之製法，其中，該固定銷係位於該圖案部之末端。
  16. 如申請專利範圍第10項所述之封裝結構之製法，其中，該圖案部之寬度約為25微米且長度約為50微米。
TW102115571A 2013-05-01 2013-05-01 封裝結構及其製法 TWI493675B (zh)

Priority Applications (3)

Application Number Priority Date Filing Date Title
TW102115571A TWI493675B (zh) 2013-05-01 2013-05-01 封裝結構及其製法
US13/971,237 US9362245B2 (en) 2013-05-01 2013-08-20 Package structure and fabrication method thereof
US15/143,691 US9524944B2 (en) 2013-05-01 2016-05-02 Method for fabricating package structure

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW102115571A TWI493675B (zh) 2013-05-01 2013-05-01 封裝結構及其製法

Publications (2)

Publication Number Publication Date
TW201444045A TW201444045A (zh) 2014-11-16
TWI493675B true TWI493675B (zh) 2015-07-21

Family

ID=51841030

Family Applications (1)

Application Number Title Priority Date Filing Date
TW102115571A TWI493675B (zh) 2013-05-01 2013-05-01 封裝結構及其製法

Country Status (2)

Country Link
US (2) US9362245B2 (zh)
TW (1) TWI493675B (zh)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366941B2 (en) 2017-02-21 2019-07-30 Winbond Electronics Corp. Package structure

Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10629468B2 (en) * 2016-02-11 2020-04-21 Skyworks Solutions, Inc. Device packaging using a recyclable carrier substrate
US10453763B2 (en) 2016-08-10 2019-10-22 Skyworks Solutions, Inc. Packaging structures with improved adhesion and strength
US11594459B2 (en) 2021-02-11 2023-02-28 Taiwan Semiconductor Manufacturing Company, Ltd. Passivation layer for a semiconductor device and method for manufacturing the same
TWI872906B (zh) * 2024-01-04 2025-02-11 矽品精密工業股份有限公司 線路結構

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214639A (en) * 2010-09-23 2012-04-01 Siliconware Precision Industries Co Ltd Chip structure having rewiring circuit layer and fabrication method thereof

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4108817B2 (ja) * 1998-03-20 2008-06-25 富士通株式会社 マイクロ波・ミリ波回路装置とその製造方法
US6744067B1 (en) * 2003-01-17 2004-06-01 Micron Technology, Inc. Wafer-level testing apparatus and method
JP4397210B2 (ja) * 2003-10-20 2010-01-13 ローム株式会社 半導体装置
US7262121B2 (en) * 2004-07-29 2007-08-28 Micron Technology, Inc. Integrated circuit and methods of redistributing bondpad locations
KR100712548B1 (ko) * 2006-01-27 2007-05-02 삼성전자주식회사 부양된 메탈라인을 갖는 웨이퍼 레벨 패키지 및 그 제조방법
US7855452B2 (en) * 2007-01-31 2010-12-21 Sanyo Electric Co., Ltd. Semiconductor module, method of manufacturing semiconductor module, and mobile device
KR100905779B1 (ko) * 2007-08-20 2009-07-02 주식회사 하이닉스반도체 반도체 패키지
US20090212428A1 (en) * 2008-02-22 2009-08-27 Advanced Chip Engineering Technology Inc. Re-distribution conductive line structure and the method of forming the same
US9030019B2 (en) * 2010-12-14 2015-05-12 Infineon Technologies Ag Semiconductor device and method of manufacture thereof
US8569886B2 (en) * 2011-11-22 2013-10-29 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus of under bump metallization in packaging semiconductor devices

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201214639A (en) * 2010-09-23 2012-04-01 Siliconware Precision Industries Co Ltd Chip structure having rewiring circuit layer and fabrication method thereof

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US10366941B2 (en) 2017-02-21 2019-07-30 Winbond Electronics Corp. Package structure

Also Published As

Publication number Publication date
US20140327131A1 (en) 2014-11-06
US9524944B2 (en) 2016-12-20
US9362245B2 (en) 2016-06-07
TW201444045A (zh) 2014-11-16
US20160247773A1 (en) 2016-08-25

Similar Documents

Publication Publication Date Title
KR101548428B1 (ko) 랜딩 패드에 의하여 중첩되는 임베디드 금속 트레이스를 구비한 기판을 갖는 패키지
TWI538133B (zh) 墊結構及其形成方法以及具有該墊結構的半導體裝置
TWI591785B (zh) 半導體裝置及其製造方法
TWI511251B (zh) 半導體裝置及其製法與半導體結構
TWI639201B (zh) 金屬柱導線直連元件、金屬柱導線直連封裝結構、金屬柱導線直連元件的製作方法
US20140182912A1 (en) Packaging substrate
CN109390306A (zh) 电子封装件
TWI493675B (zh) 封裝結構及其製法
TWI520278B (zh) 嵌埋有晶片之封裝結構的製法
US9559076B2 (en) Package having substrate with embedded metal trace overlapped by landing pad
US8062927B2 (en) Wiring board and method of manufacturing the same, and electronic component device using the wiring board and method of manufacturing the same
CN203277368U (zh) 封装基板
KR20100000328A (ko) 조인트 신뢰성이 향상된 반도체 패키지 및 그 제조방법
JP5091916B2 (ja) 配線基板及び半導体装置
JP4061506B2 (ja) 半導体装置の製造方法
TWI495052B (zh) 基板結構與使用該基板結構之半導體封裝件
TWI483360B (zh) 封裝基板及其製法
TWM462947U (zh) 封裝基板
TWI527177B (zh) 晶片構件與晶片封裝體
CN107871724B (zh) 基板结构及其制法
TWI458066B (zh) 基板結構、封裝結構及其製法
TWI523159B (zh) 覆晶式封裝結構
JP2011077200A (ja) 半導体装置およびその製造方法