TWI496246B - 雙功函數半導體元件及其製法 - Google Patents

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Description

雙功函數半導體元件及其製法
本發明係有關於製作CMOS元件的方法，特別是關於具有金屬閘極之閘極堆疊的CMOS元件。
為了增進效能，金氧半場效電晶體(MOSFET)之持續縮小化造成閘極漏電流隨氧化矽閘極介電層的薄化而增加。為了處理此問題，已使用高介電常數(high-k)材料來取代氧化矽閘極介電層，其中高介電常數材料泛指介電常數大於氧化矽之材料。隨著高介電常數材料之導入，引起了新的問題，稱作費米能階釘止(Fermi level pinning)。費米能階釘止效應發生於多晶矽與金屬氧化物之間的界面，且於金氧半場效電晶體元件中造成高啟始電壓(threshold voltage)。
一種解決此問題之習知方法係導入金屬閘極。然而，目前已證實難以找出與習知CMOS製程相容之能帶邊緣金屬(band-edge metals)，即具有n型或P型功函數(work function,WF)之金屬。CMOS可使用具有單介電層或雙介電層之雙金屬閘極(dual metal gates)來製作。在這兩種情形中，皆需要選擇性地移除其中一金屬閘極，增加製程的實質複雜度與成本。
另一種CMOS製作上的習知解決方法係使用完全矽化(Fully Silicided,FUSI)閘極，不需選擇性移除閘極或閘極介電層。然而，完全矽化閘極在nMOS與pMOS上需要不同的矽化晶相(silicide phases)。在小元件上，完全矽化閘極之晶相或成分傾向不規則分佈，會造成嚴重的晶圓內啟始電壓(within-wafer threshold voltage)不均勻。
本發明提供一種製作雙功函數半導體元件的方法，包括提供具有第一區與第二區之基底，於第一區與第二區上形成閘極介電層，於閘極介電層上形成金屬閘極層，其中金屬閘極層具有第一(初鍍)功函數，第一(初鍍)功函數可以藉由於其上引發應變而調整，以及選擇性形成第一應變導電層於第一區之金屬閘極層上，第一應變導電層施加選定之應變於金屬閘極層上，因而引發第一區之金屬閘極層的第一(初鍍)功函數產生第一預定功函數偏移(ΔWF1)。
本發明另提供一種由上述方法製得之雙功函數半導體元件。
本發明又提供一種由上述方法製得之雙功函數半導體元件，且雙功函數半導體元件於第一區上包括NMOS電晶體，且於第二區上包括PMOS電晶體。
為讓本發明之上述和其他目的、特徵、和優點能更明顯易懂，下文特舉出較佳實施例，並配合所附圖式，作詳細說明如下：
目前技藝已揭露應變層(strained layers)及其應變加強技術，例如絕緣層上覆應變矽(SSOI)或再磊晶矽鍺(SiGe re-growth)，可用於CMOSFET(互補式金氧半場效電晶體)技術中以增進元件效能。所引發之應變可傳播至通道區(channel)，進一步調整能帶圖而使驅動電流(drive current)增加。可將應變層移除而利用應力記憶技術(stress memorization,SMT)保留應變層所帶來的好處，或者亦可保留應變層而作為例如接觸蝕刻停止層(CESL)。
本發明的數個實施例包括一種製作雙功函數(dual work function)半導體元件的方法，其使用應變導電層(strained conductive layers)來調整功函數。
接著將進一步詳細敘述本發明之數個特定實施例。此技藝人士當可明瞭，在不脫離本發明實施例之精神與教示下，還可有許多其他的實施例變化。
在本文中，提到之某特定化合物之名稱或分子式時，其可包括精確的化學計量組成與非化學計量組成之材料，。在化學式中，元素之下標不具有數字時，表示其化學計量組成是1。在本發明實施例中，實際的化學計量組成與化合物名稱或分子式所代表之精確化學計量組成可有著加減20%之差異。即當給定一數字下標時，實際的化學計量組成與所給予之下標數值可有加減20%之差異。這些數值差異可不需加總為一整數，且此偏移是可預期的。這些變化可能是因刻意選擇或控制製程而造成，或者可能是由於不預期的製程變化造成。
本發明揭露一種製作雙功函數半導體元件的方法，包括：
-提供具有第一與第二區之基底；
-於第一區與第二區上形成閘極介電層；
-於閘極介電層上形成金屬閘極層，其中金屬閘極層具有第一(或初鍍，as deposited)功函數，可藉著於其上引發應力而調整；
-選擇性地於第一區上之金屬閘極層上形成第一應變導電層，第一應變導電層於金屬閘極層上施加選定之應變，因而引發第一區上金屬閘極層之第一(初鍍)功函數產生第一預定功函數偏移(work function shift,ΔWF1)。
閘極介電層可包括一或多層之介電材料，例如SiO2 、SiON、或高介電常數材料。
閘極包括閘極介電層上之金屬閘極層及金屬閘極層上之一或多層導電層。與閘極介電層接觸之金屬閘極層的功函數決定元件之啟始電壓。金屬閘極層可包括金屬或共濺鍍(co-sputtered)之金屬矽化物。
金屬閘極層上之導電層可包括金屬、多晶矽、或矽化物。導電層之物理特性，如材質、厚度、沉積方法等，係經選擇以於金屬閘極上施加選定之應變，因而引發金屬閘極層之功函數產生預定的功函數偏移。導電層有助於降低閘極之接觸電阻。
此方法的優點之一在於金屬閘極之有效(effective)功函數透過導入應變導電層而調整。此方法之另一優點在於藉由導入應變導電層以施加應力於通道區上，可增進載子移動率。
本發明之一實施例中，揭露藉由如第4a-4e圖所示之閘極最後方法(gate-last approach)而選擇性形成第一應變導電層，包括：
-於第一與第二區之金屬閘極層3上沉積多晶矽層8；
-將多晶矽層8、金屬閘極層3、及閘極介電層2圖案化以於第一與第二區上皆形成閘極結構；
-形成介電間隙壁5，覆蓋閘極結構之側壁；
-於第一區進行閘極置換製程，包括將第一區上之多晶矽層8以第一應變導電層4置換。
本發明之另一實施例揭露藉由閘極最先方法(gate-first approach)而選擇性形成第一應變導電層，包括：
-於第一與第二區之金屬閘極層上沉積第一應變導電層；
-選擇性移除第二區之金屬閘極層上的第一應變導電層。
本發明之一實施例中，揭露一種製作雙功函數半導體元件的方法，更包括選擇性形成第二應變導電層10於第二區之金屬閘極層3上，第二應變導電層施加選定之應變於金屬閘極層上，因而引發第二區之金屬閘極層的第一(初鍍)功函數產生第二預定功函數偏移(ΔWF2)。此實施例顯示於第5圖中。
本發明之另一實施例揭露一種製作雙功函數半導體元件的方法，更包括選擇性形成第三應變導電層7於至少一第一及第二區上之閘極結構與間隙壁上，第三應變導體層施加選定之應變於閘極結構上(包括金屬閘極層3)，因而分別引發至少一第一及第二區上之金屬閘極層的第一(初鍍)功函數產生第三預定功函數偏移(ΔWF3)。此實施例顯示於第4f圖中。
在本發明之一特定實施例中，揭露一整合方法，其中第三應變導電層7沉積於閘極結構與間隙壁上。整合方法包括以下的步驟：
(1)標準CMOS製程，包括主動區與淺溝槽絕緣(STI)區之定義與井區佈植；
(2)形成閘極介電層，例如SiO2 、SiON、或任何高介電常數材料(其介電常數高於SiO2 )；
(3)閘極之形成與圖案化，閘極包括金屬層(例如Ta、TaN、TaC)或用以轉變為完全矽化閘極(FUSI)之多晶矽層；
(4)接合形成(junction formation)、間隙壁定義、源極/汲極快速熱退火(RTA)、及源極/汲極矽化(S/D silicidation)；
(5)形成第三應變導電層於閘極結構與間隙壁上。第三應變導電層可包括例如TiN或鎢；
(6)自其中一區(NMOS區或PMOS區)選擇性移除第三應變導電層。第三應變導電層可於NMOS區或PMOS區保留，取決於金屬閘極層之初鍍功函數與所需用來以預定值(pre-determined value,shift)調整初鍍功函數的應力。
應變之型式(拉伸或壓縮)與本質程度(intrinsic level)決定初鍍功函數，應變受到所使用金屬種類、金屬層之厚度、沉積方法(例如ALD、CVD、AVD、PVD)、及不同熱處理之溫度預算(temperature budget)的影響。金屬層之厚度較佳介於約0.5-10奈米，更佳介於約5-10奈米。
第三應變導電層7較佳可夾層於兩介電層之間，可增進第三應變導電層之附著並避免漏電流路徑產生。
在本發明之另一實施例中，可在沉積過程中或沉積後(post-deposition)，例如藉由佈植或電漿摻雜將元素(例如C、N、或O)導入第一/第二/第三應變導電層中。
本發明一實施例中，揭露一種方法，更包括在沉積第一(4)、第二(10)、或第三(7)應變導電層後，進行熱處理，其中熱處理係經選定以進一步以預定的方式調整施加於金屬閘極層3上之應力以及所引發之金屬閘極之第一(初鍍)功函數的功函數偏移。
在本發明更揭露一種雙功函數半導體元件，包括：
-第一基底區上之第一電晶體及第二基底區上之第二電晶體，包括：
-閘極介電層2，第一電晶體之閘極介電層具有與第二電晶體之閘極介電層大抵相同之厚度與成分；以及
-金屬閘極層3，位於閘極介電層上且具有第一(初鍍)功函數，可藉由於其上引發應變而調整，第一電晶體之金屬閘極層與第二電晶體之金屬閘極層具有大抵相同的成分與厚度；
-第一電晶體更包括第一應變導電層4於金屬閘極層上，第一應變導電層施加選定之應變於金屬閘極層上，因而引發金屬閘極層之第一(初鍍)功函數產生第一預定功函數偏移(ΔWF1)。
在本發明一實施例中，第二電晶體更包括第二應變導電層10於金屬閘極層3上，第二應變導電層施加選定之應變於金屬閘極層上，因而引發金屬閘極層之第一(初鍍)功函數產生第二預定功函數偏移(ΔWF2)。
在本發明之另一實施例中，揭露一種半導體元件，更包括選擇性形成第三應變導電層7於至少一第一電晶體與第二電晶體之閘極結構與間隙壁上，第三應變導電層施加選定之應變於包含金屬閘極層之閘極結構上，因而引發金屬閘極層之第一(初鍍)功函數產生第三預定功函數偏移(ΔWF3)。
在本發明之另一實施例中，第一/第二/第三應變導電層更包括C、N、O、或前述之組合。
在本發明之又一實施例中，第一電晶體更包括接觸第三應變導電層兩側之介電層，因而形成介電層-應變金屬層-介電層之堆疊(三明治結構)。
在本發明一實施例中，第一電晶體是NMOS電晶體，而第二電晶體是PMOS電晶體。
在本發明另一實施例中，第一電晶體是PMOS電晶體，而第二電晶體是NMOS電晶體。
在本發明又一實施例中，金屬閘極層3具有中間能隙(mid-gap)初鍍功函數，而第一預定功函數偏移(ΔWF1)與第二預定功函數偏移(ΔWF2)相對於中間能隙具有相反符號(opposite sign)。
在本發明一特定實施例中，第一應變導電層4與第三應變導電層7是由相同的材料製成。
在本發明一實施例中，基底包括Si、Ge、SiGe、SOI(絕緣層上覆矽)、GeOI(絕緣層上覆鍺)、三五族材料、或前述之組合。
在本發明一實施例中，閘極介電層2包括SiO2 、SiON、高介電常數材料、或前述之組合。
在本發明一實施例中，金屬閘極層3包括金屬或共濺鍍之矽化物。
在本發明數個實施例中，金屬閘極層3包括Mo、Ru、W、Al、共濺鍍之鎳矽化物、或前述之組合。金屬閘極層之厚度較佳低於10奈米。
在本發明實施例中，第一應變導電層4包括金屬碳化物、金屬氮化物、金屬矽化物、或前述之組合。
在本發明一特定實施例中，第一應變導電層包括Tax Cy 、Wx Cy 、Tix Ny 、Tax Ny 、TiAlN、TaAlN、或前述之組合，其中x與y是實數(real number)，且0<x，。
在本發明另一實施例中，第二應變導電層10包括Tax Cy 、Wx Cy 、Tix Ny 、Tax Ny 、TiAlN、TaAlN、或前述之組合，其中x與y是實數，且0<x，。
在本發明又一實施例中，第三應變導電層7包括金屬碳化物、金屬氮化物、金屬矽化物、或前述之組合。
模擬數據已顯示當引發某應變於純鉭(Ta)層(晶面110)上時，會導致功函數偏移。請參照第1圖，可發現約5-10%的應變可引發功函數偏移約300meV，其足以轉換(switch)元件，例如將PMOS型式轉換為NMOS型式。取決於所選用之金屬閘極層3，所需用以引發相似功函數偏移之應變的大小可預先決定。
如第2圖所示，不同的熱處理可進一步調整應變，造成矽上之TiN層的應力有高達11GPa之變化，變化量取決於所施加熱處理之溫度預算。
採用所揭露之應變導電(金屬)層之額外好處之一是如第3圖所示之通道應力調整。
第4圖顯示製作包含至少一應變導電層之半導體元件的製程步驟。(a)定義金屬插層多晶矽閘極(metal inserted polysilicon gate,MIPS)與定義間隙壁；(b)在化學機械研磨(CMP)前沉積介電層6；(c)對介電層6進行化學機械研磨；(d)選擇性移除其中一多晶矽閘極(或多晶矽層8)；(e)填入第一應變導電層4並對其進行化學機械研磨；(f)於薄緩衝介電層6’上沉積第三應變導電層7。
金屬閘極層3具有初鍍(本質)功函數，取決於金屬之種類、厚度、沉積方法、與熱處理溫度。金屬閘極層可包括Mo、Ru、W、Al、共濺鍍之矽化物(如Ni與Si)。
閘極介電層2可包括SiO2 、SiON、或任何高介電常數材料。高介電常數材料之選擇可能會影響高介電常數材料/金屬閘極堆疊之應力行為(stress behavior)。
如第4a-4e圖所示，第一應變導電層4藉由置換閘極製程而沉積於金屬閘極層3上，用以避免可能會調整應變之高溫製程。
第一應變導電層4可包括金屬碳化物或金屬氮化物，例如Tax Cy 、Wx Cy 、Tix Ny 、Tax Ny 。第一應變導電層之材質、厚度、與沉積方法可經選擇而使預定程度的應變能於金屬閘極層3中引發，且在隨後的製程中能與金屬閘極層間維持適合附著性。
置換閘極製程更包括介電層(例如氧化矽)之沉積與介電層之化學機械研磨(如第4b-4c圖所示)，接著濕式移除第二區中之多晶矽層8，而第一區則以遮罩保護(第4d圖)，並如第4e圖所示，形成第一應變導電層4。
在一特定實施例中，當於PMOS區上使用置換閘極時，可於NMOS區形成完全矽化(FUSI)閘極。
此外，間隙壁之定義可先沉積薄緩衝介電層6’，並接著沉積第三應變導電層(如TiN、W)。
第5圖顯示具有第一應變導電層4之PMOS金屬閘極與具有第二應變導電層10之NMOS電晶體。
雖然本發明已以數個較佳實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作任意之更動與潤飾，因此本發明之保護範圍當視後附之申請專利範圍所界定者為準。
3．．．金屬閘極層
8．．．多晶矽層
2．．．閘極介電層
5．．．介電間隙壁
4、10、7．．．應變導電層
6、6’．．．介電層
第1圖顯示計算而得之功函數偏移(eV)與施加於Ta(110)層上之應變(%)的關係圖，其中菱形點代表單軸應變，而方形點代表雙軸應變。
第2圖顯示熱處理對矽上TiN層之應力(dynes/cm2 )的影響，其中(1)代表初鍍、(2)代表預先退火(300℃-650℃)、(3)代表快速熱退火(650℃)、(4)代表尖峰退火(1050℃)。
第3a~3b圖顯示通道應力(MPa)與薄膜本質應力(GPa)的關係圖，其中菱形點代表填充金屬(即應變金屬層)、方形點代表厚度5nm之功函數金屬、三角形點代表厚度50nm之接觸蝕刻停止層。
第4a~4f圖顯示製作包括至少一應變導電層之半導體元件的不同製程步驟。
第5圖顯示包括第一與第二應變導電層之半導體元件。
3．．．金屬閘極層
2．．．閘極介電層
5．．．介電間隙壁
4、10．．．應變導電層

Claims (15)

  1. 一種製作雙功函數半導體元件的方法，包括：提供具有一第一區與一第二區之一基底；於該第一區與該第二區上形成一閘極介電層；於該閘極介電層上形成一金屬閘極層，其中該金屬閘極層具有一第一(初鍍)功函數，該第一(初鍍)功函數可以藉由於其上引發應變而調整；以及選擇性形成一第一應變導電層於該第一區之該金屬閘極層上，該第一應變導電層施加一選定之應變於該金屬閘極層上，因而引發該第一區之該金屬閘極層的該第一(初鍍)功函數產生一第一預定功函數偏移(ΔWF1)。
  2. 如申請專利範圍第1項所述之製作雙功函數半導體元件的方法，其中選擇性形成該第一應變導電層之步驟包括：沉積一多晶矽層於該第一區與該第二區之金屬閘極層上；將該多晶矽層、該金屬閘極層、及該閘極介電層圖案化以形成一閘極結構於該第一區與該第二區上；形成介電間隙壁，覆蓋於該閘極結構之側壁；以及於該第一區進行一置換閘極製程，包括以該第一應變導電層置換該第一區上之該多晶矽層。
  3. 如申請專利範圍第1項所述之製作雙功函數半導體元件的方法，其中選擇性形成該第一應變導電層之步驟包括：沉積一第一應變導電層於該第一區與該第二區之金屬閘極層上；以及選擇性移除該第二區之該金屬閘極層上之該第一應變導電層。
  4. 如申請專利範圍第1項所述之製作雙功函數半導體元件的方法，更包括選擇性形成一第二應變導電層於該第二區之該金屬閘極層上，該第二應變導電層施加一選定之應變於該金屬閘極層上，因而引發該第二區之該金屬閘極層的該第一(初鍍)功函數產生一第二預定功函數偏移(ΔWF2)。
  5. 如申請專利範圍第2項所述之製作雙功函數半導體元件的方法，更包括選擇性形成一第三應變導電層於至少一該第一區及該第二區之該閘極結構與該間隙壁上，該第三應變導電層施加一選定之應變於包括該金屬閘極層之該閘極結構上，因而分別引發至少一該第一區與該第二區之該金屬閘極層的該第一(初鍍)功函數產生一第三預定功函數偏移(ΔWF3)。
  6. 如申請專利範圍第5項所述之製作雙功函數半導體元件的方法，更包括形成一介電層，該介電層與該第三應變導電層之兩側接觸，因而形成一介電層-應變金屬層-介電層之堆疊(三明治結構)。
  7. 如申請專利範圍第4項所述之製作雙功函數半導體元件的方法，其中該金屬閘極層具有一中間能隙初鍍功函數，且該第一預定功函數偏移(ΔWF1)與該第二預定功函數偏移(ΔWF2)相對於該中間能隙初鍍功函數具有相反符號。
  8. 如申請專利範圍第5項所述之製作雙功函數半導體元件的方法，更包括在沉積該第一應變導電層、該第二應變導電層、或該第三應變導電層其中之一後，進行一熱處理，其中該熱處理係經選定以進一步以一預定的方式調整施加於該金屬閘極層上之應力以及所引發之該金屬閘極之該第一(初鍍)功函數的功函數偏移。
  9. 如申請專利範圍第5項所述之製作雙功函數半導體元件的方法，其中該第一應變導電層與該第三應變導電層由相同的材料製成。
  10. 如申請專利範圍第1項所述之製作雙功函數半導體元件的方法，其中該金屬閘極層包括一金屬或一金屬矽化物；或該金屬閘極層包括Mo、Ru、W、Al、共濺鍍之鎳矽化物、或前述之組合。
  11. 如申請專利範圍第1項所述之製作雙功函數半導體元件的方法，其中該金屬閘極層之厚度低於10奈米。
  12. 如申請專利範圍第1項所述之製作雙功函數半導體元件的方法，其中該第一應變導電層包括金屬碳化物、金屬氮化物、金屬矽化物、或前述之組合；該第一應變導電層包括Tax Cy 、Wx Cy 、Tix Ny 、Tax Ny 、TiAlN、TaAlN、或前述之組合，其中x與y是實數，且0<x，；或該方法更包括導入C、N、O、或前述之組合於該第一應變導電層中。
  13. 如申請專利範圍第4項所述之製作雙功函數半導體元件的方法，其中該第二應變導電層包括Tax Cy 、Wx Cy 、Tix Ny 、Tax Ny 、TiAlN、TaAlN、或前述之組合，其中x與y是實數，且0<x，。
  14. 一種雙功函數半導體元件，由申請專利範圍第1項所述之方法製得。
  15. 一種雙功函數半導體元件，由申請專利範圍第1項所述之方法製得，該雙功函數半導體元件於該第一區上包括一NMOS電晶體，且於該第二區上包括一PMOS電晶體。
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Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102064133B (zh) * 2009-11-11 2013-03-27 中国科学院微电子研究所 一种制造半导体器件的方法
US8313990B2 (en) 2009-12-04 2012-11-20 International Business Machines Corporation Nanowire FET having induced radial strain
US8309991B2 (en) * 2009-12-04 2012-11-13 International Business Machines Corporation Nanowire FET having induced radial strain
JP5569243B2 (ja) 2010-08-09 2014-08-13 ソニー株式会社 半導体装置及びその製造方法
US8704280B2 (en) * 2011-09-22 2014-04-22 Taiwan Semiconductor Manufacturing Company, Ltd. Semiconductor device with strained channels induced by high-k capping metal layers
CN103077969B (zh) * 2011-10-26 2016-03-30 中国科学院微电子研究所 一种mos器件及其制造方法
WO2013082474A1 (en) * 2011-11-30 2013-06-06 Ulterius Technologies, Llc Computer chip architecture
US9142414B2 (en) * 2011-12-20 2015-09-22 Taiwan Semiconductor Manufacturing Company, Ltd. CMOS devices with metal gates and methods for forming the same
US9105498B2 (en) * 2012-03-01 2015-08-11 International Business Machines Corporation Gate strain induced work function engineering
CN103311281B (zh) * 2012-03-14 2016-03-30 中国科学院微电子研究所 半导体器件及其制造方法
CN103545179B (zh) * 2012-07-10 2016-05-25 中芯国际集成电路制造(上海)有限公司 半导体器件及其形成方法
US8952431B2 (en) * 2013-05-09 2015-02-10 International Business Machines Corporation Stacked carbon-based FETs
DE102013210624B4 (de) * 2013-06-07 2016-09-29 Globalfoundries Inc. Verfahren zur Herstellung einer Halbleiterstruktur mit einer Implantation von Ionen in ein Kanalgebiet
US9564431B2 (en) 2014-02-19 2017-02-07 Taiwan Semiconductor Manufacturing Company Limited Semiconductor structures and methods for multi-level work function

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160594A (ja) * 1999-09-20 2001-06-12 Toshiba Corp 半導体装置
US20060124974A1 (en) * 2004-12-15 2006-06-15 International Business Machines Corporation Structure and method to generate local mechanical gate stress for mosfet channel mobility modification
JP2007088400A (ja) * 2005-09-23 2007-04-05 Ind Technol Res Inst 相補型ｍｏｓ装置およびその製造方法
US20070138559A1 (en) * 2005-12-16 2007-06-21 Intel Corporation Replacement gates to enhance transistor strain

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7902058B2 (en) * 2004-09-29 2011-03-08 Intel Corporation Inducing strain in the channels of metal gate transistors
JP2006120718A (ja) * 2004-10-19 2006-05-11 Toshiba Corp 半導体装置およびその製造方法
US20060237801A1 (en) * 2005-04-20 2006-10-26 Jack Kavalieros Compensating for induced strain in the channels of metal gate transistors
US7488656B2 (en) * 2005-04-29 2009-02-10 International Business Machines Corporation Removal of charged defects from metal oxide-gate stacks
US7332433B2 (en) * 2005-09-22 2008-02-19 Sematech Inc. Methods of modulating the work functions of film layers
US7504289B2 (en) * 2005-10-26 2009-03-17 Freescale Semiconductor, Inc. Process for forming an electronic device including transistor structures with sidewall spacers

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2001160594A (ja) * 1999-09-20 2001-06-12 Toshiba Corp 半導体装置
US20060124974A1 (en) * 2004-12-15 2006-06-15 International Business Machines Corporation Structure and method to generate local mechanical gate stress for mosfet channel mobility modification
JP2007088400A (ja) * 2005-09-23 2007-04-05 Ind Technol Res Inst 相補型ｍｏｓ装置およびその製造方法
US20070138559A1 (en) * 2005-12-16 2007-06-21 Intel Corporation Replacement gates to enhance transistor strain

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