TWI511453B

TWI511453B - 功率控制積體電路與保持切換電路

Info

Publication number: TWI511453B
Application number: TW100100391A
Authority: TW
Inventors: James Edward Myers; David Walter Flynn; John Philip Biggs
Original assignee: Advanced Risc Mach Ltd
Priority date: 2010-02-02
Filing date: 2011-01-05
Publication date: 2015-12-01
Also published as: TW201206070A; KR101801604B1; KR20110090819A

Description

功率控制積體電路與保持切換電路

本發明係關於積體電路的領域。更特定而言，本發明係關於功率控制積體電路、保持積體電路、和對應的標準電路單元。

目前所習知者為提供有：用於耦合一電壓供應輸入至一電壓供應輸出以回應於一功率控制訊號的積體電路中的電壓切換裝置。此電壓切換裝置對所有種類的積體電路係有用的元件。

近代的積體電路包含：內含有大約數百萬個電晶體閘極的晶片上系統(SoC)設計。此複雜的晶片上系統電路的設計和製造典型地係由使用電腦輔助設計工具(Computer Aided Design tools)和使用標準單元庫來完成，該標準單元庫包含：提供不同類型的邏輯閘之表示(例如AND、NAND、XOR)的標準子元件、或儲存功能(例如正反器和栓鎖器)與電晶體的互連接結構。因此，標準單元方法有助於電路設計者調整特定應用積體電路(ASICs)從包含數千個閘極的相對簡易單一功能積體電路至複雜的數百萬個閘極晶片上系統裝置。

當晶片上系統設計的複雜度增加時，電路效能特性(例如動態和洩露功率保護)對促使延長電池壽命及亦減少系統製造成本逐漸變得重要。

從而，動態和洩露功率減少係電路設計者的關鍵焦點。動態功率藉由降低整個晶片或一晶片的特定區塊或區段的操作電壓來減少，及數個分別的晶片上電壓部份可藉由使用電位準位移位器來實施。然而，在近代積體電路的半導體元件實際尺寸的減少導致使用較低的臨界電壓電路元件的趨勢，因為如此運作可更為快速地執行電壓切換。在臨界電壓的降低由於洩露電流的增加而具有增加積體電路的功率消耗的邊際效應。

目前所習知者為：減低在積體電路中的洩露功率可藉由例如為下列方式：關閉積體電路之電路區塊，其係使用晶片上功率閘極切換此些電路區塊至電源或接地，和在電路內的元件之間的隔離閘極以當積體電路的部份關閉時避免浮動的輸入或輸出增加，而另外地導致其它不可預測或不正確的操作。然而，當關閉晶片的部份時，維持一些晶片元件的狀態係必需的。此可藉由使用保持正反器和保持栓鎖器來完成。此狀態保持機制有時使用所稱的「氣球栓鎖器(balloon latches)」。

當先前習知的技術於減少洩露電流已相當有效時，其就需支持額外的功能的電路元件(例如氣球栓鎖器或保持栓鎖器)和電路複雜度和控制繞送二者而言，典型地具有高的相關負擔。此些因子一般導致增加電路死區(die area)的需要。因此當先前已知的功率控制機制可減少洩露電流，其同時導致當製造併入此機制的電路的新的複雜度和負擔。從而，具有提供當積體電路關閉時或操作於資料保持模式時洩露電流的減少、和減少關聯於洩露電流減少電路的負擔之功率控制積體電路的需求。

根據一第一態樣，本發明提供一功率控制積體電路，其包含：一電壓切換裝置，其具有一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，及其中該電壓供應輸出切換式地耦合至該電壓供應輸入以回應於一功率控制輸入訊號，以使得在該電壓切換裝置的一功率閞啟組態中，該電壓供應輸出耦合至該電壓供應輸入；一保持切換裝置(120,220)，其耦合至該電壓切換裝置，及經組態以切換式地耦合該電壓供應輸出至該電壓供應輸入以回應於一保持致能訊號，以使得在該保持切換裝置的一保持致能組態中，該電壓供應輸出對應於相對該電壓供應輸入為減小的一保持電壓；其中該保持切換裝置(120,220)具有來自一過驅動電壓供應(Vod,Vssod)的另外的電壓輸入，以使得在該保持致能組態中，該保持切換裝置相對於耦合至該電壓供應輸入訊號和由該電壓供應輸入訊號驅動，較為有力地開啟，及其中在該電壓切換裝置的一功率關閉組態中，該電壓供應輸出係由該保持切換裝置來決定。

本發明識別：可藉由排置該保持切換裝置耦合至該電壓供應輸入，及亦耦合至一過驅動電壓供應以回應於一保持致能訊號，一電壓切換裝置可被提供有具有減少的洩露電流的一保持切換裝置。在一保持致能組態中，該保持切換裝置相對於耦合至單獨的該電壓輸入供應訊號，和由單獨的該電壓輸入供應訊號驅動，較為有力地開啟。當該電壓切換裝置處於一功率關閉組態中，該電壓切換裝置的該電壓供應輸出可藉由該保持切換裝置的狀態來決定，藉此提供相較於該電壓供應輸入為減少的且足夠維持連接至該電壓供應輸出的邏輯狀態的保持電壓。

過驅動保持切換裝置之供應允許不需軟體以儲存連接至該電壓輸出的邏輯之狀態的一低延遲和低洩露保持模式的實施，及減少功率和與先前習知的保持機制(例如氣球栓鎖器)相關聯的電路區域需求。再者，除了用於減少氣球栓鎖器自身的電路元件之洩露的氣球栓鎖器，可使用根據本發明技術的過驅動保持切換裝置。藉由過驅動該保持切換裝置，相對於僅耦合至一電壓供應輸入可更為有力地開啟切換裝置。此允許保持切換裝置減少尺寸(區域)而依然供應連接至該電壓供應輸出的邏輯之需求保持電壓。導自於保持切換裝置的過驅動的尺寸減小當功率控制積體電路操作於一功率關閉組態時減少洩露電流。其亦降低相對於未過驅動的一保持切換裝置的電流需求。該保持切換裝置的電路區域負擔當與電壓切換裝置本身的電路區域作比較時為小的，故關聯於提供保持功能的區域負擔為減少。

應可了解到功率控制積體電路的電壓切換裝置可採取數種不同的形式。然而，在一具體實施例中，該電壓切換裝置係一標頭切換裝置(header switching device)，其中該電壓供應輸入對應於一正性供應電壓，及該過驅動電壓供應大於該電壓供應輸入。

在替代性的具體實施例中，該電壓切換裝置係一底部切換裝置(footer switching device)，其中該電壓供應輸入對應於一接地電壓準位，及該過驅動電壓供應低於該電壓供應輸入。此些組態促使考慮電晶體(例如場效電晶體((Field Effect Transistor,FET))的特性，藉此NFETs更為有效地執行電壓下拉，然而PFETs更為有效地執行電壓準位上拉。

應可了解到可提供該電壓切換裝置作為僅連接至該電源供應輸入和該電源供應輸出而非過驅動電壓供應的傳統電壓切換裝置。然而，在一些具體實施例中，該電壓切換裝置和該保持切換裝置連接至該過驅動電壓供應。特定而言，在此些具體實施例中，當下列其中一者發生時：(i)該電壓切換裝置處於該功率關閉組態，和該保持切換裝置經組態以使得該電壓供應輸出從該電壓供應輸入解耦合；及(ii)該電壓切換裝置處於功率關閉組態，和該保持切換裝置經組態以使得該電壓供應輸出藉由該保持切換裝置耦合至該電壓供應輸入，該電壓切換裝置具有用於耦合該電壓切換裝置至該過驅動電壓供應的過驅動輸入。在此些具體實施例中，該電壓切換裝置的過驅動(除了該保持切換裝置的過驅動)促使在該功率控制積體電路的功率關閉組態來減少洩露功率，其係藉由若該電壓切換裝置的其部份由具有該電壓供應輸入準位之準位的一輸入訊號驅動為關閉，過驅動該電壓切換裝置的至少部份為一關閉狀態以減少相對於其存在的洩露電流。

應可了解到該電壓切換裝置以透過數個不同電路之任何一者藉由各種不同的方式耦合至該過驅動電壓供應，例如藉由使用半栓鎖器電路或反相器電路。然而，在一些具體實施例中，該切換裝置藉由一第一電壓準位移位器耦合至該過驅動電壓供應，及該第一電壓準位移位器係由該功率控制輸入訊號來控制。該功率控制輸入訊號提供該電壓切換裝置的連接之方便數位控制至過驅動電壓。藉由對照的方式，先前習知的提供電壓切換裝置的super cut-off之電路藉由一類比機制典型地如此運作，例如電壓開關的電晶體閘極電壓的類比調整。

在一些具體實施例中，耦合該過驅動電壓供應至該電壓切換裝置的該第一電壓準位移位器包含：一第一反相器。在其它具體實施例中，該第一電壓準位移位器包含：一半栓鎖器電路。反相器和半栓鎖器二者易於實施及低成本地製造。

在此些具體實施例中，其中該第一電壓準位移位器包含：一第一反相器，該第一反相器包含：由該輸入供應電壓偏壓的一對疊接電晶體。使用疊接的電晶體可利用稱為電晶體的「疊接效應(stack effect)」以消除由於連接該切換裝置至過驅動電壓供應的上拉疊接的順向偏壓和電晶體井的順向偏壓所導致的任何增加的洩露。使用一共同的井偏壓允許藉由避免井分離實際設計準則的減少區域。

雖然電壓供應輸入可組態為可變的，及過驅動電壓供應可組態以具有一預先決定值，在一些具體實施例中，該電壓供應輸入實質上為一固定的輸入電壓，然而可組態過驅動電壓供應，以使得可從包含複數個過驅動電壓的一範圍中選擇。促使該過驅動電壓以從一範圍的不同電壓中選擇之步驟提供在電路效能特性中的彈性以促使該電路的使用者精確地調整其效能以適合特定需要的效能特性。

應可了解到該保持切換裝置可藉由數種不同的電路排置以各種不同的方式耦合至該過驅動電壓供應，但在一些具體實施例中，該保持切換裝置藉由一第二電壓準位移位器耦合至該過驅動電壓供應，及該第二電壓準位移位器係由保持致能訊號控制。藉由實施功率控制積體電路的保持致能模式的相同保持致能訊號之該第二電壓準位移位器的控制提供：保持機制和保持切換裝置的洩露特性二者的方便數位控制。藉由使用保持致能訊號來緩衝保持切換裝置的控制，可減少必須連接至過驅動電壓供應的電路元件之數目，及因此減少在電路區域上該保持切換裝置的不利影響。

在此些具體實施例中，過驅動電壓藉由該第二電壓準位移位器連接至該保持切換裝置，該第二電壓準位移位器包含：一第二反相器。在另外的替代性具體實施例中，該第二電壓準位移位器包含：一半栓鎖器電路。此些電路可簡單地實施和易於製造的。

在一些具體實施例中，該第二電壓準位移位器包含：一第二反相器，該第二反相器包含：一對使用輸入供應電壓來偏壓的疊接電晶體。使用在該第二反相器中的疊接電晶體消除由於該反相器連接至該過驅動電壓供應而發生的任何增加的洩露之效應。

應可了解到該電壓切換裝置和保持切換裝置可實施為任何類型的切換裝置，例如任何類型的電晶體。然而，在一些具體實施例中，該保持切換裝置和電壓切換裝置的至少一者包含：一場效電晶體。此些場效電晶體的製造相較為低成本的，且其特性被充分地了解。

在一些功率控制積體電路的具體實施例中，提供一侵入保護切換裝置。此者係由保持致能訊號控制，及經組態以當該功率控制積體電路係從一保持模式切換至一全功率開啟模式時阻絶電流的「侵入(inrush)」。可以此方式使用一侵入保護切換裝置(例如電位分配器(potential divider))以消除由於功率控制電路從一保持模式轉換至一全功率開啟模式造成電流的突然變化而引起的效應。電流的侵入具有在電壓供應輸入的電壓降落之潛在性。此電壓降落可依次地使得連接至電壓供應輸出的邏輯元件遺失在保持栓鎖器所維持的資料內容，該等邏輯元件在轉換至全功率開啟模式之前處於一保持模式。提供一侵入保護切換裝置以阻絶此侵入電流之步驟減少下列情況發生的可能性：維持於該保持切換裝置的資料由於關聯於該保持致能訊號和功率控制輸入訊號的一轉換之電流的突然增加而遺失。

在一些具體實施例中，提供一侵入保護切換裝置以當該功率控制積體電路從一保持模式切換至一全功率開啟模式時阻絶電流的侵入，該侵入保護裝置耦合在該電壓供應輸入和該電壓切換裝置的輸入之間。此促使該侵入保護切換裝置作用為立即地驅使侵入電流受到控制的電位分配器。在此些具體實施例中，該電壓切換裝置包含：一場效電晶體，及與該侵入保護切換裝置耦合連接的該電壓切換裝置之輸入包含：該電壓切換裝置的一閘極。因此，該電壓切換裝置的閘極上的電壓可藉由調整該侵入保護切換裝置來適當地選擇，以使得可由電路設計者所欲地減少源自該電壓切換裝置的電晶體的電流量，以確保電流侵入並不引起例如為遺失維持在該保持栓鎖器中的資料之危害行為。

應可了解到該侵入保護切換裝置可包含：數個不同的電路配置之任何一者，但在一些具體實施例中，該侵入保護切換裝置包含：與使用於該電壓切換裝置的該場效電晶體相匹配的類型之一場效電晶體，此類型為PFET(正性通道(Positive-channel)場效電晶體和NFET(負性通道(Negative-channel)場效電晶體)之一者。此為低成本地實施及易於控制。

在一些具體實施例中，提供侵入保護切換裝置至該功率控制積體電路，該侵入保護切換裝置的電氣特性相對於該電壓切換裝置的電氣特性維持平衡，以基於在保持模式和全功率開啟模式之間的轉換阻絶電流的侵入。

在一些具體實施例中，耦合在保持切換裝置和過驅動電壓供應之間的功率控制積體電路透過由該功率控制輸入訊號控制的一第一電壓準位移位器來影響運作，該電路進一步包含：一第一緩衝電路元件，其耦合至該第一電壓準位移位器的一輸出，及組態以：緩衝該功率控制輸入訊號。以此方式緩衝功率控制輸入訊號之步驟促使該第一緩衝電路藉由如電壓切換裝置本身的相同控制輸入來方便地控制。此者會導致該緩衝為總是進行的類型(always-on)的緩衝，及因此減少當功率閘極處於super cut-off模式時的洩露電流。再者，在該第一電壓準位移位器的實體附近提供該第一緩衝電路元件，以促使該第一緩衝電路元件能夠從該電壓準位移位器本身的電壓軌(voltage rail)驅動其功率供應。藉由排置該緩衝電路元件以回應該電壓供應輸出(由於其藉由功率控制輸入訊號的控制)以允許在驅使該電壓切換裝置開啟的該功率控制輸入訊號和傳遞此功率控制輸入訊號作為緩衝的功率控制輸入訊號的該緩衝電路元件之間所引起的延遲。此者可減少峰值電流及因而減小功率浪湧(power surge)。

在此些具體實施例中，該第一緩衝電路元件係由該電應供應輸入供電。藉由其方式提供此方便的機制以供電該緩衝。

在一些功率控制積體電路的具體實施例中，該保持切換裝置透過由該保持致能訊號控制的一第二電壓準位移位器，耦合至該過驅動電壓供應，該電路進一步包含：一第二緩衝電路元件，其耦合至該第二電壓準位移位器的一輸出，及經組態以：緩衝該保持致能訊號。此者減少會增加的洩露(例如，若提供總是進行的緩衝以用於緩衝該保持致能訊號)，及促使該第二緩衝電路元件的功率供應方便地從該第二電壓準位移位器本身的一電壓軌導引出。其亦提供一類似的電流浪湧的減少至由該第一緩衝電路元件關於該功率控制輸入訊號的緩衝所提供的減少。在此些具體實施例中，該第二緩衝電路元件係由該電壓切換裝置的該電壓供應輸入來供電。

根據一第二態樣，本發明提供用於形成一積體電路的部份之功率控制積體電路，該功率控制積體電路單元包含：一電壓切換裝置，其具有一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，其中該功率供應輸出切換式地耦合至該電壓供應輸入以回應於一功率控制輸入訊號，以使得在該電壓切換裝置的一功率閞啟組態中，該電壓供應輸出耦合至該電壓供應輸入；其中該電壓切換裝置具有來自一過驅動電壓供應之另外的電壓輸入，以使得當該電壓切換裝置處於一功率關閉組態時，其中該電壓供應輸出自該電壓供應輸入解耦合，該電壓切換裝置相對於該電壓切換裝置耦合至該電壓供應輸入訊號和由該電壓供應輸入訊號驅動，較為有力地關閉。

根據本發明的態樣中，可識別：具有標準單元形式的功率控制積體電路之供應，該功率控制積體電路包含：在該標準單元本身內的一電壓供應輸入和一電壓供應輸出二者，連同該電壓切換裝置對該過驅動電壓供應的連接，提供方便使用的電路建立方塊，及供應由於該電壓切換裝置因為其連接至該過驅動電壓供應而較為有力地關閉的事實之減少的洩露電流。

根據一第三態樣，本發明提供一功率控制積體電路，其包含：一保持切換裝置，其具有：一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，及其中該電壓供應輸出切換式地耦合至該電壓供應輸入以回應於一保持致能訊號，以使得當促使該耦合時，該電壓供應輸出對應於相對該電壓供應輸入為減少的保持電壓；其中該保持切換裝置具有：來自一過驅動電壓供應的一輸入，以使得當致能該保持切換裝置時，相對於耦合至該電壓供應輸入訊號和從該電壓供應輸入訊號驅動而更為有力地開啟。

根據此態樣，本發明識別：可提供耦合至一過驅動電壓供應的一保持切換裝置，其致能該保持切換裝置相對於該保持切換裝置耦合至單獨的該電壓供應輸入訊號和由單獨的該電壓供應輸入訊號驅動，較為有力地開啟。此者促使減少處於一保持模式的洩露電流。雖然先前已習知運用“super cut-off”和「啟動閘極(boosted-gate)」至電壓切換裝置，先前並未顯示根據本發明技術的一保持切換裝置之過驅動，及先前並未識別出減少洩露電流的優點。

根據一第四態樣，本發明提供儲存一資料結構的電腦可讀取儲存媒體，該資料結構包含：一標準單元電路定義，其用於控制一電腦以產生和驗證一積體電路的一電路單元之電路配置，該電路單元包含：一電壓切換裝置，其具有一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，及其中該電壓供應輸出切換式地耦合至該電壓供應輸入以回應於一功率控制輸入訊號，以使得在該電壓切換裝置的一功率閞啟組態中，該電壓供應輸出耦合至該電壓供應輸入；一保持切換裝置，其耦合至該電壓切換裝置，及經態以切換式地耦合該電壓供應輸出至該電壓供應輸入以回應於一保持致能訊號，以使得在該保持致能裝置的保持致能組態中，該電壓供應輸出對應於相對該電壓供應輸入為減少的一保持電壓；其中該保持切換裝置(120,220)具有來自一過驅動電壓供應(Vod,Vssod)的另外的電壓輸入，以使得在該保持致能組態中，該保持切換裝置相對於耦合至該電壓供應輸入訊號和由該電壓供應輸入訊號驅動，較為有力地開啟，及其中在該電壓切換裝置的功率關閉組態中，該電壓供應輸出係由該保持切換裝置來決定。

根據一第五態樣，本發明提供儲存一資料結構的電腦可讀取儲存媒體，該資料結構包含：一標準單元電路定義，其用於控制一電腦以產生和驗證一積體電路的一電路單元之電路配置，該電路單元包含：一保持切換裝置，其具有一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，及其中該電壓供應輸出切換式地耦合至該電壓供應輸入以回應於一保持致能訊號，以使得當促使該耦合時，該輸出電壓供應輸出對應於相對該電壓供應輸入為減小的一保持電壓；其中該保持切換裝置具有：來自一過驅動電壓供應的一輸入，以使得當致能該保持切換裝置時，相對於耦合至該電壓供應輸入訊號和從該電壓供應輸入訊號驅動而更為有力地開啟。

實施該功率控制積體電路為包含一電壓切換裝置和一過驅動保持切換裝置二者的一標準電路單元，和亦供應包含一過驅動保持切換裝置而不具有該電壓切換裝置的一標準單元具有顯露僅有數位控制而無需外部準位移位器的優點，因此減輕使用既存的電子設計自動工具的部署和驗證二者的負擔。

根據一第六態樣，本發明提供設計一積體電路的電腦可實施方法包含以下步驟：從一標準單元資料庫中選擇至少一標準單元，及在該積體電路中併入該至少一標準單元，該至少一標準單元包含：一電壓切換裝置，其具有一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，及其中該電壓供應輸出切換式地耦合至該電壓供應輸入以回應於一功率控制輸入訊號，以使得在該電壓切換裝置的功率閞啟組態中，該電壓供應輸出耦合至該電壓供應輸入；一保持切換裝置(120,220)，其耦合至該電壓切換裝置，及經組態以切換式地耦合該電壓供應輸出至該電壓供應輸入以回應於一保持致能訊號，以使得在該保持切換裝置的一保持致能組態中，該電壓供應輸出對應於相對該電壓供應輸入為減少的一保持電壓；其中該保持切換裝置(120,220)具有來自一過驅動電壓供應(Vod,Vssod)的另外的電壓輸入，以使得在該保持致能組態中，該保持切換裝置相對於耦合至該電壓供應輸入訊號和由該電壓供應輸入訊號驅動，較為有力地開啟，及其中在該電壓切換裝置的功率關閉組態中，該電壓供應輸出係由該保持切換裝置來決定。

根據一第七態樣，本發明提供設計一積體電路的電腦可實施方法，包含以下步驟：從一標準單元資料庫中選擇至少一標準單元，及在該積體電路中併入該至少一標準單元，該至少一標準單元包含：一保持切換裝置，其具有一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，及其中該電壓供應輸出切換式地耦合至該電壓供應輸入以回應於一保持致能訊號，以使得當促使該耦合時，該電壓供應輸出對應於相對該電壓供應輸入為減少的一保持電壓；其中該保持切換裝置具有來自一過驅動電壓供應的一輸入，以使得當致能該保持切換裝置時，相對於耦合至該電壓供應輸入訊號和從該電壓供應輸入訊號驅動而更為有力地開啟。

根據一第八態樣，本發明提供設計一積體電路的電腦可實施方法，包含以下步驟：從一標準單元資料庫中選擇至少一標準單元，及在該積體電路中併入該至少一標準單元，該至少一標準單元包含：一電壓切換裝置，其具有一電壓供應輸入(Vin)和一電壓供應輸出(Vout)，及其中該功率供應輸出切換式地耦合至該電壓供應輸入以回應於一功率控制輸入訊號，以使得在該電壓切換裝置的功率閞啟組態中，該電壓供應輸出耦合至該電壓供應輸入；其中該電壓切換裝置具有來自一過驅動電壓供應的另外的電壓輸入，以使得當該電壓切換裝置處於一功率關閉組態時，其中該電壓供應輸出自該電壓供應輸入解耦合，該電壓切換裝置相對於該電壓切換裝置耦合至該電壓供應輸入訊號和由該電壓供應輸入訊號驅動，較為有力地關閉。

根據一第九態樣，本發明提供：提供在一積體電路中的功率控制的方法，該方法包含以下步驟：切換式地耦合一電壓切換裝置的一電壓供應輸入，以回應於一功率控制輸入訊號，以使得在該電壓切換裝置的功率開啟組態中，該切換裝置的一電壓供應輸出耦合至該電壓供應輸入；使用耦合至該電壓切換裝置的一保持切換裝置，切換式地耦合該電壓供應輸出至該電壓供應輸入，以回應於一保持致能訊號，以使得在該保持切換裝置的保持致能組態中，該電壓供應輸出對應於相對該電壓供應輸入為減少的一保持電壓；其中該保持切換裝置(120,220)具有來自一過驅動電壓供應(Vod,Vssod)的另外的電壓輸入，以使得在該保持致能組態中，該保持切換裝置相對於耦合至該電壓供應輸入訊號和由該電壓供應輸入訊號驅動，較為有力地開啟，及其中在該電壓切換裝置的功率關閉組態中，該電壓供應輸出係由該保持切換裝置來決定。

根據一第十態樣，本發明提供：提供在一積體電路的功率控制的方法，該方法包含以下步驟：切換式地耦合一保持切換裝置的一電壓供應輸出至該電壓切換裝置的一電壓供應輸入，以回應於一保持致能訊號，以使得當促使該耦合時，該電壓供應輸出對應於相對該電壓供應輸入為減小的保持電壓；其中該保持切換裝置具有：來自一過驅動電壓供應的一輸入，以使得當致能該保持切換裝置時，相對於耦合至該電壓供應輸入訊號和從該電壓供應輸入訊號驅動而更為有力地開啟。

本發明的前文所述、和其它目標、特徵、及優點將從可結合隨附圖式閱讀的示例性具體實施例之後續的實施方式而顯明。

第1A圖根據本發明的第一具體實施例示意性地說明一功率控制積體電路單元，該功率控制積體電路單元形成一積體電路的部份。該積體電路可實施(例如)為在一標準單元資料庫的一標準單元，該標準單元用於控制一電腦以產生和驗證一積體電路的至少一部份之一電路配置。該標準單元實體，其定義一相對應的實體積體電路單元的特性，可提供作為儲存於一電腦可讀取儲存媒體的一單一或一分散的資料結構。

第1A圖的電路包含：一電壓切換裝置，其包含：一PFET電晶體130，其耦合至一電壓供應輸入Vin和一電壓供應輸出Vout。此類型的電壓切換裝置係所習知的「標頭(header)」切換裝置，其中該輸入供應電壓Vin對應於一正性供應電壓。如同後文所描述者，將於第2A-2C圖中示例說明習知為一「底部(footer)」切換裝置的一不同類型的功率切換裝置。該電壓切換裝置130耦合至包含一NFET電晶體120的一保持裝置120。除了該電壓切換裝置130和該保持裝置120外，第1A圖的電路包含：一第一反相器132，該第一反相器132包含：一對疊接的PFET電晶體140、145，其為使用該輸入供應電壓Vin的本體偏壓(body-biased)，及亦為一NFET電晶體135。

該第一反相器132係一電壓準位移位器的一特定實施，該電壓準位移位器使用於耦合該標頭電壓切換裝置130與來自一過驅動電壓軌152的過驅動供應電壓Vod。該第一反相器132係由一功率控制輸入訊號nSLEEP來控制，其控制該反相器132的狀態和該電壓切換裝置130是否耦合至該過驅動電壓軌152。第1A圖的功率控制積體電路進一步包含：一第二反相器102，其為一電壓移位裝置的特定實施。在替代性的具體實施例中，使用其它類型的電壓移位裝置。此第二反相器102係由一保持控制輸入訊號nRET來控制，其控制下列二者：該反相器102的狀態和該保持切換裝置120是否耦接至該過驅動電壓功率軌152，以使得該電壓供應輸出Vout切換式地耦合至該電壓供應輸入Vin，以回應於該保持致能訊號“nRET”。

在該保持切換裝置120的一保持致能組態中，該電壓供應輸出Vout對應於相對該電壓供應輸入Vin為減小的一保持電壓。

該保持切換裝置120耦合至該過驅動電壓軌152(及耦合至Vin)，以使得在一保持致能組態中，該保持切換裝置120相對於若其耦合至該電壓供應輸入訊號Vin和由該電壓供應輸入訊號Vin驅動時如何有力地開啟之程度，而更為有力地開啟。如同將於後續描述的第1B圖和第1C圖所示者，在該切換裝置130時的功率關閉組態中，該電壓供應輸出Vout係由該保持切換裝置120的狀態決定。

在第1A圖的標頭功率控制積體電路中，可觀察出該第一反相器132的該對PFET電晶體140、145係疊接以使得它們可藉由該電壓供應輸入Vin本體偏壓。類似地，該第二反相器102的該對PFET電晶體105、110係疊接以使得它們可藉由Vin本體偏壓。使用Vin偏壓此些PFET電晶體對之步驟減少第1A圖的積體電路的單元區域，及疊接此二個PFET電晶體對之歩驟消除當該裝置關閉時的洩露電流。

該第二反相器102與該第一反相器132相同，但其為提供準位移位至該保持裝置120，而非提供至該標頭電壓切換裝置130。

該保持切換裝置120提供一減小的電壓，該減少的電壓適合於：當該nSLEEP和該nRET訊號具有例如在第1C圖的電路中所顯示的數值時(例如當該功率控制輸入訊號nSLEEP為邏輯0電位和該保持致能訊號nRET為邏輯0電位時)，維持耦合至Vout的儲存裝置處於一保持狀態。應可了解到需導引出該功率開啟狀態、該功率關閉狀態、和該保持狀態的邏輯訊號之極性取決於特定電路組態，及因此需導引出此些三者狀態的一特定者之邏輯訊號的極性可不同於在具體實施例中所描述者。

第1A圖的具體實施例顯示在一功率開啟組態中的標頭切換置130和保持切換裝置120，其中該功率控制輸入訊號nSLEEP係一邏輯1電位和該保持致能訊號nRET係一邏輯1電位。在此情況中，該第一反相器132的PFETs 140、145皆關閉，而該第一反相器132的NFET電晶體135開啟。結果，該標頭電壓切換裝置的PFET 130連接至該接地電壓軌150及被開啟。因為該保持致能訊號係一邏輯1電位，當該第二反相器102的NFET 115開啟時，該第二反相器102的PFETs 105、110皆關閉。因此，該保持裝置NFET 120耦合至該接地電壓軌150和被關閉。因而第1A圖的電路之整體組態配置：Vout耦合至Vin，和在此模式中，由Vout訊號供電的任何邏輯裝置(未示出)操作於一全功率開啟模式。雖然在第1A圖的具體實施例，該第一電壓準位切換器132和該第二電壓準位移位器102實施為反相器，在替代性的具體實施例中，可實施其它類型的電壓準位移位器為具有相同的效果。舉例而言，可使用疊接的反相器或跨耦合的準位移位器或半栓鎖器，及另外的替代者亦為可能的。

第1A圖的電路(和示例說明於後文所描繪的第1B圖至第5圖的所有電路)實施為「標準單元」。在半導體設計中，所習知者為使用所稱為「標準單元」方法以設計包含數位邏輯特徵的特定應用積體電路(ASICs)。一標準單元代表：一低層級非常大型的整合(VLSI)配置的一提取，其封入例如為一邏輯閘(例如AND閘、OR閘)的提取邏輯閘表示中。在一標準單元中的詳細電路的配置之封裝隠藏在一電晶體層級的細節，但使得它們可獲用於在一邏輯和一功能層級的電路設計者。此允許電路能設計成使得當另一名建構該標準單元的內部的工程師專注於電晶體層級實施和電路設計的實體層面時，一名工程師藉由組合複數個標準單元以形成一整體電路而專注於數位設計的邏輯功能層面。此促使包含有數百萬個電晶體閘極的晶片上系統的功能。

該標準單元定義可指定該標準單元電路本身的特性，其包含下列至少一者：時序特性、邏輯功能、電路的實體界面特性和電氣界面特性。代表該標準單元的資料結構可為一單一資料結構或一分散的資料結構，該資料結構(多個)代表一組電晶體和提供Boolean邏輯函數的互連結構，例如AND、OR、XOR閘極或反相器或一儲存功能(例如正反器或栓鎖器)。根據本發明的技術，一功率控制積體電路及/或一保持電路可提供作為標準單元。提供該標準單元所在的儲存媒體可為非短暫的，及應可了解到此儲存媒體可包含：在分散的資料結構的情況的多個儲存媒體。

可初始地在具有電晶體「網路表(netlist)」的形式的一電晶體層級產生一個別的標準單元，其為藉由電晶體和彼此連接及連接它們的端點至外部環境的模式描述之一模式。為了獲得該標準單元的一提取版本，一設計程式例如SPICE(Simulation Program with Integrated Circuit Emphasis)，如描述於SPICE(Simulation Program with Integrated Circuit Emphasis) Memorandum No. ERL-M 382，University of California,Berkeley，1973年4月，由Nagel和Pederson使用以藉由宣告一輸入激勵(例如電壓)，而後計算電路的響應，來模擬該標準單元網路表的電子行為。此SPICE模擬驗證網路表實施和所請求的功能符合功率消耗或訊號傳播延遲的要求。

產生該標準單元的一實體表示以達裝置製造之目的。該標準單元配置視圖接近於來自該標準單元的製造藍圖，及經組織為對應於電晶體裝置的不同結構和結合電晶體構成的端點之互相連接線路的基層(base layer)。工程師具有藉由考慮製造成本來有效率地製造一標準單元配置的任務，及此者可藉由最小化電路死區和確保符合標準單元速度和功率效能需求來完成。

一「標準單元資料庫(standard cell library)」，如先前技術所習知者，係低階邏輯功能、正反器、栓鎖器和緩衝器的集合。可提供此些標準單元作為固定高度、可變寬度的單元。固定的高度使得標準單元以數列排置以促使自動的數位配置的程序。在一標準資料庫內的標準單元係典型地經設計以減少延遲和電路區域的標準單元之配置視圖。標準單元資料庫的關鍵元件係(i)提供每一標準單元的功能定義、時序、和雜訊資訊的時序提取，及(ii)配置提取，其包含：關於由使用於電路的置放和繞送的電腦輔助設計工具所使用的標準單元配置的減少資訊。一標準單元資料庫的一實例為ARM標準單元資料庫，該ARM標準單元資料庫提供用於設計所有類型的晶片上系統設計的一平台。電路設計者可在不同標準單元資料庫類型之間選擇，及最佳化用於其速度、功率、及/或區域的設計。該ARM標準單元資料庫例如可從28奈米節點至250奈米節點獲用。

可對電路執行數個SPICE模擬，例如示例說明於第1A圖的電路。在第1A圖的電路中，可使用反相器132(其可由較高的(過驅動)電壓供應Vod供電)以驅動該標頭電壓切換裝置的PFET 130的閘極至相較於Vin為一較高的電壓和減少130所需的寬度。在一低功率32nm製程的SPICE模擬顯示：寬度的減小及因而導致洩露電流相對於並不連接至(藉由一準位移位器)一過驅電壓供應的一標頭電壓開關可達到50倍。

使用一電壓準位移位器以連接該電壓切換裝置至一過驅動電壓供應的一種複雜度為：由過驅動電壓(Vod)供電的任何反相器的N-井或緩衝器應連接至較高的供應電壓，其依次地需要hot N-well分離來被觀察，及因此導致較大的矽區域和增加的製造成本。可替代性地，可左側順向偏壓反相器或緩動器，因而導致洩露的增加。然而，在第1A圖的排置中，藉由提供從正規的功率供應Vin連接至過電壓Vod的控制，在過驅動供應的反相器之數目可藉由下列方式來減少：減少順向偏壓以消除任何增加電路死區的需要之效應的成本。

關於第1A圖的保持裝置120，可組態NFET以在實體軌上提供至二極體壓降，以提供不需軟體以儲存任何狀態的零延遲洩露保持模式。此者為相較於(例如)先前所習知的用於儲存在一保持模式的電路狀態的氣球栓鎖器更為具有區域效率。第1A圖的保持致能訊號“nRET”可使用於控制NFET 120的閘極是否被過驅動。NFET 120的閘極僅在如顯示於第1C圖中的保持模式為過驅動。當NFET 120連接至過驅動電壓軌152時，其更為有力地開啟，意指：它可供應更多的電流。此依次地意指：其可減小尺寸，及依然供應所需的保持電壓以維持電路狀態。

除非留意準位移位器的設計，順向偏壓引起的洩露會由於未全然驅動電路的閘極至過驅動電壓而加劇。舉例而言，半栓鎖準位移位器的習知技術有助於消除此效應。

第1B圖根據本發明的具體實施例示意性地說明包含一標頭電壓切換裝置的功率控制積體電路。第1B圖的電路元件與第1A圖的電路元件相同，而在此情況中，該功率控制輸入訊號NSLEEP和該保持致能訊號nRET具有使得該積體電路處於功率關閉組態中的值。在此特定的實施中，該功率關閉組態對應於該功率控制訊號nSLEEP，其具有邏輯0電位的值、和該保持致能訊號nRET，其具有1電位的邏輯值。具有此些輸入訊號值，該第一反相器的PFET電晶體140、145皆開啟，而該第一反相器的NFET 135關閉。此二個PFET 140、145開啟的效應為：電壓供應輸入軌Vin耦合至過驅動電壓軌152。因此，該標頭電壓切換裝置的PFET 130關閉，而在關閉狀態為過驅動，以使得其處於一“super cut-off”狀態。

過驅動在此關閉狀態的PFET裝置130可減少：相對於若該PFET裝置130由僅在Vin電壓層級而非在該過驅動電壓層級Vod的一輸入訊號驅動為關閉時會存在的洩露電流。因為該保持致能訊號nRET係一邏輯1電位，當第二反相器的NFET 115開啟時，PFET 105、110二者關閉。此意指：該保持切換裝置120關閉。因為在此組態中，該保持裝置NFET 120和PFET 130標頭電壓切換裝置皆關閉，該輸出訊號Vout不再耦合至該電壓供應輸入Vin。在此組態中，在Vout訊號上的輸出有效地浮動和不汲取除了洩露電流之外的任何電流，及此意指：由Vout訊號供電的邏輯處於一功率關閉模式。在此組態中，達成就相對於先前習知的電壓切換裝置的減少的洩露電流之改善，其係藉由耦合該標頭電壓切換裝置PFET 130至過驅動電壓軌152。

注意到第1A圖的電路，PFET 130使用於傳送邏輯值1。先前技術所習知者為：PFET在傳送邏輯值1較為有效率，而在傳送邏輯值0較不具效率。先前技術亦所習知者為：第1A圖至第1C圖的該保持裝置的NFET(例如NFET 120)在傳送邏輯值1較不具效率，而在傳送邏輯值0較為有效率。在此使用此者以謹慎地在保持模式中產生一電壓降。

第1C圖根據本發明的具體實施例示意性地說明一功率控制積體電路標頭單元，其中組態該功率控制輸入訊號nSLEEP和該保持致能訊號nRET，以使得該電路處於一保持致能組態。如同在第1C圖所示，該保持致能組態對應於該功率控制訊號nSLEEP，其具有邏輯0電位的值，和該保持致能訊號nRET，其具有邏輯0電位的值。在此組態中，當該第一反相器的NFET 135關閉時，該第一反相器的PFET 140、145皆開啟。此導致該標頭電壓切換裝置的PFET 130耦合至過驅動電壓Vod，及因此類似於第1B圖組態被過驅動在一關閉狀態。由於該保持致能訊號為邏輯0電位的結果，當該第二反相器的NFET 115關閉時，該第二反相器的二個PFET裝置105、110皆開啟。此導致該保持裝置NFET 120開啟及耦合至該過驅動電壓軌152，例如該標頭電壓切換裝置的NFET過驅動至在開啟狀態中的「啟動閘極(booster gate)」。從而，Vout透過NFET 120耦合至Vin。因為NFET 120在傳送邏輯值1相較於傳送邏輯值0較不具效率，在此組態中耦合Vin至Vout係處於足以維持由Vout訊號供電的邏輯裝置於一保持模式，而非一全功率開啟模式的準位。

因為第1A圖至第1C圖的電路之該功率控制輸入訊號和該保持致能訊號的每一者具有邏輯0電位或邏輯1電位的值，具有該電路可假設的4個明確不同的狀態。然而，尚未示例說明的一狀態係nSLEEP為一邏輯1電位和該nRET訊號係邏輯0電位的狀態。在此組態中，耦合Vin輸入電壓源至Vout的PFET裝置130開啟，耦合Vin電壓源至Vout訊號的NFET裝置120開啟，及Vin電壓源藉由PFET裝置130和NFET裝置130二者耦合至Vout訊號。然而此模式不具效率，及一般地並不使用。因此在此將不進一步說明。

在第1A圖的具體實施例之替代性的具體實施例中，對應於該反相器102和保持裝置120的該保持切換裝置可實施為其本身的自包含(self-contained)標準單元，或實施為一自包含電路，其獨立於該功率控制開關而提供(排除該標頭切換裝置130和該第一反相器132)。此者而後可連接至一不同的功率控制積體電路，而無需一內建的資料保持功能性。

在另外的替代性具體實施例中，可提供一不同的電路或分離的標準單元，其包含：該電壓切換裝置130，及該第一反相器132，其提供一連接至該過驅動電壓軌152，而排除該第二反相器102和保持裝置120。換言之，其提供包含一過驅動電壓開關而排除一保持切換裝置的一電路或標準單元。

第2A圖根據本發明的一第二具體實施例，示例說明一功率控制積體電路單元。在此具體實施例中的該電壓切換裝置230係一底部切換裝置，其中該輸入供應電壓“Vssin”對應於實質為接地電壓準位，及其中該過驅動供應電壓供應“Vssod”低於該電壓供應輸入，例如該過驅動電壓供應軌Vssod係處於一負電壓。如同第2A圖所示，該底部電壓切換裝置包含：一NFET 230和一保持裝置PFET 220，其二者耦合至該接地電壓供應Vssin及耦合至一輸出電壓Vssout。該底部電壓切換裝置230和該保持裝置220二者耦合至一過驅動電壓供應軌Vssod 250，及耦合至一另外的電壓供應軌252，該電壓供應軌252在此具體實施例中藉由一第一反相器232和一第二反相器202的每一者可約為-100mV(雖然此電壓準位係可組態和特定處理的)。

在第2A圖的配置中，該底部電壓切換單元230使用由一標示為“SLEEP”的一功率控制訊號所控制和由低於該接地供應Vssin的一負過驅動供應電壓Vssod 250(-ve)供電的該第一反相器232來擴增。該電路進一步包含：由標示為RET的一保持致能訊號所控制和由該較低電壓Vssin供電的一第二反相器202，其提供：當該電路經組態以提供具有約略為Vssin電壓準位的一電壓準位之一接地連接以維持一連接邏輯電路於一保持模式。一保持模式更為詳細地示例說明於第2C圖。

應可了解到在替代性的具體實施例中，僅該第二反相器202的保持電壓當該電壓切換裝置本身具有一標準連接僅連至該電壓供應輸入和該電壓供應輸出時，連接至該過驅動電壓。換言之，在一些具體實施中，過驅動該保持開關(而非該電壓切換裝置)，然而在其它具體實施例，過驅動該電壓開關(而非該保持開關)。此些相同者運用至第1A圖至第1C圖的具體實施例。

在又另外的具體實施例中，可提供該保持切換裝置220和第二準位移位反相器202為：其具有連至該過驅動電壓Vssod之連接的標準單元，而不具有包含於該標準單元的該電壓切換裝置本身。

在第1A圖中的該標頭功率控制積體電路中，該第一反相器的PFET對140、145，和該第二反相器102的PFET對105、110為疊接的PFET裝置。類似地，在第2A圖的具體實施例中，該第一反相器232的該對NFET裝置240、245可疊接為如同該第二反相器202的該對NFET裝置210、115。此些4個NFET裝置210、215、240、245皆使用接地供應電壓Vssin來本體偏壓，該接地供應電壓Vssin高於在該電壓供應軌250上提供的過驅動電壓。順向偏壓增加洩露而減少區域。相對於該NFET裝置使用該接地供應電壓Vssin而非疊接來順向偏壓之裝置的洩露，疊接此些電晶體以提供減小的電流洩露。

在第2B圖和第2C圖的排置中，當SLEEP=1，負過驅動電壓Vssod施加至NFET裝置230的閘極。此促使NFET裝置230耦合Vssin接地供應電壓至Vssout以被過驅動至一關閉狀態，該關閉狀態可藉由相對於由電壓源的電壓準位Vssin驅動和耦合至電壓源的電壓準位Vssin之相同裝置之減少的洩露來特徵化。

第2A圖示意性地說明在一全功率開啟模式的該底部功率控制積體電路單元的狀態。在此組態中，該功率控制輸入訊號SLEEP具有邏輯0電位值，而該保持致能訊號RET亦具有邏輯0電位值。因此，如第2A圖所示，當SLEEP=0時，該第一反相器232的PFET 230開啟，而該第一反相器232的二個NFETS 240、245關閉。此導致該底部電壓切換裝置的NFET 230藉由PFET 235耦合至該電壓供應軌252，而因此開啟。目前注意驅動該保持切換裝置220的該第二反相器232，當該保持致能訊號RET=0時，該第二反相器202的PFET 205開啟，而該第二反相器的該對NFETs 210、215關閉。

此意指：PFET保持裝置220耦合至正性電壓軌252，及因此關閉。因為當PFET 220關閉時，該底部電壓切換裝置的NFET 230開啟，該電壓供應輸入Vssin藉由NFET 230耦合至Vssout，其相較於傳送一邏輯1值，傳送一邏輯0值較為有效率。在此模式中，耦合至Vssout訊號的邏輯有效地連接至接地Vssin和操作於一全功率開啟模式。在第2A圖的此全功率開啟模式，無任何電晶體被過驅動。

第2B圖示意性地說明該底部電壓切換裝置的一功率控制積體電路，其中該功率控制輸入訊號和該保持致能訊號的邏輯值使得該裝置處於一功率關閉組態。特定而言，該功率控制輸入訊號SLEEP等於1，而該保持致能訊號RET等於0。當SLEEP等於1時，該第一反相器232的該對NFET電晶體240、245皆開啟，而該第一反相器232的PFET電晶體關閉。因此，該底部電壓切換裝置的NFET 230耦合至具有低於接地電位的一負電壓之該過驅動電壓軌250，其導致NFET 230過驅動至一關閉狀態。當RET等於0時，該第二反相器202的疊接的NFET電晶體210、215處於一關閉組態，而該第二反相器202的PFET 205處於一開啟組態。因此，對應於該保持裝置的PFET 220的輸入係來自一正性電壓供應，其切換PFET 220為關閉。因為在此組態中NFET 230和PFET 220皆關閉，Vssout從Vssin解耦合，及因此所有由Vssout訊號供電的所有邏輯(未示出)處於一功率關閉模式。

在此組態SLEEP=1的情況下驅動該底部電壓切換裝置的NFET裝置230之閘極至低於過驅動它至一關閉狀態的Vssin之電壓的輸入電壓。此依次地減少相對於若該NFET裝置藉由具有Vssin的電壓準位之一輸入訊號驅動至一關閉狀態(例如若其未藉由該第一反相器232耦合至該過驅動電壓)而存在的洩露電流。因為該底部電壓切換裝置的NFET電晶體230和該保持裝置的PFET電晶體皆關閉，而Vssout訊號有效地浮動，及不傳送除了洩露電流以外的電流。

第2C圖示意性地說明第2A圖和第2B圖具有一底部電壓切換裝置的該功率控制積體電路，而在此情況中該功率控制輸入訊號和該保持致能訊號的邏輯輸入使得該裝置處於一保持致能組態中。特定而言，該功率控制輸入訊號(SLEEP)等於1，而該保持致能訊號(RET)等於1。

因為SLEEP=1，該第一反相器232的NFET對240、245皆開啟，而該第一反相器232的PFET 235關閉。此導致該底部切換裝置的NFET 230藉由疊接的NFET對240、245耦合至負過驅動電壓軌250，及因此過驅動至一關閉狀態。因為該致能保持訊號RET=1，該第二反相器202的該對疊接的NFETs 210、215皆關閉，而該第二反相器202的PFET 205關閉。因此，該PFET保持裝置藉由疊接的NFETs 210、215連接至負性過驅動電壓軌250，及藉由具有在一保持模式中支援連接至Vssout的任何邏輯之一電壓準位的過驅動電壓來開啟。

第2A圖的電路之另一模式並不典型地被使用，及其對應於SLEEP=0和RET=1。在此情況中，耦合Vssin輸入電壓源至該Vssout訊號的該NFET裝置230開啟，和耦合Vssin電壓源至該Vssout訊號的該PFET裝置220開啟，以使得該Vssin電壓源藉由NFET裝置230和PFET裝置二者耦合至該Vssout訊號。因為其不具效率，而不使用此模式。

第3圖示意性地說明本發明的一第三具體實施例，其中提供一標頭電壓切換裝置，其包含：耦合至一電壓供應輸入Vin和切換式地耦合至一電壓供應輸出Vout的一PFET電晶體330和一NFET電晶體320。在此第三具體實施例中，並非提供反相器作為電壓準位切換裝置以耦合該電壓切換裝置320、330至一過驅動電壓Vod和一電壓供應輸入Vin，其提供一第一半栓鎖器電路332和一第二半栓鎖器302。在該功率控制輸入訊號(SLEEPN)的控制下，該第一栓鎖器電路332耦合該電壓切換裝置至該過驅動電壓，而提供該第二半栓鎖器302以取代第1A圖的該第二反相器102以在該保持致能訊號(RETN)的控制下連接該保持切換裝置320至過驅動電壓Vod。

應可了解到可提供可類比於第2A圖的該底部電壓切換裝置之一類似的排置，其類似於第3圖的排置，將該第一反相器232由一第一半栓鎖器代替和將一第二反相器202由一第二半栓鎖器電路代替。就準位移位反相器而言，藉由相對於它們的供應Vod不足地驅動(under-driving)其輸入來引入一額外的洩露項，因此避免上拉PFETs完全地關閉。在半栓鎖器中的回授和傳遞電晶體(在示圖中的標示為P4 & P5的最上方的二個PFETs和最外面的NFETs N3 & N5)確保連至上拉PFET的輸入連接至Vod，及因此完全地關閉。

第4A圖示意性地說明一功率控制積體電路，其包含：一標頭電壓切換裝置，和併入侵入電流限制電路。第4A圖顯示在一保持模式中的此侵入限制功率控制電路，而第4B圖顯示在一全功率開啟組態的此相同電路。在第4A圖中的電路之排置非常類似於在第1A圖中電路的排置，而在第4A圖的情形中提供一額外的PFET 350在該輸入電壓供應軌Vin和該標頭電壓切換裝置的PFET 330的閘極之間。此PFET裝置350作用為一侵入電流限制電路和由該保持致能訊號nRET控制，而其亦控制該第二反相器402。

該第二反相器402係一保持致能切換裝置，及包含：PFET電晶體305、310和NFET電晶體315，及其與該侵入電流限制PFET 350運作以提供適於維持耦合至該Vout訊號的儲存裝置處於一保持狀態之一減少的電壓。類似於第1A圖的電路，第4A圖電路的該疊接的PFET裝置305、310、340、345使用該電壓供應輸入電壓Vin來偏壓，其低於該過驅動電壓。當該裝置關閉時，電晶體的疊接提供減少的洩露特性。

在第4A圖的組態中，nSLEEP=0、nRET=0和該標頭電路處於一保持模式。在此狀態中，該第一反相器432的二個電晶體PFETs 340、345開啟，而該第一反相器的NFET 335關閉。此導致該標頭電壓切換裝置的PFET 330耦合至該過驅動電壓，及因此過驅動至關閉狀態。在該第二反相器中，因為nRET=0，該疊接的PFETs 305、310皆開啟，而該第二反相器402的NFET 315為關閉。此導致該標頭電壓切換裝置的NFET 320耦合至該過驅動電壓Vod，及因此開啟。因為用於限制侵入電流的PFET 350係由具有邏輯0電位值的該保持致能訊號nRET來控制，此電晶體開啟。除了該侵入限制PFET 350之外的電路元件的狀態與第1C圖相對應的電路元件相同(保持模式)。

第4C圖示意性地說明當第4A圖的電路處於一全功率開啟組態(其中nSLEEP=1和nRET=1)時會如何運作。該第一反相器432的電晶體切換相對於對應的第4A圖的電晶體之極性，以使得PFETs 340、345皆關閉，和NFET 335開啟。在該第二反相器402中，該對疊接的PFETs 305、310皆關閉，而NFET 315開啟。此導致該標頭電壓切換裝置的NFET 320藉由NFET 315耦合至接地，及因而關閉。該標頭電壓切換裝置的PFET 330藉由該第一反相器432的NFET 335耦合至接地，及因而處於一開啟組態。除了在第4C圖中的侵入限制PFET 350之外的電路元件的狀態與第1A圖的對應電路元件之狀態相同(功率開啟)。

然而，對第4A圖至第4C圖而言，除了第1A圖至第1C圖的功率開啟模式、功率關閉模式和保持模式之外，提供一額外的模式。特定而言，提供一侵入限制模式和該電路處於此侵入限制模式，以作為在第4A圖的該保持模式(nSLEEP=0，NRET=0)和第4C圖的全功率開啟模式(nSLEEP=1，nRET=1)之間的中間模式。此侵入限制模式於第4B圖中示意性地說明。在此侵入限制模式中，nSLEEP=1，nRET=1。此輸入訊號組合對應於在第1A圖至第1C圖的電路中不使用的模式。在此侵入電流限制模式中，NFET 335開啟，PFETs 340、345關閉，故侵入限制PFET 350開啟，及該標頭切換裝置330僅部份地開啟。因為nRET=0，該保持裝置依然開啟，該第二反相器402的PFETs 302、310依然開啟，而如第4A圖該第二反相器的NFET 315為關閉。然而，當該電路從第4B圖的該侵入電流限制模式轉換至第4C圖的全功率開啟模式，nRET從0轉換至1，以使得侵入限制PFET 350關閉。

在不具有PFET 350和當不具有侵入限制模式時，當從第4A圖的保持模式直接轉換至第4C圖的功率開啟模式，而當該標頭電壓切換裝置的PFET裝置330從關閉至開啟，存在有一侵入電流，例如其開始導通一較大的電流。此電流的侵入具有引起橫跨於該電壓供應輸入Vin的電壓降落之潛在性。

在不具有PFET 350時，此電壓降潛在性地使得邏輯元件(未示出)連接至Vout訊號，其在轉換nSLEEP和nRET以遺失維持於保持栓鎖器中的資料內容之前處於一保持模式。

然而，該PFET裝置350的供應減少維持在該保持栓鎖器的資料遺失的機會，其係因為在該保持模式和該功率開啟模式之間提供一額外的模式(例如第4B圖的侵入模式)，以為了延遲該nRET訊號的轉換(從0到1)直到在nSLEEP訊號的轉換(從0到1)之後，以使得由該標頭電壓切換裝置的PFET裝置330所觀察到的閘極電壓高於僅該第一反相器432的NFET裝置335的閘極電壓。此使得該PFET裝置330僅部份地處於開啟狀態(在侵入限制模式中)，及汲取一較少量的電流至Vout接腳。在該電壓切換裝置的PFET裝置330的閘極上之電壓可藉由適當地調整該侵入電流限制PFET 350的大小來選擇，及因此由PFET裝置330汲取的電流量可減少為由電路設計者所要求者，及經排置以確保侵入電流不導致在該裝置的保持狀態中遺失資料。

該nRET保持致能訊號維持在邏輯0電位值，直到在減少侵入電路和電路為穩定之後，回復任何在電壓源Vin中的任何降落(例如該電路係維持於第4B圖的侵入模式)。在此時間點之後，該nRET訊號轉換至邏輯1電位值，其對應於該全功率開啟組態，及使得該PFET裝置350如第4C圖所示關閉，及使得該PFET裝置330進入一全開啟狀態。

應可了解到：可藉由增加耦合該“Vssin”電壓源至Vssout訊號及由該RET保持致能訊號控制的一NFET裝置，以類似於對在第1A圖至第1C圖的電路調整以提供第4A圖至第4C圖的電路之方式，對第2A圖至第2C圖的該底部電壓切換裝置作出調整。

第5圖示意性地說明類似於第1A圖的該標頭電壓切換裝置的具體實施例之另外的具體實施例，但在其中加入一對反相器460、470至電路中。該反相器470用以緩衝該nSLEEP訊號的輸出(例如用以緩衝該控制輸出訊號)，而該反相器460用以緩衝nRET(例如該保持致能訊號)。緩衝該nSLEEP訊號的該反相器470耦合至該nSLEEP反相器的輸出，該nSLEEP反相器包含：該NFET裝置435和該對疊接的PFET裝置440、445。此緩衝係用於該nRET訊號，例如該反相器460耦合至該nRET反相器的輸出，該nRET反相器包含：該對疊接的PFETs 405、410和NFET 415。

該第一反相器產生一輸出訊號“nSLEEPOUT”，其係nSLEEP的緩衝版本，而該反相器460提供對應於該保持致能訊號nRET的緩衝版本之“nRETOUT”的輸出。此些反相器460、470二者係由該電壓供應輸入Vin供電。當該反相器460、470的每一者由邏輯1電位輸入驅動時，而後其將如下列相同的方式過驅動：(i)就該反相器470的PFET裝置430；及(ii)就該反相器460的NFET裝置420。此導致減少的洩露電流。該反相器470的輸出可供應為輸入至另外的功率控制積體單元(未示出)的nSLEEP，而該反相器460的輸出可供應為輸入至顯示於第1A圖和第4圖的此些者之類似類型的功率控制積體電路單元的nSLEEP輸入，及驅動相同電路類型的其它者。

應可了解到：可藉由增加緩衝反相器，對第2A圖的增強型底部電壓切換裝置作出類似的調整，及亦可對前文所描述關於具有該侵入電流限制PFET 350的第3圖之具體實施例的標頭單元作出調整。

在第5圖的電路中，由該nSLEEP功率控制輸入訊號控制的緩衝470回應於該功率供應輸出Vout，其值係由該PFET裝置430的狀態和該電壓切換裝置的該NFET 420決定(標頭裝置)。類似地，耦合至該nRET保持致能訊號的緩衝460回應於該電壓切換裝置420、430的該功率供應輸出Vout。第5圖的反相器460、470執行類似於較早的美國專利申請案號11/920,364的第3圖的該功率控制訊號緩衝電路16、18之功能，本申請案為其部份接續案。在較早的申請案的術語中，在本申請案的第5圖中的電壓軌可視為「非切換式的功率供應輸入(“unswitched power supply input”)」的對應，而本申請案的Vout可視為「切換式的功率供應輸出(“switched power supply input”)」的對應。本申請案的第5圖之該功率控制輸入訊號nSLEEP類比於US 11/920,364的第3圖中的該功率控制訊號輸入NStartIn。以類似於前述的較早的申請案之方式，本申請案的第5圖中的執行該功率控制輸入訊號nSLEEP的緩衝之反相器470係至少部份地從非開關式的功率供應輸入Vin供電，及回應於該切換式的功率供應輸出Vout以從一功率控制訊號輸出驅動一功率控制輸出訊號nSLEEPOUT。以類似的方式，本申請案的反相器460至少部份地從非切換式的功率供應Vin供電，和回應於切換式的功率供應輸出Vout以從一功率控制訊號輸出驅動一功率控制輸出訊號nRETOUT。

在一積體電路單元中供應的Vin、Vout、和Vod和本申請案的第5圖之二個反相器460、470位於在反相器460、470二者周圍的非切換式功率供應線Vin之實體附近，反相器460、470執行緩衝功能以如所要求者從Vin導引出其恆久地存有的供應功率。藉由排置反相器460、470以回應於該切換式的功率供應輸出Vout以從對應的功率控制符號輸出導引出緩衝的輸出訊號nSLEEPOUT和nRETOUT，可在該功率控制輸入訊號nSLEEP和該保持致能輸入訊號nRET之間引入一顯著的延遲。此使得該功率切換電路連接該切換的功率供應輸出至該非切換式的功率供應輸入和該功率控制訊號緩衝電路470，及該保持致能訊號緩衝電路460傳遞相關的控制訊號作為該輸出功率控制訊號。因此，當包含第5圖的電路元件之個別的標準單元與其它功率控制積體電路單元連接時，此可顯著地減低峰值電流和因而減低功率浪湧。

第6圖係針對一功率控制積體電路的三種不同的變化示意性地說明以Watts為單位的待命功率對以Volts為單位的閘極電壓的示圖。在第6圖的示圖所呈現的結果透過電路操作的電腦模擬獲得。模擬溫度對應於攝式25度以達模擬之目的。在第6圖的示圖中，具有鑽石形狀的資料點的一第一線610對應於未提供保持裝置的一標頭或底部電壓切換裝置，而提供類比於第1A圖的反相器132之反相器以除了連接其至該標準電壓輸入供應Vin外，連接該電壓切換裝置至一過驅動電壓。換言之，該線610對應於在功率閘極具有super cut-off的電路，例如該電壓切換裝置而非保持模式。

具有十字形作為資料點的一第二線620對應於具有接接至過驅動供應電壓的一保持裝置和一電壓切換裝置的電路，類似於第1A圖的電路。

一第三線630類似於該線610而對應於過驅動該電壓切換裝置的電路，而非完全沒有保持裝置，對應於第1A圖的反相器102之該過驅動保持裝置已由具相同驅動強度之大的一般NFET來取代。此不完全對應前文所述對應於與本發明技術比較的先前習知技術之第1A圖至第5圖的任何電路。

第6圖的示圖顯示：就待命功率所減少的消耗之改善對該線610而言至約1.1 Volts的閘極電壓為優異的，其圖形線由於經過輸入反相器的額外洩露而變得平坦。線610和620的比較顯示增加該保持裝置的功率負擔(包含於對應於線620的電路)在低於1.1 Volts係可忽略的，而在其之後順向偏壓的洩露變得更為顯著。

雖然已參照隨附圖式，在此更為詳細地描述本發明的示例性具體實施例，應可了解到本發明並不限於此些明確的具體實施例，可由習知技藝者在不偏離如隨附申請專利範圍所界定的發明之範疇和精神，在此作出各種變化和修正。舉例而言，可將獨立項的特徵與後續的請求項之特徵作出各種組合，而不偏離本發明的範圍。

本發明技術的其它示例性態樣和特微描述於下文中：所揭露者為當處於一低功率模式和一保持模式時，具有減少的洩露的增強功率閘控的一第一電路。在所揭露的電路中，一標頭功率單元增加由一致能訊號控制和由一較高供應電壓供電的一輸入反相器，其供電接至控制耦合該Vin供應電壓至該Vout訊號的反相器之該閘極輸入至較高的電壓、提供當該電路驅動進入低功率模式的洩露電流的減少。以類似的方式，所揭露的電路可包含：由一第二致能訊號控制和由較高電壓供電的一第二反相器，其當該電路經組態以在該Vout訊號上汲取一減少的電壓以維持所連接的邏輯電路處於一保持模式時，提供一減少的洩露電流。

第1A圖顯示：所揭露的電路增加了該第二反相器，該第二反相器包含：耦合至該nRET訊號致能的NFET裝置115與PFET裝置105和110。此反相器和NFET 120運作以提供適合維持耦合至該Vout訊號的儲存裝置於一保持模式的一減少的電壓。

在所揭露的電路中，疊接的PFET裝置105、110、140、和145使用較低的Vin電壓來偏壓以減少單元區域。使用疊接的PFETs(145和140、及105與110)消除當該裝置關閉時相關的洩露特性。

當該nSLEEP輸入訊號係邏輯1電位和該nRET輸入訊號係邏輯1電位時，耦合該Vin輸入電壓源至Vout的該PFET裝置130將開啟，而輸出Vout將有效地為Vin電壓。耦合該Vin輸入電壓源至Vout輸出的該NFET裝置120關閉。在此模式中，由該Vout訊號供電的該等邏輯裝置處於一全功率開啟模式。

當該nSLEEP輸入訊號係邏輯0電位和該nRET輸入訊號係邏輯1電位時，耦合該Vin輸入電壓至該Vout訊號的該PFET裝置130關閉，和耦合該Vin電壓至該Vout訊號的該NFET裝置120關閉時，導致該輸出訊號Vout不再耦合該Vin輸入電壓至該Vout訊號。由該nSLEEP訊號驅動的該第一反相器(其包含PFET裝置140和145，及NFET裝置135)，驅動該PFET裝置130的閘極至高於Vin的輸入電壓，其有效地過驅動該PFET裝置130至一關閉狀態，及顯著地減少來自若PFET裝置130由具有Vin電壓準位的一輸入訊號驅動為關閉時存在的洩露電流之洩露電流。在此模式中，在該Vout訊號上的輸出有效的變動及不汲取除了洩露電流之外的電流，而由該Vout訊號供電的邏輯係處於一功率關閉模式。

當該nSLEEP輸入訊號係邏輯1電位及該nRET輸入訊號係邏輯0電位時，耦合該Vin輸入電壓源至Vout訊號的該PFET裝置130開啟，和耦合該Vin電壓源至該Vout訊號的該NFET裝置120開啟，和該Vin電壓源藉由該PFET裝置130和該NFET裝置120耦合至該Vout訊號。該模式係無效率的，及一般不被使用。

當該nSLEEP輸入訊號係邏輯0電位和該nRET輸入訊號係邏輯0電位時，該PFET裝置130如前文所描述者關閉和被過驅動。該PFET裝置130不再耦合該Vin電壓源至該Vout訊號。該NFET裝置120開啟和耦合該Vin電壓源至具有至少足以維持該邏輯裝置由該Vout訊號供電以保持於一保持模式的準位的該Vout輸出訊號。

所揭露者為當處於一低功率模式和一保持模式時具有減少的洩露的增強功率閘控的一第二電路。在所揭露的電路中，一底部單元增加由一致能訊號控制和由一供應電壓Vssod供電的一輸入反相器，該供應電壓Vssod低於接地供應Vssin。以類似的方式，所揭露的電路包含由一第二致能訊號控制和由較低電壓供電的一第二反相器，其當該電路經組態以提供處於略高於該Vssin電壓準位以維持所連接的邏輯電路於一保持模式的電壓準位之接地連接時，減少洩露電流。

第2A圖顯示：所揭露的電路增加了該第二反相器，該第二反相器包含：耦合至該RET訊號致能的NFET裝置210和215與PFET裝置205。此反相器和PFET 220運作以提供適合維持耦合至該Vssout訊號的儲存裝置處於一保持狀態之在該接地源上的一較高的電壓。

在所揭露的電路中，該疊接的NFET裝置210、215、240和245使用較高的Vssin電壓來偏壓，以當該裝置關閉時促使減少洩露的特性。輸入電壓源225驅動至一正性電壓。施加至NFET裝置230的閘極之該Vssod電壓源上的較低電壓致能該NFET裝置230耦合該Vssin接地供應至該Vssout訊號以過驅動至一關閉狀態，其係藉由相較於具有該Vssin電壓源的電壓準位的相同裝置較小的洩露電流來特徵化。

當該SLEEP輸入訊號係邏輯0電位和該RET輸入訊號係邏輯0電位時，耦合該Vin輸入電壓源至Vout訊號的該NFET裝置230開啟，該輸出Vssout訊號有效地處於該Vssin電壓準位，略高於接地的準位。耦合該Vssin電壓源至該Vssout輸出的該PFET裝置220關閉。在此模式中，耦合至該Vssout訊號的邏輯有效地連接至接地，和操作於一全功率開啟模式。

當該SLEEP輸入訊號係邏輯1電位和該RET輸入訊號係邏輯0電位時，耦合Vin輸入至Vout的該NFET裝置230關閉，和耦合Vin至Vout的該PFET裝置220關閉，導致該輸出訊號Vout不再耦合該Vssin輸入電壓至該Vssout訊號。由該SLEEP訊號驅動的該第一反相器(其包含NFET裝置240和245，及PFET裝置235)，驅動該NFET裝置230的閘極至低於Vssin的輸入電壓，其有效地過驅動該NFET裝置230至一閞閉狀態，及顯著地減少來自若該NFET裝置230由具有具有Vssin電壓準位的輸入訊號驅動為關閉時存在的洩露電流。在此模式中，在該Vssout訊號上的輸出有效地變動，和不汲取除了洩露電流之外的電流，而由該Vssout訊號供電的邏輯係處於一功率關閉模式。

當該SLEEP輸入訊號係邏輯0電位和該RET輸入訊號係邏輯1電位時，耦合Vssin輸入電壓源至該Vssout訊號的該NFET裝置230開啟，和耦合Vssin電壓源至該Vssout訊號的PFET裝置220開啟，及該Vssin電壓源藉由NFET裝置230和該PFET裝置220二者耦合至該Vssout訊號。該模式係無效率的，及一般不被使用。

當該SLEEP輸入訊號係邏輯1電位和該RET輸入訊號係邏輯1電位時，該NFET裝置230如前文所述般關閉和被過驅動。該NFET裝置230不再耦合該Vssin電壓源至該Vssout訊號。該PFET裝置220開啟和耦合該Vssin電壓源至具有至少足以維持該邏輯裝置藉由該Vssout訊號有效地耦合至接地以維持於一保持模式的準位的該Vssout訊號。

所揭露者為當處於一低功率模式和一保持模式時具有減少的洩露的增強功率閘控的一第三電路。在所揭露的電路中，一標頭功率單元增加由一致能訊號控制和由一較高的供應電壓供電之一輸入反相器，其供電接至控制耦合該Vin供應電壓至該Vout訊號的反相器之該閘極輸入至較高的電壓、提供當該電路驅動進入低功率模式的洩露電流的減少。以類似的方式，所揭露的電路可包含：由一第二致能訊號控制和由較高電壓供電的一第二反相器，其當該電路經組態以在該Vout訊號汲取一減少的電壓以維持所連接的邏輯電路處於一保持模式時，提供一減少的洩露電流。再者，一PFET裝置350耦合在Vin電壓源和對該PFET裝置330的閘極之間和由該nRET輸入訊號控制。

第4A圖顯示：所揭露的電路增加了該第二反相器，該第二反相器包含：耦合至該nRET訊號致能的NFET裝置315和PFET裝置305和310。此反相器和NFET 320運作以提供適合維持耦合至該Vout訊號的儲存裝置於一保持模式的一減少的電壓。

在所揭露的電路中，疊接的PFET裝置305、310、340、和345使用較低的Vin電壓來偏壓以當該裝置關閉時促使一減少的洩露特性。

在所揭露的電路中，前文所討讑和顯示在一具體實施例第1A圖中的電路增加由該nRET輸入訊號控制的一PFET裝置350。當該nRET輸入訊號係邏輯0電位和該nSLEEP訊號係邏輯0電位時，所揭露的標頭電路處於一保持模式。當該電路從保持模式轉換至一全功率開啟模式時，而在此和其它類似的標準單元中的該PFET裝置開始導通一較大的電流時，可能遭遇到電流的侵入。此電流的侵入具有在該Vin電壓源上引起電壓降的潛在性。此電壓降可使得連接至該Vout訊號的邏輯元件(其在nSLEEP和nRET的轉換之前處於保持模式)而遺失保持於該保持栓鎖器中的資料內容。可藉由引入耦合在該Vin電壓源和該PFET裝置330的閘極之間的PFET裝置350來避免此情況。藉由在該nSLEEP訊號轉換之後延遲nRET訊號的轉換，由該PFET裝置330所觀察到的閘極電壓高於僅該NFET裝置335的閘極電壓，其使得該PFET裝置330僅部份地處於開啟狀態和汲取較少量的電流至Vout接腳。在該PFET裝置330的閘極上之電壓可藉由調整PFET裝置350的大小來選擇，及因而由PFET裝置330汲取的電流量可減少為由電路設計者所要求需確保該侵入電流並不引起危害的行為。該nRET訊號維持在邏輯0電位，直到在該侵入電減小和該電路穩定之後，該電壓源Vin上的任何壓降已回復。在此時間點之後，該nRET訊號轉換至邏輯1電位，其使得該PFET裝置350關閉，和PFET裝置330進入一全開啟狀態。

可對根據第2A圖所描述的增進的底部單元作出如第4A圖所示增加PFET裝置的類似調整，增加耦合該Vssin電壓源至該Vssout輸出訊號和由該nRET輸入訊號控制的NFET裝置

所揭露者為當處於一低功率模式和一保持模式時具有減少的洩露的增強功率閘控的一第四電路。在所揭露的電路中，一標頭功率單元增加由一致能訊號控制和由一較高供應電壓供電的一輸入反相器，其供電接至控制耦合該Vin供應電壓至該Vout訊號的反相器之該閘極輸入至較高的電壓、提供當該電路驅動進入低功率模式的洩露電流的減少。以類似的方式，所揭露的電路可包含：由一第二致能訊號控制和由較高電壓供電的一第二反相器，其當該電路經組態以在該Vout訊號上汲取一減少的電壓以維持所連接的邏輯電路於一保持模式時，提供洩露電流的減少。再者，增加一反相器到耦合至該nSLEEP訊號和nRET輸入訊號的二個反相器之每一者的輸出。

第5圖顯示：所揭露的電路增加了該第二反相器，該第二反相器包含：耦合至該RET訊號致能的NFET裝置415和PFET裝置405和410。此反相器和NFET 420運作以提供適合維持耦合至該Vout訊號的儲存裝置於一保持模式的一減少的電壓。

在所揭露的電路中，前文所討讑和顯示在一具體實施例第1A圖中的電路增加耦合至該nSLEEP反相器的輸出之一反相器470，該nSLEEP反相器包含：NFET裝置435和PFET裝置440和445，及進一步增加耦合至該nRET反相器的輸出之一反相器460，該nRET反相器包含：NFET裝置415和PFET裝置405和410。此二個額外的反相器470和460個別地緩衝輸入訊號nSLEEP和nRET，而個別地產生輸出訊號nSLEEPOUT和nRETOUT。該反相器470和460係由該電壓源Vin供電。當此些驅動器係由一邏輯1電位輸入驅動時，該等反相器將以相同於該PFET裝置430和該NFET裝置420的方式過驅動，其導致一減少的洩露電流。

此些訊號可驅動至在前述第1圖和第3圖所示的類型之標頭單元的nSLEEP和nRET輸入，和驅動其它相同的電路。

可對根據第2A圖描述的增進底部單元，和根據第4A圖描述的增進標頭單元作出類似的調整。

102．．．反相器

105、110．．．PFET

115．．．NFET

120．．．保持切換裝置

130．．．PFET

132．．．反相器

135．．．NFET

140、145．．．PFET

150．．．接地電壓軌

152．．．過驅動電壓軌

202．．．反相器

205．．．PFET

210、215．．．NFET

220．．．保持切換裝置

225．．．輸入電壓源

230．．．電壓切換裝置

235．．．PFET

240、245．．．NFET

250．．．過驅動電壓供應軌

252．．．電壓供應軌

302．．．半栓鎖器

305、310．．．PFET

315．．．NFET

320．．．NFET

330．．．PFET

332．．．半栓鎖器電路

335．．．NFET

340、345．．．PFET

350．．．PFET

405．．．PFET

410．．．PFET

415．．．NFET

420．．．NFET

430．．．PFET

435．．．NFET

440、445．．．PFET

460．．．反相器

470．．．反相器

第1A圖示意性地說明一功率控制積體電路，其包含：一標頭電壓切換裝置，該功率控制積體電路處於一全功率開啟組態；

第1B圖示意性地說明第1A圖的該功率控制積體電路，而具有處於一功率關閉組態的一標頭電壓切換裝置；

第1C圖示意性地說明第1A圖的該功率控制積體電路，其具有一標頭電壓切換裝置和一保持切換裝置且處於一保持致能組態；

第2A、2B、2C圖示意性地說明類似於第1A、1B、1C圖的電路之一功率控制積體電路，其中該電壓切換裝置係一底部電壓切換裝置，和第2A至2C圖代表在個別處於一功率開啟、功率關閉、保持模式的該電壓切換裝置；

第3圖示意性地說明一功率控制積體電路的一替代性具體實施例，該功率控制積體電路具有：一標頭電壓切換裝置，其中一保持切換裝置和連接該電壓切換裝置至該過驅動電壓供應的一電壓準位移位器可實施為半栓鎖器；

第4A圖示意性地說明一標頭電壓切換裝置，其具有：連接至該過驅動電壓供應的保持切換裝置，及進一步地包含：一侵入電流限制電路，該示例說明的電路係處於一保持模式；

第4B圖示意性地說明第4A圖的一功率控制積體電路，而其具有一侵入限制組態而非保持模式的電路；

第4C圖示意性地說明第4A圖的一功率控制積體電路，而其具有一全功率開啟組態的電路；

第5圖示意性地說明一功率控制積體電路，其包含：類似於第1A圖的電路之一標頭電壓切換裝置，其中對該功率控制輸入訊號和該保持控制訊號二者提供緩衝元件；

第6圖係示意性地說明針對三種示例功率控制電路組態以Watts為單位的待命功率對比於以Volt為單位的閘極電壓之圖示。