TWI520187B - 使用臨限電壓偏移效應的可程式化場效電晶體及其製造方法 - Google Patents

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Description

使用臨限電壓偏移效應的可程式化場效電晶體及其製造方法
本發明有關半導體結構及其製造方法，更特別關於使用高k介電金屬閘極Vt偏移效應之可程式化場效電晶體(FET)及其製造方法。
對使用負閘極電壓操作之p通道MOS裝置而言，最急切的問題在於負偏壓溫度的不穩定性(Negative Bias Temperature Instability，NBTI)。當偏壓在積累機制時，此相同機構，即施加閘極負偏壓，亦影響nMOS電晶體。NBTI明顯增加臨界電壓，且隨後減少汲極電流與跨導(transcondutance)。衰減會隨時間呈現對數律。
在次微米裝置中，氮已結合在矽閘極氧化層，以減少閘極電流密度及避免硼滲透。不過，結合氮會提高NBTI。為了此因素，在新技術上，例如，32nm(奈米)與更短額定通道長度，高k金屬閘極堆疊作為替代選擇使用，以改善一特定等效氧化層厚度(Equivalent Oxide Thickness，EOT)的閘極電流密度。即使引用類似氧化鉿的新材料，NBTI仍保持關心。此外，氧化鉿基金屬閘極會呈現Vt偏移。
受到氧的侵入引起的Vt偏移為高k介電金屬閘極技術的主要造成Vt變化的問題。一般相信，Vt偏移發生由於兩部件：穩定部件與半穩定部件。穩定部件可視為移除 在HfO2中的氧空缺，且半穩定部件可視為在HfO2中形成氧填隙。
因此，存在技術上需要克服上述的缺陷與限制。
在本發明的一態樣中，控制高k介電金屬閘極結構中Vt偏移的方法包括施加一電流至高k介電金屬閘極結構的一閘極接觸，以提高形成一閘極堆疊的金屬溫度。溫度會升高超過在高k材料上的氧誘導Vt偏移所需的溫度。
在本發明的另一態樣中，控制具鉿基介電層的一TiN金屬閘極結構中Vt偏移的方法包括，藉由施加電流鉿TiN金屬閘極結構的接觸，使TiN金屬溫度上升超過Vt偏移臨界值。
在本發明的進一步態樣中，一結構包括一金屬閘極結構，該金屬閘極結構包括在鉿基介電層材料上形成的一Ti基金屬，與在Ti基金屬上形成的一多晶材料(poly material)。由於電流誘導溫度增加，所以Ti基金屬會呈現Vt偏移控制效應。
在本發明的進一步態樣中，一種電腦輔助設計系統方法用於產生一可程式化場效電晶體(FET)的功能設計模型。該方法包括產生一金屬閘極結構的函數表徵(functional representation)，包括在鉿基介電層材料上形成的一Ti基金屬，與在Ti基金屬上形成的一多晶材料。由於電流誘導溫度增加，所以Ti基金屬會呈現Vt偏移控制效應。
在本發明的另一態樣中，提供一種設計結構可在用於設計、製造、或測試積體電路的機器可讀取儲存媒體中具體實施。設計結構包括本發明的結構。在進一步具體實施例中，在機器可讀取資料儲存媒體上編碼的硬體描述語言(Hardware Description Language，HDL)設計結構包括一些元件，當在電腦輔助設計系統處理時，可產生程式化FET的機器可執行表徵(representation)，此包括本發明的結構。在仍然進一步具體實施例中，提供一電腦輔助設計系統的方法，用於產生可程式化FET的功能設計模型。此方法包括產生可程式化FET的結構性元件函數表徵。
本發明有關半導體結構與製造方法，更特別係關於高k介電金屬閘極Vt偏移效應之可程式化場效電晶體(FET)及其製造方法。本發明提供使用控制效應製造可程式化邏輯場效電晶體(FET)單元之結構及製造方法。在具體實施例中，結構及製造方法係藉由利用高k介電金屬閘極技術使Vt變化之氧氣滲入，以避免Vt偏移。
在具體實施例中，本發明可藉由熱電子閘極電流控制Vt偏移。此方法可改善不同Vt偏移的光罩良率與成本，對所有線路設計很有彈性，且具有記憶體應用(例如，類似MirrorBit的多值記憶體、或一次寫入記憶體)。方法及產生的結構為可相容且更容易(相較於已知的方法)施加在最新穎的CMOS SOI高k介電金屬閘極技術(例如，高效能、高密度)。本發明能以許多不同應用加以實施，諸如(例如)一現場可程式化邏輯閘陣列(Field-Programmable Gate Array，FPGA)。
圖1顯示根據本發明之態樣的初期結構與個別處理步驟。具體而言，初期結構10包括一基板12。基板12可為例如SOI、BULK、Si、或用在半導體裝置製造的其他已知基板。一介電層14是在基板12上形成。雖然其他鉿基介電材料本發明亦考慮，但在具體實施例中，介電層14為一高k介電層，且可為例如一鉿基材料，諸如二氧化鉿(HfO2)。例如，高k介電層可為HFSIO，或者可含或不含氧化物材料的組合堆疊。雖然本發明考慮其他尺寸，而此取決於設計參數與技術世代，但介電層14可沉積成約10至20的厚度。介電層14可利用任何熟知沈積法加以沈積，諸如(例如)化學氣相沉積(Chemical Vapor Deposition，CVD)、ALCVD或PECVD。
一金屬16是在介電層14上形成。該金屬16可為一或多層金屬層，此取決於特別設計參數。在具體實施例中，金屬16為Ti或TiN，其對本發明的控制效應有較佳的回應。在具體實施例中，除了濺鍍技術之外，金屬16可使用如上述的傳統沈積方法加以沈積。金屬16可沉積至成約20至約40的厚度，本發明也考慮其他尺寸，可視設計參數、技術世代(technology node)、及利用本文所描述之方法控制Vt之相關優點而定。
多晶矽層18可利用如上述傳統沉積法沉積在金屬16上。在具體實施例中，雖然本發明可考慮其他尺寸，此取決於設計參數與技術世代，但是多晶矽層18可沉積到約400 至約500 的厚度。
如圖2所示，介電層14、金屬16與多晶矽層18係歷經圖案化處理形成一金屬閘極堆疊20。例如，利用一傳統微影製程，一光阻可沉積在多晶矽層18，遮光及曝光形成一圖案。一旦清洗曝光的光阻，一傳統反應性離子蝕刻(Reactive Ion Etching，RIE)可用來形成金屬閘極堆疊20。在選擇性清潔後，一側壁隔離層22可利用如上述傳統沉積程序形成。在具體實施例中，雖然側壁隔離層22為SiO2，但諸如氮化物的其他材料亦可當作側壁隔離層22使用。
在圖3中，一選擇層24係沉積在金屬閘極堆疊20與側壁隔離層22的頂端。在具體實施例中，該選擇層24為SiN。該選擇層24可利用上述傳統沉積法加以沉積。
在圖4中，一金屬係沉積在基板12上的選擇層24的側邊。金屬最好為一鎳層，然後回火形成矽化鎳接觸區域26。回火最好約400℃，此為不會融化金屬16的溫度。矽化鎳接觸區域26將可充當源極與汲極區域的接觸區域。所屬專業領域的技術人士應瞭解，金屬亦可沉積在金屬閘極堆疊20的頂端上以形成金屬閘極堆疊的接觸區域(參見，例如圖7)。回火後，一絕緣體層28會沉積在結構上。雖然該絕緣體層28可為例如一SiO2，但本發明亦考慮其他絕緣體材料。
如圖5與圖6所示，一配線層或接觸30是在絕緣體層28至矽化物接觸區域26間形成。詳言之，利用傳統微影製程，一溝渠或通孔(開口)在源極和汲極區域、與金屬閘極堆積的絕緣體層30至矽化物接觸區域26間形成開口。一金屬然後沉積在該等開口以形成接觸或配線30，以電氣及直接接觸矽化物接觸區域26。
圖6為沿著圖5的線條A-A的截面圖，此圖顯示接觸或配線30直接及電氣接觸金屬閘極堆疊20的矽化物接觸區域26。更明確係，如圖6所示，電流係透過接觸或配線30施加，該等接觸或配線係直接且電氣接觸金屬閘極堆疊20的矽化物接觸區域26。電流會通過多晶矽層18且流入金屬層16，並流回到多晶矽層18，及到達金屬閘極堆疊20的接觸或配線30b之另一者。高電流會引起高溫度，因此，加熱金屬16，接著，誘導閘極金屬16的Vt偏移。在具體實施例中，1.2伏特可將TiN金屬16的溫度升起至少約625℃，且最好約900℃或更大，此取決於金屬閘極材料的厚度及其他尺寸。
經由關於上述結構的示意說明，金屬閘極材料(例如，TiN)的熱導電率約40W/(M‧K)。假設，TiN層為0.4 μm(微米)寬度、0.04 μm(微米)厚度、與0.04 μm(微米)長度，TiN的熱阻抗約6.25x104K/W。而且，在此範例中，功率消耗約1x10-2W。藉由利用下列方程式(1)，明顯係，藉由在TiN層上施加1V(使用約100Ω的TiN電阻)，Δ溫度約625℃，此溫度遠大於在高k材料上用於氧誘導Vt偏移所需的溫度。
其中：
Rhs是Si/SiO2的熱阻抗，
Pth是熱功率，
Rs是TiN的熱阻抗；及
ΔT是溫差。
注意，Si/SiO2熱阻遠小於TiN。同時，所屬專業領域的技術人士應瞭解，TiN(金屬16)的尺寸會影響溫度上升與需要施加電壓，以提供根據本發明的Vt偏移。不過，鑑於在此的描述，所屬專業領域的技術人士可容易決定所需Vt偏移的TiN較佳尺寸(不需深入解釋)。
圖7顯示臨界電壓偏移(Vt偏移)與溫度變化的比較圖。詳言之，圖7顯示約400℃至約600℃的低回火溫度會造成Vt偏移到高位準，例如，截止狀態(off-state)。隨著此溫度上升，裝置會關閉不導通。不過，大於600℃的高溫回火會使Vt開始偏移到低位準。如圖7所示，溫度增加約大於900℃會造成Vt偏移到低位準，例如，導通狀態。隨著此溫度上升，裝置會「導通」工作。因此，如圖6所述，藉由提供電流給裝置，例如，1伏特會使溫度上升到約900℃，可提供使裝置「導通」狀態的Vt偏移。
圖8顯示平帶電壓與回火溫度的比較。詳言之，圖8顯示藉由利用元件溫度增加的一可程式化Vt偏移。因此，如圖1所述，可藉由提供電流給裝置，其中，該裝置可Vt偏移。在圖示中，大量Vt偏移會在約500℃開始發生。
圖9為用於半導體設計、製造、及/或測試的設計處理流程圖。圖9顯示用在例如半導體IC邏輯設計、模擬、測試、佈局及製造的示範性設計流程900方塊圖。設計流程900包括用於處理設計結構的製程、機器及/或機構；或產生設計結構及/或上述圖1至圖6顯示之裝置在邏輯上或功能性上等同之表徵。設計流程900處理及/或產生的設計結構可在機器可讀取傳輸或儲存媒體上編碼，以包括資料及/或指令，當資料及/或指令在資料處理系統上執行或處理時，可產生一邏輯、結構、機械、或功能等效表徵的硬體部件、電路、裝置、或系統。機器可包括(但未侷限於)用在IC設計處理(諸如設計、製造、或模擬電路、部件、裝置、或系統)的任何機器。例如，機器可包括：微影機器、用於產生光罩的機器及/或設備(例如電子束寫入器)、用於模擬設計結構的電腦或設備、用在製造或測試處理的任何裝置、或用以將設計結構的功能等效表徵程式化成任何媒體的任何機器(例如，用於程式化一可程式化閘陣列的機器)。
設計流程900可改變，此取決於設計表徵的類型。例如，用於建構應用特殊積體電路(Application Specific IC，ASIC)的設計流程900可不同於設計標準部件的設計流程900、或不同於使設計例示成一可程式化陣列的設計流程900，例如，由Altera Inc.公司或Xilinx Inc.公司提供的一可程式化閘陣列(Programmable Gate Array，PGA)、或一現場可程式化閘陣列(FPGA)。
圖9示意說明此設計結構，包括最好能經由一設計處理910處理的輸入設計結構920。設計結構920可為經由設計處理910產生及處理的邏輯模擬設計結構，以產生硬體裝置的邏輯等效函數表徵。設計結構920亦可(或者)包括資料及/或程式指令，當設計處理910處理這些資料及/或程式指令時，便會產生硬體裝置實體結構的函數表徵。不管是否代表功能及/或結構性設計特徵，利用諸如經由一核心開發者/設計者所實施的電子電腦輔助的設計(ECAD)可產生設計結構920。當在一機器可讀取資料傳輸、閘陣列、或儲存媒體上編碼時，設計結構920可經由設計處理910中的一或多個硬體及/或軟體模組加以存取及處理，以模擬或功能性表示諸如在圖1至圖6顯示的一電子部件、電路、電子或邏輯模組、裝置、裝置或系統。同樣地，設計結構920可包含檔案或其他資料結構，包括人及/或機器可讀取的原始碼、編譯結構、與電腦可執行碼結構，當經由一設計或模擬資料處理系統處理執行碼結構時，可功能性模擬或表示硬體邏輯設計的電路或其他層級。此資料結構可包括硬體描述語言(HDL)設計實體、或符合及/或相容於低階HDL設計語言(諸如，Verilog與VHDL)、及/或高階設計語言(諸如，C或C++)的其他資料結構。
設計處理910最好使用及結合用於合成、轉換、或處理如圖1至圖6所示的部件、電路、裝置、或邏輯結構之設計/模擬等同功能的硬體及/或軟體模組，以產生一網表(netlist)980，該網表可包含一些設計結構，諸如設計結構920。網表980可包含(例如)代表一連串電線、分立部件、邏輯閘、控制電路、I/O裝置、模型等的經編譯或處理過的資料結構，其描述與積體電路設計中的其他元件與電路等的連接。網表980可利用一反覆製程合成，其中，該網表980可重新合成一或多次，此取決於裝置的設計規格與參數。正如在此描述的其他設計結構類型，網表980可記錄在一機器可讀取資料儲存媒體，或程式化成一可程式化閘陣列。媒體可為一非揮發性儲存媒體，諸如一磁性或光學磁碟機、一可程式化閘陣列、一小型化快閃記憶卡或其他快閃記憶體。此外(或者)，在替代選擇中，媒體可為一系統或快閃記憶體、緩衝空間、或電氣式或光學傳導性裝置與材料，其中，資料封包可經由網際網路、其他網路適當構件或傳送及中間儲存。
設計處理910可包括用於處理多種輸入資料結構類型(包括網表980)的硬體與軟體模組。此資料結構類型可存在(例如)程式庫元件(library elements)930及包括用於特定製造技術(例如，不同技術世代，32 nm(奈米)、45 nm(奈米)、90 nm(奈米)等)的一組普遍使用的元件、電路與裝置，包括模型、佈局與符號表徵。資料結構類型可更包括設計規格940、特徵資料950、確認資料960、設計規定970、與測試資料檔案985，這些可包括輸入測試典型、輸出測驗結果、與其他測試資訊。設計處理910可更包括(例如)用於諸如鑄造、塑模、與壓模成形等操作的標準機械設計處理，諸如應力分析、熱分析、機械事件模擬、製程模擬。所屬機械設計專業領域的技術人士應明白，用在設計處理910的可能機械設計工具與應用可延伸，不致悖離本發明的範疇與精神。設計處理910亦可包括用於執行標準電路設計處理的模組，諸如時間點分析、確認、設計規則檢查、置放與路由操作等。
設計處理910利用及結合邏輯與實體設計工具(諸如HDL編輯器與模擬模型工具)、以及一些或所有描述的支援資料結構、連同任何額外機械設計或資料(如適用)加以處理設計結構920，以產生第二設計結構990。
設計結構990係以用於機械裝置與結構資料交換的資料格式常駐在儲存媒體或可程式化閘極陣列(例如以IGES、DXF、Parasolid XT、JT、DRG、或用於儲存或提供此機械設計結構的任何其他適當格式所儲存的資訊)。類似設計結構920，設計結構990最好包含常駐在傳輸或資料儲存媒體的一或多個檔案、資料結構、或其他電腦編碼資料或指令，且被一ECAD系統處理時，可產生圖1至圖6顯示本發明的一或多個具體實施例的邏輯或功能等同形式。在一具體實施例中，設計結構990可包含一經過編譯、可執行的HDL模擬模型，此功能上可模擬圖1至圖6顯示的裝置。
設計結構990亦可使用作為積體電路及/或符號資料格式的佈局資料交換的資料格式(例如，以GDSII(GDS2)、GL1、OASIS、映射檔案、用於儲存此設計資料結構的任何其他適當格式所儲存的資訊)。設計結構990可包含一些資訊，諸如(例如)符號資料、映射檔案、測試資料檔案、設計內容檔案、製造數據、佈局參數、電線、金屬層、通孔、形狀、用於路由過製造線的資料、與製造業者或其他設計者/開發者所需的任何其他資料，以產生如上述及在圖1至圖6顯示的裝置或結構。設計結構990然後會處理再到樣品台995，其中(例如)，設計結構990：交付生產處理，放行製造、釋出給光罩廠、送到另一設計廠、送回給消費者等。
如上述方法用在製造積體電路晶片。產生的積體電路晶片能由製造業者以未加工晶圓形式(即是，如具多重未封裝晶片的單晶圓)、如一裸晶粒、或以一封裝形式加以流通。在後者情況，晶片係以單晶片封裝(諸如，一塑膠載體，其含導線且固定在主機板或其他更高層載體)或以多晶片封裝(諸如，一陶瓷載體，其具有表面內連線或埋入式內連線之任一者或兩者)安裝，在任何情況，晶片然後會與其他晶片、分立線路元件、及/或其他信號處理裝置整合形成(a)中間產品(諸如，一主機板)、或(b)一末端產品的部份。末端產品可為包括積體電路晶片的任何產品，範圍從玩具及其他低階應用至具有一顯示器、一鍵盤或其他輸入裝置、與一中央處理器的先進電腦產品。
在此使用的術語只為了描述特別具體實施例而不是要限制本發明。如在此使用，除非本說明書清楚說明，否則單數形式「一」亦包括複數形式。應更瞭解，本說明書使用的術語「包括」及/或「包含」係詳述特徵、整數、步驟、操作、元件、及/或組件，但不排除出現或添加一或多個其他特徵、整數、步驟、操作、元件、組件、及/或以上組成群組。
如適用，文後申請專利範圍內的所有構件或步驟及功能元件的對應結構、材料、行為、與等效物可包括用於執行功能的任何結構、材料、或行為、以及如特別優先權的其他權利要求所載元件。本發明的描述只是為了示意說明與描述，而不是要以揭示形式未盡臚列或限制本發明。所屬專業領域的技術人士可進行許多修改與變化，不致悖離本發明的範圍與精神。具體實施例係選擇性描述，以便最佳解釋本發明與實際應用的原理，及使其他專業領域的技術人士瞭解本發明關於適合特別使用的各種不同修改具體實施例。因此，雖然本發明已根據具體實施例描述，但所屬專業領域的技術人士應明白，本發明能以修改方式實施，且在文後申請專利範圍的精神與範圍內。
10．．．初期結構
12．．．基板
14．．．介電層
16．．．金屬
18．．．多晶矽層
20．．．金屬閘極堆疊
22．．．側壁隔離層
24．．．選擇層
26．．．矽化鎳接觸區域
28．．．絕緣體層
30．．．接觸或配線
30b．．．接觸或配線
900．．．設計流程
910．．．設計處理
920．．．設計結構
930．．．程式庫元件
940．．．設計規格
950．．．特徵資料
960．．．確認資料
970．．．設計規定
980．．．網表
985．．．測試資料檔案
990．．．設計結構
995．．．樣品台
本發明是在下面參考連同本發明示範性具體實施例的非限制範例的複數個圖示加以詳細描述。
圖1至圖6顯示根據本發明之態樣的結構與個別處理步驟；
圖7顯示臨界電壓偏移(Vt偏移)與溫度比較圖；
圖8顯示平帶電壓與回火溫度的比較；及
圖9為使用在半導體設計、製造、及/或測試的設計處理流程圖。
20．．．金屬閘極堆疊
22．．．側壁隔離層
24．．．選擇層
26．．．矽化鎳接觸區域
28．．．絕緣體層
30．．．接觸或配線

Claims (15)

  1. 一種控制高k介電金屬閘極結構中Vt偏移之方法，包含：施加一電流至該高k介電金屬閘極結構的一閘極接觸，以使形成一閘極堆疊的金屬溫度升高，其中，該溫度升高超過在高k材料上的氧誘導Vt偏移所需的溫度。
  2. 如申請專利範圍第1項之方法，更包含透過該金屬提供1V。
  3. 如申請專利範圍第2項之方法，其中，該Vt偏移溫度為約625℃。
  4. 如申請專利範圍第2項之方法，其中，該Vt偏移溫度為約900℃。
  5. 如申請專利範圍第1項之方法，其中，該高k介電金屬閘極結構的高k介電層為一鉿基材料。
  6. 如申請專利範圍第1項之方法，其中，該金屬為TiN；或者，其中該TiN為約40Å厚度；或者，該TiN為約0.4μm(微米)寬、0.04μm(微米)厚與0.04μm(微米)長；或者，該TiN為約6.25 x 104K/W的熱阻抗，且功率消耗約1 x 10-2W。
  7. 一種利用鉿基介電層以控制一TiN金屬閘極結構的Vt偏移之方法，包含：藉由透過該TiN金屬閘極結構的接觸施加電 流，使該TiN金屬的溫度升高超過一Vt偏移臨界值。
  8. 如申請專利範圍第7項之方法，其中，該溫度升高約900℃或更高。
  9. 如申請專利範圍第7項之方法，其中，該溫度升高約625℃。
  10. 如申請專利範圍第7項之方法，其中，該TiN金屬為約40Å厚；或者，其中該TiN金屬具有約6.25 x 104K/W熱阻抗，且功率消耗約1x 10-2W。
  11. 如申請專利範圍第7項之方法，其更包含在該TiN金屬上提供約1.2V；或者，其中，該TiN金屬約0.4μm(微米)寬、0.04μm(微米)厚與0.04μm(微米)長。
  12. 一種半導體結構，該結構包含：一金屬閘極結構，該金屬閘極結構包含在一鉿基介電層材料上形成的一Ti基金屬、及在該Ti基金屬上形成的一多晶材料，其中，由於電流誘導溫度增加，該Ti基金屬呈現一Vt偏移控制效應。
  13. 如申請專利範圍第12項之結構，其中，該Ti基金屬為TiN；或者，其中，該TiN的厚度約40Å；或者，其中，該TiN為約0.4μm(微米)寬、0.04μm(微米)厚與0.04μm(微米)長；或者，其中，該TiN溫度增加超過625℃。
  14. 一種用於產生可程式場效電晶體(FET)功能設計模型的電腦輔助設計系統之方法，該方法包含：產生一金屬閘極結構的函數表徵(functional representation)，包含在一鉿基介電材料上形成的一Ti基金屬，及在該Ti基金屬上形成的一多晶材料，其中，由於電流誘導溫度增加，所以該Ti基金屬會呈現Vt偏移控制效應。
  15. 如申請專利範圍第14項之方法，其中，該功能設計模型包含一網表；或者，其中，該功能設計模型是以用於積體電路佈局資料交換的資料格式常駐在儲存媒體上；或者，其中，該功能設計模型係常駐在一可程式化閘極陣列。
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