TWI525760B - 基板結構、半導體封裝件及半導體封裝件之製造方法 - Google Patents

基板結構、半導體封裝件及半導體封裝件之製造方法 Download PDF

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Description

基板結構、半導體封裝件及半導體封裝件之製造方法
本發明是有關於一種基板結構、半導體封裝元件及其製造方法，且特別是有關於一種具有導電層的基板結構、半導體封裝元件及其製造方法。
隨著電子產業的蓬勃發展，半導體封裝技術不斷地進步。一般而言，半導體封裝技術係利用導線架承載晶片，並以封膠密封導線架及基板，以避免晶片受潮或因碰撞而損壞。其中，晶片更藉由導線架之接墊與外界電性連接，以便於與印刷電路板電性連接。
然而，導線架的重量較重、體積較大，因此不符合電子產品追求「輕、薄、短、小」的潮流。
本發明係有關於一種基板結構、半導體封裝元件及其製造方法，可獲得甚薄的導電層，以減小基板結構及半導體封裝元件的體積。
根據本發明之一實施例，提出一種基板結構。基板結構包括一導電結構、一電性元件、一封裝體及一環狀電性結構。導電結構包括一第一導電層及一第二導電層。第一導電層具有一下表面。第二導電層設於第一導電層之下表 面上。電性元件設於第一導電層之下表面上。封裝體包覆導電結構及電性元件且具有一上表面。環狀電性結構環繞導電結構及電性元件而設於封裝體之上表面的邊緣並露出導電結構。
根據本發明之另一實施例，提出一種半導體封裝件。半導體封裝件包括一基板結構、一半導體晶片及一第二封裝體。基板結構包括一導電結構、一電性元件、一封裝體及一環狀電性結構。導電結構包括一第一導電層及一第二導電層。第一導電層具有一下表面。第二導電層設於第一導電層之下表面上。電性元件設於第一導電層之下表面上。封裝體包覆導電結構及電性元件且具有一上表面。環狀電性結構環繞導電結構及電性元件而設於封裝體之上表面的邊緣並露出導電結構。半導體晶片設於第一導電層之上表面上。第二封裝體包覆半導體晶片。
根據本發明之另一實施例，提出一種半導體封裝件的製造方法。製造方法包括以下步驟。提供一電性載板，電性載板具有相對之一上表面與一下表面；形成一第一導電層於電性載板之下表面上，其中第一導電層具有一下表面；形成一第二導電層於第一導電層之下表面上，其中第二導電層及第一導電層構成一導電結構；設置一電性元件於第一導電層之下表面上；形成一第一封裝體包覆第一導電層、第二導電層及電性元件但不覆蓋電性載板之下表面的邊緣；移除第一封裝體之一部分，直到露出第二導電層；以及，移除電性載板之部分材料，使電性載板的保留部分形成一環狀電性結構，其中環狀電性結構保留於封裝體之 上表面上、環繞導電結構及該電性元件並露出導電結構之上表面。
為了對本發明之上述及其他方面有更佳的瞭解，下文特舉實施例，並配合所附圖式，作詳細說明如下：
請參照第1圖，其繪示依照本發明一實施例之基板結構的剖視圖。基板結構100包括導電結構110、電性元件120、第一封裝體130及環狀電性結構140。
導電結構110包括第一導電層111及第二導電層112，其中第一導電層111具有相對之上表面111u與下表面111b，而第二導電層112設於第一導電層111之下表面111b上。
第一導電層111的材料可包括銅、鎳、鈀、金或其它導電材料，而第二導電層112的材質相似於第一導電層111。第一導電層111與第二導電層112可由完全相同或相異材料製成。
第一導電層111包括至少一走線1111，而第二導電層112包括至少一導電柱1121，各導電柱1121設於對應之走線1111的下表面111b。導電結構110之下表面110b從第一封裝體130的下表面130b露出，以電性連接於一外部電路元件(未繪示)，如電路板。
可透過微蝕刻方法，蝕刻第一導電層111，使其上表面111u相對第一封裝體130的上表面130u往內凹陷，而形成一第一凹陷部131。相似地，可透過微蝕刻方法，蝕 刻第二導電層112，使其下表面112b相對第一封裝體130的下表面130b往內凹陷，而形成一第二凹陷部132。
導電結構110更包括第一表面處理層113，其形成於第一導電層111的上表面111u且位於第一凹陷部131內。第一表面處理層113的上表面相對第一封裝體130的上表面130u往內凹陷，然亦可實質上對齊，如齊平或凸出。較佳地，額外的接合墊可形成於第一導電層111的選擇性位置上，以接合晶片。第一表面處理層113例如是以電鍍、無電電鍍(electroless)或浸液(immersion)方式形成。此外，導電結構110更包括第二表面處理層114，其形成於第二導電層112的下表面112b且位於第二凹陷部132內。第二表面處理層114的上表面相對第一封裝體130的下表面130b往內凹陷，然亦可實質上對齊，如齊平或凸出。第二表面處理層114的形成方法相似於第一表面處理層113。第一表面處理層113與第二表面處理層114可於同一製程中一併形成或於於不同製程中個別形成。此外，第一表面處理層113的材料係銅、鎳、鈀、金、銀、錫或其它導電材料，而第二表面處理層114的材料相似於第一表面處理層113，且可完全相同或相異於第一表面處理層113。另一例中，亦可省略第一表面處理層113及第二表面處理層114。
電性元件120設於第一導電層111之下表面111b上，且跨接二走線1111，以電性連接二走線1111。被電性元件120跨接的走線1111可以是相鄰二走線1111。或者，電性元件120可形成於在單條走線1111上。本例中，電性元件120係被動元件，然本發明實施例不限制電性元件120的 種類。
第一封裝體130包覆導電結構110及電性元件120且具有上表面130u。上述導電結構110及電性元件120埋設於第一封裝體130中，而受到第一封裝體130的保護。第一封裝體130係介電材料或絕緣材料。第一封裝體130例如是熱固性(thermoset)聚合樹脂，如環氧樹脂。較佳地，第一封裝體130係一封膠材料(molding compound material)，其包含二氧化矽填料(silica filler)。
環狀電性結構140可作為基板結構100的手把，以方便抓取或搬運基板結構100。詳細來說，若省略環狀電性結構140，則在抓取或搬運基板結構100時會接觸導電結構110或第一封裝體130，而對基板結構100產生機械性損害。環狀電性結構140環繞導電結構110及電性元件120而設於第一封裝體130之上表面130u的邊緣並露出導電結構110之上表面。詳細來說，環狀電性結構140具有開口140a及貫孔140h，開口140a露出導電結構110之上表面110u及封裝體130之上表面130u，而貫孔140h位於開口140a之內側壁140s1與外側壁140s2之間且未與第一封裝體130上下重疊。貫孔140h可作為環狀電性結構140的應力釋放孔及/或定位孔。
請參照第2圖，其繪示依照本發明另一實施例之基板結構的剖視圖。基板結構200包括導電結構110、電性元件220、第一封裝體130及環狀電性結構140。
本例中，走線1111包括彼此隔離的第一走線1111’、第二走線1111”與第三走線1111'''，其中第三走線1111''' 位於第一走線1111’與第二走線1111”之間。電性元件220係電性支架。電性元件220包括第一墊高塊221、第二墊高塊222及連接件223，其中第一墊高塊221設於第一走線1111’上，第二墊高塊222設於第二走線1111”上，連接件223連接第一墊高塊221與第二墊高塊222並透過第一墊高塊221及第二墊高塊222與第三走線1111'''上下間隔一距離，而避免與第三走線1111'''電性短路。進一步地說，若在線路佈局階段難以對第一走線1111’與第二走線1111”設計成電性連接，則可在後續製程以電性元件220電性連接第一走線1111’與第二走線1111”。
此外，另一電性元件220’可為銲線，其可連接第一走線1111’與第二走線1111”，產生類似於電性元件220的效果。
另一例中，電性元件220係主動裝置(active device)，其連接件223係半導體晶片，而第一墊高塊221及第二墊高塊222係連接元件，其形成於半導體晶片而構成一覆晶(flip-chip)。較佳地，第一墊高塊221及第二墊高塊222係銲塊(solder bump)或銅導電柱，其設於走線1111以提供電性連接功能。
請參照第3A圖，其繪示依照本發明另一實施例之基板結構的剖視圖。基板結構300包括導電結構110、電性元件320、第一封裝體130及環狀電性結構140。
導電結構310包括第一導電層111、第二導電層112及第三導電層311，其中第三導電層311形成於第一導電層111與第二導電層112之間。第三導電層311形成於第一走 線1111’及第二走線1111”上但未形成於第三走線1111'''上，電性元件320透過第三導電層311與第三走線1111'''上下間隔一距離，而避免與第三走線1111'''電性短路。電性元件320係主動晶片，且具有主動面320a。雖然主動面320a朝向第三走線1111'''，然透過第三導電層311使主動面320a不致與第三走線1111'''電性短路。較佳但非限定地，第三導電層311形成微孔(Micro-via)，微孔係完全嵌設於第一封裝體130中，可增加第三導電層311與第一封裝體130的結合性。較佳地，第三導電層311形成微柱(micro-stud)連接第一導電層111與第二導電層112。微柱的面積小於第一導電層111及第二導電層112的各別面積。特別一提，微柱的直徑小於第一導電層111及第二導電層112的各別直徑。
請參照第3B圖，其繪示第3A圖之局部俯視圖。第一導電層111、第二導電層112及第三導電層311的剖面例如是圓形，其中第二導電層112的剖面直徑D2大於第三導電層311的剖面直徑D3，一例中，第三導電層311的剖面直徑D3例如是約20~100微米，而第二導電層112的剖面直徑D2例如是約200~300微米。此外，第一導電層111的剖面直徑D1大於第三導電層311的剖面直徑D3，一例中，第一導電層111的剖面直徑D1的剖面直徑D3例如是約80~100微米。
如第3B圖所示，若第一導電層111直接形成於第二導電層112上，則第三導電層311電性連接端點S的面積等於第二導電層112之剖面面積，端點S的大面積使得如 第3B圖所示的走線111’無法形成。相對地，本揭露內容之實施例中，第一導電層111經由第三導電層311電性連接於第二導電層112，使第一導電層111可不直接形成於第二導電層112上，且第二導電層112的剖面直徑D2大於第三導電層311的剖面直徑D3，此時第一導電層111接合於第三導電層311的部分(電性連接端點)的面積可以縮小至等於或略大於第三導電層311之剖面面積，因此仍有足夠的空間形成如第3B圖所示的走線111’，因此第一導電層111(走線)的電性端點之間(與第三導電層311電性連接的部分)可以形成較多導線，因此可以提升導線密度，並提高導線設計之彈性。
請參照第4A及4B圖，第4A圖繪示依照本發明另一實施例之基板結構的俯視圖，而第4B圖繪示第4圖中沿方向4B-4B’的剖視圖。基板結構400包括導電結構110、電性元件320、第一封裝體130及環狀電性結構440。
本例中，環狀電性結構440包括多個肋條441、邊框442及多個開口140a，其中肋條441分隔相鄰二開口140a。邊框442係一封閉環形邊框，燃亦可為開放環形邊框。肋條441連接於邊框442，如此可提升環狀電性結構440的整體強度，以避免過度翹曲或變形。另一例中，環狀電性結構440亦可省略肋條441而形成單一開口140a。此外，肋條441及開口140a的數量不受本發明實施例所限，另一例中，肋條441可為單個或超過二個，而開口140a可以是二個或超過三個。
單個開口140a對應單個封裝單元區440R1，各封裝單 元區440R1定義多個元件區440R2。至少一個晶片可設於各元件區440R2，以形成半導體封裝件。於切割製程中，沿單個元件區440R2的邊界可切割出單個半導體封裝件。
請參照第5圖，其繪示依照本發明一實施例之半導體封裝件的剖視圖。半導體封裝件10包括基板結構100、半導體晶片12、第二封裝體14及底膠17。半導體晶片12係透過至少一連接結構電性連接於導電結構110。本例中，半導體晶片12係以主動面朝下的方位設於導電結構110上。較佳地，連接結構可包括銲球或導電柱18及銲料19。第二封裝體14包覆半導體晶片12且覆蓋基板結構100之導電結構110的上表面110u及基板結構100之第一封裝體130之上表面130u。第二封裝體14的材料可相似於第一封裝體130，容此不再贅述。較佳地，銲球16可設於導電結構110的下表面110b，半導體封裝件10透過銲球16設於且電性連接於外部電路板(未繪示)。底膠17包覆導電柱18及銲料19。
請參照第6圖，其繪示依照本發明一實施例之半導體封裝件的剖視圖。半導體封裝件20包括基板結構100、半導體晶片22及第二封裝體14。本例中，半導體晶片22係以主動面朝上的方位設於導電結構110上，且透過至少一銲線28電性連接於導電結構110。
請參照第7A至7T圖，其圖繪示依照本發明一實施例之半導體封裝件之製造流程圖。
如第7A圖所示，提供電性載板140’，其中電性載板140’具有相對之上表面140u與下表面140b。
電性載板140’例如是銅層或具有銅外披覆層(Cu clad layer)之複合金屬層。複合金屬層包括內層和銅外披覆層，內層的厚度大於銅外披覆層的厚度。內層例如包括鋼、或包括鐵、碳、鎂、磷、硫、鉻及鎳其中兩種以上之合金。銅外披覆層之材質與內層之材質不相同，從而在後續製程中，提供較佳的蝕刻阻隔，並且銅外披覆層使得電性載板140’可以被視作一個完整的銅層來操作應用，並且能夠降低整體製作成本。此外，內層之熱膨脹係數(CTE)接近用以包覆半導體晶片的封裝材料之熱膨脹係數，可以使得應用電性載板140’而製成的半導體封裝元件的翹曲量減少，可容許電性載板140’之面積增大，而能在電性載板140’上形成更多數量的半導體封裝元件。
如第7B圖所示，可採用例如是塗佈方式，分別形成第一光阻層180覆蓋電性載板140’之上表面140u及下表面140b。
如第7C圖所示，可採用例如是蝕刻方式，圖案化第一光阻層180，以形成數個第一開口180a，而露出電性載板140’之一部分。
如第7D圖所示，可採用例如是電鍍方式，形成第一導電材料於第一開口180a中，以形成第一導電層111。由於採用電鍍方式，形成的第一導電層111之線寬(line width)與線距(line spacing)可以達到10微米等級。第一導電材料的材料例如是銅、鎳、鈀、金(Au)或其它導電材料。
如第7E圖所示，可採用例如是塗佈方式，形成第二光阻層190於覆蓋第一導電層111。
如第7F圖所示，可採用例如是蝕刻方式，形成數個第二開孔190a於第二光阻層190，以露出第一導電層111。
如第7G圖所示，可採用例如是電鍍方式，形成第二導電材料於第二開孔190a內，以形成第二導電層112，其中第二導電層112及第一導電層111共同構成導電結構110。第二導電材料的種類相似於第一導電材料。
如第7H圖所示，可採用蝕刻顯影方式，一次移除第一光阻層180及第二光阻層190，以露出第一導電層111、第二導電層112及電性載板140’。
如第7I圖所示，可採用例如是表面黏貼技術(SMT)或熱壓接技術(Thermo-compression Bonding,TCB)，設置電性元件120於第一導電層111之下表面111b上。
如第7J圖所示，設置導電結構110於模具185之膜穴185a中。
如第7K圖所示，於高溫高壓的條件下注入液態之熱固性材料130’於膜穴185a中並包覆第一導電層111、第二導電層112及電性元件120，但不覆蓋電性載板140’之下表面140b的邊緣。液態之熱固性材料130’固化後便形成第一封裝體130。
一實施例中，注入熱固性材料130’之前，更可對導電結構110(第一導電層111、第二導電層112及第三導電層311)的表面進行表面處理，例如是以化學方法或是電漿，增進其表面與第一封裝體130之間的結合力。
相較於一般以熱壓(lamination)成型方式形成封裝體，其操作壓力容易對精細的金屬結構造成損害，本實施 例中，經由此移轉成型製程(transfer molding process)，加熱熱固性材料130’使其液態化，接著在高溫高壓條件下以液態形式注入模具185的膜穴185a中，因此不會對第一導電層111、第二導電層112及第三導電層311的結構產生損害。再者，以液態形式注入模具185的膜穴185a中，液態的熱固性材料130’可以完整包覆第一導電層111、第二導電層112及第三導電層311，並且液態的形式使得操作壓力可以很高仍不會損害結構，因此可以利用高壓防止氣體產生，使得形成的第一封裝體130與第一導電層111、第二導電層112及第三導電層311之間具有良好的結合性。此外，在高溫高壓下進行移轉成型，使得第一封裝體130與導電層111、112及311之間的密封性好，在後續蝕刻製程中導電層111、112及311不會被破壞。
如第7L圖所示，可採用例如是磨削方式，移除第一封裝體130之一部分，直到露出第二導電層112。
如第7M圖所示，可採用例如是塗佈方式，形成第三光阻層195包覆電性載板140’、第一封裝體130及導電結構110。
如第7N圖所示，可採用例如是蝕刻方式，形成第三開孔195a1及第四開孔195a2於第三光阻層195，以露出電性載板140’之一部分。
如第7O圖所示，可採用例如是蝕刻方式，分別透過第三開孔195a1及第四開孔195a2形成開口140a及貫孔140h於電性載板140’，使電性載板140’形成環狀電性結構140。環狀電性結構140保留於第一封裝體130之上表面 130u上、環繞導電結構110及電性元件120並露出導電結構110之上表面110u。詳細來說，開口140a露出導電結構110之上表面110u，而貫孔140h位於開口140a之內側壁140s1與外側壁140s2之間且未與第一封裝體130上下重疊。
如第7P圖所示，可採用蝕刻方式，移除第三光阻層195。然後，可採用例如微蝕刻技術，移除部分第一導電層111，使第一導電層111之上表面111u相對第一封裝體130之上表面130u凹陷(如第1圖所示)；相似地，可採用例如微蝕刻技術，移除部分第二導電層112，使第二導電層112之下表面112b相對第一封裝體130之下表面130b凹陷。然後，可形成如第1圖所示之第一表面處理層113及第二表面處理層114，如此，便形成如第1圖所示之基板結構100。
如第7Q圖所示，可採用例如是表面黏貼技術，設置至少一半導體晶片12於導電結構110之上表面110u上。半導體晶片12例如是覆晶。然後，可形成底膠(underfill)17包覆半導體晶片12的銲料19及導電柱18。
如第7R圖所示，可採用相似於第一封裝體130的形成方法，形成第二封裝體14包覆半導體晶片12。
如第7S圖所示，形成至少一銲球16於導電結構110的下表面110b。
如第7T圖所示，可採用雷射或刀具，切割第一封裝體130及第二封裝體16，以形成至少一如第5圖所示之半導體封裝件10。
另一例中，可以半導體晶片22取代半導體晶片12，可形成第6圖所示之半導體封裝件20。
此外，基板結構200、300及400的形成方法相似於基板結構100，容此不再贅述。
綜上所述，雖然本發明已以實施例揭露如上，然其並非用以限定本發明。本發明所屬技術領域中具有通常知識者，在不脫離本發明之精神和範圍內，當可作各種之更動與潤飾。因此，本發明之保護範圍當視後附之申請專利範圍所界定者為準。
10、20‧‧‧半導體封裝件
12、22‧‧‧半導體晶片
14‧‧‧第二封裝體
16‧‧‧銲球
17‧‧‧底膠
18、1121‧‧‧導電柱
19‧‧‧銲料
28‧‧‧銲線
100、200、300、400‧‧‧基板結構
110、310、510‧‧‧導電結構
110u、111u、130u、140u‧‧‧上表面
110b、111b、112b、130b、140b‧‧‧下表面
111‧‧‧第一導電層
1111、1111'、1111"、1111'''‧‧‧走線
112‧‧‧第二導電層
113‧‧‧第一表面處理層
114‧‧‧第二表面處理層
120、220、320‧‧‧電性元件
130'‧‧‧熱固性材料
130‧‧‧封裝體
131‧‧‧第一凹陷部
132‧‧‧第二凹陷部
140、440‧‧‧環狀電性結構
140’‧‧‧電性載板
140a‧‧‧開口
140h‧‧‧貫孔
140s1‧‧‧內側壁
140s2‧‧‧外側壁
180‧‧‧第一光阻層
180a‧‧‧第一開孔
185‧‧‧模具
185a‧‧‧膜穴
190‧‧‧第二光阻層
190a‧‧‧第二開孔
195‧‧‧第三光阻層
195a1‧‧‧第三開孔
195a2‧‧‧第四開孔
221‧‧‧第一墊高塊
222‧‧‧第二墊高塊
223‧‧‧連接件
311‧‧‧第三導電層
320a‧‧‧主動面
441‧‧‧肋條
442‧‧‧邊框
440R1‧‧‧封裝單元區
440R2‧‧‧元件區
D1、D2、D3‧‧‧剖面直徑
S‧‧‧端點
第1圖繪示依照本發明一實施例之基板結構的剖視圖。
第2圖繪示依照本發明另一實施例之基板結構的剖視圖。
第3A圖繪示依照本發明另一實施例之基板結構的剖視圖。
第3B圖繪示第3A圖之局部俯視圖。
第4A圖繪示依照本發明另一實施例之基板結構的俯視圖。
第4B圖繪示第4圖中沿方向4B-4B’的剖視圖。
第5圖繪示依照本發明一實施例之半導體封裝件的剖視圖。
第6圖繪示依照本發明一實施例之半導體封裝件的剖視圖。
第7A至7T圖繪示依照本發明一實施例之半導體封裝件之製造流程圖。
100‧‧‧基板結構
110‧‧‧導電結構
110u、111u、130u‧‧‧上表面
110b、111b、112b、130b‧‧‧下表面
111‧‧‧第一導電層
1111‧‧‧走線
112‧‧‧第二導電層
113‧‧‧第一表面處理層
114‧‧‧第二表面處理層
120‧‧‧電性元件
1121‧‧‧導電柱
130‧‧‧封裝體
131‧‧‧第一凹陷部
132‧‧‧第二凹陷部
140‧‧‧環狀電性結構
140a‧‧‧開口
140h‧‧‧貫孔
140s1‧‧‧內側壁
140s2‧‧‧外側壁

Claims (29)

  1. 一種基板結構，包括：一導電結構，包括：一第一導電層，具有一下表面，其中該第一導電層包括複數條走線；一第二導電層，設於該第一導電層之該下表面上，其中該第二導電層包括複數個導電柱；一電性元件，設於該第一導電層之該下表面上，其中該導電柱設於該電性元件的周邊；以及一封裝體，包覆該導電結構及該電性元件且具有一上表面露出該導電結構。
  2. 如申請專利範圍第1項所述之基板結構，其中該電性元件跨接二該走線。
  3. 如申請專利範圍第1項所述之基板結構，其中該電性元件係被動元件。
  4. 如申請專利範圍第1項所述之基板結構，其中該電性元件係銲線。
  5. 如申請專利範圍第1項所述之基板結構，其中該電性元件係電性支架。
  6. 如申請專利範圍第5項所述之基板結構，其中該些 走線包括相隔離之一第一走線、一第二走線與一第三走線，該第三走線位於該第一走線與該第二走線之間，該電性元件包括：一第一墊高塊，設於該第一走線上；一第二墊高塊，設於該第二走線上；以及一連接件，連接該第一墊高塊與該第二墊高塊，並透過該第一墊高塊及該第二墊高塊與該第三走線間隔一距離。
  7. 如申請專利範圍第6項所述之基板結構，其中該電性元件係一主動裝置，而該連接件係一半導體晶片，該第一墊高塊及該第二墊高塊形成於該半導體晶片上而構成一覆晶；其中，該第一墊高塊及該第二墊高塊設於該第一走線及該第二走線，而提供電性連接功能。
  8. 如申請專利範圍第1項所述之基板結構，其中該電性元件係主動晶片。
  9. 如申請專利範圍第8項所述之基板結構，其中該導電結構更包括一第三導電層形成於該第一導電層與該第二導電層之間，該些走線包括相隔離之一第一走線、一第二走線與一第三走線，該第三走線位於該第一走線與該第二走線之間，且該第三導電層形成於該第一走線及該第二走線上但未形成於該第三走線上，該電性元件透過該第三導電層與該第三走線間隔一距離。
  10. 如申請專利範圍第9項所述之基板結構，其中該電性元件具有一主動面，該主動面朝向該第三走線。
  11. 如申請專利範圍第1項所述之基板結構，更包括一環狀電性結構，環繞該導電結構及該電性元件而設於該封裝體之該上表面的邊緣，其中該環狀電性結構具有一開孔，該開孔露出該導電結構之上表面。
  12. 如申請專利範圍第1項所述之基板結構，其中各該導電柱設於對應之該走線。
  13. 一種半導體封裝件，包括：一基板結構，包括：一導電結構，包括：一第一導電層，具有一下表面，其中該第一導電層包括複數條走線；一第二導電層，設於該第一導電層之該下表面上，其中該第二導電層包括複數個導電柱；一電性元件，設於該導電結構之該下表面上，其中該導電柱設於該電性元件的周邊；及一第一封裝體，包覆該導電結構及該電性元件且具有一上表面；以及一半導體晶片，設於該第一導電層之該上表面上；以及 一第二封裝體，包覆該半導體晶片。
  14. 一種半導體封裝件的製造方法，包括：提供一電性載板，該電性載板具有相對之一上表面與一下表面；形成一第一導電層於該電性載板之該下表面上，其中該第一導電層具有一下表面；形成一第二導電層於該第一導電層之該下表面上，其中該第二導電層及該第一導電層構成一導電結構；設置一電性元件於該第一導電層之該下表面上；形成一第一封裝體包覆該第一導電層、該第二導電層及該電性元件但不覆蓋該電性載板之該下表面的邊緣；移除該第一封裝體之一部分，直到露出該第二導電層；以及移除該電性載板之部分材料，使該導電結構露出該導電結構之該上表面。
  15. 如申請專利範圍第14項所述之製造方法，其中該第一導電層包括複數條走線；於設置該性元件於該第一導電層之該下表面上之該步驟中，該電性元件跨接二該走線。
  16. 如申請專利範圍第14項所述之製造方法，其中該電性元件係被動元件、主動晶片、銲線或電性支架。
  17. 如申請專利範圍第14項所述之製造方法，其中該第一導電層包括相隔離之一第一走線、一第二走線與一第三走線，該第三走線位於該第一走線與該第二走線之間；於設置該性元件於該第一導電層之該下表面上之該步驟中，該電性元件係電性支架且一第一墊高塊、一第二墊高塊及一連接件，該連接件，連接該第一墊高塊與該第二墊高塊，該電性元件係以該第一墊高塊設於該第一走線及該第二墊高塊設於該第二走線之方式設置，以透過該第一墊高塊及該第二墊高塊與該第三走線間隔一距離。
  18. 如申請專利範圍第14項所述之製造方法，更包括：形成一第三導電層於該第一導電層之該下表面上，其中該第一導電層包括相隔離之一第一走線、一第二走線與一第三走線，該第三走線位於該第一走線與該第二走線之間，該第三導電層形成於該第一走線及該第二走線上但未形成於該第三走線上；形成該第二導電層於該第三導電層上；於設置該性元件於該第一導電層之該下表面上之該步驟中，該電性元件係主動晶片且透過該第三導電層與該第三走線間隔一距離。
  19. 如申請專利範圍第18項所述之製造方法，其中於設置該性元件於該第一導電層之該下表面上之該步驟中，該電性元件具有一主動面，該電性元件係以該主動面朝向 該第三走線的方式設於該第三導電層上。
  20. 如申請專利範圍第14項所述之製造方法，其中於移除該電性載板之部分材料之該步驟中包括：形成一開孔及一貫孔於該電性載板，其中該開孔露出該導電結構之該上表面，而該貫孔位於該開孔之內側壁與外側壁之間且未與該封裝體上下重疊。
  21. 如申請專利範圍第14項所述之製造方法，其中該第一導電層包括複數條走線，而該第二導電層包括複數個導電柱，各該導電柱設於對應之該走線。
  22. 如申請專利範圍第14項所述之製造方法，更包括：設置一半導體晶片於該導線結構的該上表面；形成一第二封裝體包覆該半導體晶片；以及切割該第二封裝體及該第一封裝體。
  23. 如申請專利範圍第14項所述之製造方法，更包括：切割該第一封裝體。
  24. 如申請專利範圍第14項所述之製造方法，更包括：形成一第一光阻層覆蓋該電性載板之該上表面及該 下表面；形成複數個第一開孔於該第一光阻層，以露出該電性載板之一部分；形成一第一導電材料於該第一開孔內，以形成該第一導電層；形成一第二光阻層覆蓋該第一導電層；形成複數個第二開孔於該第二光阻層，以露出該第一導電層；以及形成一第二導電材料於該第二開孔內，以形成該第二導電層。
  25. 如申請專利範圍第14項所述之製造方法，更包括：一次移除該第一光阻層及該第二光阻層。
  26. 如申請專利範圍第14項所述之製造方法，其中於形成該第一封裝體之該步驟包括：設置該導電結構於一模具之一膜穴中；注入一液態之熱固性材料於該膜腔中並包覆該導電結構；以及固化該液態之熱固性材料以形成該封裝體。
  27. 如申請專利範圍第14項所述之製造方法，更包括：蝕刻該第一導電層之上表面，以形成一第一凹陷部； 以及形成一第一表面處理層於該第一凹陷部內。
  28. 如申請專利範圍第14項所述之製造方法，更包括：蝕刻該第二導電層之下表面，以形成一第二凹陷部；以及形成一第二表面處理層於該第二凹陷部內。
  29. 如申請專利範圍第14項所述之製造方法，其中該電性載板係為一銅層或具有一銅外披覆層之複合金屬層。
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