TWI623984B - 封裝結構及其製法 - Google Patents

封裝結構及其製法 Download PDF

Info

Publication number
TWI623984B
TWI623984B TW103127577A TW103127577A TWI623984B TW I623984 B TWI623984 B TW I623984B TW 103127577 A TW103127577 A TW 103127577A TW 103127577 A TW103127577 A TW 103127577A TW I623984 B TWI623984 B TW I623984B
Authority
TW
Taiwan
Prior art keywords
encapsulant
conductive elements
package structure
layer
semiconductor wafer
Prior art date
Application number
TW103127577A
Other languages
English (en)
Other versions
TW201606882A (zh
Inventor
張宏達
陳賢文
邱世冠
Original Assignee
矽品精密工業股份有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 矽品精密工業股份有限公司 filed Critical 矽品精密工業股份有限公司
Priority to TW103127577A priority Critical patent/TWI623984B/zh
Publication of TW201606882A publication Critical patent/TW201606882A/zh
Application granted granted Critical
Publication of TWI623984B publication Critical patent/TWI623984B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/01—Manufacture or treatment
    • H10W70/05—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers
    • H10W70/08—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs
    • H10W70/09—Manufacture or treatment of insulating or insulated package substrates, or of interposers, or of redistribution layers by depositing layers on the chip or wafer, e.g. "chip-first" RDLs extending onto an encapsulation that laterally surrounds the chip or wafer, e.g. fan-out wafer level package [FOWLP] RDLs
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/099—Connecting interconnections to insulating or insulated package substrates, interposers or redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/20—Bump connectors, e.g. solder bumps or copper pillars; Dummy bumps; Thermal bumps
    • H10W72/241—Dispositions, e.g. layouts
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/851—Dispositions of multiple connectors or interconnections
    • H10W72/874—On different surfaces
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H10W72/941—Dispositions of bond pads
    • H10W72/9413—Dispositions of bond pads on encapsulations
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/01—Manufacture or treatment
    • H10W74/019—Manufacture or treatment using temporary auxiliary substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/131—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed
    • H10W74/142—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being only partially enclosed the encapsulations exposing the passive side of the semiconductor body
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/751—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires
    • H10W90/754—Package configurations characterised by the relative positions of pads or connectors relative to package parts of bond wires between a chip and a stacked insulating package substrate, interposer or RDL

Landscapes

  • Production Of Multi-Layered Print Wiring Board (AREA)
  • Encapsulation Of And Coatings For Semiconductor Or Solid State Devices (AREA)

Abstract

一種封裝結構及其製法，該封裝結構係包括封裝膠體、半導體晶片、複數導電元件、線路重佈層與黏著層，該封裝膠體係具有相對的第一表面及第二表面，該半導體晶片係嵌埋於該封裝膠體中，且具有複數與該第一表面同側的電極墊，該等導電元件係嵌埋於該封裝膠體中，且具有相對之第一端與第二端，該第一端與第二端係分別連通該第一表面與第二表面，該線路重佈層係形成於該封裝膠體之第一表面上，且電性連接該半導體晶片的複數電極墊與該等導電元件的第一端，該黏著層係形成於該半導體晶片之與該第二端同側的表面上。本發明能有效節省製程時間與成本。

Description

封裝結構及其製法
本發明係有關於一種封裝結構及其製法，尤指一種於形成導電元件後才形成封裝膠體之具有貫穿封裝膠體之導電元件的封裝結構及其製法。
隨著電子產業的蓬勃發展，電子產品也逐漸邁向多功能、高性能與微型化(miniaturization)的趨勢。為了滿足半導體封裝件微型化的封裝需求，遂發展出許多封裝技術。
第1A至1D圖所示者，係習知封裝結構之製法的剖視圖。
如第1A圖所示，於一承載板10上設置半導體晶片11，並於該承載板10上形成包覆該半導體晶片11的封裝膠體12，該封裝膠體12具有連接該承載板10的第一表面12a與相對該第一表面12a的第二表面12b。
如第1B圖所示，藉由雷射燒灼方式形成貫穿該封裝膠體12的第一表面12a與第二表面12b的通孔120。
如第1C圖所示，於該通孔120中電鍍形成導電通孔131，並於該封裝膠體12的第二表面12b上形成電性連接 該等導電通孔131的第二線路重佈層132。
如第1D圖所示，移除該承載板10，並於該封裝膠體12的第一表面12a上形成電性連接該半導體晶片11與導電通孔131的第一線路重佈層14。
惟，由於一般通孔數量很多且雷射僅能逐一形成該等通孔，藉由雷射燒灼方式形成通孔之製法的成本較高，且較費時，且於該等通孔中以電鍍所形成之導電通孔的側壁表面較粗糙，該等通孔的側壁表面並易有殘渣殘留，而造成最終封裝結構的可靠性問題。
因此，如何避免上述習知技術中之種種問題，實為目前業界所急需解決的課題。
有鑒於上述習知技術之缺失，本發明提供一種封裝結構之製法，係包括：於一第一承載板上形成金屬層，其中，該金屬層具有複數凹槽，且該金屬層包括金屬膜及形成於該金屬膜上的圖案化線路；於該圖案化線路上形成複數導電元件，並於該等凹槽中設置具有複數電極墊的半導體晶片，其中，該等導電元件具有連接該圖案化線路之第二端與相對該第二端之第一端；以及於該金屬層上形成包覆該半導體晶片與該等導電元件的封裝膠體，其中，該封裝膠體係具有連接該金屬層的第二表面及相對該第二表面的第一表面，且該等導電元件之第一端與該半導體晶片的電極墊係外露於該第一表面。
本發明提供一種封裝結構，係包括：封裝膠體，係具 有相對的第一表面及第二表面；半導體晶片，係嵌埋於該封裝膠體中，且具有複數與該第一表面同側的電極墊；複數導電元件，係嵌埋於該封裝膠體中，且具有相對之第一端與第二端，該第一端與第二端係分別連通該第一表面與第二表面；線路重佈層，係形成於該封裝膠體之第一表面上，且電性連接該半導體晶片的複數電極墊與該等導電元件的第一端；以及黏著層，係形成於該封裝膠體的第二表面上，並包覆該等導電元件，且外露該等導電元件之第一端與第二端，以令部分該黏著層位於各該導電元件與封裝膠體之間。
本發明提供另一種封裝結構，係包括：封裝膠體，係具有相對的第一表面及第二表面；半導體晶片，係嵌埋於該封裝膠體中，且具有複數與該第一表面同側的電極墊；複數導電元件，係嵌埋於該封裝膠體中，且具有相對之第一端與第二端，該第一端與第二端係分別連通該第一表面與第二表面；線路重佈層，係形成於該封裝膠體之第一表面上，且電性連接該半導體晶片的複數電極墊與該等導電元件的第一端；以及黏著層，係形成於該半導體晶片之與該第二端同側的表面上。
本發明復提供另一種封裝結構之製法，係包括：於一承載板上形成緩衝層；於該緩衝層上設置複數導電元件，且各該導電元件係具有部分嵌埋於該緩衝層中之第二端與相對該第二端之第一端，並於該緩衝層上設置具有複數電極墊的半導體晶片；以及於該緩衝層上形成包覆該半導體 晶片與該等導電元件的封裝膠體，該封裝膠體係具有連接該緩衝層的第二表面及相對該第二表面的第一表面，且該等導電元件之第一端與該半導體晶片的複數電極墊係外露於該第一表面。
由上可知，本發明無需以雷射燒灼形成通孔且無需於通孔中電鍍形成導電通孔，故成本較低、製作時間較短並適合大量生產，且沒有習知之導電通孔的側壁表面較粗糙及通孔的側壁表面並易有殘渣殘留的問題，進而不會有最終封裝結構的可靠性問題。
10、30‧‧‧承載板
11、24、35‧‧‧半導體晶片
12、25、36‧‧‧封裝膠體
12a、25a、36a‧‧‧第一表面
12b、25b、36b‧‧‧第二表面
120‧‧‧通孔
131‧‧‧導電通孔
132、26b‧‧‧第二線路重佈層
14、26a‧‧‧第一線路重佈層
20a‧‧‧第一承載板
21、31‧‧‧離型層
22‧‧‧金屬層
220‧‧‧凹槽
221‧‧‧金屬膜
222‧‧‧圖案化線路
23、33‧‧‧導電元件
23a、33a‧‧‧第一端
23b、33b‧‧‧第二端
241、351‧‧‧電極墊
20b‧‧‧第二承載板
261‧‧‧電性接點
27‧‧‧表面處理層
28a、28b、38‧‧‧銲球
29、39‧‧‧電子元件
32‧‧‧緩衝層
242、34、34’‧‧‧黏著層
37‧‧‧線路重佈層
第1A至1D圖所示者係習知封裝結構之製法的剖視圖；第2A至2L圖所示者係本發明之封裝結構之製法的第一實施例的剖視圖，其中，第2E’與2E”圖係第2E圖之俯視圖的不同態樣；以及第3A至3K圖所示者係本發明之封裝結構之製法的第二實施例的剖視圖，其中，第3E’圖係第3E圖之另一態樣，第3J’圖係第3J圖之另一態樣。
以下藉由特定的具體實施例說明本發明之實施方式，熟悉此技藝之人士可由本說明書所揭示之內容輕易地瞭解本發明之其他優點及功效。
須知，本說明書所附圖式所繪示之結構、比例、大小等，均僅用以配合說明書所揭示之內容，以供熟悉此技藝 之人士之瞭解與閱讀，並非用以限定本發明可實施之限定條件，故不具技術上之實質意義，任何結構之修飾、比例關係之改變或大小之調整，在不影響本發明所能產生之功效及所能達成之目的下，均應仍落在本發明所揭示之技術內容得能涵蓋之範圍內。同時，本說明書中所引用之用語亦僅為便於敘述之明瞭，而非用以限定本發明可實施之範圍，其相對關係之改變或調整，在無實質變更技術內容下，當亦視為本發明可實施之範疇。
第一實施例
第2A至2L圖所示者，係本發明之封裝結構之製法的第一實施例的剖視圖，其中，第2E’與2E”圖係第2E圖之俯視圖的不同態樣。
如第2A圖所示，提供一第一承載板20a，並視需要於該第一承載板20a上形成離型層21，形成該第一承載板20a之材質係為金屬、玻璃或半導體，該離型層21可為UV光解膠(UV release adhesive)或熱釋放膠(thermal release adhesive)。
如第2B圖所示，於該離型層21上形成金屬層22。
如第2C圖所示，藉由蝕刻、沖壓(punch)或打印(stamp)方式移除部分該金屬層22，使該金屬層22具有複數凹槽220，以令該金屬層22包括金屬膜221及其上的圖案化線路222。
如第2D圖所示，藉由例如圖案化光阻與電鍍方式於該圖案化線路222上形成複數導電元件23，各該導電元件 23具有連接該圖案化線路222之第二端23b與相對該第二端23b之第一端23a，該等導電元件23係例如金屬柱或金屬針。
如第2E圖所示，藉由例如黏著層242於該凹槽220中設置具有複數電極墊241的半導體晶片24，又如第2E’與2E”圖所示，該第一承載板20a可為版面(panel)型式或晶圓(wafer)型式，且為了清楚說明，第2E’與2E”圖僅顯示第一承載板20a與半導體晶片24。
如第2F圖所示，於該金屬層22上形成包覆該半導體晶片24與該等導電元件23的封裝膠體25，該封裝膠體25係具有連接該金屬層22的第二表面25b及相對該第二表面25b的第一表面25a，且該等導電元件23之第一端23a與該半導體晶片24的複數電極墊241係外露於該第一表面25a。
如第2G圖所示，於該封裝膠體25之第一表面25a上形成第一線路重佈層26a，令該第一線路重佈層26a電性連接該半導體晶片24的複數電極墊241與該等導電元件23的第一端23a。
如第2H圖所示，於該第一線路重佈層26a上接置一第二承載板20b，並移除該第一承載板20a，且藉由例如研磨方式移除該金屬膜221。
如第2I圖所示，於該封裝膠體25之第二表面25b上形成第二線路重佈層26b，令該第二線路重佈層26b電性連接該圖案化線路222。
如第2J圖所示，該第二線路重佈層26b復分別具有複數電性接點261，且於該等電性接點261上形成有例如機保焊層(Organic Solderability Preservative，OSP)的表面處理層27。
如第2K圖所示，移除該第二承載板20b，並進行切單步驟，且於該第一線路重佈層26a上接置複數銲球28a。
如第2L圖所示，藉由該等銲球28b於該第二線路重佈層26b的複數電性接點261上接置電子元件29，而完成一堆疊式封裝結構(package on package，POP)，該電子元件29可為半導體晶片或封裝件。
第二實施例
第3A至3K圖所示者，係本發明之封裝結構之製法的第二實施例的剖視圖，其中，第3E’圖係第3E圖之另一態樣，第3J’圖係第3J圖之另一態樣。
如第3A圖所示，提供一承載板30，並視需要於該承載板30上形成離型層31，形成該承載板30之材質係為金屬、玻璃或半導體。
如第3B圖所示，於該離型層31上形成緩衝層32，形成該緩衝層32的材質可為高分子(polymer)。
如第3C圖所示，於該緩衝層32上設置(或插入)複數導電元件33，且各該導電元件33係具有部分嵌埋於該緩衝層32中之第二端33b與相對該第二端33b之第一端33a，該等導電元件33係例如金屬柱或金屬針；具體而言，係將各該導電元件33部分植入該緩衝層32中，並外露該 第一端33a。
如第3D圖所示，視需要於該緩衝層32上與該等導電元件33上形成黏著層34，形成該黏著層34之方式可為噴灑或膠片黏著。
如第3E圖所示，於該黏著層34上設置半導體晶片35。
或者，於第3D圖時未形成該黏著層34，而於第3E圖時藉由黏著層34’以將半導體晶片35設置於該緩衝層32上，且該黏著層34’係形成於該半導體晶片35之與該第二端33b同側的表面上，該黏著層34’可為黏晶膜(die attach film)，形成該黏著層34’之方式可為噴灑或膠片黏著，如第3E’圖所示。
如第3F圖所示，於該黏著層34上形成包覆該半導體晶片35與該等導電元件33的封裝膠體36，該封裝膠體36係具有連接該黏著層34的第二表面36b及相對該第二表面36b的第一表面36a，藉由例如乾蝕刻方式移除部分該黏著層34，以外露該等導電元件33之第一端33a，且該等導電元件33之第一端33a與該半導體晶片35的複數電極墊351係外露於該第一表面36a，該封裝膠體36可為乾膜。
如第3G圖所示，於該封裝膠體36之第一表面36a上形成線路重佈層37，令該線路重佈層37電性連接該半導體晶片35的複數電極墊351與該等導電元件33的第一端33a。
如第3H圖所示，於該線路重佈層37上接置複數銲球38。
如第3I圖所示，移除該承載板30、離型層31與緩衝層32。
如第3J圖所示，視需要從該第二表面36b側移除部分各該導電元件33，以令該等導電元件33之第二端33b齊平於該黏著層34，並進行切單步驟。要注意的是，若先前未形成該黏著層34，則令該等導電元件33之第二端33b齊平於該第二表面36b。
或者，提供第3J圖之另一態樣，其係由衍生自第3E’圖，即未形成該黏著層34而形成該黏著層34’，如第3J’圖所示。
如第3K圖所示，於該等導電元件33之第二端33b上接置電子元件39，而完成一堆疊式封裝結構(package on package，POP)，該電子元件39可為半導體晶片或封裝件。
本發明復提供一種封裝結構，係包括：封裝膠體36，係具有相對的第一表面36a及第二表面36b；半導體晶片35，係嵌埋於該封裝膠體36中，且具有複數與該第一表面36a同側的電極墊351；複數導電元件33，係嵌埋於該封裝膠體36中，且具有相對之第一端33a與第二端33b，該第一端33a與第二端33b係分別連通該第一表面36a與第二表面36b；以及線路重佈層37，係形成於該封裝膠體36之第一表面36a上，且電性連接該半導體晶片35的複數電極墊351與該等導電元件33的第一端33a。
於前述之封裝結構中，該等導電元件33係為金屬柱或金屬針，且復包括電子元件39，係接置於該等導電元件33 之第二端33b上。
於本實施例中，復包括黏著層34，係形成於該封裝膠體36的第二表面36b上，並包覆該等導電元件33，且外露該等導電元件33之第一端33a與第二端33b，以令部分該黏著層34位於各該導電元件33與封裝膠體36之間。
所述之封裝結構復包括黏著層34’，係形成於該半導體晶片35之與該第二端33b同側的表面上。
綜上所述，相較於習知技術，由於本發明係先形成導電元件、再形成包覆該等導電元件的封裝膠體，並藉該等導電元件電性連接該封裝膠體之相對兩表面，所以本發明無需以雷射燒灼形成通孔且無需於通孔中電鍍形成導電通孔，故成本較低、製作時間較短並適合大量生產，且沒有習知之導電通孔的側壁表面較粗糙及通孔的側壁表面並易有殘渣殘留的問題，進而不會有最終封裝結構的可靠性問題。
上述實施例係用以例示性說明本發明之原理及其功效，而非用於限制本發明。任何熟習此項技藝之人士均可在不違背本發明之精神及範疇下，對上述實施例進行修改。因此本發明之權利保護範圍，應如後述之申請專利範圍所列。

Claims (23)

  1. 一種封裝結構之製法，係包括：於一第一承載板上形成金屬層，其中，該金屬層具有複數凹槽，且該金屬層包括金屬膜及形成於該金屬膜上的圖案化線路；於該圖案化線路上形成複數導電元件，並於該等凹槽中設置具有複數電極墊的半導體晶片，其中，該等導電元件具有連接該圖案化線路之第二端與相對該第二端之第一端；以及於該金屬層上形成包覆該半導體晶片與該等導電元件的封裝膠體，其中，該封裝膠體係具有連接該金屬層的第二表面及相對該第二表面的第一表面，且該等導電元件之第一端與該半導體晶片的電極墊係外露於該第一表面。
  2. 如申請專利範圍第1項所述之封裝結構之製法，於形成該封裝膠體之後，復包括：於該封裝膠體之第一表面上形成第一線路重佈層，令該第一線路重佈層電性連接該半導體晶片的電極墊與該等導電元件的第一端；移除該第一承載板與金屬膜；以及於該封裝膠體之第二表面上形成第二線路重佈層，令該第二線路重佈層電性連接該圖案化線路。
  3. 如申請專利範圍第1項所述之封裝結構之製法，其中，形成該圖案化線路之方法係包括蝕刻、沖壓或打印。
  4. 如申請專利範圍第1項所述之封裝結構之製法，其中，形成該等導電元件之方法係為電鍍。
  5. 如申請專利範圍第1項所述之封裝結構之製法，其中，該等導電元件係為金屬柱或金屬針。
  6. 如申請專利範圍第2項所述之封裝結構之製法，於形成該第一線路重佈層之後，復包括於該第一線路重佈層上接置一第二承載板，並於形成該第二線路重佈層之後，再移除該第二承載板。
  7. 如申請專利範圍第2項所述之封裝結構之製法，於形成該第二線路重佈層之後，復包括於該第二線路重佈層上接置電子元件。
  8. 如申請專利範圍第2項所述之封裝結構之製法，其中，該第二線路重佈層復具有複數電性接點，且該等電性接點上並形成有一表面處理層。
  9. 如申請專利範圍第2項所述之封裝結構之製法，於形成該第二線路重佈層之後，復包括進行切單步驟。
  10. 一種封裝結構，係包括：封裝膠體，係具有相對的第一表面及第二表面；半導體晶片，係嵌埋於該封裝膠體中，且具有複數與該第一表面同側的電極墊，其中，與該封裝膠體第二表面同側之該半導體晶片的表面係外露於該封裝膠體第二表面；複數導電元件，係嵌埋於該封裝膠體中，且具有相對之第一端與第二端，該第一端與第二端係分別連 通該第一表面與第二表面；線路重佈層，係形成於該封裝膠體之第一表面上，且電性連接該半導體晶片的複數電極墊與該等導電元件的第一端；以及黏著層，係形成於該封裝膠體的第二表面上及外露於該封裝膠體第二表面之該半導體晶片的表面上，並包覆該等導電元件，且外露該等導電元件之第一端與第二端，以令部分該黏著層位於各該導電元件與封裝膠體之間。
  11. 一種封裝結構，係包括：封裝膠體，係具有相對的第一表面及第二表面；半導體晶片，係嵌埋於該封裝膠體中，且具有複數與該第一表面同側的電極墊；複數導電元件，係嵌埋於該封裝膠體中，且具有相對之第一端與第二端，該第一端與第二端並係分別連通該第一表面與第二表面；線路重佈層，係形成於該封裝膠體之第一表面上，且電性連接該半導體晶片的複數電極墊與該等導電元件的第一端；以及黏著層，係形成於該半導體晶片之與該第二端同側的表面上。
  12. 如申請專利範圍第10或11項所述之封裝結構，其中，該等導電元件係為金屬柱或金屬針。
  13. 如申請專利範圍第10或11項所述之封裝結構，復包括 電子元件，係接置於該等導電元件之第二端上。
  14. 一種封裝結構之製法，係包括：於一承載板上形成緩衝層；於該緩衝層上設置複數導電元件，且各該導電元件係具有部分嵌埋於該緩衝層中之第二端與相對該第二端之第一端，並於該緩衝層上設置具有複數電極墊的半導體晶片；以及於該緩衝層上形成包覆該半導體晶片與該等導電元件的封裝膠體，該封裝膠體係具有連接該緩衝層的第二表面及相對該第二表面的第一表面，且該等導電元件之第一端與該半導體晶片的複數電極墊係外露於該第一表面。
  15. 如申請專利範圍第14項所述之封裝結構之製法，於形成該封裝膠體之後，復包括：於該封裝膠體之第一表面上形成線路重佈層，令該線路重佈層電性連接該半導體晶片的該等電極墊與該等導電元件的第一端；以及移除該承載板與緩衝層。
  16. 如申請專利範圍第14項所述之封裝結構之製法，其中，於該緩衝層上設置該等導電元件之步驟係將各該導電元件部分植入該緩衝層中，並外露該第一端。
  17. 如申請專利範圍第15項所述之封裝結構之製法，於移除該承載板與緩衝層之後，復包括從該第二表面側移除部分各該導電元件，以令各該導電元件之第二端齊 平於該第二表面。
  18. 如申請專利範圍第14項所述之封裝結構之製法，其中，該等導電元件係為金屬柱或金屬針。
  19. 如申請專利範圍第15項所述之封裝結構之製法，於移除該承載板與緩衝層之後，復包括於該等導電元件之第二端上接置電子元件。
  20. 如申請專利範圍第15項所述之封裝結構之製法，於移除該承載板與緩衝層之後，復包括進行切單步驟。
  21. 如申請專利範圍第14項所述之封裝結構之製法，於設置該等導電元件之後，復包括於該緩衝層上與該等導電元件上形成黏著層，該半導體晶片係設置於該黏著層上，該封裝膠體並形成於該黏著層上，並於形成該封裝膠體之後，移除部分該黏著層，以外露各該導電元件之第一端。
  22. 如申請專利範圍第14項所述之封裝結構之製法，其中，該半導體晶片係藉由黏著層以設置於該緩衝層上，且該黏著層係形成於該半導體晶片之與該第二端同側的表面上。
  23. 如申請專利範圍第21或22項所述之封裝結構之製法，其中，形成該黏著層之方式係為噴灑或膠片黏著。
TW103127577A 2014-08-12 2014-08-12 封裝結構及其製法 TWI623984B (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
TW103127577A TWI623984B (zh) 2014-08-12 2014-08-12 封裝結構及其製法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
TW103127577A TWI623984B (zh) 2014-08-12 2014-08-12 封裝結構及其製法

Publications (2)

Publication Number Publication Date
TW201606882A TW201606882A (zh) 2016-02-16
TWI623984B true TWI623984B (zh) 2018-05-11

Family

ID=55810137

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103127577A TWI623984B (zh) 2014-08-12 2014-08-12 封裝結構及其製法

Country Status (1)

Country Link
TW (1) TWI623984B (zh)

Families Citing this family (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US9659911B1 (en) * 2016-04-20 2017-05-23 Powertech Technology Inc. Package structure and manufacturing method thereof
TWI710094B (zh) * 2019-09-10 2020-11-11 矽品精密工業股份有限公司 電子封裝件及其製法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201405766A (zh) * 2012-07-18 2014-02-01 台灣積體電路製造股份有限公司 封裝結構及其製造方法
WO2014107301A1 (en) * 2012-12-20 2014-07-10 Invensas Corporation Structure for microelectronic packaging with encapsulated bond elements

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201405766A (zh) * 2012-07-18 2014-02-01 台灣積體電路製造股份有限公司 封裝結構及其製造方法
WO2014107301A1 (en) * 2012-12-20 2014-07-10 Invensas Corporation Structure for microelectronic packaging with encapsulated bond elements

Also Published As

Publication number Publication date
TW201606882A (zh) 2016-02-16

Similar Documents

Publication Publication Date Title
US9510463B2 (en) Coreless packaging substrate and fabrication method thereof
TWI413223B (zh) 嵌埋有半導體元件之封裝基板及其製法
TWI559488B (zh) 封裝結構及其製法
US8847369B2 (en) Packaging structures and methods for semiconductor devices
CN105633055B (zh) 半导体封装结构的制法
TW201407716A (zh) 半導體封裝件之製法
CN105489565A (zh) 嵌埋元件的封装结构及其制法
TWI550791B (zh) 半導體封裝件及其製法
HK1215894A1 (zh) 用於半导体封装件的重构技术
TW201513233A (zh) 層疊式封裝結構及其製法
TW201611202A (zh) 半導體封裝件及其製法
TWI567888B (zh) 封裝結構及其製法
TWI530240B (zh) 電路板及其製作方法
TWI623984B (zh) 封裝結構及其製法
CN104810339B (zh) 封装基板及其制法暨半导体封装件及其制法
TWI548049B (zh) 半導體結構及其製法
CN105428326A (zh) 封装结构及其制法
TWI508197B (zh) 半導體封裝件及其製法
US9373526B2 (en) Chip package and method for forming the same
TWI541952B (zh) 半導體封裝件及其製法
TWI607676B (zh) 封裝基板及其電子封裝件與製法
US10074581B2 (en) Chip package having a patterned conducting plate and a conducting pad with a recess
CN104795369B (zh) 用于接置半导体装置的层结构及其制法
KR20150035120A (ko) 반도체 패키지