TWI635531B - Ｉｉｉ－ｖ族半導體之層沈積 - Google Patents

Ｉｉｉ－ｖ族半導體之層沈積 Download PDF

Info

Publication number
TWI635531B
TWI635531B TW103132719A TW103132719A TWI635531B TW I635531 B TWI635531 B TW I635531B TW 103132719 A TW103132719 A TW 103132719A TW 103132719 A TW103132719 A TW 103132719A TW I635531 B TWI635531 B TW I635531B
Authority
TW
Taiwan
Prior art keywords
iii
semiconductor
semiconductor substrate
group
passivated
Prior art date
Application number
TW103132719A
Other languages
English (en)
Other versions
TW201517130A (zh
Inventor
克里斯多夫 艾德曼
西勒維亞 艾曼尼
Original Assignee
愛美科公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 愛美科公司 filed Critical 愛美科公司
Publication of TW201517130A publication Critical patent/TW201517130A/zh
Application granted granted Critical
Publication of TWI635531B publication Critical patent/TWI635531B/zh

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6516—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed after formation of the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D62/00—Semiconductor bodies, or regions thereof, of devices having potential barriers
    • H10D62/10—Shapes, relative sizes or dispositions of the regions of the semiconductor bodies; Shapes of the semiconductor bodies
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/63—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by the formation processes
    • H10P14/6326—Deposition processes
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6502—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed before formation of the materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/65—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials
    • H10P14/6502—Formation of materials, e.g. in the shape of layers or pillars of insulating materials characterised by treatments performed before or after the formation of the materials of treatments performed before formation of the materials
    • H10P14/6506—Formation of intermediate materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/68—Organic materials, e.g. photoresists
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P14/00—Formation of materials, e.g. in the shape of layers or pillars
    • H10P14/60—Formation of materials, e.g. in the shape of layers or pillars of insulating materials
    • H10P14/68—Organic materials, e.g. photoresists
    • H10P14/683—Organic materials, e.g. photoresists carbon-based polymeric organic materials, e.g. polyimides, poly cyclobutene or PVC
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/10—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H10P70/12—Cleaning before device manufacture, i.e. Begin-Of-Line process by dry cleaning only
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10P—GENERIC PROCESSES OR APPARATUS FOR THE MANUFACTURE OR TREATMENT OF DEVICES COVERED BY CLASS H10
    • H10P70/00—Cleaning of wafers, substrates or parts of devices
    • H10P70/10—Cleaning before device manufacture, i.e. Begin-Of-Line process
    • H10P70/15—Cleaning before device manufacture, i.e. Begin-Of-Line process by wet cleaning only

Landscapes

  • Formation Of Insulating Films (AREA)

Abstract

本發明係關於一種用於將一層沈積於一III-V族半導體基板上之方法(100)，其中此方法包括：提供包括一III-V族半導體表面之一鈍化III-V族半導體基板(102)，該III-V族半導體表面具有提供於其上以防止該III-V族半導體表面氧化之一表面鈍化層。該表面鈍化層包括可藉由化學式R-A之一有機化合物之表面上之反應而獲得之一自組裝單分子層材料，其中A選自SH、SeH、TeH及SiX3，X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。該方法進一步包括：在一非氧化環境中使該III-V族半導體基板熱退火以便分解該自組裝單分子層材料(107)；及在該非氧化環境中將一層沈積於該III-V族半導體表面上(108)。

Description

III-V族半導體之層沈積
本發明係關於半導體裝置之領域。更具體言之，本發明係關於一種用於將一層沈積至一III-V族半導體基板上之方法、用於製造一III-V族半導體裝置之此一方法之用法、用於製造此一III-V族半導體裝置之此一方法期間所獲得之中間結構之使用、及自此一方法獲得之III-V族半導體裝置。
III-V族半導體(諸如GaAs、InAs、AlAs、InP或其等之合金)係金屬氧化物半導體(MOS)應用所關注之材料(作為矽(Si)之可能替換物)。然而，III-V族表面在暴露於空氣時易於氧化。歸因於此氧化而形成於表面上之原生氧化物具有低劣品質(例如，引起高密度之介面缺陷)且係劣質絕緣體。如此項技術中所知，此等介面缺陷損害製造於III-V族半導體材料中或製造於III-V半導體材料上之半導體裝置之效能。
因此，在此項技術中需要用於獲得在III-V族基板與一重疊層之間具有一低密度介面缺陷之III-V族半導體組件的新方法。
藉由(NH4)2S溶液之鈍化已被E.O'Connor等人用於此目的(Appl.Phys.Lett.99,212901(2011))。在此論文中，一(NH4)2S鈍化層在一清潔步驟之後形成於一InGaAs基板之表面上。此可移除原生氧化物，且改良III-V表面之空氣穩定性，藉此在清潔步驟之後，在樣本暴露於空氣時，在閘極氧化沈積或另一層沈積步驟之前，減少再氧化。
然而，此一方法不容許鈍化III-V族基板在空氣中維持一延長時間段。需要在3分鐘內執行至ALD反應器之轉移。此外，仍需要更穩定之鈍化溶液，例如，在空氣中提供更穩定表面且提供更完全鈍化。
本發明之實施例之一目的係提供一種允許在一III-V族半導體基板與沈積於其上之一層(例如一介電層)之間獲得一良好介面之方法。
本發明之實施例之一優點在於：可在沈積於一III-V族半導體基板上之一層與半導體材料之間達成一良好接觸，例如，不具有與III-V族半導體材料之不受控氧化(例如，藉由暴露於周圍大氣條件(諸如暴露於290K及1kPa之空氣)之氧化)相關之介面雜質。
本發明之實施例之一優點在於：該方法允許該方法之一鈍化中間結構暴露於空氣達至少一個小時，且未引起該鈍化中間結構之氧化。此允許基板之鈍化與層沈積之間之一容易處置。鈍化III-V族半導體基板可暴露於空氣，且(例如)在空氣中之運輸或儲存期間，表面性質無任何減弱。例如，可暴露於空氣至少一個小時，且無實質氧化。在一些實施例中，若鈍化III-V族半導體基板經真空包裝，則鈍化III-V族半導體基板可在超過一周之時間內保持穩定。
本發明之實施例之一優點在於：可在一單一步驟中有效率地執行鈍化及表面清潔。
本發明之實施例之一優點在於：可在一III-V族半導體基板上之一場效電晶體或光電元件中達成一高電容。
藉由根據本發明之一方法及裝置而實現上述目的。
在一第一態樣中，本發明係關於一種用於將一層沈積於一III-V族半導體基板上之方法。此方法包括：提供包括一III-V族半導體表面之一鈍化III-V族半導體基板，該III-V族半導體表面具有提供於其上以防止該III-V族半導體表面氧化之一表面鈍化層。該表面鈍化層包括 可藉由化學式R-A之一有機化合物之III-V族半導體表面上之反應而獲得之一自組裝單分子層材料，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
該方法進一步包括：在一非氧化環境中使該鈍化III-V族半導體基板熱退火以便分解該自組裝單分子層材料；及在該非氧化環境中將一層沈積於該III-V族半導體表面上。
在根據本發明之實施例之一方法中，提供該鈍化III-V族半導體基板可包括：提供一鈍化III-V族半導體基板，其中可藉由化學式R-SH、R-SeH或R-TeH之一有機化合物之表面上之反應而獲得該自組裝單分子層材料。此具有在一無氧化物基板表面上提供該有機化合物之一良好反應性的優點。較佳地，該有機化合物具有化學式R-SH，此係因為其毒性比R-SeH或R-TeH之毒性小。
在根據本發明之實施例之一方法中，將該層沈積於該鈍化III-V半導體基板上可包括：執行一原子層沈積步驟。此允許沈積一非常薄(例如原子)且等形之層。藉由可由本發明之實施例獲得之高品質介面而促進一低缺陷原子層之沈積。
在根據本發明之實施例之一方法中，沈積該層可包括：沈積一介電材料層，該介電材料層包括具有高於二氧化矽之一靜態相對介電常數k(例如，至少4.0之一靜態相對介電常數k)之一材料。適合高k材料之實例係Al2O3、HfO2、ZrO2及Ln2O3，以及其他。
在根據本發明之實施例之一方法中，使該鈍化III-V族半導體基板熱退火可包括：使該鈍化III-V族半導體基板暴露於470K或更高之一溫度。此具有使化學式R-A中之原子A與鏈R之間之鍵斷裂，藉此移除具有不佳介電性質之鏈R的優點。
在根據本發明之實施例之一方法中，使該鈍化III-V族半導體基 板熱退火可包括：使該鈍化III-V族半導體基板暴露於水，例如暴露於水蒸汽。此係有利的，因為其允許該自組裝單分子層之鏈R之一改良移除且其允許一尤其清潔之無氧化物表面理想地用於進一步層沈積。
在根據本發明之實施例之一方法中，提供該鈍化III-V族半導體基板可包括：獲得該III-V族半導體基板；移除最終存在於該III-V族半導體表面上之氧化物；及在該III-V族半導體表面上形成該表面鈍化層。
在根據本發明之實施例之一方法中，形成該表面鈍化層可包括：使該III-V族半導體基板暴露於包括化學式R-A之一有機化合物之一流體，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
在根據本發明之實施例之一方法中，移除該氧化物可包括：與在該III-V族半導體表面上形成該自組裝單分子層之步驟同時地執行一濕洗程序步驟。此允許一次執行兩個步驟且其防止氧化物移除與自組裝單分子層(SAM)形成之間之意外再氧化。
在根據本發明之實施例之一方法中，移除該氧化物可包括：與在該III-V族半導體表面上形成該自組裝單分子層之步驟同時地執行一乾洗程序步驟。
本發明之至少此等最後兩個實施例之一優點在於：可移除氧化物且可在一單一有效率之程序步驟中於III-V族半導體上形成一自組裝單分子層。其亦防止氧化物移除與SAM形成之間之意外再氧化。
在根據本發明之實施例之一方法中，提供該鈍化III-V族半導體基板可包括：提供一鈍化III-V半導體基板，其中該基板包括GaAs、InAs、AlAs、InP及/或InGaAs半導體材料。
在根據本發明之實施例之一方法中，提供該鈍化III-V族半導體 基板可包括：提供一平坦之鈍化III-V族半導體基板。
在一第二態樣中，本發明係關於用於製造一場效電晶體或一光伏打電池之方法之用法。
在一第三態樣中，本發明係關於一種III-V族半導體組件，其包括一III-V族半導體基板，該III-V族半導體基板具有沈積於其上之一介電材料層，其中該III-V族半導體基板與該介電材料之間之一介面區域實質上不含該III-V族半導體基板之氧化物且包括殘留之硫原子、硒原子、碲原子及/或矽原子。
在一第四態樣中，本發明係關於提供於一III-V族半導體表面上之一表面鈍化層之使用，該表面鈍化層作為用於在一III-V族半導體組件之製程中防止一中間產品氧化之一犧牲層，該表面鈍化層包括可藉由化學式R-A之一有機化合物之III-V族半導體表面上之反應而獲得之一自組裝單分子層材料，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
在隨附獨立技術方案及附屬技術方案中陳述本發明之特定及較佳態樣。來自附屬技術方案之特徵可與獨立技術方案之特徵組合，且適當地且非僅如技術方案中所明確陳述般與其他附屬技術方案之特徵組合。
將自下文所描述之(若干)實施例明白本發明之此等及其他態樣且將參考下文所描述之(若干)實施例來闡明本發明之此等及其他態樣。
20‧‧‧O 1s區域/峰值
21‧‧‧金屬As0分量
22‧‧‧As-Ga曲線
23‧‧‧金屬As0峰值
24‧‧‧Ga-S分量
25‧‧‧Ga-As分量
26‧‧‧Ga0分量
31‧‧‧曲線
32‧‧‧曲線
33‧‧‧曲線
34‧‧‧曲線
35‧‧‧曲線
36‧‧‧曲線
37‧‧‧曲線
38‧‧‧曲線
39‧‧‧曲線
40‧‧‧C峰值
41‧‧‧峰值
42‧‧‧表面分量
100‧‧‧方法
102‧‧‧提供鈍化III-V族半導體基板
103‧‧‧獲得III-V族半導體基板
104‧‧‧自III-V族半導體表面移除原生氧化物
105‧‧‧在III-V族半導體表面上形成表面鈍化層
106‧‧‧將鈍化III-V族半導體基板引入非氧化環境中
107‧‧‧在非氧化環境中使鈍化III-V族半導體基板熱退火以便分解自組裝單分子層(SAM)材料
108‧‧‧在非氧化環境中將層沈積於III-V族半導體基板上
109‧‧‧使鈍化III-V族半導體基板暴露於水以移除殘留材料
圖1繪示根據本發明之實施例之一例示性方法。
圖2展示根據本發明之實施例之一鈍化III-V族半導體基板之X射線光電子能譜(XPS)表面化學分析之結果。
圖3展示根據本發明之實施例之一鈍化GaAs基板之As 3d峰值之 一詳細XPS測量。
圖4展示根據本發明之實施例之一鈍化GaAs基板之Ga 3d峰值之一詳細XPS測量。
圖5展示根據本發明之實施例之一鈍化III-V族半導體基板之一垂直結合能(VBE)分析。
圖6繪示根據本發明之實施例之一熱退火步驟對C-1s XPS峰值之效應。
圖7展示根據本發明之實施例之在藉由水蒸汽脈衝之300℃處之退火之後之一GaAs表面之XPS光譜。
圖8展示根據本發明之實施例之在藉由水蒸汽脈衝之300℃處之退火之後之一GaAs基板之As 3d峰值之一詳細XPS測量。
圖9展示根據本發明之實施例之在藉由水蒸汽脈衝之300℃處之退火之後之一GaAs基板之Ga 3d峰值之一詳細XPS測量。
圖10展示根據本發明之實施例之在藉由水蒸汽脈衝之300℃處之退火之後之一III-V族半導體基板之一垂直結合能(VBE)分析。
圖11展示根據本發明之實施例之一鈍化半導體基板之S 2p XPS光譜。
圖12展示根據本發明之實施例之在300℃處之一SAM移除退火之後之一半導體基板之S 2p XPS光譜。
圖13展示根據本發明之實施例之在涉及水脈衝之300℃處之一SAM移除退火之後之一半導體基板之S 2p XPS光譜。
圖14展示根據本發明之實施例之在三甲基鋁(TMA)沈積之後之一半導體基板之S 2p XPS光譜。
圖15展示根據本發明之實施例之在H2O脈衝及TMA沈積之三個循環之後之一半導體基板之S 2p XPS光譜。
圖式僅具示意性且非限制性。在圖式中，可誇大一些元件之大 小，且為繪示之目的，未按比例繪製該等元件之大小。
技術方案中之任何參考符號不應被解釋為限制範疇。
在不同圖式中，相同參考符號係指相同或類似元件。
將相對於特定實施例且參考某些圖式而描述本發明，但本發明不限於此且僅受限於技術方案。所描述之圖式僅具示意性且非限制性。在圖式中，可誇大一些元件之大小，且為繪示之目的，未按比例繪製該等元件之大小。尺寸及相對尺寸並不對應於實踐本發明時之實際減小。
此外，[實施方式]及技術方案中之術語「第一」、「第二」及類似者用於區分類似元件且未必用於描述時間、空間、排序或任何其他方式之一序列。應瞭解，所使用之術語可在適當條件下互換，且本文中所描述之本發明之實施例能夠依除本文中所描述或所繪示之序列之外之其他序列操作。
此外，[實施方式]及技術方案中之術語「頂部」、「下方」及類似者用於描述之目的且未必用於描述相對位置。應瞭解，所使用之術語可在適當條件下互換，且本文中所描述之本發明之實施例能夠依除本文中所描述或所繪示之定向之外之其他定向操作。
應注意，技術方案中所使用之術語「包括」不應被解譯為受限於其後所列之構件；其不排除其他元件或步驟。因此，術語「包括」應被解譯為特指存在所引用之陳述特徵、整體、步驟或組件，但不排除存在或新增一或多個其他特徵、整體、步驟或組件或其等之群組。因此，表達式「包括構件A及B之一裝置」之範疇不應受限於僅由組件A及B組成之裝置。此意謂：相對於本發明，該裝置之僅有相關組件係A及B。
在本說明書中參考「一實施例」意謂：結合該實施例所描述之 一特定特徵、結構或特性包含於在本發明之至少一實施例中。因此，出現於本說明書之各種位置中之片語「在一實施例中」未必全部係指相同實施例，但可為相同實施例。此外，在一或多項實施例中，如一般技術者將自本發明明白，可以任何適合方式組合特定特徵、結構或特性。
類似地，應瞭解，在本發明之例示性實施例之描述中，有時將本發明之各種特徵一起群組於本發明之一單一實施例、圖式或描述中以簡化本發明且促進各種發明態樣之一或多者之理解。然而，本發明之方法不應被解譯為反映一意向：本發明需要比各技術方案中所明確敘述之特徵多之特徵。確切言之，如以下技術方案所反映，發明態樣並不致力於一單一前述揭示實施例之全部特徵。因此，[實施方式]之後之技術方案明確併入至[實施方式]中，其中各技術方案本身獨立作為本發明之一單獨實施例。
此外，儘管本文中所描述之一些實施例包含除包含於其他實施例中之其他特徵之外之一些特徵，但不同實施例之特徵之組合意欲落於本發明之範疇內且形成不同實施例，如一般技術者將理解。例如，在以下技術方案中，可以任何組合使用所主張之實施例之任何者。
在本文中所提供之描述中，闡述諸多特定細節。然而，應瞭解，可無此等特定細節之情況下實踐本發明之實施例。在其他例項中，並未詳細展示熟知之方法、結構及技術以不使此描述之一理解不清楚。
當在本發明之實施例中參考一「III-V族化合物」時，參考具有至少一III族(IUPAC族13)元素及至少一V族(IUPAC族15)元素之一化學化合物。此包含二元化合物，且亦包含較高階化合物，諸如三元化合物。
在一第一態樣中，本發明係關於一種用於將一層沈積於一III-V 族半導體基板上之方法。此方法包括以下步驟：提供一鈍化III-V族半導體基板(例如包括一III-V族化合物之一基板，該基板被鈍化)，該鈍化III-V族半導體基板包括一III-V族半導體表面(例如包括一III-V族化合物或由一III-V族化合物製成之一表面)。此III-V族半導體表面可實質上不含III-V族半導體材料之原生氧化物，例如，可不含III-V族半導體材料之原生氧化物。該III-V族半導體表面進一步具有提供於其上以防止該III-V半導體表面氧化之一表面鈍化層。此表面鈍化層包括可藉由化學式R-A之一有機化合物之此表面上之反應而獲得之一自組裝單分子層材料，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。該方法亦包括：在一實質上非氧化環境中(例如，在一非環氧環境中，諸如在一惰性氣氛中或在一真空環境中)使該鈍化III-V族半導體基板熱退火以分解該自組裝單分子層材料。該方法亦包括：在此非氧化環境中將一層沈積於該III-V族半導體表面上。
參考圖1，圖中繪示根據本發明之實施例之一例示性方法100。特定言之，用於將一層沈積於一III-V族半導體基板上之此方法100可為用於將一介電層沈積於一III-V族半導體基板上之一方法100，該III-V族半導體基板包括一III-V族化合物。然而，亦可應用方法100來將一導電層沈積於該III-V族半導體基板上，或一般而言，可應用方法100來沈積該基板與層材料之間之一清潔介面可期望用於其之任何類型之層。根據本發明之實施例之一方法之一優點在於：可在層與半導體材料之間達成一良好接觸，例如，不具有與III-V族半導體材料之不受控氧化(例如，藉由暴露於周圍大氣條件(諸如，暴露於290K及1kPa之空氣)之氧化)相關之介面雜質。
方法100包括步驟102，其提供一鈍化III-V族半導體基板，例如 包括一或多種III-V族化合物或由一或多種III-V族化合物組成之一基板。例如，該方法可包括：提供包括GaAs、InAs、AlAs、InP及/或InGaAs半導體材料之一鈍化III-V半導體基板，例如，該基板可由GaAs、InAs、AlAs、InP或InGaAs組成。在實施例中，可提供一平坦之鈍化III-V半導體基板，例如一平坦晶圓。在不同實施例中，可提供一長形之鈍化III-V半導體基板，例如包括一III-V族半導體化合物之一線狀元件。在其他實施例中，III-V半導體基板可具有一任意幾何形狀，例如由所欲應用之需求預定之一幾何形狀。
根據本發明之實施例之一方法100中所提供之鈍化III-V族半導體基板包括可實質上不含III-V族半導體材料之原生氧化物(例如，可不含III-V族半導體材料之原生氧化物)(例如，藉由清除III-V族半導體材料之氧化物，例如，清除已在暴露於空氣下形成之III-V族化合物之氧化物)之一III-V族半導體表面。此外，該III-V族半導體表面具有提供於其上以減少該III-V族半導體表面之氧化(例如，防止該III-V族半導體表面氧化)之一表面鈍化層。此表面鈍化層包括可藉由化學式R-A之一有機化合物之III-V族半導體表面上之反應而獲得之一自組裝單分子層(SAM)材料，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。R可較佳地由8個碳原子至20個碳原子(例如，10個碳原子至20個碳原子)組成。R可較佳地包括至少11個碳原子，且在一較佳實施例中，R可包括18個碳原子。
例如，表面鈍化層可包括藉由或可藉由硫醇、矽醇、硒醇及/或碲醇與III-V族半導體材料之化學反應而獲得之一SAM層材料。化學式R-SiX3(矽烷)之有機化合物僅可物理吸附於無氧化物表面上。因此，該等有機化合物因其展現一較低熱穩定性及填充密度而欠佳。根據本發明之實施例之表面鈍化層可被視為一犧牲層，例如一犧牲自組 裝單分子層。因此，鈍化III-V半導體基板可具有一鈍化清潔表面，其在空氣中較穩定，例如，其可實質上防止III-V族化合物材料在暴露於空氣達2分鐘以上(例如，達數個小時或甚至達數天)時氧化。
在本發明之一較佳實施例中，提供鈍化III-V族半導體基板(102)可包括：提供其中可藉由化學式HS-R(例如硫醇)之一有機化合物之III-V族半導體表面上之反應而獲得自組裝單分子層材料之一鈍化III-V族半導體基板，其中R可為烴基、氟碳基或氫氟碳基，且其中R可由5個碳原子至20個碳原子(例如，8個碳原子至20個碳原子)組成。例如，在一較佳實施例中，R可包括11個碳原子，或在一甚至更佳實施例中，R可包括18個碳原子。此外，在尤佳實施例中，R可形成一直鏈；或R可形成一支鏈，但此係次佳的。
此外，在本發明之特定實施例中，表面鈍化層可實質上覆蓋III-V族半導體表面之整個區域，而在其他實施例中，(例如)根據一半導體裝置設計圖案，表面鈍化層可選擇性施加至III-V族半導體表面上。另外，在本發明之特定實施例中，表面鈍化層可施加於圖案化特徵上。此歸因於鈍化層之典型奈米級厚度而輕易執行。
提供III-V族半導體基板(102)可包括：獲得III-V族半導體基板(103)；移除最終存在於III-V族半導體表面上之氧化物(104)，例如，自III-V族半導體表面移除III-V半導體材料之原生氧化物；及在III-V族半導體表面上形成表面鈍化層(105)。
形成表面鈍化層(105)可包括：使III-V族半導體基板暴露於包括化學式R-A之一有機化合物之一流體，其中A選自S、Se、Te及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
移除原生氧化物(104)可包括：執行一濕洗程序步驟或一乾洗程序步驟，例如，藉由一濕洗或乾洗步驟而清潔III-V族半導體之表面， 其移除原生氧化物。濕洗程序步驟之一實例係一酸蝕刻，例如，藉由HCl。另一實例係一鹼蝕刻，例如，藉由NH4OH。乾洗程序步驟之一實例係一電漿介導之清潔程序，諸如Cl2、CCl4、SiCl4、BCl3及CCl2F2乾式電漿。乾洗程序之另一實例係300℃下(例如，250℃處)且1mbar下之H2中之一退火。
在尤其有利實施例中，提供III-V族半導體基板(102)可包括：同時執行一SAM形成105及一表面清潔104。
形成表面鈍化層(105)可包括：自無水酒精溶液、含水酒精溶液或一水溶液沈積一SAM坯材料，例如矽醇或硫醇。對於硫醇，通常可使用無水酒精溶液。形成表面鈍化層(105)可包括：執行一無水液相沈積。移除氧化物(104)可包括：與在III-V族半導體表面上形成自組裝單分子層之步驟同時地執行一濕洗程序步驟。
替代地，移除氧化物(104)可包括：與在III-V族半導體表面上形成自組裝單分子層之步驟同時地執行一乾洗程序步驟。例如，在此最後情況中，形成表面鈍化層(105)可包括：執行自組裝單分子層之一氣相沈積。為此，可使III-V族半導體表面暴露於真空中之自組裝單分子層之一蒸汽。實際上，可將基板放置於具有用於附接一閥之一端口之一典型超高真空(UHV)腔室中。該腔室較佳地容許藉由(例如)離子濺鍍及退火而清潔表面。存在於一小容器中之自組裝單分子層前驅物分子可透過附接至該腔室之該端口之該閥而配量。可使用一非氧化氣氛(諸如氮氣流)來取代超高真空。
對於具有一低蒸汽壓力之分子，可適度加熱容器。
一UHV腔室中之氣相沈積之優點係：可實現原位清潔及清潔環境，及可使用大量原位分析表面科學工具。
在其中藉由一濕洗步驟而實現移除原生氧化物(104)之本發明之實施例中，執行該濕洗程序步驟可包括：將III-V族半導體基板浸入一 液體中，該液體包括一清潔劑及硫醇(其亦可稱為硫醇(mercaptane))、矽醇、硒醇及/或碲醇坯材料以有利地移除氧化層且同時在III-V族半導體表面上形成自組裝單分子層以(例如)達成與執行清潔步驟相伴之SAM形成。
在其中藉由一乾洗步驟而實現移除原生氧化物(104)之本發明之實施例中，可原位(例如同時或依序)執行使基板表面暴露於一清潔氣體(例如，HCl或磷化物)及SAM分子(例如，經由氣相沈積)以形成表面鈍化層(105)，且無任何中間空氣暴露以在形成表面鈍化層之前防止清潔表面再氧化。
本發明之實施例之一優點在於：在提供具有提供於其上之表面鈍化層之III-V族半導體基板(102)之後，III-V族半導體基板樣本可暴露於空氣且表面性質無任何減弱，例如，在自III-V族半導體表面移除原生氧化物(104)且在III-V族半導體表面上形成表面鈍化層(105)之後，可在表面性質無任何減弱之情況下使III-V族半導體基板樣本暴露於空氣達(例如)數個小時之一時間間隔。
方法100可進一步包括：將鈍化III-V族半導體基板引入一實質上非氧化之環境中(106)，例如，引入一非氧化環境中。此實質上非氧化之環境可為一惰性氣體環境及/或一低壓環境，例如一真空環境。在本發明之有利實施例中，此實質上非氧化之環境可提供於適合於在非氧化環境中執行將一層沈積於III-V族半導體表面上(108)之步驟的一沈積工具(例如用於原子層沈積(ALD)之一腔室)中。
此有利地容許在將鈍化III-V族半導體基板引入實質上非氧化之環境中(106)(例如，將基板引入至用於沈積一閘極介電質之一工具中)之前轉移暴露於空氣之所提供之鈍化基板。因此，鈍化基板可儲存於氧化環境中(例如暴露於空氣)及/或在氧化環境中運輸。
方法100亦包括：在非氧化環境中使鈍化III-V族半導體基板熱退 火以便分解自組裝單分子層材料(107)。因此，SAM材料經有利地移除(例如)以滿足其之一介電層沈積於清潔基板上之一閘極堆疊之電容需求。
使鈍化III-V半導體基板熱退火(107)可包括：使III-V族半導體基板暴露於470K或更高之一溫度，其(例如)可適合於分解一基於硫醇之SAM鈍化層。一般而言，可(例如)藉由常規實驗而判定一適合溫度範圍，使得SAM材料被移除且表面上不留下任何有害殘留物。然而，應注意，非有害殘留物可保留於表面上。例如，對於基於硫醇之SAM材料，移除程序可使SAM層中之碳-硫鍵破裂，且因此可使硫殘留物留於表面上。出人意料地，此硫殘留物甚至可在將一閘極介電層沈積於表面上時有益於介面性質。在不受理論約束之情況下，閘極介電層可結合至表面上之S原子且因此不結合至III-V族原子。因此，介電質與III-V族基板之間之相互作用較少而允許在一些實施例中具有較少介面缺陷。通常，Ga-S鍵不產生介面狀態。已用實驗方法觀察到，S鈍化表面具有比未鈍化表面低之表面狀態密度。
在尤其有利實施例中，使III-V半導體基板熱退火(107)可進一步包括：使鈍化III-V族半導體基板暴露於水以移除藉由分解自組裝單分子層材料而形成之殘留材料(109)。例如，該方法可包括：使鈍化III-V族半導體基板暴露於水蒸汽以移除藉由分解自組裝單分子層材料而形成之殘留材料(109)。此外，此H2O暴露可促進藉由熱退火使SAM材料破裂而形成之自由基之終止。
方法100進一步包括：在非氧化環境中將一層沈積於鈍化III-V族半導體表面上(108)。
將層沈積於III-V族半導體基板上(108)可包括：執行一原子層沈積步驟。因此，(例如)在無一中間空氣斷裂之情況下，可在(例如)一閘極介電質之一原位沈積步驟之後進行退火步驟。尤其對於沈積一閘 極介電層，此沈積可較佳地由ALD執行，其可在III-V族半導體上引起良好閘極介電質。然而，在其他實施例中，可應用一替代沈積方法，諸如分子束沈積。
將層沈積於III-V族半導體基板上(108)可包括：沈積一介電材料層，該介電材料層包括具有高於二氧化矽之一靜態相對介電常數k之一材料，例如具有4.0或更高之一靜態相對介電常數之一材料。因此，該介電材料層可包括一高k介電質。例如，適合於在其上形成一閘極(例如一場效電晶體(FET)閘極)之氧化層可沈積於基板上。例如，可沈積包括Al2O3、MgO2、ZrO2或Ln2O3(Ln=Y、Tm、Yb)介電材料之一層。
在一進一步態樣中，本發明亦係關於用於製造一場效電晶體之根據本發明之第一態樣之一方法之用法。例如，本發明亦係關於一種用於製造一場效電晶體之方法，其中此方法包括：將一層(例如一閘極介電層)沈積於根據本發明之第一態樣之一實施例之一III-V族半導體基板上。本發明亦係關於用於製造一光伏打電池之根據本發明之第一態樣之一方法之用法。例如，本發明亦係關於一種用於製造一光伏打電池之方法，其中此方法包括：將一層(例如一介電層)沈積於根據本發明之第一態樣之一實施例之一III-V族半導體基板上。
在又一態樣中，本發明亦係關於一種III-V族半導體組件，其包括一III-V族半導體基板，該III-V族半導體基板具有沈積於其上之一層(例如，具有沈積於其上之一介電材料層)，其中III-V族半導體之間之一介面區域實質上不含III-V族半導體材料之原生氧化物。此外，該III-V族半導體基板與該介電材料之間之介面區域包括殘留之硫原子、硒原子、碲原子及/或矽原子。例如，介面區域可包括藉由熱分解可藉由化學式R-A之一有機化合物之該III-V族半導體表面上之反應而獲得之一自組裝單分子層材料而產生之殘留硫原子、硒原子、矽原子及 /或碲原子，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
本發明亦係關於提供於一III-V族半導體表面上之一表面鈍化層之使用，該表面鈍化層作為用於在一III-V族半導體組件之製程中防止一中間產品氧化之一犧牲層，其中該表面鈍化層包括可藉由化學式R-A之一有機化合物之III-V族半導體表面上之反應而獲得之一自組裝單分子層材料，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
在根據本發明之實施例中，鈍化III-V半導體基板可包括(例如)砷化銦InAs(100)基板。提供於該基板上之表面鈍化層可包括(例如)十八硫醇之一自組裝單分子層。例如，可獲得具有一(100)晶體定向之InAs晶圓(例如，購自MTI公司(Richmond,CA))、HCl之異丙醇(5-6N)乾燥溶液(例如，購自Acros)及十八硫醇(ODT)(例如，購自Sigma-Aldrich)。可藉由用氮氣來淨化而對溶劑除氣且使用分子篩來使溶劑乾燥(類型3A)。可在一吹氮手套箱(H2O<1ppm)中完成原生氧化物之移除及後續SAM形成。可藉由稀釋而製備HCl之異丙醇溶液(3M)。可將InAs樣本浸入此溶液中達1分鐘且用異丙醇清洗InAs樣本兩次。接著，可藉由將樣本放置於300℃之一熱板上達10分鐘而使樣本退火。將無氧化物之InAs樣本浸入ODT之1mM乙醇溶液中，且可容許發生反應達(例如)至少24個小時。接著，用乙醇及異丙醇清洗該樣本且在60℃處使該樣本乾燥達30分鐘。
作為另一實例，一類比表面鈍化可提供於一GaAs晶圓上。
作為又一實例，可依下文同時執行表面清潔及表面鈍化。可使一InAs樣本與ODT(14mg，0.05mmol)之一無水2M乙醇NH3溶液(5 ml)接觸。接著，可在容許該樣本達到室溫之前於一密封容器內之該溶液中以100℃加熱該樣本達12小時。接著，可移除樣本，且用乙醇、己烷及CH2Cl12依序清洗樣本，且接著在N2下使樣本乾燥。
以下實例中將討論根據本發明之實施例之一GaAs基板上之一基於硫醇之鈍化層之有利性質。圖2中展示X射線光電子能譜(XPS)表面化學分析之結果。圖中展示針對一基於十八硫醇之SAM鈍化GaAs基板之依據結合能E(以eV為單位)而變化之光電子良率Y(以任意單位a.u.為單位)。可在O 1s區域20中之640eV處區別對氧鍵無實質影響。圖3及圖4分別展示As 3d峰值及Ga 3d峰值之詳細測量。圖中亦展示擬合混合模型以繪示此等峰值中之成分。儘管無法區別As3+分量，然一金屬As0分量21無疑係存在的。此外，可觀察到可對應於As-C及/或氧化亞As之As-Ga曲線22及少量額外分量23。在圖4中，Ga 3d峰值中之肩部可歸因於Ga-S分量24。亦可觀察到一Ga-As分量25及一Ga0分量26。此外，在圖5中所展示之垂直結合能(VBE)分析中，可觀察到一清潔之非釘紮表面，例如，接近於一平帶。
SAM/GaAs結構之接觸角(圖中未展示)可在空氣中保持穩定達1週以上。
圖6繪示根據本發明之實施例之一熱退火步驟之效應。圖中展示在曲線31中之退火之前且在曲線32、33、34、35、36、37及38中之各自90℃、120℃、150℃、180℃、210℃、250℃及300℃處之退火之後之針對基板之640eV處之C 1s XPS峰值。如可觀察，可觀察到C強度相對於曲線31中所展示之未退火基板而減小約10倍。可在150℃(曲線34)至180℃(曲線35)之間看見至較低結合能之一峰值移位，其可與C-S鍵之斷裂一致。此外，300℃處之一額外H2O蒸汽脈衝可進一步減小峰值密度，如曲線39中可見。
圖7中展示藉由水蒸汽脈衝之300℃處之退火之後之一GaAs表面 之XPS光譜。已藉由退火及H2O脈衝而有力減小圖2中清晰可見之強C峰值40。然而，硫仍然存在(參閱約165eV處之峰值41)，同時僅可觀察到小貢獻之氧(參閱峰值20)。
圖8及圖9分別展示250eV處之As 3d峰值及250eV處之Ga 3d峰值之退火基板之詳細測量，相較於圖3及圖4。As3+似乎不存在於表面上。此外，吾人可觀察到，金屬As0峰值23比圖3之金屬As0峰值23明顯減小。亦可區別一表面分量42。
圖10中所展示之垂直結合能(VBE)曲線確認：在退火之後維持一非釘紮表面，且相較於圖5中所展示之未退火表面結果，可觀察到費米能階(Fermi level)無實質移位。
圖11至圖15展示163eV處之S 2p XPS光譜。約160eV處之重疊Ga 3s峰值之存在使對S 2p峰值之小貢獻之一詳細分析及定量複雜化。然而，可在處理之不同階段期間觀察到清楚變化。圖11展示未退火基板之光譜，圖12展示300℃處之一SAM移除退火之後之結果，圖13展示額外H2O脈衝之後之光譜，圖14展示三甲基鋁(TMA)沈積之後之光譜，且圖15展示包括TMA脈衝、H2O脈衝之三個原子層沈積循環之後之光譜。
在此實例之結論中，此處所呈現之結果展示：根據本發明之實施例之一犧牲SAM層之原位移除可產生一非常清潔之III-V族半導體表面，其中介面區域之性質在施加原子層沈積(ALD)之後保存完好。此外，可藉由根據本發明之實施例之一方法而達成良好品質之非釘紮n+型GaAs表面。此外，將根據實施例之一方法應用於p型GaAs上可引起一弱反向表面。

Claims (15)

  1. 一種用於將一層沈積於一III-V族半導體基板上之方法(100)，該方法包括：提供包括一III-V族半導體表面之一鈍化III-V族半導體基板(102)，該III-V族半導體表面具有提供於其上以防止該III-V族半導體表面氧化之一表面鈍化層，該表面鈍化層包括可藉由化學式R-A之一有機化合物之該III-V族半導體表面上之反應而獲得之一自組裝單分子層材料，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基，在一非氧化環境中使該鈍化III-V族半導體基板熱退火以便分解該自組裝單分子層材料(107)，及在該非氧化環境中將一層沈積於該III-V族半導體表面上(108)。
  2. 如請求項1之方法，其中該提供一鈍化III-V族半導體基板(102)包括：提供其中可藉由化學式R-SH之一有機化合物之該表面上之反應而獲得該自組裝單分子層材料之一鈍化III-V族半導體基板。
  3. 如請求項1之方法，其中將該層沈積於該鈍化III-V族半導體基板上(108)包括：執行一原子層沈積步驟。
  4. 如請求項1之方法，其中沈積該層(108)包括：沈積一介電材料層，該介電材料層包括具有高於二氧化矽之一靜態相對介電常數k之一材料。
  5. 如請求項1之方法，其中使該鈍化III-V族半導體基板熱退火(107)包括：使該鈍化III-V族半導體基板暴露於470K或更高之一溫 度。
  6. 如請求項1之方法，其中使該鈍化III-V族半導體基板熱退火(107)進一步包括：使該鈍化III-V族半導體基板暴露於水。
  7. 如請求項1之方法，其中提供該鈍化III-V族半導體基板(102)包括：獲得該III-V族半導體基板(103)；移除最終存在於該III-V族半導體表面上之氧化物(104)；及在該III-V族半導體表面上形成該表面鈍化層(105)。
  8. 如請求項7之方法，其中該形成該表面鈍化層(105)包括：使該III-V族半導體基板暴露於包括化學式R-A之一有機化合物之一流體，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
  9. 如請求項8之方法，其中該移除該氧化物(104)包括：與在該III-V族半導體表面上形成該自組裝單分子層之該步驟同時地執行一濕洗程序步驟。
  10. 如請求項8之方法，其中該移除該氧化物(104)包括：與在該III-V族半導體表面上形成該自組裝單分子層之該步驟同時地執行一乾洗程序步驟。
  11. 如請求項1之方法，其中提供該鈍化III-V族半導體基板(102)包括：提供包括GaAs、InAs、AlAs、InP及/或InGaAs半導體材料之一鈍化III-V族半導體基板。
  12. 如請求項1之方法，其中提供該鈍化III-V族半導體基板(102)包括：提供一平坦之鈍化III-V族半導體基板。
  13. 一種如請求項1至12中任一項之方法之用法，其用於製造一場效電晶體或一光伏打電池。
  14. 一種III-V族半導體組件，其包括一III-V族半導體基板，該III-V 族半導體基板具有沈積於其上之一介電材料層，其中該III-V族半導體基板與該介電材料之間之一介面區域實質上不含該III-V族半導體基板之氧化物且包括殘留之硫原子、硒原子、碲原子及/或矽原子。
  15. 一種提供於一III-V族半導體表面上之一表面鈍化層之用法，該表面鈍化層作為用於在一III-V族半導體組件之製程中防止一中間產品氧化之一犧牲層，該表面鈍化層包括可藉由化學式R-A之一有機化合物之該III-V族半導體表面上之反應而獲得之一自組裝單分子層材料，其中A選自SH、SeH、TeH及SiX3，其中X選自H、Cl、O-CH3、O-C2H5及O-C3H7，且其中R係由5個碳原子至20個碳原子組成之烴基、氟碳基或氫氟碳基。
TW103132719A 2013-09-27 2014-09-23 Ｉｉｉ－ｖ族半導體之層沈積 TWI635531B (zh)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
EP13186263.3A EP2854158B1 (en) 2013-09-27 2013-09-27 Layer deposition on III-V semiconductors
??13186263.3 2013-09-27

Publications (2)

Publication Number Publication Date
TW201517130A TW201517130A (zh) 2015-05-01
TWI635531B true TWI635531B (zh) 2018-09-11

Family

ID=49274444

Family Applications (1)

Application Number Title Priority Date Filing Date
TW103132719A TWI635531B (zh) 2013-09-27 2014-09-23 Ｉｉｉ－ｖ族半導體之層沈積

Country Status (3)

Country Link
US (1) US9685322B2 (zh)
EP (1) EP2854158B1 (zh)
TW (1) TWI635531B (zh)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE112016005550T5 (de) * 2015-12-04 2018-08-16 Applied Materials, Inc. Verfahren und Lösungen zur Reinigung von Ingaas (Oder III-V) Substraten
US10096473B2 (en) * 2016-04-07 2018-10-09 Aixtron Se Formation of a layer on a semiconductor substrate
CN107706088A (zh) * 2017-09-08 2018-02-16 吉林建筑大学 一种半导体材料表面湿法钝化方法
CN108109903A (zh) * 2017-11-22 2018-06-01 西交利物浦大学 一种氮化镓表面的硫醇处理方法
JP7267015B2 (ja) * 2019-01-09 2023-05-01 東京エレクトロン株式会社 基板処理方法および基板処理装置
CN110726744A (zh) * 2019-10-12 2020-01-24 闳康技术检测(上海)有限公司 一种tem试片检测的金属防扩散方法
WO2021122065A1 (en) * 2019-12-19 2021-06-24 Asml Netherlands B.V. Improved lithography methods
US11903328B2 (en) * 2020-02-07 2024-02-13 International Business Machines Corporation Self assembled monolayer formed on a quantum device
TWI704665B (zh) * 2020-03-10 2020-09-11 新唐科技股份有限公司 後段製程的護層結構及其製造方法
CN115323483B (zh) * 2022-06-27 2023-06-13 中关村科学城城市大脑股份有限公司 基于分子束外延的二维层状过渡金属硫化物的制备方法
CN118969640B (zh) * 2024-10-17 2025-02-14 无锡市华辰芯光半导体科技有限公司 一种半导体结构外延层的再生长方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339775A (zh) * 2011-09-23 2012-02-01 复旦大学 砷化镓表面自体氧化物清洗、纯化及淀积Al2O3介质的方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5616947A (en) * 1994-02-01 1997-04-01 Matsushita Electric Industrial Co., Ltd. Semiconductor device having an MIS structure
JP2967112B2 (ja) * 1996-09-05 1999-10-25 工業技術院長 有機薄膜の製造方法
US6335539B1 (en) 1999-11-05 2002-01-01 International Business Machines Corporation Method for improving performance of organic semiconductors in bottom electrode structure
US20020182385A1 (en) * 2001-05-29 2002-12-05 Rensselaer Polytechnic Institute Atomic layer passivation
US7309658B2 (en) * 2004-11-22 2007-12-18 Intermolecular, Inc. Molecular self-assembly in substrate processing
US7485503B2 (en) * 2005-11-30 2009-02-03 Intel Corporation Dielectric interface for group III-V semiconductor device
US7432526B2 (en) 2005-12-20 2008-10-07 Palo Alto Research Center Incorporated Surface-passivated zinc-oxide based sensor
KR100841170B1 (ko) 2007-04-26 2008-06-24 삼성전자주식회사 저저항 금속 배선 형성방법, 금속 배선 구조 및 이를이용하는 표시장치
WO2008153674A1 (en) 2007-06-09 2008-12-18 Boris Kobrin Method and apparatus for anisotropic etching
EP2278636A1 (en) * 2009-07-21 2011-01-26 Sony Corporation Uses of dithiocarbamate compounds
EP2306497B1 (en) * 2009-10-02 2012-06-06 Imec Method for manufacturing a low defect interface between a dielectric and a III/V compound
US8293658B2 (en) * 2010-02-17 2012-10-23 Asm America, Inc. Reactive site deactivation against vapor deposition

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN102339775A (zh) * 2011-09-23 2012-02-01 复旦大学 砷化镓表面自体氧化物清洗、纯化及淀积Al2O3介质的方法

Also Published As

Publication number Publication date
US20150091142A1 (en) 2015-04-02
EP2854158A1 (en) 2015-04-01
EP2854158B1 (en) 2019-07-10
TW201517130A (zh) 2015-05-01
US9685322B2 (en) 2017-06-20

Similar Documents

Publication Publication Date Title
TWI635531B (zh) Ｉｉｉ－ｖ族半導體之層沈積
KR102683932B1 (ko) 화학적 에칭에 의한 선택적 퇴적 결함들의 제거
Yang et al. Metal‐etching‐free direct delamination and transfer of single‐layer graphene with a high degree of freedom
US9028919B2 (en) Epitaxial graphene surface preparation for atomic layer deposition of dielectrics
US8901677B2 (en) Nucleation interface for high-k layer on germanium
TWI733651B (zh) 改質處理方法及半導體裝置之製造方法
JP6456400B2 (ja) 基板を表面処理する方法及び装置
CN117334560A (zh) 利用间歇性空气-水暴露的改良自组装单层阻挡
KR20230035699A (ko) 전도성 표면들 상에 차단 층들을 증착시키기 위한 방법들
US20190157079A1 (en) Methods for Enhancing Selectivity in SAM-Based Selective Deposition
TW201638377A (zh) 選擇性地在基板上沈積材料的方法
US10483097B2 (en) Method for cleaning, passivation and functionalization of Si—Ge semiconductor surfaces
Cai et al. 1-Dodecanethiol based highly stable self-Assembled monolayers for germanium passivation
Chang et al. Thermodynamic perspective on the oxidation of layered materials and surface oxide amelioration in 2D devices
Kropp et al. Surface defect engineering of MoS2 for atomic layer deposition of TiO2 films
TW201503237A (zh) 一種提高多晶矽層均勻性的方法
KR102743163B1 (ko) 기판, 기판의 금속표면영역에 대한 선택적인 막 퇴적방법, 유기물의 퇴적막 및 유기물
TWI708278B (zh) 在二維層狀半導體以及功能層之間形成高潔淨接面的方法及系統
US20140273519A1 (en) Hydrogen-plasma process for surface preparation prior to insulator deposition on compound semiconductor materials
Heyne et al. A route towards the fabrication of 2D heterostructures using atomic layer etching combined with selective conversion
KR20210092813A (ko) 부착물 제거 방법 및 성막 방법
JP5224570B2 (ja) 絶縁膜形成方法および半導体装置の製造方法
Chung et al. Study of the band alignment between atomic-layer-deposited high-κ dielectrics and MoS2 film
Brunet et al. 2D material fab-scale transfer of 200 mm wafer using molecular direct bonding
US20160240381A1 (en) Process for molecular layer doping of germanium substrates

Legal Events

Date Code Title Description
MM4A Annulment or lapse of patent due to non-payment of fees