TWI685948B - 記憶體結構及其製造方法 - Google Patents

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Abstract

一種記憶體結構及其製造方法。在所述記憶體結構中，第一介電層位於基底上；閘極堆疊結構位於第一介電層上；閘極堆疊結構包括字元線、抹除閘極與第二介電層；第二介電層位於字元線與抹除閘極之間；第三介電層位於閘極堆疊結構的表面上；浮置閘極位於閘極堆疊結構之間，且各自位於對應的閘極堆疊結構的側壁上；浮置閘極的頂面低於抹除閘極的頂面；第四介電層覆蓋第一介電層、第三介電層與浮置閘極；控制閘極位於浮置閘極之間的第四介電層上；摻雜區位於閘極堆疊結構的兩側的基底中。

Description

記憶體結構及其製造方法
本發明是有關於一種半導體結構及其製造方法，且特別是有關於一種記憶體結構及其製造方法。
由於非揮發性記憶體(non-volatile memory)可進行多次資料的存入、讀取與抹除等操作，且具有當電源供應中斷時，所儲存的資料不會消失、資料存取時間短以及低消耗功率等優點，因此已成為個人電腦和電子設備所廣泛採用的一種記憶體。
在目前提高元件積集度的趨勢下，如何在不增加記憶胞尺寸的情況下增加記憶體的讀取速度和抹除速度已成為業界的一致目標。
本發明提供一種記憶體結構，其可在不增加記憶胞尺寸 的情況下，提高抹除速度。
本發明提供一種記憶體結構的製造方法，其用以製造上述的記憶體結構。
本發明的記憶體結構包括第一介電層、一對閘極堆疊結構、第三介電層、一對浮置閘極、第四介電層、控制閘極以及摻雜區。所述第一介電層設置於基底上。所述一對閘極堆疊結構設置於所述第一介電層上且彼此分隔開。每一所述閘極堆疊結構包括字元線、抹除閘極以及第二介電層。所述字元線設置於所述基底上。所述抹除閘極設置於所述字元線上。所述第二介電層設置於所述字元線與所述抹除閘極之間。所述第三介電層設置於每一所述閘極堆疊結構的表面上。所述一對浮置閘極設置於所述閘極堆疊結構之間，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，其中所述浮置閘極的頂面低於所述抹除閘極的頂面。所述第四介電層覆蓋所述第一介電層、所述第三介電層與所述浮置閘極。所述控制閘極設置於所述浮置閘極之間的所述第四介電層上。所述摻雜區設置於每一所述閘極堆疊結構的兩側的所述基底中。
在本發明的記憶體結構的一實施例中，所述浮置閘極的頂面例如高於所述抹除閘極的底面。
在本發明的記憶體結構的一實施例中，所述控制閘極的頂面例如低於所述浮置閘極的頂面。
在本發明的記憶體結構的一實施例中，所述浮置閘極之 間的所述摻雜區例如位於所述控制閘極下方。
在本發明的記憶體結構的一實施例中，所述浮置閘極例如具有間隙壁形式。
本發明的記憶體結構的製造方法包括以下步驟：於基底上形成第一介電層；於所述第一介電層上形成彼此分隔開的一對閘極堆疊結構，其中每一所述閘極堆疊結構包括字元線、抹除閘極以及第二介電層，所述字元線位於所述基底上，所述抹除閘極位於所述字元線上，且所述第二介電層位於所述字元線與所述抹除閘極之間；於每一所述閘極堆疊結構的表面上形成第三介電層；於所述閘極堆疊結構之間形成一對浮置閘極，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，且所述浮置閘極的頂面低於所述抹除閘極的頂面；於每一所述閘極堆疊結構的兩側的所述基底中形成摻雜區；於所述基底上形成第四介電層，所述第四介電層覆蓋所述第一介電層、所述第三介電層與所述浮置閘極；於所述浮置閘極之間的所述第四介電層上形成控制閘極。
在本發明的記憶體結構的製造方法的一實施例中，所述浮置閘極的頂面例如高於所述抹除閘極的底面。
在本發明的記憶體結構的製造方法的一實施例中，所述控制閘極的頂面例如低於所述浮置閘極的頂面。
在本發明的記憶體結構的製造方法的一實施例中，所述一對浮置閘極的形成方法包括以下步驟：於所述基底上共形地形 成浮置閘極材料層，其中所述浮置閘極材料層覆蓋所述閘極堆疊結構；進行非等向性蝕刻製程，移除部分所述浮置閘極材料層而形成間隙壁，且直到所述間隙壁的頂面低於所述抹除閘極的頂面；移除所述一對閘極堆疊結構的外側的所述間隙壁。
在本發明的記憶體結構的製造方法的一實施例中，所述控制閘極的形成方法包括以下步驟：於所述第四介電層上形成控制閘極材料層，且所述控制閘極材料層填滿所述閘極堆疊結構之間的空間；進行回蝕刻製程，移除部分所述控制閘極材料層；移除所述一對閘極堆疊結構的外側的所述控制閘極材料層。
本發明的記憶體結構包括第一介電層、一對閘極堆疊結構、第三介電層、一對浮置閘極、第四介電層、控制閘極、摻雜區、第五介電層以及抹除閘極。所述第一介電層設置於基底上。所述一對閘極堆疊結構設置於所述第一介電層上且彼此分隔開。每一所述閘極堆疊結構包括字元線以及第二介電層。所述字元線設置於所述基底上。所述第二介電層設置於所述字元線上。所述第三介電層設置於每一所述閘極堆疊結構的側壁上。所述一對浮置閘極設置於所述閘極堆疊結構之間，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，其中所述浮置閘極的頂面不高於所述第二介電層的頂面。所述第四介電層覆蓋所述第一介電層、所述第三介電層與所述浮置閘極。所述控制閘極設置於所述浮置閘極之間的所述第四介電層上。所述摻雜區設置於每一所述閘極堆疊結構的兩側的所述基底中。所述 第五介電層覆蓋所述閘極堆疊結構、所述第三介電層、所述浮置閘極、所述第四介電層與所述控制閘極。所述抹除閘極設置於所述第五介電層上，且位於所述控制閘極與所述一對浮置閘極上方。
在本發明的記憶體結構的一實施例中，所述控制閘極的頂面例如低於所述浮置閘極的頂面。
在本發明的記憶體結構的一實施例中，所述抹除閘極例如與所述一對浮置閘極以及所述一對閘極堆疊結構重疊。
在本發明的記憶體結構的一實施例中，所述浮置閘極之間的所述摻雜區例如位於所述控制閘極下方。
在本發明的記憶體結構的一實施例中，所述浮置閘極例如具有間隙壁形式。
本發明的記憶體結構的製造方法包括以下步驟：於基底上形成第一介電層；於所述第一介電層上形成彼此分隔開的一對閘極堆疊結構，其中每一所述閘極堆疊結構包括字元線以及第二介電層，所述字元線位於所述基底上，且所述第二介電層位於所述字元線上；於每一所述閘極堆疊結構的表面上形成第三介電層；於所述閘極堆疊結構之間形成一對浮置閘極，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，且所述浮置閘極的頂面不高於所述第二介電層的頂面；於每一所述閘極堆疊結構的兩側的所述基底中形成摻雜區；於所述基底上形成第四介電層，所述第四介電層覆蓋所述第一介電層、所述第三介電層與所述浮置閘極；於所述浮置閘極之間的所述第 四介電層上形成控制閘極；於所述基底上形成第五介電層，所述第五介電層覆蓋所述閘極堆疊結構、所述第三介電層、所述浮置閘極、所述第四介電層與所述控制閘極；於所述第五介電層上形成抹除閘極，其中所述抹除閘極位於所述控制閘極與所述一對浮置閘極上方。
在本發明的記憶體結構的製造方法的一實施例中，所述控制閘極的頂面例如低於所述浮置閘極的頂面。
在本發明的記憶體結構的製造方法的一實施例中，所述抹除閘極與所述一對浮置閘極以及所述一對閘極堆疊結構重疊。
在本發明的記憶體結構的製造方法的一實施例中，所述一對浮置閘極的形成方法包括以下步驟：於所述基底上共形地形成浮置閘極材料層，其中所述浮置閘極材料層覆蓋所述閘極堆疊結構；進行非等向性蝕刻製程，移除部分所述浮置閘極材料層而形成間隙壁，且直到所述間隙壁的頂面不高於所述抹除閘極的頂面；移除所述一對閘極堆疊結構的外側的所述間隙壁。
在本發明的記憶體結構的製造方法的一實施例中，所述控制閘極的形成方法包括以下步驟：於所述第四介電層上形成控制閘極材料層，且所述控制閘極材料層填滿所述閘極堆疊結構之間的空間；進行回蝕刻製程，移除部分所述控制閘極材料層；移除所述一對閘極堆疊結構的外側的所述控制閘極材料層。
基於上述，本發明的記憶體結構可具有一對記憶胞，且兩個記憶胞可共用控制閘極以及位於兩者之間的摻雜區，因此可 有效地縮減記憶體結構的尺寸，且可視實際需求而分別對兩者進行操作。此外，在每一個記憶胞中，浮置閘極以間隙壁的形式來設置，因此在對記憶胞進行抹除操作的過程中，電子可自浮置閘極的頂部(頂點)快速地移動至抹除閘極中，因而可以有效地提高抹除速度。另外，由於控制閘極的頂面低於浮置閘極的頂面，因此可避免在對記憶胞進行抹除操作的過程中控制閘極與抹除閘極之間產生崩潰(breakdown)現象。
為讓本發明的上述特徵和優點能更明顯易懂，下文特舉實施例，並配合所附圖式作詳細說明如下。
10、20‧‧‧記憶體結構
100、200‧‧‧基底
102、104b、106b、108、116、202、204b、206b、208、216、222、224‧‧‧介電層
104、106、204、206‧‧‧閘極堆疊結構
104a、106a、204a、206a‧‧‧字元線
104c、106c、226‧‧‧抹除閘極
110、112、210、212‧‧‧間隙壁
114、214‧‧‧摻雜區
118、218‧‧‧控制閘極材料層
120、220‧‧‧控制閘極
圖1A至圖1E為依照本發明第一實施例的記憶體結構的製造流程剖面示意圖。
圖2A至圖2G為依照本發明第二實施例的記憶體結構的製造流程剖面示意圖。
下文列舉實施例並配合所附圖式來進行詳細地說明，但所提供的實施例並非用以限制本發明所涵蓋的範圍。此外，圖式僅以說明為目的，並未依照原尺寸作圖。為了方便理解，下述說明中相同的元件將以相同的符號標示來說明。
此外，關於文中所使用「包含」、「包括」、「具有」等等用語，均為開放性的用語，也就是指「包括但不限於」。
另外，文中所提到的方向性用語，例如「上」、「下」等，僅是用以參考圖式的方向，並非用來限制本發明。
第一實施例
圖1A至圖1E為依照本發明第一實施例的記憶體結構的製造流程剖面示意圖。
首先，請參照圖1A，提供基底100。基底100可以是半導體基底，例如矽基底。接著，於基底100上形成介電層102。在本實施例中，介電層102的材料例如是氧化矽，其形成方法例如是進行熱氧化法。介電層102可作為本發明的記憶體結構中的閘介電層。然後，於介電層102上形成一對閘極堆疊結構，即閘極堆疊結構104與閘極堆疊結構106。閘極堆疊結構104與閘極堆疊結構106彼此分隔開。閘極堆疊結構104包括自基底100依序堆疊的字元線104a、介電層104b以及抹除閘極104c。此外，閘極堆疊結構106包括自基底100依序堆疊的字元線106a、介電層106b以及抹除閘極106c。在本實施例中，字元線104a、抹除閘極104c、字元線106a以及抹除閘極106c的材料例如是多晶矽，介電層104b與介電層106b的材料例如是氧化矽。在其他實施例中，還可於抹除閘極104c與抹除閘極106c上選擇性地形成頂蓋層。頂蓋層的材料例如是氮化矽。在本實施例中，字元線104a、介電層104b、抹除閘極104c、字元線106a、介電層106b以及抹除閘極106c的 形成方法例如是先依序於基底100上形成字元線材料層、介電材料層以及抹除閘極材料層，然後再進行圖案化製程。
接著，請參照圖1B，於閘極堆疊結構104的表面上以及閘極堆疊結構106的表面上形成介電層108。介電層108的材料相對於矽具有高的蝕刻選擇比。在本實施例中，介電層108的材料例如是氧化矽。介電層108用以在後續的製程中保護閘極堆疊結構104以及閘極堆疊結構106不受到損壞。然後，於閘極堆疊結構104的側壁上的介電層108上形成間隙壁110，以及於閘極堆疊結構106的側壁上的介電層108上形成間隙壁112。在本實施例中，間隙壁110以及間隙壁112的材料例如是多晶矽。間隙壁110以及間隙壁112的形成方法例如是先於基底100上共形地形成間隙壁材料層，然後進行非等向性蝕刻製程，移除部分間隙壁材料層，直到暴露出閘極堆疊結構104以及閘極堆疊結構106上方的介電層108。
在上述非等向性蝕刻製程中，當閘極堆疊結構104以及閘極堆疊結構106上方的介電層108暴露出之後，會持續進行蝕刻製程一段時間，直到所形成的間隙壁110與間隙壁112的頂面低於抹除閘極104c以及抹除閘極106c的頂面。在本實施例中，在進行非等向性蝕刻製程之後，所形成的間隙壁110的頂面(頂點)低於抹除閘極104c的頂面，且高於抹除閘極104c的底面。此外，在進行非等向性蝕刻製程之後，所形成的間隙壁112的頂面(頂點)低於抹除閘極106c的頂面，且高於抹除閘極106c的 底面。
然後，請參照圖1C，移除閘極堆疊結構104與閘極堆疊結構106的外側的間隙壁，保留閘極堆疊結構104與閘極堆疊結構106之間的間隙壁。詳細地說，在此步驟中，移除閘極堆疊結構104的左側的間隙壁110，以及移除閘極堆疊結構106的右側的間隙壁112。上述移除間隙壁的方法例如是先於基底100上形成暴露出圖閘極堆疊結構104與閘極堆疊結構106的外側的間隙壁的圖案化罩幕層，然後進行蝕刻製程來移除暴露出的間隙壁。在本實施例中，保留於閘極堆疊結構104與閘極堆疊結構106之間的間隙壁110以及間隙壁112可作為本發明的記憶體結構中的浮置閘極。因此，間隙壁110以及間隙壁112亦可稱為浮置閘極間隙壁。
在移除閘極堆疊結構104與閘極堆疊結構106的外側的間隙壁之後，於閘極堆疊結構104以及閘極堆疊結構106的兩側的基底100中形成摻雜區。在本實施例中，以閘極堆疊結構104、間隙壁110、閘極堆疊結構106以及間隙壁112作為罩幕，進行離子植入製程，以於閘極堆疊結構104的左側、閘極堆疊結構106的右側以及間隙壁110與間隙壁112之間的基底100中形成摻雜區114。摻雜區114可作為本發明的記憶體結構中的源極/汲極區。此外，在本實施例中，在進行離子植入製程之後，還可選擇性地進行回火製程，以使基底100中的摻質擴散。如圖1C所示，在本實施例中，在進行回火製程之後，閘極堆疊結構104的左側的摻 雜區114擴散至閘極堆疊結構104的下方，閘極堆疊結構106的右側的摻雜區114擴散至閘極堆疊結構106的下方，且間隙壁110與間隙壁112之間的摻雜區114擴散至間隙壁110以及間隙壁112的下方。
在形成摻雜區114之後，於基底100上形成介電層116。在本實施例中，介電層116共形地形成於基底100上，且覆蓋介電層102、介電層108、間隙壁110以及間隙壁112。介電層116的材料相對於矽具有高的蝕刻選擇比。在本實施例中，介電層116的材料例如是氧化矽，或者介電層116也可以是由氧化矽層、氮化矽層以及氧化矽層組成的複合介電層(即一般熟知的ONO複合介電層)。
接著，請參照圖1D，於介電層116上形成控制閘極材料層118。控制閘極材料層118的材料例如是多晶矽。控制閘極材料層118覆蓋閘極堆疊結構104以及閘極堆疊結構106，且填滿閘極堆疊結構104與閘極堆疊結構106之間的空間。然後，進行回蝕刻製程，移除部分控制閘極材料層118，使得控制閘極材料層118的頂面低於間隙壁110以及間隙壁112的頂面(頂點)。
之後，請參照圖1E，移除閘極堆疊結構104與閘極堆疊結構106的外側的控制閘極材料層118，保留閘極堆疊結構104與閘極堆疊結構106之間的控制閘極材料層118。詳細地說，在此步驟中，移除閘極堆疊結構104的左側的控制閘極材料層118，以及移除閘極堆疊結構106的右側的控制閘極材料層118。上述移除控 制閘極材料層118的方法例如是先於基底100上形成暴露出閘極堆疊結構104與閘極堆疊結構106的外側的控制閘極材料層118的圖案化罩幕層，然後進行蝕刻製程來移除暴露出的控制閘極材料層118。在本實施例中，保留於閘極堆疊結構104與閘極堆疊結構106之間的控制閘極材料層118形成本發明的記憶體結構中的控制閘極120。如此一來，完成本實施例的記憶體結構10的製作。
以下將以圖1E中的記憶體結構10來對本發明的記憶體結構作進一步的說明。
請參照圖1E，在記憶體結構10中，閘極堆疊結構104以及閘極堆疊結構106設置介電層102上且彼此分隔開。閘極堆疊結構104包括自基底100依序堆疊的字元線104a、介電層104b以及抹除閘極104c，而閘極堆疊結構106包括自基底100依序堆疊的字元線106a、介電層106b以及抹除閘極106c。作為浮置閘極的間隙壁110以及間隙壁112設置於閘極堆疊結構104與閘極堆疊結構106之間，且間隙壁110以及間隙壁112的頂面低於抹除閘極104c以及抹除閘極106c的頂面。控制閘極120設置於間隙壁110以及間隙壁112之間。
因此，記憶體結構10可具有一對記憶胞。位於左側的記憶胞包括閘極堆疊結構104、介電層108、作為浮置閘極的間隙壁110、位於閘極堆疊結構104的兩側的摻雜區114、介電層116以及控制閘極120。位於右側的記憶胞包括閘極堆疊結構106、介電層108、作為浮置閘極的間隙壁112、位於閘極堆疊結構106的兩 側的摻雜區114、介電層116以及控制閘極120。左側的記憶胞與右側的記憶胞共用控制閘極120以及位於兩者之間的摻雜區114，因此可有效地縮減記憶體結構的尺寸，且可視實際需求而分別對兩個記憶胞進行操作。
在每一個記憶胞中，浮置閘極具有間隙壁形式(間隙壁110、間隙壁112)，且浮置閘極的頂面低於抹除閘極的頂面並高於抹除閘極的底面，因此在對記憶胞進行抹除操作的過程中，電子可自浮置閘極的頂部(頂點)快速地移動至抹除閘極中，因此可有效地提高抹除速度。此外，控制閘極120的頂面低於浮置閘極的頂面，因此可避免在對記憶胞進行抹除操作的過程中控制閘極與抹除閘極之間產生崩潰現象。
以下將簡單說明本發明的記憶體結構的操作方法。
在一實施例中，在對本發明的記憶體結構10進行程式化操作時，對字元線104a與字元線106a施加0.6V的電壓，對控制閘極120施加8V的電壓，對作為源極的摻雜區114施加4V的電壓，對抹除閘極104c以及抹除閘極106c施加4V的電壓，且不對作為汲極的摻雜區114以及基底100施加電壓。此時，電子會從汲極注入到浮置閘極，以進行源極側注入(source-side injection)。
在一實施例中，在對本發明的記憶體結構10進行抹除操作時，對控制閘極120施加-8V的電壓，使作為源極與汲極的摻雜區114浮置，對抹除閘極104c以及抹除閘極106c施加8V的電 壓，且不對字元線104a、字元線106a以及基底100施加電壓。此時，電子會從浮置閘極的頂面(頂點)快速地移動至抹除閘極，以進行F-N穿隧(F-N tunneling)。
第二實施例
圖2A至圖2G為依照本發明第二實施例的記憶體結構的製造流程剖面示意圖。
首先，請參照圖2A，提供基底200。基底200可以是半導體基底，例如矽基底。接著，於基底200上形成介電層202。在本實施例中，介電層202的材料例如是氧化矽，其形成方法例如是進行熱氧化法。介電層202可作為本發明的記憶體結構中的閘介電層。然後，於介電層202上形成一對閘極堆疊結構，即閘極堆疊結構204與閘極堆疊結構206。閘極堆疊結構204與閘極堆疊結構206彼此分隔開。閘極堆疊結構204包括自基底200依序堆疊的字元線204a以及介電層204b。此外，閘極堆疊結構206包括自基底200依序堆疊的字元線206a以及介電層206b。在本實施例中，字元線204a以及字元線206a的材料例如是多晶矽，介電層204b與介電層206b的材料例如是氧化矽。在本實施例中，字元線204a、介電層204b、字元線206a以及介電層206b的形成方法例如是先依序於基底200上形成字元線材料層以及介電材料層，然後再進行圖案化製程。
接著，請參照圖2B，於閘極堆疊結構204的表面上以及閘極堆疊結構206的表面上形成介電層208。介電層208的材料相對於矽具有高的蝕刻選擇比。在本實施例中，介電層208的材料 例如是氧化矽。介電層208用以在後續的製程中保護閘極堆疊結構204以及閘極堆疊結構206不受到損壞。然後，於閘極堆疊結構204的側壁上的介電層208上形成間隙壁210，以及於閘極堆疊結構206的側壁上的介電層208上形成間隙壁212。在本實施例中，間隙壁210以及間隙壁212的材料例如是多晶矽。間隙壁210以及間隙壁212的形成方法例如是先於基底200上共形地形成間隙壁材料層，然後進行非等向性蝕刻製程，移除部分間隙壁材料層，直到暴露出閘極堆疊結構204以及閘極堆疊結構206上方的介電層208。
在上述非等向性蝕刻製程中，當閘極堆疊結構204以及閘極堆疊結構206上方的介電層208暴露出之後，會持續進行蝕刻製程一段時間，直到所形成的間隙壁210與間隙壁212的頂面至少不高於介電層204b以及介電層206b的頂面。也就是說，所形成的間隙壁210與間隙壁212的頂面可與介電層204b以及介電層206b的頂面等高，或是低於介電層204b以及介電層206b的頂面。在本實施例中，在進行非等向性蝕刻製程之後，所形成的間隙壁210的頂面(頂點)與介電層204b的頂面等高，且高於介電層204b的底面。此外，在進行非等向性蝕刻製程之後，所形成的間隙壁212的頂面(頂點)與介電層206b的頂面等高，且高於介電層206b的底面。
然後，請參照圖2C，移除閘極堆疊結構204與閘極堆疊結構206的外側的間隙壁，保留閘極堆疊結構204與閘極堆疊結構206之間的間隙壁。詳細地說，在此步驟中，移除閘極堆疊結 構204的左側的間隙壁210，以及移除閘極堆疊結構206的右側的間隙壁212。上述移除間隙壁的方法例如是先於基底200上形成暴露出圖閘極堆疊結構204與閘極堆疊結構206的外側的間隙壁的圖案化罩幕層，然後進行蝕刻製程來移除暴露出的間隙壁。在本實施例中，保留於閘極堆疊結構204與閘極堆疊結構206之間的間隙壁210以及間隙壁212可作為本發明的記憶體結構中的浮置閘極。因此，間隙壁210以及間隙壁212亦可稱為浮置閘極間隙壁。
在移除閘極堆疊結構204與閘極堆疊結構206的外側的間隙壁之後，於閘極堆疊結構204以及閘極堆疊結構206的兩側的基底200中形成摻雜區。在本實施例中，以閘極堆疊結構204、間隙壁210、閘極堆疊結構206以及間隙壁212作為罩幕，進行離子植入製程，以於閘極堆疊結構204的左側、閘極堆疊結構206的右側以及間隙壁210與間隙壁212之間的基底200中形成摻雜區214。摻雜區214可作為本發明的記憶體結構中的源極/汲極區。此外，在本實施例中，在進行離子植入製程之後，還可選擇性地進行回火製程，以使基底200中的摻質擴散。如圖2C所示，在本實施例中，在進行回火製程之後，閘極堆疊結構204的左側的摻雜區214擴散至閘極堆疊結構204的下方，閘極堆疊結構206的右側的摻雜區214擴散至閘極堆疊結構206的下方，且間隙壁210與間隙壁212之間的摻雜區214擴散至間隙壁210以及間隙壁212的下方。
在形成摻雜區214之後，於基底200上形成介電層216。在本實施例中，介電層216共形地形成於基底200上，且覆蓋介電層202、介電層208、間隙壁210以及間隙壁212。介電層216的材料相對於矽具有高的蝕刻選擇比。在本實施例中，介電層216的材料例如是氧化矽，或者介電層216也可以是由氧化矽層、氮化矽層以及氧化矽層組成的複合介電層(即一般熟知的ONO複合介電層)。
接著，請參照圖2D，於介電層216上形成控制閘極材料層218。控制閘極材料層218的材料例如是多晶矽。控制閘極材料層218覆蓋閘極堆疊結構204以及閘極堆疊結構206，且填滿閘極堆疊結構204與閘極堆疊結構206之間的空間。然後，進行進行回蝕刻製程，移除部分控制閘極材料層218，使得控制閘極材料層218的頂面低於間隙壁210以及間隙壁212的頂面(頂點)。
然後，請參照圖2E，移除閘極堆疊結構204與閘極堆疊結構206的外側的控制閘極材料層218，保留閘極堆疊結構204與閘極堆疊結構206之間的控制閘極材料層218。詳細地說，在此步驟中，移除閘極堆疊結構204的左側的控制閘極材料層218，以及移除閘極堆疊結構206的右側的控制閘極材料層218。上述移除控制閘極材料層218的方法例如是先於基底200上形成暴露出閘極堆疊結構204與閘極堆疊結構206的外側的控制閘極材料層218的圖案化罩幕層，然後進行蝕刻製程來移除暴露出的控制閘極材料層218。在本實施例中，保留於閘極堆疊結構204與閘極堆疊結構206之間的控制閘極材料層218形成本發明的記憶體結構中的控制閘極220。
接著，請參照圖2F，形成介電層222，以覆蓋介電層216以及控制閘極220。介電層222的材料例如是氧化矽。介電層222的形成方法例如是先於介電層216上形成介電材料層，且介電材料層填滿閘極堆疊結構204與閘極堆疊結構206之間的空間(意即覆蓋控制閘極220)。然後，進行平坦化製程(例如化學機械研磨製程)，移除部分介電材料層、部分介電層216以及部分介電層208，直到暴露出介電層204b以及介電層206b。
之後，請參照圖2G，於介電層222上形成介電層224。介電層224的材料例如是氧化矽。由於在圖2F所述的步驟中以先對介電層222進行平坦化製程，因此介電層224可形成在平坦的表面上，且因此介電層224亦可具有平坦的表面。之後，於介電層224上形成抹除閘極226，且抹除閘極226位於間隙壁210、間隙壁212與控制閘極220上方。抹除閘極226的形成方法例如是先於介電層224上形成抹除閘極材料層，然後進行圖案化製程。特別一提的是，所形成的抹除閘極226必須至少位於間隙壁210、間隙壁212與控制閘極220上方，亦即抹除閘極226必須至少與作為浮置閘極的間隙壁210、間隙壁212以及控制閘極220重疊。在本實施例中，所形成的抹除閘極226延伸至介電層204b以及介電層206b的上方，以確保抹除閘極226能夠與作為浮置閘極的間隙壁210以及間隙壁212重疊。如此一來，完成本實施例的記憶體結構20的製作。
以下將以圖2G中的記憶體結構20來對本發明的記憶體結構作進一步的說明。
請參照圖2G，在記憶體結構20中，閘極堆疊結構204 以及閘極堆疊結構206設置介電層202上且彼此分隔開。閘極堆疊結構204包括自基底200依序堆疊的字元線204a以及介電層204b，而閘極堆疊結構206包括自基底200依序堆疊的字元線206a以及介電層206b。作為浮置閘極的間隙壁210以及間隙壁212設置於閘極堆疊結構204與閘極堆疊結構206之間，且間隙壁210以及間隙壁212的頂面不高於介電層204b以及介電層206b的頂面。控制閘極220設置於間隙壁210以及間隙壁212之間。抹除閘極226設置於間隙壁210、間隙壁212與控制閘極220的上方，且與間隙壁210、間隙壁212以及控制閘極220重疊。
因此，記憶體結構20可具有一對記憶胞。位於左側的記憶胞包括閘極堆疊結構204、介電層208、作為浮置閘極的間隙壁210、位於閘極堆疊結構204的兩側的摻雜區214、介電層216、控制閘極220以及抹除閘極226。位於右側的記憶胞包括閘極堆疊結構206、介電層208、作為浮置閘極的間隙壁212、位於閘極堆疊結構206的兩側的摻雜區214、介電層216、控制閘極220以及抹除閘極226。左側的記憶胞與右側的記憶胞共用控制閘極220、抹除閘極226以及位於兩者之間的摻雜區214，因此可有效地縮減記憶體結構的尺寸，且可視實際需求而分別對兩個記憶胞進行操作。
在每一個記憶胞中，浮置閘極具有間隙壁形式(間隙壁210、間隙壁212)，浮置閘極的頂面不高於介電層204b以及介電層206b的頂面並高於介電層204b以及介電層206b的底面，且抹除閘極226位於浮置閘極的上方，因此在對記憶胞進行抹除操作 的過程中，電子可自浮置閘極的頂部(頂點)快速地移動至抹除閘極中，因此可有效地提高抹除速度。此外，控制閘極220的頂面低於浮置閘極的頂面，因此可避免在對記憶胞進行抹除操作的過程中控制閘極與抹除閘極之間產生崩潰現象。
以下將簡單說明本發明的記憶體結構的操作方法。
在一實施例中，在對本發明的記憶體結構20進行程式化操作時，對字元線204a與字元線206a施加0.6V的電壓，對控制閘極220施加8V的電壓，對作為源極的摻雜區214施加4V的電壓，對抹除閘極226施加4V的電壓，且不對作為汲極的摻雜區214以及基底200施加電壓。此時，電子會從汲極注入到浮置閘極，以進行源極側注入。
在一實施例中，在對本發明的記憶體結構20進行抹除操作時，對控制閘極220施加-8V的電壓，使作為源極與汲極的摻雜區214浮置，對抹除閘極226施加8V的電壓，且不對字元線204a、字元線206a以及基底200施加電壓。此時，電子會從浮置閘極的頂面(頂點)快速地向上移動至抹除閘極226，以進行F-N穿隧。
雖然本發明已以實施例揭露如上，然其並非用以限定本發明，任何所屬技術領域中具有通常知識者，在不脫離本發明的精神和範圍內，當可作些許的更動與潤飾，故本發明的保護範圍當視後附的申請專利範圍所界定者為準。
10‧‧‧記憶體結構
100‧‧‧基底
102、104b、106b、108、116‧‧‧介電層
104、106‧‧‧閘極堆疊結構
104a、106a‧‧‧字元線
104c、106c‧‧‧抹除閘極
110、112‧‧‧間隙壁
114‧‧‧摻雜區
120‧‧‧控制閘極

Claims (20)

  1. 一種記憶體結構，包括：第一介電層，設置於基底上；一對閘極堆疊結構，設置於所述第一介電層上且彼此分隔開，其中每一所述閘極堆疊結構包括：字元線，設置於所述基底上；抹除閘極，設置於所述字元線上；以及第二介電層，設置於所述字元線與所述抹除閘極之間；第三介電層，設置於每一所述閘極堆疊結構的表面上；一對浮置閘極，設置於所述閘極堆疊結構之間，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，其中所述浮置閘極的頂面低於所述抹除閘極的頂面；第四介電層，覆蓋所述第一介電層、所述第三介電層與所述浮置閘極；控制閘極，設置於所述浮置閘極之間的所述第四介電層上；以及摻雜區，設置於每一所述閘極堆疊結構的兩側的所述基底中。
  2. 如申請專利範圍第1項所述的記憶體結構，其中所述浮置閘極的頂面高於所述抹除閘極的底面。
  3. 如申請專利範圍第1項所述的記憶體結構，其中所述控制閘極的頂面低於所述浮置閘極的頂面。
  4. 如申請專利範圍第1項所述的記憶體結構，其中所述浮置閘極之間的所述摻雜區位於所述控制閘極下方。
  5. 如申請專利範圍第1項所述的記憶體結構，其中所述浮置閘極具有間隙壁形式。
  6. 一種記憶體結構的製造方法，包括：於基底上形成第一介電層；於所述第一介電層上形成彼此分隔開的一對閘極堆疊結構，其中每一所述閘極堆疊結構包括：字元線，位於所述基底上；抹除閘極，位於所述字元線上；以及第二介電層，位於所述字元線與所述抹除閘極之間；於每一所述閘極堆疊結構的表面上形成第三介電層；於所述閘極堆疊結構之間形成一對浮置閘極，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，且所述浮置閘極的頂面低於所述抹除閘極的頂面；於每一所述閘極堆疊結構的兩側的所述基底中形成摻雜區；於所述基底上形成第四介電層，所述第四介電層覆蓋所述第一介電層、所述第三介電層與所述浮置閘極；以及於所述浮置閘極之間的所述第四介電層上形成控制閘極。
  7. 如申請專利範圍第6項所述的記憶體結構的製造方法，其中所述浮置閘極的頂面高於所述抹除閘極的底面。
  8. 如申請專利範圍第6項所述的記憶體結構的製造方法，其中所述控制閘極的頂面低於所述浮置閘極的頂面。
  9. 如申請專利範圍第6項所述的記憶體結構的製造方法，其中所述一對浮置閘極的形成方法包括：於所述基底上共形地形成浮置閘極材料層，其中所述浮置閘極材料層覆蓋所述閘極堆疊結構；進行非等向性蝕刻製程，移除部分所述浮置閘極材料層而形成間隙壁，且直到所述間隙壁的頂面低於所述抹除閘極的頂面；以及移除所述一對閘極堆疊結構的外側的所述間隙壁。
  10. 如申請專利範圍第6項所述的記憶體結構的製造方法，其中所述控制閘極的形成方法包括：於所述第四介電層上形成控制閘極材料層，且所述控制閘極材料層填滿所述閘極堆疊結構之間的空間；進行回蝕刻製程，移除部分所述控制閘極材料層；以及移除所述一對閘極堆疊結構的外側的所述控制閘極材料層。
  11. 一種記憶體結構，包括：第一介電層，設置於基底上；一對閘極堆疊結構，設置於所述第一介電層上且彼此分隔開，其中每一所述閘極堆疊結構包括：字元線，設置於所述基底上；以及第二介電層，設置於所述字元線上； 第三介電層，設置於每一所述閘極堆疊結構的側壁上；一對浮置閘極，設置於所述閘極堆疊結構之間，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，其中所述浮置閘極的頂面不高於所述第二介電層的頂面；第四介電層，覆蓋所述第一介電層、所述第三介電層與所述浮置閘極；控制閘極，設置於所述浮置閘極之間的所述第四介電層上；摻雜區，設置於每一所述閘極堆疊結構的兩側的所述基底中；第五介電層，覆蓋所述閘極堆疊結構、所述第三介電層、所述浮置閘極、所述第四介電層與所述控制閘極；以及抹除閘極，設置於所述第五介電層上，且位於所述控制閘極與所述一對浮置閘極上方。
  12. 如申請專利範圍第11項所述的記憶體結構，其中所述控制閘極的頂面低於所述浮置閘極的頂面。
  13. 如申請專利範圍第11項所述的記憶體結構，其中所述抹除閘極與所述一對浮置閘極以及所述一對閘極堆疊結構重疊。
  14. 如申請專利範圍第11項所述的記憶體結構，其中所述浮置閘極之間的所述摻雜區位於所述控制閘極下方。
  15. 如申請專利範圍第11項所述的記憶體結構，其中所述浮置閘極具有間隙壁形式。
  16. 一種記憶體結構的製造方法，包括：於基底上形成第一介電層； 於所述第一介電層上形成彼此分隔開的一對閘極堆疊結構，其中每一所述閘極堆疊結構包括：字元線，位於所述基底上；以及第二介電層，位於所述字元線上；於每一所述閘極堆疊結構的表面上形成第三介電層；於所述閘極堆疊結構之間形成一對浮置閘極，其中所述浮置閘極各自位於對應的所述閘極堆疊結構的側壁上的所述第三介電層上，且所述浮置閘極的頂面不高於所述第二介電層的頂面；於每一所述閘極堆疊結構的兩側的所述基底中形成摻雜區；於所述基底上形成第四介電層，所述第四介電層覆蓋所述第一介電層、所述第三介電層與所述浮置閘極；於所述浮置閘極之間的所述第四介電層上形成控制閘極；於所述基底上形成第五介電層，所述第五介電層覆蓋所述閘極堆疊結構、所述第三介電層、所述浮置閘極、所述第四介電層與所述控制閘極；以及於所述第五介電層上形成抹除閘極，其中所述抹除閘極位於所述控制閘極與所述一對浮置閘極上方。
  17. 如申請專利範圍第16項所述的記憶體結構的製造方法，其中所述控制閘極的頂面低於所述浮置閘極的頂面。
  18. 如申請專利範圍第16項所述的記憶體結構的製造方法，其中所述抹除閘極與所述一對浮置閘極以及所述一對閘極堆疊結構重疊。
  19. 如申請專利範圍第16項所述的記憶體結構的製造方法，其中所述一對浮置閘極的形成方法包括：於所述基底上共形地形成浮置閘極材料層，其中所述浮置閘極材料層覆蓋所述閘極堆疊結構；進行非等向性蝕刻製程，移除部分所述浮置閘極材料層而形成間隙壁，且直到所述間隙壁的頂面不高於所述抹除閘極的頂面；以及移除所述一對閘極堆疊結構的外側的所述間隙壁。
  20. 如申請專利範圍第16項所述的記憶體結構的製造方法，其中所述控制閘極的形成方法包括：於所述第四介電層上形成控制閘極材料層，且所述控制閘極材料層填滿所述閘極堆疊結構之間的空間；進行回蝕刻製程，移除部分所述控制閘極材料層；以及移除所述一對閘極堆疊結構的外側的所述控制閘極材料層。
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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI737374B (zh) * 2020-07-01 2021-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構

Families Citing this family (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US12527035B2 (en) 2022-11-10 2026-01-13 Iotmemory Technology Inc. Non-volatile memory device
US12225723B2 (en) 2022-03-30 2025-02-11 Iotmemory Technology Inc. Non-volatile memory device
US12279422B2 (en) 2022-01-18 2025-04-15 Iotmemory Technology Inc. Method of manufacturing non-volatile memory device
CN114823684B (zh) * 2022-04-24 2025-03-28 上海华虹宏力半导体制造有限公司 分栅快闪存储单元及其制备方法
US20240162316A1 (en) * 2022-11-10 2024-05-16 Iotmemory Technology Inc. Non-volatile memory device and method for manufacturing the same
TWI858715B (zh) * 2023-05-18 2024-10-11 華邦電子股份有限公司 半導體結構及其形成方法

Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TW201810625A (zh) * 2016-08-10 2018-03-16 美商格羅方德半導體公司 快閃記憶體裝置
US20180108665A1 (en) * 2006-12-27 2018-04-19 Monterey Research, Llc Convex shaped thin-film transistor device having elongated channel over insulating layer
TW201839961A (zh) * 2017-04-27 2018-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
JP2018170444A (ja) * 2017-03-30 2018-11-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TWI645546B (zh) * 2016-07-13 2018-12-21 台灣積體電路製造股份有限公司 半導體元件及其製造方法
US10170488B1 (en) * 2017-11-24 2019-01-01 Taiwan Semiconductor Manfacturing Co., Ltd. Non-volatile memory of semiconductor device and method for manufacturing the same
US20190006397A1 (en) * 2009-12-25 2019-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
CN109148455A (zh) * 2017-06-16 2019-01-04 旺宏电子股份有限公司 存储器元件及其制造方法
CN109192729A (zh) * 2018-08-31 2019-01-11 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6245614B1 (en) 2000-06-19 2001-06-12 United Microelectronics Corp. Method of manufacturing a split-gate flash memory cell with polysilicon spacers
KR100416380B1 (ko) * 2001-12-18 2004-01-31 삼성전자주식회사 플래시 메모리 형성 방법
US8669607B1 (en) * 2012-11-01 2014-03-11 Taiwan Semiconductor Manufacturing Company, Ltd. Methods and apparatus for non-volatile memory cells with increased programming efficiency
US9559177B2 (en) * 2013-12-03 2017-01-31 Taiwan Semiconductor Manufacturing Company, Ltd. Memory devices and method of fabricating same
TWI559459B (zh) * 2014-12-03 2016-11-21 力晶科技股份有限公司 快閃記憶體及其製造方法
US9761596B2 (en) * 2015-02-02 2017-09-12 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
CN105990360B (zh) * 2015-02-05 2019-08-06 物联记忆体科技股份有限公司 非易失性存储器及其制造方法
US9646978B2 (en) * 2015-06-03 2017-05-09 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device with word line having reduced height at outer edge opposite to gate stack
CN106328653B (zh) * 2015-07-07 2023-04-18 物联记忆体科技股份有限公司 非易失性存储器及其制造方法
US9859291B2 (en) * 2015-08-03 2018-01-02 Iotmemory Technology Inc. Non-volatile memory and manufacturing method thereof
US9978761B2 (en) * 2016-05-27 2018-05-22 Taiwan Semiconductor Manufacturing Co., Ltd. Self-aligned flash memory device
US10535574B2 (en) * 2017-09-20 2020-01-14 Taiwan Semiconductor Manufacturing Co., Ltd. Cell-like floating-gate test structure

Patent Citations (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20180108665A1 (en) * 2006-12-27 2018-04-19 Monterey Research, Llc Convex shaped thin-film transistor device having elongated channel over insulating layer
US20190006397A1 (en) * 2009-12-25 2019-01-03 Semiconductor Energy Laboratory Co., Ltd. Semiconductor device
TWI645546B (zh) * 2016-07-13 2018-12-21 台灣積體電路製造股份有限公司 半導體元件及其製造方法
TW201810625A (zh) * 2016-08-10 2018-03-16 美商格羅方德半導體公司 快閃記憶體裝置
JP2018170444A (ja) * 2017-03-30 2018-11-01 ルネサスエレクトロニクス株式会社 半導体装置およびその製造方法
TW201839961A (zh) * 2017-04-27 2018-11-01 台灣積體電路製造股份有限公司 半導體裝置及其製造方法
CN109148455A (zh) * 2017-06-16 2019-01-04 旺宏电子股份有限公司 存储器元件及其制造方法
US10170488B1 (en) * 2017-11-24 2019-01-01 Taiwan Semiconductor Manfacturing Co., Ltd. Non-volatile memory of semiconductor device and method for manufacturing the same
CN109192729A (zh) * 2018-08-31 2019-01-11 上海华虹宏力半导体制造有限公司 半导体结构及其形成方法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI737374B (zh) * 2020-07-01 2021-08-21 力晶積成電子製造股份有限公司 非揮發性記憶體結構

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