TWI721960B - 半導體裝置、製造方法及電子機器 - Google Patents

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TWI721960B
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Abstract

本技術係關於一種實現積層半導體裝置、且可識別經積層之半導體裝置之半導體裝置、製造方法及電子機器。
本技術之半導體裝置係與複數個半導體裝置積層而一體化者，且具備：第1貫通電極，其用於與其他半導體裝置連接；及第2貫通電極，其連接第1貫通電極與內部之元件；且第2貫通電極於積層之每一半導體裝置配置於不同位置。第2貫通電極係表示積層時之積層位置。於積層後，藉由利用外部信號進行之寫入，而鑑別經積層之半導體裝置之積層方向之位址。本技術可應用於記憶體晶片或FPGA晶片。

Description

半導體裝置、製造方法及電子機器
本技術係關於一種半導體裝置、製造方法及電子機器。詳細而言，係關於一種將記憶體、邏輯電路、FPGA(Field-Programmable Gate Array：場可程式化閘陣列)等器件積層一體化之半導體裝置、製造方法及電子機器。
記憶體等半導體裝置就良率或封裝尺寸之觀點而言期望小型化，且將分割成單片之半導體晶片電性連接而一體化之半導體元件已量產化。
此種半導體裝置主要作為封裝技術之發展型而實現，作為應用例可列舉經由晶片側壁之電極連接之方法、經由矽中介層連接之方法、經由貫通電極連接之方法等。
於將晶片彼此經由外部輸入輸出端子電性連接之情形時，因可採取於測定及良品篩選之後進行積層之方法，故可防止一體化後之製品之良率下降。然而，由於輸入輸出端子或保護元件之阻抗較大，故速度之下降或消耗電力之增大等被作為問題提出。又，由於佈局面積亦較大，故浪費之晶片區域亦增多。
又，於接合晶片彼此之情形時，由於必須將進行高精度之對準之安裝進行將製品之數量與積層數相乘之次數，故有組裝之處理能力變差，而成本增加之可能性。
另一方面，近年來逐漸開始使用將晶圓彼此貼合而一體化作為 製品之方法(例如專利文獻1)。將晶圓彼此貼合之最大優點在於，可藉由於貼合時實施高精度之對準，而保證存在於相同晶圓內之所有晶片之對準精度。
[先前技術文獻] [專利文獻]
[專利文獻1]日本專利特開2013-251511號公報
然而，於將晶圓彼此貼合之情形時，若於積層晶片內混入不良品，則由於並無於積層後僅除去成為不良品之晶片之方法，故一體化後之晶片整體成為不良品。
一般於進行晶圓之多層積層之情形時，積層具有不同之遮罩組與功能之晶圓彼此，而將各者之貫通連接孔之位置或功能作為特定之電源或信號線使用。
於進行此種自訂設計之情形時，因對應於欲實現之功能而施行最佳之設計，故可實現元件面積之減少或動作速度之提高。
然而，自訂設計器件之使用用途受限，故難以供不特定多數之使用者將相同器件活用於不同目的。例如，於積層3層之情形時，必須製作3種遮罩組，且於各晶圓形成使用有各遮罩組之器件構造，並貼合而一體化。難以將該等遮罩組活用於其他目的。因此，器件開發中之遮罩組之費用占較大比例，而期望減少費用。
本技術係鑒於此種狀況而完成者，能夠將相同陣列器件利用相同遮罩組製成，且實現相互具有電性連接之3維網路。
本技術之一態樣之第1半導體裝置係與複數個半導體裝置積層而一體化者，其具備：第1貫通電極，其用於與其他半導體裝置連接； 及第2貫通電極，其連接上述第1貫通電極與內部之元件；且上述第2貫通電極於積層之每一半導體裝置配置於不同位置。
可設為，上述第2貫通電極係表示積層時之積層位置。
可設為，於積層後，藉由利用外部信號進行之寫入，而鑑別積層後之半導體裝置之積層方向之位址。
可設為，藉由配置於半導體裝置之熔絲或反熔絲元件與上述第2貫通電極之組合，而利用外部信號寫入積層方向之位址。
可設為，以晶圓之狀態積層，並於形成有上述第1貫通電極與上述第2貫通電極之後被單片化。
可設為，上述半導體裝置係記憶體，且除於上述記憶體內使用之XY位址以外，並組合表示經積層之半導體裝置之積層位置之Z位址而特定出位元位置。
可設為，於經積層之複數個半導體裝置間共用記憶區域及冗餘區域。
可設為，上述半導體裝置係FPGA(可程式化邏輯陣列)，且藉由特定出半導體裝置內之位置之XY位址、與特定出半導體裝置間之位置之Z位址，而特定出寫入電路功能之邏輯元件之配置。
可設為，經由附加有可程式化之選擇開關之貫通電極連接積層方向之配線陣列間，而以邏輯元件單位構成3維方向之網路連接。
可設為具備：控制於半導體裝置內之信號之流向之開關、及控制經積層之半導體裝置間之信號之流向之開關。
可設為，與形成有外部連接端子與保護元件之半導體裝置積層，且經積層之半導體裝置間藉由上述第1貫通電極相互連接，且經積層之複數個半導體裝置共用上述外部連接端子與上述保護元件。
可設為，供積層攝像元件，且上述半導體裝置係記憶由上述攝像元件拍攝的信號之資料之記憶體，將上述記憶體於上述攝像元件之 下層積層有複數層，將處理來自上述記憶體之信號之處理部積層於上述記憶體之下層。
本技術之一態樣之第2半導體裝置係將平面狀之可組態邏輯陣列於與上述平面正交之方向積層複數層，且上述可組態邏輯陣列具備：邏輯元件；單位配線，其於上述平面內，配置於縱向及橫向；及第1開關，其進行對上述縱向及橫向之上述單位配線之連接與切斷；且包含上述邏輯元件、上述單位配線、及上述第1開關之重複單位係於上述平面內之縱向與橫向重複配置；且於上述重複單位中，進而具備：第2開關，其進行上述重複單位內之上述單位配線、與於上述可組態邏輯陣列之上述正交方向上鄰接之其他可組態邏輯陣列所包含之上述重複單位內之上述單位配線之連接與切斷；且經由上述第1開關與上述第2開關之兩者，而於包含上述平面方向與上述正交方向之3維方向構成邏輯電路。
本技術之一態樣之製造方法係製造與複數個半導體裝置積層而一體化之半導體裝置之製造方法，且包含如下步驟：分別形成用於與其他半導體裝置連接之第1貫通電極、及連接上述第1貫通電極與內部之元件之第2貫通電極；且上述第2貫通電極以於積層之每一半導體裝置配置於不同位置之方式形成。
本技術之一態樣之電子機器係包含與複數個半導體裝置積層而一體化之半導體裝置者，且上述半導體裝置具備：第1貫通電極，其用於與其他半導體裝置連接；及第2貫通電極，其連接上述第1貫通電極與內部之元件；且上述第2貫通電極於積層之每一半導體裝置配置於不同位置。
本技術之一態樣之第3半導體裝置具備：積層之複數個半導體裝置；資料信號線，其與上述半導體裝置進行資料之授受；及控制信號線，其與上述半導體裝置進行位址之授受；且上述資料信號線與上述 控制信號線分別經多工，且上述資料信號線之多工度低於上述控制信號線之多工度。
可設為進而具備：晶片指定信號線，其進行用於自上述複數個半導體裝置中，選擇進行資料之授受之半導體裝置之選擇信號之授受；且上述晶片指定信號線經多工，且上述晶片指定信號線之多工度低於上述控制信號線之多工度或與其相等。
可設為，上述複數個半導體裝置之各者係記憶分配給自身之積層方向之位址，且上述晶片指定信號線係授受經解碼之上述積層方向之位址。
可設為，上述半導體裝置係記憶體，上述記憶體係積層8層，且上述記憶體經4重多工，且上述積層8層之記憶體中之2層記憶體被同時驅動。
可設為，上述半導體裝置具備用於與其他半導體裝置連接之第1貫通電極、及用於與上述第1貫通電極連接之第2貫通電極，以用於上述資料信號；且上述第2貫通電極係於被供給不同之資料之每一半導體裝置配置於不同位置。
本技術之一態樣之第1半導體裝置係與複數個半導體裝置積層而一體化者，其具備：第1貫通電極，其用於與其他半導體裝置連接；及第2貫通電極，其連接第1貫通電極與內部之元件；且第2貫通電極於積層之每一半導體裝置配置於不同位置。
於本技術之一態樣之第2半導體裝置中，平面狀之可組態邏輯陣列於與平面正交之方向積層有複數層。可組態邏輯陣列具備：邏輯元件；單位配線，其於平面內，配置於縱向及橫向；及第1開關，其進行對縱向及橫向之單位配線之連接與切斷；且包含邏輯元件、單位配線、及第1開關之重複單位係於平面內之縱向與橫向重複配置；且於重複單位中，進而具備：第2開關，其進行重複單位內之單位配線、 與於可組態邏輯陣列之正交方向上鄰接之其他可組態邏輯陣列所包含之重複單位內之單位配線之連接與切斷；且經由第1開關與第2開關之兩者，而於包含平面方向與垂直方向之3維方向構成邏輯電路。
於上述製造方法中，製造出上述第1半導體裝置。
於上述電子機器中，設為具備上述第1半導體裝置之構成。
於本技術之一態樣之第3半導體裝置中具備：積層之複數個半導體裝置；資料信號線，其與半導體裝置進行資料之授受；及控制信號線，其與半導體裝置進行位址之授受；且資料信號線與控制信號線分別被多工，且資料信號線之多工度設定為低於控制信號線之多工度。
根據本技術之一態樣，可將相同陣列器件利用相同遮罩組製成，且實現相互具有電性連接之3維網路。
再者，此處所記載之效果未必受限定，亦可為本揭示中所記載之任一效果。
10‧‧‧邏輯電路晶片
11‧‧‧輸入輸出部
12‧‧‧電路部
13‧‧‧保護電路
20‧‧‧記憶體晶片
21‧‧‧記憶胞
22‧‧‧解碼器
23‧‧‧感測放大器
24‧‧‧冗餘熔絲器件
30‧‧‧記憶體晶片
31‧‧‧記憶胞
32‧‧‧解碼器
33‧‧‧感測放大器
41‧‧‧凸塊
42‧‧‧記憶體連接部
51‧‧‧貫通電極
52‧‧‧貫通電極
53‧‧‧貫通電極
54‧‧‧貫通電極
60‧‧‧晶片
61‧‧‧貫通電極
62‧‧‧正面配線
63‧‧‧背面配線
64‧‧‧元件
65‧‧‧貫通電極
66‧‧‧正面配線
67‧‧‧貫通電極
68‧‧‧背面配線
69‧‧‧元件
70‧‧‧晶片
71‧‧‧貫通電極
72‧‧‧正面配線
73‧‧‧貫通電極
74‧‧‧背面配線
75‧‧‧元件
76‧‧‧貫通電極
77‧‧‧正面配線
78‧‧‧背面配線
79‧‧‧元件
80‧‧‧晶片
81‧‧‧貫通電極
82‧‧‧正面配線
83‧‧‧背面配線
84‧‧‧元件
85‧‧‧貫通電極
86‧‧‧正面配線
87‧‧‧背面配線
88‧‧‧元件
101‧‧‧晶片位址解碼線
103‧‧‧積層晶片
201‧‧‧晶片
202‧‧‧晶片
203‧‧‧晶片
204‧‧‧晶片
205‧‧‧晶片
221‧‧‧I/F晶片
222~224‧‧‧FPGA晶片
241‧‧‧支持基板
242~244‧‧‧FPGA晶片
245‧‧‧HM-IP晶片
246‧‧‧I/O晶片
222~224‧‧‧FPGA晶片
301‧‧‧FPGA晶片
302‧‧‧FPGA晶片
303‧‧‧FPGA晶片
304‧‧‧FPGA晶片
311‧‧‧選擇開關
311-1~311-4‧‧‧選擇開關
312‧‧‧CLB
312-1‧‧‧CLB
312-2‧‧‧CLB
312-3‧‧‧CLB
312-4‧‧‧CLB
313‧‧‧Z軸方向選擇開關(Z軸方向開關)
321‧‧‧選擇開關
321-1~321-4‧‧‧選擇開關
322‧‧‧CLB
322-1~322-4‧‧‧CLB
323‧‧‧Z軸方向選擇開關(Z軸方向開關)
323-1~323-4‧‧‧Z軸方向選擇開關(Z軸方向開關)
324‧‧‧Z軸方向選擇開關(Z軸方向開關)
324-1~324-4‧‧‧Z軸方向選擇開關(Z軸方向開關)
331-1~331-4‧‧‧選擇開關
332-1~332-4‧‧‧CLB
333-1~333-4‧‧‧Z軸方向選擇開關(Z軸方向開關)
334-1~334-4‧‧‧Z軸方向選擇開關(Z軸方向開關)
341-1~341-4‧‧‧選擇開關
342-1~342-4‧‧‧CLB
411‧‧‧貫通電極
412‧‧‧貫通電極
501‧‧‧晶圓
502‧‧‧晶圓
503‧‧‧晶圓
504‧‧‧晶圓
511‧‧‧保護元件
512‧‧‧系統控制器
513‧‧‧組入電路
521‧‧‧貫通連接部
522‧‧‧解碼器
523‧‧‧陣列部
531‧‧‧貫通連接部
532‧‧‧解碼器
533‧‧‧陣列部
541‧‧‧貫通連接部
542‧‧‧解碼器
543‧‧‧陣列部
600‧‧‧影像感測器
601‧‧‧處理電路
602‧‧‧記憶體
603‧‧‧記憶體
604‧‧‧記憶體
605‧‧‧攝像元件
606‧‧‧晶載透鏡
620‧‧‧影像感測器
621‧‧‧處理電路
622‧‧‧AD轉換電路
623‧‧‧記憶體
624‧‧‧AD轉換元件
625‧‧‧記憶體
626‧‧‧攝像元件
627‧‧‧透鏡
640‧‧‧影像感測器
641‧‧‧處理電路
642‧‧‧AD轉換元件
643‧‧‧AD轉換元件
644‧‧‧攝像元件
645‧‧‧透鏡
660‧‧‧裝置
661‧‧‧處理電路
662‧‧‧記憶體
663‧‧‧記憶體
664‧‧‧LSI
700‧‧‧積層記憶體構造體(積層記憶體)
701‧‧‧記憶體
701-1‧‧‧記憶體晶片
701-2‧‧‧記憶體晶片
701-3‧‧‧記憶體晶片
701-4‧‧‧記憶體晶片
701-5‧‧‧記憶體晶片
701-6‧‧‧記憶體晶片
701-7‧‧‧記憶體晶片
701-8‧‧‧記憶體晶片
701-1a-1~701-1a-8‧‧‧貫通電極
701-1a-1-1~701-1a-1-16‧‧‧貫通電極
701-1a-2-1~701-1a-2-16‧‧‧貫通電極
701-1a-3-1~701-1a-3-16‧‧‧貫通電極
701-1a-4-1~701-1a-4-16‧‧‧貫通電極
701-1a-5-1~701-1a-5-16‧‧‧貫通電極
701-1a-6-1~701-1a-6-16‧‧‧貫通電極
701-1a-7-1~701-1a-7-16‧‧‧貫通電極
701-1a-8-1~701-1a-8-16‧‧‧貫通電極
701-1b-1~701-1b-8‧‧‧背面配線
701-1c-1~701-1c-8‧‧‧正面配線
701-2a-1~701-2a-8‧‧‧貫通電極
701-2b-1~701-2b-8‧‧‧背面配線
701-2c-1~701-2c-8‧‧‧正面配線
701-3a-1~701-3a-8‧‧‧貫通電極
701-3b-1~701-3b-8‧‧‧背面配線
701-3c-1~701-3c-8‧‧‧正面配線
701-4a-1~701-4a-8‧‧‧貫通電極
701-4b-1~701-4b-8‧‧‧背面配線
701-4c-1~701-4c-8‧‧‧正面配線
701-5a-1~701-5a-8‧‧‧貫通電極
701-5b-1~701-5b-8‧‧‧背面配線
701-5c-1~701-5c-8‧‧‧正面配線
701-6a-1~701-6a-8‧‧‧貫通電極
701-6b-1~701-6b-8‧‧‧背面配線
701-6c-1~701-6c-8‧‧‧正面配線
701-7a-1~701-7a-8‧‧‧貫通電極
701-7b-1~701-7b-8‧‧‧背面配線
701-7c-1~701-7c-8‧‧‧正面配線
701-8a-1~701-8a-8‧‧‧貫通電極
701-8b-1~701-8b-8‧‧‧背面配線
701-8c-1~701-8c-8‧‧‧正面配線
701-1d~701-8d‧‧‧貫通電極
701-1d-1-1~701-1d-1-16‧‧‧貫通電極
702‧‧‧控制晶片
703‧‧‧控制電路部
704‧‧‧第1貫通電極配置區域
705‧‧‧記憶胞陣列區域
706‧‧‧第2貫通電極配置區域
707‧‧‧第1貫通電極配置區域
711‧‧‧資料信號線
711-1‧‧‧資料信號線(貫通電極)
711-2‧‧‧資料信號線(貫通電極)
711-3‧‧‧資料信號線(貫通電極)
711-4‧‧‧資料信號線(貫通電極)
711-5‧‧‧資料信號線(貫通電極)
711-6‧‧‧資料信號線(貫通電極)
711-7‧‧‧資料信號線(貫通電極)
711-8‧‧‧資料信號線(貫通電極)
711-1c-2~711-1c-8‧‧‧正面配線
721‧‧‧控制信號線
731‧‧‧晶片指定信號線
750‧‧‧第2積層記憶體構造體(積層記憶體)
761-1‧‧‧資料信號線
761-2‧‧‧資料信號線
771‧‧‧晶片指定信號線
771-1‧‧‧晶片指定信號線
771-2‧‧‧晶片指定信號線
771-3‧‧‧晶片指定信號線
771-4‧‧‧晶片指定信號線
800‧‧‧積層記憶體構造體(積層記憶體)
811‧‧‧資料信號線
811-1‧‧‧資料信號線
811-2‧‧‧資料信號線
811-3‧‧‧資料信號線
811-4‧‧‧資料信號線
821‧‧‧晶片指定信號線
821-1‧‧‧晶片指定信號線
821-2‧‧‧晶片指定信號線
850‧‧‧積層記憶體構造體(積層記憶體)
861‧‧‧晶片指定信號線
900‧‧‧積層記憶體構造體(積層記憶體)
911‧‧‧晶片指定信號線
1000‧‧‧攝像裝置
1001‧‧‧透鏡群
1002‧‧‧攝像元件
1003‧‧‧DSP電路
1004‧‧‧圖框記憶體
1005‧‧‧顯示裝置(顯示部)
1006‧‧‧記錄裝置(記錄部)
1007‧‧‧操作系統(操作部)
1008‧‧‧電源系統(電源部)
1009‧‧‧匯流排線
1010‧‧‧CPU
圖1係用以說明積層之晶片之構成之圖。
圖2係用以說明貫通電極之圖。
圖3係用以說明貫通電極之圖。
圖4係用以說明位址之寫入之圖。
圖5係用以說明位址之寫入之圖。
圖6A、B係用以說明冗餘區域之恢復之圖。
圖7係用以說明冗餘區域之恢復之圖。
圖8係用以說明FPGA之構造之圖。
圖9A、B係用以說明FPGA之構造之圖。
圖10A、B係用以說明3維網路之圖。
圖11A、B係用以說明3維網路之圖。
圖12係用以說明3維網路之圖。
圖13係用以說明3維網路之圖。
圖14係用以說明應用例之圖。
圖15係用以說明應用例之圖。
圖16係用以說明應用例之圖。
圖17係用以說明應用例之圖。
圖18係用以說明應用例之圖。
圖19A~C係用以說明對積層記憶體之應用例之圖。
圖20係用以說明應用於積層記憶體之情形時之貫通電極之圖。
圖21係用以說明控制晶片與記憶體晶片之構成之圖。
圖22A~C係用以說明對積層記憶體之應用例之圖。
圖23A~C係用以說明對積層記憶體之應用例之圖。
圖24A~C係用以說明對積層記憶體之應用例之圖。
圖25A~C係用以說明對積層記憶體之應用例之圖。
圖26係用以說明電子機器之圖。
圖27係用以說明使用例之圖。
以下，對用以實施本技術之形態(以下，稱為實施形態)進行說明。再者，說明係按以下之順序進行。
1.關於積層構造
2.關於貫通電極
3.關於各層之判別方法
4.關於位址之寫入
5.關於冗餘區域之共用
6.關於FPGA之構造
7.關於3維網路
8.關於應用例
9.關於應用例(記憶體)
10.關於電子機器之構成
11.關於攝像裝置之使用例
<關於積層構造>
根據本技術，可提供一種半導體裝置，其將相同陣列器件利用相同遮罩組製成，且於相互具有電性連接之半導體器件中，藉由利用外部信號進行之寫入，而鑑別積層後之元件之上下(Z軸)方向之配置位址。
因具有陣列配置之器件、例如記憶體或閘陣列般之器件構造可於規模擴張使用多層積層構造，故能夠將相同之遮罩組於複數個器件共用而使用。此處，列舉具有此種器件構造之半導體裝置為例而繼續說明。
參照圖1、圖2，列舉積層3個晶片之情形為例，對具有上述器件構造之半導體裝置進行說明。如圖1所示，將邏輯電路晶片10、記憶體晶片20、及記憶體晶片30如圖2所示般積層。於邏輯電路晶片10搭載有例如輸入輸出部11、電路部12、保護電路13等。
記憶體晶片20或記憶體晶片30係DRAM(Dynamic Random Access Memory：動態隨機存取記憶體)等記憶體晶片。於記憶體晶片20搭載有記憶胞21、及自該記憶胞21讀出資料之解碼器22，且如圖1所示般，於垂直方向與水平方向上分別具備解碼器22。又，記憶胞21亦分別設置於圖中左右，且解碼器22亦對應於各個記憶胞21而設置。
又，於記憶體晶片20，亦搭載有冗餘用fuse(熔絲)器件24。記憶體晶片20之資料及控制信號之寫入、讀出線係經由貫通電極(圖2)自外部之晶片引入。
記憶體晶片20與記憶體晶片30係具有相同構成、且以相同遮罩 產生之晶片。記憶體晶片30之背面係如圖1之右側所示般，設置有凸塊41與記憶體連接部42。凸塊41於背面設置有複數個。經由該凸塊41，與未圖示之處理部連接。
若將記憶體晶片20與記憶體晶片30之記憶體容量設為每1晶片例如500Mbit，則將2個晶片積層2層時為1Gbit，積層4層時為2Gbit。如此般對應於製品之規格使積層數變化，能夠將搭載容量設定為所期望之容量。
輸入輸出端子、輸入輸出部之保護電路、測試電路、控制積層晶片之位址之位址控制電路等係製入於與記憶體不同之晶圓(或最上層記憶體之背面)，該等晶圓與記憶體本體經由貫通電極電性連接。
於圖1、圖2所示之例中，作為能夠將相同之遮罩組於複數個器件組共用而使用之例，而列舉記憶體晶片20與記憶體晶片30。
於此種構成中，可考慮分為製入輸入輸出端子或保護元件之晶圓、加入製品固有之功能之晶圓、及積層複數層能夠擴張之陣列器件之晶圓等而設計。
輸入輸出晶圓或加入製品固有之功能之晶圓雖必須針對每一製品改變規格，而使用不同之遮罩組製成，但只要半導體晶片之尺寸固定，則陣列器件部分能夠全部使用相同遮罩組生產。
電路用之晶圓與記憶體用之晶圓以分別不同之晶圓製程形成，於貼合而一體化之後，形成電性連接部。
於實現此種構成之器件之方面存在應解決之問題。由於在積層以相同遮罩組製成之晶圓之情形時，無法自外部判別存在複數個之陣列器件之位址而寫入資料，故必須解決該問題。以下，對解決該問題之本技術進行說明。
<關於貫通電極>
再次參照圖2，於積層有複數個晶片之情形時，設置貫通電極， 各晶片經由貫通電極電性連接。
於記憶體晶片20與記憶體晶片30，分別設置有貫通電極51與貫通電極53。藉由連接貫通電極51與貫通電極53，而將邏輯電路晶片10、記憶體晶片20、及記憶體晶片30以可相互進行資料或電力之授受之方式連接。
再者，貫通電極之功能分別被分配成資料之授受用、電力之授受用等。此處，於無特別說明之情形時，作為資料之授受用之貫通電極繼續說明。
於記憶體晶片20設置有與貫通電極51連接之貫通電極52，以便將來自記憶體晶片20之輸出輸出至邏輯電路晶片10、或將來自邏輯電路晶片10之輸出輸出至記憶體晶片20。
同樣地，於記憶體晶片30設置有與貫通電極52連接之貫通電極53，以便將來自記憶體晶片30之輸出輸出至邏輯電路晶片10、或將來自邏輯電路晶片10之輸出輸出至記憶體晶片30。
如此之貫通電極於記憶體晶片20或記憶體晶片30分別設置有複數個，且構成為可進行積層之晶片間之資料之授受等。
<關於各層之判別方法>
如圖2所示，於積層有複數個晶片之情形時，必須識別對第幾層之晶片輸出資料，及為來自第幾層之晶片之資料。因此，於本技術中，於晶片形成如以下說明之貫通電極。
於圖3表示積層3片晶片之情形。於圖3所示之例中，積層有晶片60、晶片70、及晶片80。晶片60、晶片70、及晶片80係相當於例如圖1所示之記憶體晶片20、或下述FPGA晶片222(圖9A)等之晶片。
於晶片60，縱向(圖中上下方向)上，貫穿晶片60之貫通電極61與貫通電極65設置於不同位置。又，於晶片60，橫向(圖中左右方向)上，設置有與設置於晶片60之元件64、元件69、例如保護二極體或選 擇MOS(Metal Oxide Semiconductor：金屬氧化物半導體)等元件連接之正面配線62與正面配線66。
該正面配線62與正面配線66視位置而與背面配線63或背面配線68連接。於圖3所示之例中，正面配線62不與背面配線63連接，但正面配線66藉由貫通電極67與背面配線68連接。
同樣地，於晶片70，縱向上，貫穿晶片70之貫通電極71與貫通電極76設置於不同位置。設置於晶片70之貫通電極71與設置於晶片60之貫通電極61連接，且貫通電極76與貫通電極65連接。
於晶片70，橫向上，設置有與設置於晶片70之元件75或元件79連接之正面配線72與正面配線77。該正面配線72藉由貫通電極73與背面配線74連接，且正面配線77不與背面配線78連接。
同樣地，於晶片80，縱向上，貫穿晶片80之貫通電極81與貫通電極85設置於不同位置。設置於晶片80之貫通電極81與設置於晶片70之貫通電極71連接，且貫通電極85與貫通電極76連接。
藉由連接貫通電極81、貫通電極71、及貫通電極61，而形成貫穿各層之貫通電極。同樣地，藉由連接貫通電極85、貫通電極76、及貫通電極65，而形成貫穿各層之貫通電極。
於晶片80，橫向上，設置有與設置於晶片80之元件84或元件88連接之正面配線82與正面配線86。該正面配線82不與背面配線83連接，且正面配線86不與背面配線87連接。
如此，與背面配線連接之貫通電極根據各層而不同。於圖3所示之例中，於自下起設為第1層、第2層、第3層之情形時，第1層之晶片60係於部分B(圖中右側)設置有貫通電極67。藉由存在貫通電極67，而成為連接有元件69、正面配線66、貫通電極67、背面配線68、及貫通電極65之構成。
例如，於積層邏輯電路晶片10(圖3中未圖示)作為晶片60之下層 之情形時，成為可將來自元件69之資料輸出至連接於貫通電極65之邏輯電路晶片10之構成。
又，於設置於部分B之貫通電極65，未連接第2層之晶片70或第3層之晶片80。因此，成為如下構造：於接收資料之側亦可辨別經由設置於部分B之貫通電極65獲得之資料係來自第1層之晶片60。
同樣地，第2層之晶片70係於部分A(圖中左側)設置有貫通電極73。藉由存在貫通電極73，而成為連接有元件75、正面配線72、貫通電極73、背面配線74、及貫通電極71之構成。
藉由成為此種構成，可將例如來自元件75之資料輸出至連接於貫通電極71之邏輯電路晶片10(於圖3中未圖示)等。
又，於設置於部分A之貫通電極71，未連接第1層之晶片60或第3層之晶片80。因此，成為如下構造：於接收資料之側亦可辨別經由設置於部分A之貫通電極71獲得之資料係來自第2層之晶片70。
如此，藉由設置連接設置於晶片之元件與貫穿各層之貫通電極(設為第1貫通電極)例如貫通電極65等之貫通電極(設為第2貫通電極)、例如貫通電極67等，並將第2貫通電極於各層設置於不同位置，能夠根據其位置區別各層。
又，如下所述，即使為配置於不同層之晶片，供給相同之資料之晶片之第2貫通電極亦於供給相同資料之晶片設置於相同之位置。藉由於相同之位置設置第2貫通電極，可將於連接於該第2貫通電極之第1貫通電極傳輸之資料同時供給至複數個晶片。
如此，第2貫通電極於各層中設置於不同位置，由此能夠根據其位置區別各層，且於欲供給相同資料之晶片中，亦可藉由設置於相同位置而供給相同之資料。
圖3所示之連接積層後之晶片間之貫通電極、例如貫通電極61、71、81係藉由晶圓製程之微影及乾式蝕刻技術而自各晶圓之背面朝向 各晶圓之正面開口。
再者，為了縮小背面貫通連接電極之開口尺寸、及縮短開口時間，較理想為使記憶體基板(例如晶片60等)之晶圓厚度於不會使特性劣化之範圍內薄膜化。
此時，連接於下層之晶圓之背面配線之第1貫通電極、與連接於該晶圓之正面配線之第2貫通電極係使用分別不同之遮罩，加工深度不同之2種電極。此時，用於形成第1貫通電極之遮罩可於積層之晶圓中共通使用。用於形成第2貫通電極之遮罩係除用於識別層之貫通電極、或連接於欲供給不同之資料之元件之貫通電極以外之部分可使用共通之遮罩。
兩電極均被填充銅等導電性材料，且藉由背面配線而相互形成連接。藉由該方法，而實現下層晶圓與該晶圓之電性連接，且能夠將第2貫通電極之配置於每一貼合層切換。其結果，能夠將製入於各晶圓之器件存在於哪一層作為資訊寫入。
如此成為第1貫通電極及第2貫通電極之連接路徑之記憶體晶圓之區域以成為連接阻礙之器件構造不重疊之方式設計，而構成為第1貫通電極連接於下層晶圓之背面配線，且第2貫通電極連接於記憶體晶圓內之配線。
<關於位址之寫入>
為了將所有信號線之連接路徑分製於每一積層晶片，而必須準備將積層數相乘所得之個數之第2貫通電極之連接位置，但為了形成貫通電極而設置之貫通連接孔與通常之連接孔相比以極大之尺寸描繪，故有佈局面積之浪費變大之可能性。
因此如圖4所示，構成為僅將寫入晶片位址之路經分製於每一積層晶片103，其他資料線之連接路徑以全部重疊配置於相同位置之方式佈局。
晶片選擇位址係選擇積層位置為第幾層之解碼器之資料線之選擇位址，於連接有4層之記憶體晶片之情形時，必需2bit之晶片位址解碼線101。
於所有晶圓製程完成、且對整體積層晶圓之電性連接與外部輸入輸出端子之形成結束之階段，將晶片解碼位址寫入於各層之器件。關於該寫入，參照圖5以後之圖於下文敍述。
再者，僅寫入晶片選擇位址之路徑必須預先於每一晶圓改變第2貫通電極之配置。於驅動位址寫入之電路，對應於位址線之位置之選擇電晶體被接通(ON)時，於對應於解碼位址之熔絲電路寫入資訊。
此時，於為對應於位址之晶圓之熔絲、例如圖1所示之記憶體晶片20之情形時，必須設為如下構造：對fuse(熔絲)器件24寫入資訊，另一方面，對不對應於位址之晶圓之熔絲不寫入資訊。因此，亦可設為以僅對熔絲之寫入部分，於對應於位址之位置將貫通電極開口，除此以外不將貫通電極開口之方式分製遮罩。
只要一次性對晶片位址解碼線寫入資料，則其後可永久識別晶片位址，判別是否為欲進行資料之寫入、刪除之晶片可藉由進行與晶片位址解碼線之資料之比較而實現。
若以此種方法預先寫入積層晶片之位址資訊，則能夠同時存取複數個晶片之任意之XY位址，而可應對因並列處理實現之高速化、冗餘區域之共用化等，於構建積層晶片之系統之方面成為較大優勢。
圖5係用於說明將Z方向(連接層位置)之位址寫入於各晶圓之原理之圖。於參照圖5之說明中，列舉將4個晶片積層4層之情形為例進行說明。
自陣列器件、例如存在於與圖2所示之形成有晶片60、70、80之晶圓不同層之器件(以下，記為晶片位址解碼器)供給控制積層晶片之位址之信號。
於各層以連結於積層晶片位址解碼器之形式製入有位址寫入用器件(熔絲、反熔絲等)。如上所述，因於每一層改變第2貫通電極之配置而切換寫入位址資訊之熔絲器件之位置，故若以控制晶片切換位址信號，則對應於位址信號之位址寫入用器件被驅動。
例如，於如圖3所示之設置有貫通電極之積層晶片中，第1層之晶片60係設置於部分B之貫通電極65(相當於第1貫通電極)與貫通電極67(相當於第2貫通電極)連接。該貫通電極65與晶片位址解碼器連結，於貫通電極65製入有位址寫入用器件。具體而言，於與貫通電極65連接之貫通電極67、進而經由正面配線66連接於貫通電極67之元件69，製入有位址寫入用器件。
於在控制晶片側切換位址信號、例如切換為對應於第1層之晶片60之位址信號之情形時，對應於該位址信號之位址寫入用器件、該情形時為製入於第1層之晶片60之位址寫入用器件被驅動。
藉由於各層執行如此之位址信號之切換、位址寫入用器件之驅動、以及位址之寫入，而於積層後之各層之晶片，寫入表示該晶片為第幾層之位址。
例如，如圖5所示，於第1層之晶片，寫入(00)作為位址。圖5所示之(000/1)中，(00)為堆疊位址(Stack Address)，(0/1)於接通時取1之值，於斷開(OFF)時取0之值。所謂堆疊位址係晶片之積層方向(Z軸方向)之位址。接通、斷開之資訊係用於如下之資訊：如上所述，於對應於位址線之位置之選擇電晶體被接通時，用於對與解碼位址對應之熔絲電路寫入資訊用。
同樣地，於第2層之晶片，寫入(01)作為堆疊位址，於第3層之晶片，寫入(10)作為堆疊位址，於第4層之晶片，寫入(11)作為堆疊位址。再者，於4層之情形時，雖為2位元之堆疊位址即可，但亦可對應於積層之晶片數，而設定堆疊位址之位元數。
如此將積層晶片之位址資訊永久寫入於各晶片。於此種位址之寫入以後之動作中，若比較寫入於晶片之積層晶片位址資訊、與欲寫入資料之晶片之位址資訊，則即使不經由特定之貫通電極(貫通孔)，亦可將正確之位址位置之資料輸送至各晶片。
根據此種原理，若於各晶片寫入層識別位址，則能夠進行自複數條路徑輸送資料之批量處理、或形成不經由控制晶片而直接於陣列器件間傳送資料之直接通路，從而可給器件之高速化或低電力化帶來較大優勢。
<關於冗餘區域之共用>
如上所述，藉由於各層之晶片寫入表示其為第幾層之晶片之位址，而可進行例如以下說明之冗餘區域之共用。首先，參照圖6對將產生不良之行置換為其他行之情形進行說明。
圖6所示者係例如晶片60，將該晶片60設為記憶體。由於晶片60中，於第2行有不良(圖中×標記表示不良)，故將第2行作為不良行而無效化。於晶片60，作為如此之不良行之替代行，而設定有第15至20行作為冗餘行。
取代作為不良行而無效化之第2行，使被設定為冗餘行之第15行有效化。如此，於檢測出不良行之情形時，取代該行而使冗餘行有效化，執行不良行之置換。
圖6之B所示之狀況係檢測出7行不良行之狀況。第2行、第3行、第5行、第6行、第8行、第9行、及第12行合計7行被檢測為不良行。冗餘行為第15至第20行之6行。
於此種狀況之情形時，分別將第2行置換為第15行，將第3行置換為第16行，將第5行置換為第17行，將第6行置換為第18行，將第8行置換為第19行，將第9行置換為第20行。然而，由於並無置換第12行之冗餘行，故無法置換第12行。
於此種情形時，晶片60本身被作為不良處理。又，於積層複數個晶片，且於該積層之晶片中，包含被認為不良之晶片60時，若無如上述般之位址之寫入(判別層之方法)，則積層之晶片全部被作為不良處理。
即，一般而言僅於同一晶片內可識別置換用冗餘位址，故難以進行跨及積層之晶片之冗餘恢復。然而，若如上述般，預先於晶片內寫入積層晶片選擇位址(Z位址，相當於上述之堆疊位址)，則可並列地對積層晶片進行測試、冗餘恢復，從而於上下積層之晶片內只要於1處有未使用之恢復用冗餘行，即可作為置換目標利用。藉此，可給積層晶片之良率之提高帶來較大優勢。
關於此點，參照圖7進行說明。於圖7之左側圖示者係晶片60，於右側圖示者係晶片70。又，晶片60與晶片70係如圖3所示般積層之晶片彼此。
圖7之左圖所示之晶片60係與圖6之A所示之晶片60相同，為第2行被檢測為不良行而置換為第15行之狀態。圖7之右圖所示之晶片70係與圖6之B所示之晶片60相同，為分別將檢測為不良行之第2行置換為第15行、將第3行置換為第16行、將第5行置換為第17行、將第6行置換為第18行、將第8行置換為第19行、將第9行置換為第20行之狀態。
圖7之右圖所示之晶片70進而亦檢測出第12行為不良行，但因設置於晶片70之冗餘行已被用作其他不良行之置換，故未留有置換第12行之冗餘行。
相對於已使用所有冗餘行之晶片70，於晶片60，仍留有第16至第20行作為未被使用之冗餘行。如上所述，根據本技術，可識別積層之晶片，故可將於晶片70內無法分配之不良行分配給晶片60內之冗餘行。
因此，將晶片70之第12行置換為晶片60之第16行。此後，例如，寫入於晶片70之第12行之資料被寫入於置換後之晶片60之第16行。
如此，即使於先前技術中在各晶圓內不良產生行數超過可冗餘行數時無法恢復之情形時，根據本技術，亦可恢復。
即，根據本技術，能夠跨及上下積層之複數個晶圓(Wafer)間進行測試，而分配冗餘區域。藉此，能夠將晶片積層化導致之良率損耗抑制為最小限度，而能夠實現晶片成本之削減。
<關於FPGA之構造>
其次，對製成應用本技術之FPGA(Programmable logic array：可程式化邏輯陣列)之情形進行說明。首先，為了說明應用本技術之情形與未應用本技術之情形之差異，參照圖8對未應用之情形進行說明。
圖8所示之積層晶片係積層有晶片201至晶片205。於晶片201，配置有複數個SRAM(Static Random Access Memory：靜態隨機存取記憶體)，於晶片202，配置有複數個JTAG(Joint Test Action Group：聯合測試行動組)，於晶片203，配置有複數個乘法器。於晶片204，形成有時脈網路。於晶片205，I/O(input/output，輸入/輸出)部、內部配線、及邏輯胞分別配置於特定之位置。
積層之晶片201至205中之各邏輯元件係配置為陣列狀，且包含用於寫入邏輯功能之對照表(Look up table)與記憶部。各FPGA晶片係藉由將邏輯元件連接於陣列上之內部配線而構成主要部，且製入有匹配時序之時脈網路與輸入輸出部等。各元件之輸出連接於按時脈同步之正反器，而形成將每一時序之演算資料輸送至下一段之構成。
一般之FPGA係藉由寫入於邏輯元件內之功能程式、與切換內部連接配線之連接目標之連接程式，而對大規模之邏輯電路一面讀入、 刪除一面使其動作。
圖9A、圖9B係模式性地表示利用本技術之原理製成可程式化邏輯陣列之例者。圖9A所圖示之積層晶片係於形成有I/F部之I/F晶片221上積層有FPGA晶片222至224。於FPGA晶片222至224之各者中，配置有複數個CLB(Configurable Logic Block：可組態邏輯區塊)、RAM、DSP(Digital Signal Processor：數位信號處理器)等，且配置有用於與各層進行資料之授受之介面(I/O部)。
圖9B所圖示之積層晶片係於支持基板241上積層有FPGA晶片242至244。又，於FPGA晶片244之上，積層有HM-IP(硬宏IP)晶片245與I/O晶片246。FPGA晶片242至244設為與FPGA晶片222(圖9之A)同樣之構成。於HM-IP晶片245，形成有HM-IP部。於I/O晶片246，形成有I/O部。於各層中形成有貫通電極(TSV(Through Silicon Vias，矽穿孔))，且各層藉由TSV連接。
圖9A所示之積層晶片係以I/F晶片221支撐各層，且經由該I/F晶片221與其他處理部進行資料之授受。於圖9A所示之積層晶片中，於將I/F晶片221設為最下層之情形時，將來自上層即FPGA晶片222至224之資料經由I/F晶片221輸出。於該情形時，資料之流向成為自上層向下層。
圖9B所示之積層晶片係以支持基板241支撐各層，於將該支持基板241設為最下層時，經由位於最上階層之I/O晶片246與其他處理部進行資料之授受。於圖9B所示之積層晶片中，將來自下層之FPGA晶片242至245之資料經由上層之I/O晶片246輸出。於該情形時，資料之流向成為自下層向上層。
如此，本技術之應用範圍並不受以何種方式取出來自各層之資料限定。如圖9A或圖9B所示，能夠藉由僅將陣列部分積層多層，而使搭載之邏輯元件數可變。又，可設為將輸入輸出部分或核心邏輯IP 部分分製於與陣列部分不同之晶圓之構成。
<關於3維網路>
如上所述，根據本技術，積層複數個晶片，且可識別各晶片位於第幾層。例如，可積層複數個FPGA晶片，且將該等複數個FPGA晶片如同1片晶片般處理。換言之，可藉由將複數個FPGA晶片積層，而作為可於上下左右方向之3維進行信號之授受之1片晶片處理。
此處，對實現3維網路連接之FPGA之方法進行說明。圖10A係表示1層之FPGA晶片301之一部分之構成之圖。於FPGA晶片301，於平面方向配置有多個被稱為CLB之邏輯區塊。於圖10A中，圖示有4個CLB312-1至312-4。
邏輯區塊間(CLB312間)係藉由配線組連接。於圖10A中，雖以1條線表示，但如圖13所示般藉由複數條線連接。又，於CLB312間，亦設置有選擇開關(SW)311-1至311-4。例如，來自CLB312-4之輸出係藉由選擇開關311-4之切換而供給至設置於圖中左方向之CLB312-2，或供給至設置於圖中上方向之CLB312-3。
藉由於FPGA晶片301設置配線與選擇開關，而能夠進行於其層內之向上下左右方向之資料之移動。此處，將同一層內之左右方向設為X軸方向，將上下方向設為Y軸方向。以各層、此處為4層而繼續說明，但該4層之各FPGA晶片分別具有如圖10A所示之構成。
圖10B係將FPGA晶片301與FPGA302之2個晶片積層時之第1層與第2層之邏輯合成圖。FPGA晶片302亦與FPGA晶片301相同，設為包含選擇開關321-1至321-4與CBL322-1至322-4之構成。
進而，於已積層之情形時，亦設置有用於連接各層之CLB之選擇開關。以下，將積層方向設為Z軸方向。Z軸方向係相對於形成有CLB之平面垂直之方向。於積層複數個FPGA晶片之情形時，於Z軸方向亦設置有用於輸送信號之選擇開關。於圖10B所示之例中，設置有選擇 開關323-1至323-4、與選擇開關324-1至324-4作為用以於Z軸方向輸送信號之選擇開關。
如此，有用於進行於晶片內之信號之輸送之選擇開關與用於進行與積層之上下之晶片之信號之輸送之選擇開關。以下，為了與用於進行於晶片內之信號之輸送之選擇開關區分，將用於進行與積層之上下之晶片之信號之輸送之選擇開關記為Z軸方向選擇開關。
如圖10B所示，於積層有2片晶片之情形時，實際上，於平面上第1層與第2層之相同圖案重疊，但藉由經由Z軸方向選擇開關連接，可實現成為如同2倍之積體度之接線。
圖11A係於將FPGA晶片301與FPGA晶片302之2個晶片積層之積層晶片，進而積層FPGA晶片303時之第1至3層之邏輯合成圖。
FPGA晶片303亦與FPGA晶片301相同，構成為包含選擇開關331-1至331-4與CBL332-1至332-4。於積層3層晶片之情形時，與積層2層之情形相同，設置有Z軸方向選擇開關。於圖11A所示之積層3層之情形時，與圖10B所示之積層2層之情形相比，進而設置有Z軸方向選擇開關333-1至333-4與Z軸方向選擇開關334-1至334-4。
圖11B係自圖11A所示之積層3層FPGA晶片301至303之狀態進而積層FPGA晶片304，而設為積層4層之狀態之邏輯合成圖。FPGA晶片304亦與FPGA晶片301相同，構成為包含選擇開關341-1至341-4(於圖11B中，圖示選擇開關341-1、341-2)與CBL342-1至342-4(於圖11B中，圖示CBL342-1、342-2)。
於積層4層晶片之情形時，與積層2層之情形或積層3層之情形相同，設罩有Z軸方向選擇開關。於圖11B所示之積層4層之情形時，與圖11A所示之積層3層之情形相比，進而設置有Z軸方向選擇開關343-1至343-4(於圖11B中，圖示Z軸方向選擇開關343-1、343-2)與Z軸方向選擇開關344-1至344-4(於圖11B中，圖示Z軸方向選擇開關344-1、 344-2)。
於積層4層之情形時，能夠製成CLB之間隙為1/2且積體度相當於4倍之電路。如此，藉由積層FPGA晶片，能夠如2層時為2倍、4層時為4倍般，對應於積層之晶片數之量提高積體度。
如此，將各層之邏輯元件連接於陣列上之內部配線間係經由選擇開關與貫通電極，而形成與正上或正下方(Z軸方向)之晶圓之配線層之電性連接。
邏輯元件之座標能夠藉由列及行解碼器與晶片位址解碼器而特定出位置。於同一層內之邏輯元件間係經由可將內部連接配線之連接方向格柵狀地切換之選擇開關、例如選擇開關321而相互連接。又，為了層間之連接方向之切換，而設置有Z軸方向選擇開關、例如Z軸方向選擇開關323。
參照圖12對選擇開關與Z軸方向選擇開關之動作進一步加以說明。本技術係將FPGA晶片之內部連接配線間經由貫通空間連接，並藉由Z軸方向選擇開關切換對上下層之連接方向。
於對上下方向(Z軸方向)之配線之切換用之Z軸方向選擇開關，寫入有2bit之資料，能夠藉由對Z軸方向選擇開關之寫入資訊(0,0)、(0,1)、(1,0)、(1,1)，而個別地選擇將哪一輸入信號用於相符位址之輸入、或將輸出信號向哪個方向遞送。
於圖12中，例示配置於圖11A(圖11B)所示之FPGA晶片中之FPGA晶片302上之CLB322-1、與CLB322-1相關之選擇開關321-1、及Z軸方向選擇開關323-1與Z軸方向選擇開關324-1。
選擇開關321-1係用於控制於FPGA晶片302內之信號之授受之選擇開關。Z軸方向選擇開關323-1與Z軸方向選擇開關324-1係用於控制與配置於Z軸方向之其他晶片、該情形時為FPGA晶片301或FPGA晶片303之信號之授受之選擇開關。
又，Z軸方向選擇開關323-1與Z軸方向選擇開關324-1中之一者控制來自其他層之FPGA晶片之信號之輸入(IN)，另一者控制對其他層之FPGA晶片之輸出(OUT)。此處，將Z軸方向選擇開關323-1作為控制來自FPGA晶片301或FPGA晶片303之信號輸入之選擇開關而繼續說明。又，將Z軸方向選擇開關324-1作為控制對FPGA晶片301或FPGA晶片303之信號輸出之選擇開關而繼續說明。
於參照圖12之說明中，設為FPGA晶片301配置於FPGA晶片302之下層，FPGA晶片303配置於FPGA晶片302之上層進行說明。如上所述，於Z軸方向選擇開關323-1、Z軸方向選擇開關324-1，分別寫入有2bit之資料。
參照圖12所示之Z軸方向選擇開關323-1，於對Z軸方向選擇開關323-1之2bit之資料(D1,D2)寫入(0,0)之情形時，連接於(X,Y,Z)、即同層該情形時為FPGA晶片302內之配線。於該狀況之情形時，輸入至Z軸方向選擇開關323-1之信號被輸出至同層之選擇開關、例如選擇開關321-1。
於對Z軸方向選擇開關323-1之資料(D1,D2)寫入(0,1)之情形時，連接於(X,Y,Z-1)、即下層該情形時為FPGA晶片301內之配線。於該狀況之情形時，輸入至Z軸方向選擇開關323-1之信號被輸出至下層之FPGA晶片301。
於對Z軸方向選擇開關323-1之資料(D1,D2)寫入(1,0)之情形時，連接於(X,Y,Z+1)、即上層該情形時為FPGA晶片303內之配線。於該狀況之情形時，輸入至Z軸方向選擇開關323-1之信號被輸出至上層之FPGA晶片303。
於對Z軸方向選擇開關323-1之資料(D1,D2)寫入(1,1)之情形時，(X,Y,Z-1)與(X,Y,Z+1)、即下層之配線與上層之配線，該情形時為FPGA晶片301內之配線與FPGA晶片303內之配線被連接。於該狀況之 情形時，於Z軸方向選擇開關323-1，自下層之FPGA晶片301輸入之信號被輸出至上層之FPGA晶片303，自上層之FPGA晶片303輸入之信號被輸出至下層之FPGA晶片301。
圖12所示之Z軸方向選擇開關324-1亦與Z軸方向選擇開關323-1相同，藉由寫入之資料(D1,D2)而決定連接目標。如此，藉由寫入於Z軸方向選擇開關之資料(D1,D2)，而決定連接目標，將輸入之信號輸出至該決定出之連接目標。
再者，於無上層之FPGA晶片之層、例如圖11B所示之例中，於FPGA晶片304中，設為D1(Z)≠1。又，於無下層之FPGA晶片之層、例如圖11B所示之例中，於FPGA晶片301中，設為D2(Z)≠1。又，將(X,Y,Z)之D1與(X,Y,Z+1)之D2設定為相對於所有(X,Y,Z)之組合成為D1(Z)=D2(Z+1)。
如此，陣列構造係藉由參照寫入於熔絲之Z方向之位址資訊，而判定可否寫入。
於圖12中，為了說明，而列舉以2bit之資料進行切換之控制之例進行說明，但本技術亦可應用於增加選擇開關之bit數與貫通電極(連接埠)之數量之情形，藉由增加，能夠任意設定可切換之連接之數。但是，必須設定為正上(Z+1)及正下(Z-1)之連接資訊與相當晶片(Z)之連接資訊不會相互矛盾。
再者，由於本技術之Z軸方向選擇開關係設計為陣列器件用者，故構成為最下層之FPGA晶片無法選擇下方向之連接切換，最上層之FPGA晶片無法選擇上方向之連接切換之構造。
圖13係用於對與Z軸方向選擇開關成組配置之貫通連接孔(貫通電極)之詳細構造進行說明之圖。對連接有成為寫入資料之對象之邏輯元件之層之Z軸方向選擇開關，連結有使其連接於上層側之Z軸方向選擇開關之貫通電極與使其連接於下層側之Z軸方向選擇開關之貫通 電極之2組。
於圖13中，作為奇數層、例如第1層之晶片，列舉FPGA晶片301進行說明，作為偶數層、例如第2層之晶片，列舉FPGA晶片302進行說明。於FPGA晶片301上，形成有CLB312，且形成有控制於晶片內之信號之輸入輸出之選擇開關311。又，亦形成有控制於晶片間之信號之輸入輸出之Z軸方向選擇開關313。進而，形成有連接於Z軸方向選擇開關313之貫通電極411與貫通電極412。
同樣地，於FPGA晶片302上，形成有CLB322，且形成有控制於晶片內之信號之輸入輸出之選擇開關321、控制於晶片間之信號之輸入輸出之Z軸方向選擇開關323、及連接於Z軸方向選擇開關323之貫通電極421與貫通電極422。
此處，著眼於連接於Z軸方向選擇開關313之貫通電極411與貫通電極412。連接於Z軸方向選擇開關313之貫通電極411與貫通電極412中，貫通電極411被設為連接於上層之FPGA晶片302之選擇開關之貫通電極，貫通電極412被設為連接於下層之FPGA晶片之選擇開關(於下層無FPGA晶片之情形時，位於下層之例如邏輯電路晶片等之特定之端子)之貫通電極。
於如此分別設定(設計)連接於Z軸方向選擇開關313之貫通電極411與貫通電極412之情形時，連接於其上層之FPGA晶片302之Z軸選擇開關323之貫通電極421與貫通電極422分別如以下般被設定(設計)。
即，關於與貫通電極411連接之貫通電極421，由於貫通電極411為相對於上層之貫通電極(Up(上)方向之貫通電極)，故將貫通電極421設為相對於下層之貫通電極(Down(下)方向之貫通電極)。
又，關於與貫通電極412連接之貫通電極422，由於貫通電極412為相對於下層之貫通電極(Down方向之貫通電極)，故將貫通電極422 設為相對於上層之貫通電極(Up方向之貫通電極)。
如此，自Z-1層連接於Z層之路徑與自Z+1層連接於Z層之路徑因必須電性分離，故於奇數層與偶數層交錯地調換配置。於將貫通電極以外之遮罩共通化之情形時，連接資訊可藉由利用與Z位址之演算處理進行該等之切換而實現。
於設計此種FPGA晶片時，若遵照此種設計規則，將例如藉由CAD(Computer Aided Design：電腦輔助設計)工具設計之配線之結構最優化，則能夠實現FPGA之3維之網路連接。
根據本技術，能夠於相同之晶片面積中，進行如於假想上提高陣列間之距離或配線條數之設計，從而能夠飛躍性提昇面積利用效率。
藉由如上之方法能夠實現3維網路連接之FPGA晶片。藉由能夠實現此點，僅以橫向之配線對連接於邏輯元件間者添加上下方向(積層之晶片間)之匯流排，從而能夠更有效地利用配線資源。
如上所述根據本技術，可製作如下器件，該器件係積層以相同遮罩形成之晶圓，形成電性連接之後，形成共通之輸入輸出端子，並進行晶片分割而一體化而成者。又，即便於積層之晶圓中，亦能夠同樣地實現能以單獨晶圓實現之功能。
於記憶體器件中，能夠於積層方向共用記憶體區域與冗餘區域。藉此，能夠大幅度改善良率。
於FPGA器件中，能夠以邏輯元件單位實現3維之網路連接。藉此，能夠大幅度改善配線資源之利用效率。
再者，於上述之說明中，列舉記憶體晶片為例進行說明之實施形態亦可應用於FPGA晶片，列舉FPGA晶片為例進行說明之實施形態亦可應用於記憶體晶片。
<關於應用例>
參照圖14對應用上述實施形態之元件配置進行說明。
於晶圓501，配置有保護元件511、系統控制器512、及組入電路513等。又，系統控制器512具備如下等構件：時脈產生部，其產生用於控制各部之時脈；位址選擇部，其控制資料之讀出或寫入位址；電源控制部，其控制對各部供給之電源；測試部，其進行動作測試等；及冗餘控制部，其進行將不良行置換為冗餘行之處理等。又，於晶圓501，形成有外部連接端子(PAD)。
於晶圓502，形成有貫通連接部521、解碼器522、及陣列部523。晶圓503與晶圓504均設為與晶圓502相同之構成。即，晶圓502至504係設為能以相同之遮罩製造之晶圓。
於將晶圓502至504設為記憶體之情形時，可設為具有3層之記憶體之晶片。又，雖為3層之記憶體，但由於可如上述般賦予識別層之位址，且不良行不僅可置換為同層之冗餘行亦可置換為多層之冗餘行，故可如為1層之記憶體般處理。
為了於晶片分割時不造成無用之空區域，較佳為將晶圓(Wafer)501之電路晶片、與晶圓502至504之陣列晶片之晶片尺寸以相同尺寸構成。
圖15係表示應用上述實施形態之影像感測器之構成之圖。圖15所示之影像感測器600係於處理電路601上積層有3層記憶體602至604。進而於記憶體604之上，積層有攝像元件605，且於攝像元件605上，積層有晶載透鏡606。
於影像感測器600中，可設為如下構成：將藉由攝像元件605受光之信號之資料寫入於記憶體602至604，且處理電路601處理寫入於記憶體602至604之資料。
記憶體602至604係設為例如具有參照圖1至7說明之貫通電極，且寫入有識別各層之位址，而可如為1個記憶體般處理之狀態。
藉由應用上述實施形態，於記憶體晶圓(記憶體602至604)實現上下層之位址之寫入功能，而能夠使記憶體晶圓之層數增減。藉由該方法，無需改變電路功能或影像感測器之規格，即可將安裝之記憶體之容量變更成複數倍。
圖15所示之影像感測器600係於積層有複數個陣列器件之器件構造之上積層攝像元件者。影像感測器所必需之受光部(攝像元件605)係於形成設置於攝像元件605與晶載透鏡606之間之彩色濾光片之側即最上層形成。再者，於圖15中，雖示出了積層有晶載透鏡606之例，但亦可為無該晶載透鏡606之構造。
圖15所示之影像感測器600係作為攝像元件605之下層構造之例，於進行控制之電路晶圓(處理電路601)之上積層有複數個記憶體晶圓(記憶體602至604)之構造。
根據具有此種構造之影像感測器600，由於成為內部搭載記憶體602至604之影像感測器，故成為可不經由介面之輸出而對所保持之圖像資料實施壓縮、修正等處理之構造，從而能夠實現低消耗電力且高速之圖像處理。
此時搭載之記憶體之容量較理想為可根據動畫之錄像時間或處理內容而可變，但就上述之晶片尺寸之觀點而言有難以改變平面規模之情形。然而，於本技術中，藉由將複數個記憶體基板積層使用，而即使使用相同影像感測器與電路晶圓，亦可將搭載之記憶體之容量變成複數倍，從而可對應於像素數、電路規模而選擇與成本相稱之記憶體搭載容量，能夠擴大應用範圍。
又，如圖16所示，亦可設為於影像感測器620設置2層記憶體，而提高轉換速度之構成。圖16所示之影像感測器620係於以最下層為第1層時，於第1層積層處理電路621，於第2層積層AD(Analog Digital：類比數位)轉換元件622與記憶體623，於第3層積層AD轉換元 件624與記憶體625，於第4層積層攝像元件626，於第5層積層透鏡627。
各層構成為具有例如參照圖1至7所說明之貫通電極，可經由該貫通電極進行資料之授受。
第2層與第3層設為相同之構成，且設為具備AD轉換元件與記憶體之構成。藉由設為此種構成，例如能夠進行如圖16之右圖所示般之處理。例如，利用第3層之AD轉換元件624對由攝像元件626拍攝之圖像之信號進行處理，且將其處理結果暫時保存於記憶體625。又，將由攝像元件626拍攝之圖像之信號利用第3層之AD轉換元件624進行處理之後，輸出至處理電路621，且將經處理電路621處理後之處理結果暫時保存於記憶體625。
於第3層進行此種處理，另一方面於第2層亦進行相同之處理。即，將經第3層之AD轉換元件624轉換後之結果或經處理電路621處理後之結果保管於記憶體625，另一方面，將經第2層之AD轉換元件622轉換後之結果或經處理電路621處理後之結果保管於記憶體623。於利用處理電路621進行處理之期間，將處理結果暫時保存於記憶體623或記憶體625。
以如此之方式，能夠提高處理速度。
又，藉由將影像感測器構成為如圖17所示之構成，可提高處理速度。圖17所示之影像感測器640係於以最下層為第1層時，於第1層積層處理電路641，於第2層積層AD轉換元件642，於第3層積層AD轉換元件643，於第4層積層攝像元件644，於第5層積層透鏡645。
於該情形時，各層亦構成為具有例如參照圖1至7所說明之貫通電極，可經由該貫通電極進行資料之授受。
第2層與第3層設為相同之構成，且設為具備AD轉換元件之構成。藉由設為此種構成，例如能夠進行如圖17之右圖所示般之處理。 例如，將由攝像元件644拍攝之圖像之信號利用第3層之AD轉換元件643處理，且將其處理結果輸出至處理電路621、並處理。
於第3層進行此種處理，另一方面於第2層亦進行相同之處理。即，將經第3層之AD轉換元件624轉換後之結果輸出至處理電路641，另一方面，利用第2層之AD轉換元件642執行轉換。例如，於藉由攝像元件644以120fps拍攝之情形時，由於可由第2層之AD轉換元件642與第3層之AD轉換元件643之各者每120fps地處理，故於處理電路641中，可以240ftp處理。
即，藉由設為此種構成，可藉由AD轉換元件642與AD轉換元件643每120ftp地交替輸出至處理電路641，而能夠實現2倍之轉換速度。
再者，亦可設為於AD轉換元件642與AD轉換元件643不進行相同之處理，而例如，AD轉換元件642處理來自長時間曝光之像素之信號，AD轉換元件643處理來自短時間曝光之像素之信號般，處理來自不同之曝光時間之像素之信號。
又，亦可設為如AD轉換元件642進行用於產生靜態圖像之轉換、AD轉換零件643進行用於產生動態圖像之轉換般，產生不同之圖像。
本技術之應用範圍並不限定於影像感測器，亦可亦可應用於例如圖18所示般之裝置。
圖18所示之裝置660係於第1層具備處理電路661，於第2層具備記憶體662，於第3層具備記憶體663，於第4層具備LSI(Large-Scale Integration：大型積體電路)664。將由LSI664處理之資料、或處理後之資料暫時保管於第2層之記憶體662或第3層之記憶體663。
LSI664係例如高速通信用之RF(Radio Frequency：射頻)晶片等，可設為不能與處理電路661混載於同一基板內之電路。藉由將LSI664與記憶體662、663設為無需經由I/O(輸入/輸出)即可進行資料之交換 之構造，換言之，設為積層多層記憶體，無需經由I/O即可與LSI664交換資料般之構造，而零件件數減少，從而可期待進一步之小型化、或處理速度之提高。
於該情形時，各層亦構成為具有例如參照圖1至7所說明之貫通電極，可經由該貫通電極進行資料之授受。
<關於應用例(記憶體)>
作為使用本技術之配線連接構造之另一應用例，對於積層有複數個記憶體元件(換言之，記憶體晶片、或記憶體晶粒(memory die))之積層記憶體構造體中，應用本技術之配線連接構造之實施形態進行說明。
於圖1至圖7所記載之實施形態中，列舉各層之記憶體晶片用於識別自身積層於第幾層之位址(堆疊位址)，而進行資料之寫入或讀出之例進行說明。相對於此，於本應用例(於以下說明之第1至第5積層記憶體之構造)中，列舉各層之記憶體晶片記憶此種位址而進行處理之情形與未記憶而進行處理之情形為例，對進而積層有記憶體之情形加以說明。
於以下之實施形態之記載中，列舉積層8層記憶體之情形為例進行說明。又，作為以下之實施形態所記載之記憶體，使用例如16位元之DDR(Double Data Rate：雙倍資料速率)3記憶體為例進行說明。首先，對各層之記憶體晶片未記憶位址而進行處理之情形進行說明。
(第1積層記憶體之構造)
第1積層記憶體之構造係將複數個記憶體晶片、與控制該等複數個記憶體晶片之動作之控制晶片積層之積層記憶體構造體。於第1積層記憶體構造中，傳送寫入於記憶體之資料或自記憶體讀出之資料之信號線係分別獨立連接於積層記憶體構造體所具備之各記憶體晶片。
傳送用於傳送控制對記憶體之寫入動作或自記憶體之讀出動作 所需之位址或指令等之控制信號之信號線於積層記憶體構造體所具備之各記憶體晶片被共用(多工化)。傳送用於指定或特定出進行寫入動作或讀出動作之記憶體之信號之信號線於積層記憶體構造體所具備之各記憶體晶片被共用(多工化)。
圖19係表示積層記憶體構造體700中之對各記憶體晶片之配線之連接構造之模式圖。此處，圖19係表示不將用於授受資料之資料信號線多工之情形時之積層記憶體之構成之圖。
再者，所謂「不將資料信號線多工」係指於積層記憶體構造體中，將連接於各記憶體晶片之資料線針對各記憶體晶片獨立配線之構造。
圖19所示之積層記憶體構造體700積層有記憶體晶片701-1至記憶體晶片701-8之8個記憶體。圖19A表示資料信號線之配線構造，圖19B表示傳送控制對記憶體之寫入動作或自記憶體之讀出動作所必需之位址或指令等之控制信號線之配線構造，圖19C表示傳送用於指定或特定出進行寫入動作或讀出動作之記憶體之信號之信號線之配線構造。
再者，作為用於指定或特定出動作之記憶體之晶片指定信號線，可使用例如記憶體之晶片指定信號線、或控制信號線之一部分等。
於圖19記載之積層記憶體構造體700具備控制對記憶體晶片之資料之寫入動作及讀出動作之控制晶片702。於圖19A至C記載之資料信號線、控制信號線、晶片指定信號線係配線於控制晶片702與積層記憶體構造體700所具備之各記憶體晶片之間。
如圖19A所示，資料信號線係針對記憶體晶片701-1至701-8之每一者而設置。即，於記憶體晶片701-1，連接有資料信號線711-1，於記憶體晶片701-2，連接有資料信號線711-2，於記憶體晶片701-3，連 接有資料信號線711-3，於記憶體晶片701-4，連接有資料信號線711-4，於記憶體晶片701-5，連接有資料信號線711-5，於記憶體晶片701-6，連接有資料信號線711-6，於記憶體晶片701-7，連接有資料信號線711-7，於記憶體晶片701-8，連接有資料信號線711-8。
於記憶體晶片701-1至701-8之各者為16位元之DDR3之情形時，資料信號線711-1至711-8係分別授受16位元之資料之信號線，如此之信號線係分別連接於8個記憶體(8個晶片)。藉由將各資料信號線711-1至711-8並排配線之構造，於圖19記載之積層記憶體構造體700能夠同時寫入或讀出16位元之8倍即128位元之資料。藉由設為此種構成，能夠實現高速通信。
各資料信號線711-1至711-8係分別作為上述之貫通電極而設置。於該情形時，於構成各資料信號線711-1至711-8之一部分、並積層時，設置有成為貫穿各層之1個貫通電極之貫通電極(設為第1貫通電極)。又，設置有用於與該貫通電極連接之貫通電極(設為第2貫通電極)。
於以下之說明中，於無需個別區分資料信號線711-1至711-8之情形時，簡記為資料信號線711。又，同樣地，於無需個別區分記憶體晶片701-1至701-8之情形時，簡記為記憶體晶片701。對其他部分亦相同地記載。
再者，於圖19中，以如下方式圖示：將記憶體晶片701以四邊形狀表示，連接記憶體晶片701與控制晶片702之資料信號線711於記憶體晶片701之外部配線且連接於控制晶片702；但其係為了說明資料信號線711之配線構造而如此圖示者，如參照圖20於下文敍述般，資料信號線711係配線於記憶體晶片701之區域內。又，如參照圖21於下文敍述般，記憶體晶片701具有分別配置有構成資料信號線711之第1貫通電極與第2貫通電極之區域。
又，於圖19B、圖19C，表示有控制信號線721、晶片指定信號線731之配線構造，但其等與控制信號線711相同，配線於記憶體晶片701之區域內。又，於圖19A、圖19B、及圖19C分別表示有記憶體晶片701，為了說明而分別記載，但於同一(同層)之記憶體晶片701，資料信號線711、控制信號線721、及晶片指定信號線731係分別配線於特定之區域。
返回圖19A之說明，例如，作為資料信號線711-1之縱向之貫通電極，設置有自記憶體晶片701-1貫穿至記憶體晶片701-8之1個貫通電極(相當於第1貫通電極)。並且，藉由僅連接於記憶體晶片701-1之電極(相當於第2貫通電極)而連接於第1貫通電極。
再者，於1條資料信號線711進行16位元之並行傳送之情形時，藉由分別設置16個第1貫通電極與第2貫通電極，而實現16位元之並行傳送。圖示中係分別圖示1個(1條)第1貫通電極與第2貫通電極(包含第1貫通電極與第2貫通電極之資料信號線711)而繼續說明，但於進行16位元之並行傳送之情形時，設置有16個。
例如，於記憶體晶片701-1相當於圖3所示之晶片60之情形時，構成資料信號線711-1之設置於縱向之第1貫通電極係相當於圖3所示之貫通電極65之貫通電極。貫通電極65係參照圖3，由貫通電極65、貫通電極76、及貫通電極85構成1條縱向之貫通電極，且該貫通電極係設為貫穿晶片60、晶片70、及晶片80之電極。如此，資料信號線711-1之縱向係設為貫穿複數個晶片之1條貫通電極。
並且，與貫通電極65僅於記憶體晶片701-1連接之電極(第2貫通電極)於圖3中相當於橫向之背面配線68、貫通電極67、及正面配線66(尤其是，相當於貫通電極67)。雖藉由背面配線68、貫通電極67、及正面配線66而將晶片60內之元件69與貫通電極65連接，但如此之電極(配線)係設為構成資料信號線711-1之一部分之配線。
對此點，進而參照圖20進行說明。圖20係表示積層記憶體晶片701-1至701-8之狀態下之資料信號線711-1至711-8，且用於說明各資料信號線711-1至711-8與貫通電極之關係之圖。
圖20中，標註“a”符號之部分相當於第1貫通電極，且相當於圖3所示之例如貫通電極61或貫通電極65。又，圖20中，標註“b”符號之部分相當於背面配線，且相當於圖3所示之例如背面配線63或背面配線68。
又，圖20中，標註“c”符號之部分相當於正面配線，且相當於圖3所示之例如正面配線62或正面配線66。又，圖20中，標註“d”符號之部分相當於第2貫通電極，且相當於圖3所示之例如貫通電極67或貫通電極73。
於構成積層記憶體構造體700之記憶體晶片701-1，形成有貫通電極701-1a-1至701-1a-8、背面配線701-1b-1至701-1b-8、正面配線701-1c-1至701-1c-8、及貫通電極701-1d。再者，於圖20中，雖未圖示例如相當於圖3之元件64之元件，但亦設置有元件，其與正面配線701-1c連接。
同樣地，於記憶體晶片701-2，形成有貫通電極701-2a-1至701-2a-8、背面配線701-2b-1至701-2b-8、正面配線701-2c-1至701-2c-8、及貫通電極701-2d。再者，在圖20中，省略了一部分符號之記載。
同樣地，於記憶體晶片701-3，形成有貫通電極701-3a-1至701-3a-8、背面配線701-3b-1至701-3b-8、正面配線701-3c-1至701-3c-8、及貫通電極701-3d。
同樣地，於記憶體晶片701-4，形成有貫通電極701-4a-1至701-4a-8、背面配線701-4b-1至701-4b-8、正面配線701-4c-1至701-4c-8、及貫通電極701-4d。
同樣地，於記憶體晶片701-5，形成有貫通電極701-5a-1至701- 5a-8、背面配線701-5b-1至701-5b-8、正面配線701-5c-1至701-5c-8、及貫通電極701-5d。
同樣地，於記憶體晶片701-6，形成有貫通電極701-6a-1至701-6a-8、背面配線701-6b-1至701-6b-8、正面配線701-6c-1至701-6c-8、及貫通電極701-6d。
同樣地，於記憶體晶片701-7，形成有貫通電極701-7a-1至701-7a-8、背面配線701-7b-1至701-7b-8、正面配線701-7c-1至701-7c-8、及貫通電極701-7d。
同樣地，於記憶體晶片701-8，形成有貫通電極701-8a-1至701-8a-8、背面配線701-8b-1至701-8b-8、正面配線701-8c-1至701-8c-8、及貫通電極701-8d。
將記憶體晶片701-1之貫通電極701-1a-1、記憶體晶片701-2之貫通電極701-2a-1、記憶體晶片701-3之貫通電極701-3a-1、記憶體晶片704-1之貫通電極701-4a-1、記憶體晶片701-5之貫通電極701-5a-1、記憶體晶片701-6之貫通電極701-6a-1、記憶體晶片701-7之貫通電極701-7a-1、及記憶體晶片701-8之貫通電極701-8a-1連接，而構成1條第1貫通電極(以下，適當設為第1貫通電極711-1)。
該第1貫通電極711-1設為構成資料信號線711-1之一部分之電極。
資料信號線711-1與記憶體晶片701-1連接。於記憶體晶片701-1，連接有貫通電極701-1d。該貫通電極701-1d相當於第2貫通電極。該貫通電極701-1d與背面配線701-1b-1及正面配線701-1c-1連接。又，背面配線701-1b-1與貫通電極701-1a-1(第1貫通電極711-1)連接。
因此，連接於正面配線701-1c-1之記憶體晶片701-1內之元件(未圖示)經由正面配線701-1c-1、貫通電極701-1d、背面配線701-1b-1而連接於第1貫通電極711-1。
連接於第1貫通電極711-1之第2貫通電極僅有記憶體晶片701-1內之貫通電極701-1d。換言之，正面配線701-1c-1至701-1c-8中連接於第1貫通電極711-1者僅有正面配線701-1c-1。
因此，於將資料傳送至資料信號線711-1時，於記憶體晶片701內之元件被供給資料者成為具有連接於第1貫通電極711-1之正面配線之記憶體晶片701-1，而不對其他記憶體晶片701-2至701-8供給。
同樣地，於記憶體晶片701-2，設置有貫通電極701-2d作為相當於第2貫通電極之貫通電極。該貫通電極701-2d與構成資料信號線711-2之第1貫通電極711-2(第1貫通電極711-2所包含之貫通電極701-2a-2)連接。
因此，於將資料傳送至資料信號線711-2時，於記憶體晶片701內之元件被供給資料者成為具有連接於第1貫通電極711-2之正面配線之記憶體晶片701-2。
其他資料信號線711-3至711-8亦同樣，包含貫穿複數個晶片之貫通電極(第1貫通電極)、及用於連接各個記憶體晶片701-2至701-8與第1貫通電極之電極(第2貫通電極、正面配線、背面配線)。
因於以下說明之各信號線亦同樣地包含貫穿複數個晶片之第1貫通電極、與用於連接第1貫通電極之第2貫通電極，故適當省略其說明。
於記憶體晶片701，設置有8處貫穿複數個晶片之第1貫通電極，且設置有1處與第1貫通電極連接之第2貫通電極，以用於用以傳送1位元之資料之資料信號線711。設置於各記憶體晶片701之第1貫通電極於每一記憶體晶片701設置於同一處，第2貫通電極於每一記憶體晶片701設置於不同位置。
於進行16位元之並行傳送之情形時，於記憶體晶片701，設置有128(=16×8)處第1貫通電極，且設置有16處第2貫通電極，以用於資料信號線711。設置於各記憶體晶片701之128處第1貫通電極於每一記憶 體晶片701設置於同一處，16處第2貫通電極於每一記憶體晶片701設置於不同位置。
此處，參照圖21，對記憶體晶片701(於圖21中，列舉記憶體晶片701-1為例)、與控制晶片702之構成加以說明。
自圖21之右側所示之記憶體晶片701-1之構成開始說明。記憶體701-1包含供配置記憶胞陣列之記憶胞陣列區域705、供配置記憶體晶片701-1所具備之記憶胞陣列之驅動電路與第2貫通電極之第2貫通電極配置區域706、及供配置記憶體晶片701-1之第1貫通電極之第1貫通電極配置區域707。
於第1貫通電極配置區域707內，為了能夠進行16位元之並行傳送，而設置有16處相當於圖20之貫通電極701-1a-1之貫通電極。即，如圖21所示，於第1貫通電極配置區域707內，形成有貫通電極701-1a-1-1至701-1a-1-16之16個第1貫通電極。
於記憶體晶片701-1中，貫通電極701-1a-1-1至701-1a-1-16與第2貫通電極連接。第2貫通電極亦設置有16處，以便能夠進行16位元之並行傳送。即，如圖21所示，於第2貫通電極配置區域706形成有貫通電極701-1d-1至701-1d-16之16個第2貫通電極。
於記憶體晶片701-1中，貫通電極701-1a-1-1至701-1a-1-16之各者藉由背面配線701-1b-1-1至701-1b-1-16與貫通電極701-1d-1至701-1d-16連接。
於記憶體晶片701-1之第1貫通電極配置區域707內，亦形成有關於貫通電極701-1a-2至701-1a-8之貫通電極。即，於第1貫通電極配置區域707內，形成有構成資料信號線711-2之一部分之貫通電極701-1a-2-1至701-1a-2-16。
同樣地，於第1貫通電極配置區域707內，形成有構成資料信號線711-3之一部分之貫通電極701-1a-3-1至701-1a-3-16、構成資料信號 線711-4之一部分之貫通電極701-1a-4-1至701-1a-4-16、及構成資料信號線711-5之一部分之貫通電極701-1a-5-1至701-1a-5-16。
進而，於第1貫通電極配置區域707內，形成有構成資料信號線711-6之一部分之貫通電極701-1a-6-1至701-1a-6-16、構成資料信號線711-7之一部分之貫通電極701-1a-7-1至701-1a-7-16、及構成資料信號線711-8之一部分之貫通電極701-1a-8-1至701-1a-8-16。
如此，於記憶體晶片701-1之情形時，於記憶體晶片701-1，設置有相當於第1貫通電極之貫通電極701-1a-1至701-1a-8，且為了進行16位元之並行傳送，而將各貫通電極701-1a設置16處。因此，僅第1貫通電極，便設置有128(=8×16)處。
配線於第1貫通電極配置區域707之第1貫通電極全部與控制晶片702連接。參照圖21之左圖，控制晶片702包含配置有供控制晶片702搭載之各種電路之控制電路部703、與供配置第1貫通電極之第1貫通電極配置區域704。
於該控制晶片702之第1貫通電極配置區域704內，於與配置於記憶體晶片701-1之第1貫通電極配置區域707之第1貫通電極相同之位置，形成有相同之第1貫通電極。
又，配置於控制晶片702之第1貫通電極配置區域704之第1貫通電極之各者與控制電路部703連接。
如此般，於控制晶片702，配置有第1貫通電極。又，於記憶體晶片701-1，配置有第1貫通電極與第2貫通電極。
記憶體701-2至701-8亦與記憶體晶片701-1相同，包含記憶胞陣列區域705、第2貫通電極配置區域706、及第1貫通電極配置區域707。
雖未圖示，但於例如記憶體晶片701-2之第1貫通電極配置區域707內，於與配置於圖21所示之記憶體晶片701-1之第1貫通電極配置 區域707之第1貫通電極相同之位置，配置有第1貫通電極。又，於記憶體晶片701-2之第2貫通電極配置區域706內，配置有貫通電極701-2d-1至701-2d-16。
配置於第2貫通電極配置區域706之貫通電極701-2d-1至701-2d-16之各者係藉由背面配線701-2b-1-1至701-2b-1-16，而與配置於第1貫通電極配置區域707之貫通電極701-2a-1至701-2a-16連接。
如此，於記憶體晶片701-1之情形時，於記憶體晶片701-1，設置有相當於第1貫通電極之貫通電極701-1a-1至701-1a-8，且為了進行16位元之並行傳送，而將各貫通電極701-1a設置16處。因此，僅第1貫通電極，便設置有128(=8×16)處。
相當於第2貫通電極之貫通電極於記憶體晶片701-1中，僅設置有貫通電極701-1d。因此，該貫通電極701-1d為了應對16位元之並行傳送而設置有16處。因此，於記憶體晶片701-1，設置有作為資料信號線711用之第1貫通電極128處、作為第2貫通電極16處、共計144處貫通電極。
於其他記憶體晶片701-2至701-8亦分別設置有144處貫通電極，以用於資料信號線711。
如此般分製連接於構成資料信號線711之第1貫通電極之第2貫通電極之位置，可設為並行地發送接收信號之多層積層半導體記憶體構造。
返回至圖19B之說明。參照圖19B，位址(Address)信號線、指令(Command)信號線、Vdd信號線、Vss信號線被設為1條信號線，且設為於8個記憶體晶片701-1至701-8共通之信號線(以下，記為控制信號線721)。
控制信號線721係於8個記憶體晶片701共通地使用之信號線(經多工化之信號線)，且貫穿8個記憶體晶片701之1個貫通電極(第1貫通電 極)、及連接該貫通電極與各記憶體晶片701之電極(第2貫通電極)係於各晶片設置於同一處。即，供設置控制信號線721之貫通電極有第1貫通電極與第2貫通電極之2處，且第1貫通電極與第2貫通電極於各記憶體晶片701設置於同一處。
再者，控制信號線721用之貫通電極亦與資料信號線711之貫通電極相同，對應於作為控制用之資料並行傳送之位元數，而設置之個數不同。例如，於作為控制用之資料而並行傳送8位元之資料之情形時，作為控制信號線721用之貫通電極，於1記憶體晶片701中對第1貫通電極與第2貫通電極之各者各設置8處、共計16處。
如此般，將控制信號線721設為於積層8層之記憶體晶片701共用之經8重多工之信號線。
如圖19C所示，傳送用於指定對記憶體晶片701-1至701-8寫入資料或讀出資料之記憶體(晶片)之信號之晶片指定信號線731係對記憶體晶片701-1至701-8共通地設置。又，晶片指定信號線731被設為傳送1位元之資料之信號線。
由於晶片指定信號線731為傳送1位元之資料之信號線，故於1記憶體晶片701設置有1個第1貫通電極與1個第2貫通電極。
於在晶片指定信號線731傳送例如“1”作為資料之情形時，進行對記憶體晶片701寫入或自記憶體晶片701讀取。
於如圖19所示之構成之情形時，記憶體晶片701(晶片)選擇器係8個晶片同時動作，而非針對每一晶片進行控制。於1條資料信號線711進行16位元之並行傳送之情形時，可藉由8個晶片同時動作，而進行128位元(=16×8)之同時寫入或讀出。因此，能夠進行高速之資料之寫入或讀出。
(第2積層記憶體之構造)
第2積層記憶體之構造係將複數個記憶體晶片、與控制該等複數 個記憶體晶片之動作之控制晶片積層之積層記憶體構造體。於第2積層記憶體構造中，傳送寫入於記憶體之資料或自記憶體讀出之資料之信號線係與積層記憶體構造體所具備之各記憶體晶片多工化而連接。
傳送用於傳送控制對記憶體之寫入動作或自記憶體之讀出動作所必需之位址或指令等之控制信號之信號線係於積層記憶體構造體所具備之各記憶體晶片共用。傳送用於指定或特定出進行寫入動作或讀出動作之記憶體之信號之信號線係與積層記憶體構造體所具備之各記憶體晶片多工化而連接。
圖22係表示第2積層記憶體構造體750中之對各記憶體晶片之配線之連接構造之模式圖。圖22係表示將資料信號線多工之情形時之積層記憶體之構成之圖。圖22A係表示資料信號線之配線構造之圖。於圖22A中，表示4重多工、即將連接於控制晶片702之1條資料信號線分支而連接於4個記憶體晶片之情形時之資料信號線之配線。
將記憶體晶片701-1至701-4多工，針對該4個記憶體晶片701，配線1條資料信號線761-1。又，將記憶體晶片701-5至701-8多工，針對該4個記憶體晶片701，配線1條資料信號線761-2。
於記憶體晶片701-1至701-8之各者為16位元之DDR3之情形時，資料信號線761-1、761-2係分別授受16位元之資料之信號線，且此種信號線經多工化而連接於8個記憶體(8個晶片)。藉由將各資料信號線761-1、761-2多工化而配線之構造，圖22中記載之積層記憶體構造體750能夠同時寫入或讀出16位元之2倍即32位元之資料。藉由設為此種構成，能夠實現高速通信。
於資料信號線761-1中，傳送例如資料D0至D15之16位元，於資料信號線761-2中，傳送例如資料D16至D31之16位元。即，於該情形時，藉由資料信號線761-1與資料信號線761-2，能夠同時寫入或讀出32位元之資料。
又，可設為例如32位元之資料中，記憶體晶片701-1至701-4記憶資料之低階位元(Data Lower)，記憶體701-5至701-8記憶資料之上階位元(Data Upper)。
資料信號線761亦與圖19A所示之資料信號線711相同，構成為包含貫通複數個晶片之貫通電極、及用於與該貫通電極連接之貫通電極。
例如，作為資料信號線761-1之縱向之貫通電極，自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-1貫通電極)。並且，於記憶體晶片701-1至701-4之各者設置有用於連接於第1-1貫通電極之貫通電極(設為第2-1貫通電極)。
又，同樣地，作為資料信號線761-2之縱向之貫通電極，自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-2貫通電極)。並且，於記憶體晶片701-5至701-8之各者設置有用於連接於第1-2貫通電極之貫通電極(設為第2-2貫通電極)。
再者，由1條資料信號線761進行16位元之並行傳送之情形時，藉由分別設置16個第1貫通電極與第2貫通電極，而實現16位元之並行傳送。
於1晶片、例如記憶體晶片701-1中，形成有第1-1貫通電極、第1-2貫通電極、及第2-1貫通電極合計3種貫通電極，以用於資料信號線761。於記憶體晶片701-2至701-4亦與記憶體晶片701-1相同，形成有第1-1貫通電極、第1-2貫通電極、及第2-1貫通電極合計3種貫通電極，以用於資料信號線761。
於進行16位元之並行傳送之構造之情形時，於記憶體晶片701-1中，設置有作為第1-1貫通電極用之16處貫通電極、作為第1-2貫通電極用之16處貫通電極、及作為第2-1貫通電極用之16處貫通電極。因此，於記憶體晶片701-1，設置有48處(=16+16+16)作為資料信號線 761用之貫通電極。
同樣地，於記憶體晶片701-2至701-4，亦分別設置有48處(=16+16+16)資料信號線761用之貫通電極。48處貫通電極於記憶體晶片701-1至701-4之各者之晶片中，設置於同一處。因此，於製造時，該等4個記憶體晶片701-1至701-4可使用例如相同遮罩製造。
同樣地，於記憶體晶片701-5至701-8中，分別形成有第1-1貫通電極、第1-2貫通電極、及第2-2貫通電極合計3種貫通電極，以用於資料信號線761。
於記憶體晶片701-5至701-8之各者之晶片中，設置有作為第1-1貫通電極用之16處貫通電極、作為第1-2貫通電極用之16處貫通電極、及作為第2-2貫通電極用之16處貫通電極。因此，於記憶體晶片701-5至701-8之各者之晶片中，設置有48處(=16+16+16)資料信號線761用之貫通電極。
關於記憶體晶片701-5至701-8，亦可設為不形成構成資料信號線761-1之一部分之第1-1貫通電極之構成。於設為於記憶體晶片701-5至701-8不形成第1-1貫通電極之構成之情形時，於記憶體晶片701-5至701-8中，分別形成第1-2貫通電極與第2-2貫通電極合計2種貫通電極，以用於資料信號線761。
於該情形時，因於記憶體晶片701-5至701-8之各者之晶片中，設置有作為第1-2貫通電極用之16處貫通電極、及作為第2-2貫通電極用之16處貫通電極，故於記憶體晶片701-5至701-8之各者之晶片中，設置有32處資料信號線761用之貫通電極。
參照圖22B，位址(Address)信號線、指令(Command)信號線、Vdd信號線、Vss信號線被設為1條信號線，且設為於8個記憶體晶片701-1至701-8共通之控制信號線721。該構成由於與圖19B所示之情形相同，故省略其說明。
如此，將控制信號線721設為於8個記憶體晶片701(8個晶片)共用之經8重多工之信號線。
於如圖22A所示般將資料信號線761-1 4重多工、且如圖22B所示般將控制信號線721 8重多工之情形時，傳輸用於選擇寫入或讀出資料之記憶體晶片701-1至701-8之選擇信號之晶片指定信號線係如圖22C所示般設置。
如圖22C所示，傳送用於選擇記憶體晶片701-1至701-8之晶片指定信號線經2重多工而對記憶體晶片701-1至701-8設置。即，示出將連接於控制晶片702之1條晶片指定信號線分支而連接於2個記憶體晶片之晶片指定信號線之配線。
於記憶體晶片701-1與記憶體晶片701-5，連接有晶片指定信號線771-1，於記憶體晶片701-2與記憶體晶片701-6，連接有晶片指定信號線771-2，於記憶體晶片701-3與記憶體晶片701-7，連接有晶片指定信號線771-3，於記憶體晶片701-4與記憶體晶片701-8，連接有晶片指定信號線771-4。
晶片指定信號線771係設為於2個記憶體晶片701共用之信號線，經2重多工，從而能夠藉由4條晶片指定信號線771進行4位元之並行信號(例如設為A0-A3之4位元之信號)之傳送。例如，將於與進行資料之寫入(讀出)之晶片相當之晶片指定信號線771傳送之資料設為“1”，將於其他晶片指定信號線傳送之資料設為“0”。
例如，於將於晶片指定信號線771-1傳輸之資料A0設為“1”，將於晶片指定信號線771-2至771-4傳輸之資料A1至A3設為“0”之情形時，對記憶體晶片701-1寫入(讀出)低階位元之資料D0至D15，對記憶體晶片701-5寫入(讀出)上階位元之資料D16至D31。
晶片指定信號線771亦與圖19A所示之資料信號線711相同，構成為包含貫通複數個晶片之貫通電極、及用於與該貫通電極連接之貫通 電極。
例如，作為晶片指定信號線771-1之縱向之貫通電極，自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-1貫通電極)。並且，於記憶體晶片701-1與記憶體晶片701-5之各者設置有用於連接於第1-1貫通電極之貫通電極(設為第2-1貫通電極)。
又，同樣地，晶片指定信號線771-2之縱向之貫通電極係自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-2貫通電極)。並且，於記憶體晶片701-2與記憶體晶片701-6之各者設置有用於連接於第1-2貫通電極之貫通電極(設為第2-2貫通電極)。
又，同樣地，晶片指定信號線771-3之縱向之貫通電極係自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-3貫通電極)。並且，於記憶體晶片701-3與記憶體晶片701-7之各者設置有用於連接於第1-3貫通電極之貫通電極(設為第2-3貫通電極)。
又，同樣地，晶片指定信號線771-4之縱向之貫通電極係自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-4貫通電極)。並且，於記憶體晶片701-4與記憶體晶片701-8之各者設置有用於連接於第1-4貫通電極之貫通電極(設為第2-4貫通電極)。
於記憶體晶片701-1與記憶體晶片701-5中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-1貫通電極合計5個貫通電極，以用於晶片指定信號線771。又，同樣地，於記憶體晶片701-2與記憶體晶片701-6中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-2貫通電極合計5個貫通電極，以用於晶片指定信號線771。
又，同樣地，於記憶體晶片701-3與記憶體晶片701-7中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-3貫通電極合計5個貫通電極，以用於晶片指定信號線771。 又，同樣地，於記憶體晶片701-4與記憶體晶片701-8中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-4貫通電極合計5個貫通電極，以用於晶片指定信號線771。
因於記憶體晶片701-1至701-8中，分別形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極之貫通電極，故用於形成該等第1貫通電極之遮罩等可使用相同者。
關於記憶體晶片701-6，亦可設為不形成構成晶片指定信號線771-1之一部分之第1-1貫通電極之構成。於設為在記憶體晶片701-6中不形成第1-1貫通電極之構成之情形時，亦可於記憶體晶片701-6中形成第1-2貫通電極至第1-4貫通電極與第2-2貫通電極合計4種貫通電極。
又，關於記憶體晶片701-7，亦可設為不形成構成晶片指定信號線771-1與晶片指定信號線771-2之一部分之第1-1貫通電極與第1-2貫通電極之構成。於設為在記憶體晶片701-7中不形成第1-1貫通電極與第1-2貫通電極之構成之情形時，亦可於記憶體晶片701-7中形成第1-3貫通電極、第1-4貫通電極與、及第2-3貫通電極合計3種貫通電極。
又，關於記憶體晶片701-8，亦可設為不形成構成晶片指定信號線771-1至晶片指定信號線771-3之一部分之第1-1貫通電極至第1-3貫通電極之構成。於設為在記憶體晶片701-8中不形成第1-1貫通電極至第1-3貫通電極之構成之情形時，亦可於記憶體晶片701-8中形成第1-4貫通電極與第2-4貫通電極合計2種貫通電極。
再者，構成圖22C之記憶體晶片701-2之晶片指定信號線771-2之第1貫通電極與第2貫通電極雖圖示為跨及晶片指定信號線771-1上而連接，但於實際之配線中，設為避開晶片指定信號線771-1之配置、並連接。同樣地，記憶體晶片701-6亦於設置有第1-1貫通電極之情形時，設為避開晶片指定信號線771-1之配置、並連接。
同樣地，構成記憶體晶片701-3之晶片指定信號線771-3之第1貫通電極與第2貫通電極雖圖示為跨及晶片指定信號線771-1與晶片指定信號線771-2上而連接，但於實際之配線中，設為避開晶片指定信號線771-1與晶片指定信號線771-2之配置、並連接。同樣地，記憶體晶片701-7亦於設置有第1-1貫通電極之情形時，設為避開晶片指定信號線771-1之配置、並連接。
同樣地，構成記憶體晶片701-4之晶片指定信號線771-4之第1貫通電極與第2貫通電極雖圖示為跨及晶片指定信號線771-1至晶片指定信號線771-3上而連接，但於實際之配線中，設為避開晶片指定信號線771-1至晶片指定信號線771-3之配置、並連接。同樣地，記憶體晶片701-8亦於設置有第1-1貫通電極之情形時，設為避開晶片指定信號線771-1之配置、並連接。
如上述般，雖對資料信號線761而言AC標準較困難，但根據本技術，因即使於積層記憶體晶片701之情形時，於各記憶體晶片701亦可以貫通電極連接，而無需具備線接合用之焊墊，故輸入輸出容量變小，從而即使將資料信號線761多工，亦可滿足AC標準。
於圖22所示之例中，將資料信號線761 4重多工，將傳送位址或指令之控制信號線721 8重多工，將用於選擇晶片(記憶體晶片701)之晶片指定信號線771 2重多工。如此，將資料信號線761、控制信號線721、及晶片指定信號線771設為不同之多工度，且多工度滿足如下關係：控制信號線之多工度>資料信號線之多工度>晶片指定信號線之多工度。
藉由將資料信號線761多工，可減少資料信號線761之條數，從而亦可減少用於設置資料信號線761之貫通電極之數量。因此，可縮小配線所需之面積，從而能夠將積層記憶體構造體750小型化。
又，藉由將資料信號線761多工，而能夠於經多工之記憶體晶片701彼此進行冗餘處理。關於冗餘處理，可應用參照圖6、圖7所說明之冗餘處理。即，例如可於記憶體晶片701-1至701-4共用冗餘區域。又，於例如於記憶體晶片701-1產生不良行之情形時，能夠將共用之冗餘區域、例如記憶體晶片701-2之冗餘區域用於取代記憶體晶片701-1之不良行。
因此，與參照圖7所說明之情形相同，能夠將因晶片積層化導致之良率損耗抑制為最小限，而能夠實現晶片成本之削減。
(第3積層記憶體之構造)
第3積層記憶體之構造係將複數個記憶體晶片、與控制該等複數個記憶體晶片之動作之控制晶片積層之積層記憶體構造體。於第3積層記憶體構造中，傳送寫入於記憶體之資料或自記憶體讀出之資料之信號線係對積層記憶體構造體所具備之各記憶體晶片多工化而連接。
傳送用於傳送控制對記憶體之寫入動作或自記憶體之讀出動作所必需之位址或指令等之控制信號之信號線係於積層記憶體構造體所具備之各記憶體晶片共用。傳送用於指定或特定出進行寫入動作或讀出動作之記憶體之信號之信號線係對積層記憶體構造體所具備之各記憶體晶片多工化而連接。
參照圖23，對將資料信號線2重多工之情形時之積層記憶體加以說明。
圖23係表示將資料信號線2重多工之情形時之積層記憶體構造體800之構成之圖。圖23A係表示資料信號線之配線構造之圖。於圖23A中，示出2重多工之情形時之資料信號線之配線。即，示出將連接於控制晶片702之1條資料信號線分支而連接於2個記憶體晶片之資料信號線之配線。
將記憶體晶片701-1與記憶體晶片701-2多工，而針對該2個記憶 體晶片701，配線1條資料信號線811-1。又，將記憶體晶片701-3與記憶體晶片701-4多工，而針對該2個記憶體晶片701，配線1條資料信號線811-2。
又，將記憶體晶片701-5與記憶體晶片701-6多工，而針對該2個記憶體晶片701，配線1條資料信號線811-3。又，將記憶體晶片701-7與記憶體晶片701-8多工，而針對該2個記憶體晶片701，配線1條資料信號線811-4。
於記憶體晶片701-1至701-8之各者為16位元之DDR3之情形時，資料信號線811-1至811-4係分別授受16位元之資料之信號線，且此種信號線經多工化而連接於8個記憶體(8個晶片)。藉由將各資料信號線811-1至811-4多工化而配線之構造，於圖23記載之積層記憶體構造體800能夠同時寫入或讀出16位元之4倍即64位元之資料。藉由設為此種構成，能夠實現高速通信。
例如，於資料信號線811-1中，傳送資料D0至D15之16位元，於資料信號線811-2中，傳送資料D16至D31之16位元，於資料信號線811-3中，傳送資料D32至D47之16位元，於資料信號線811-4中，傳送資料D48至D63之16位元。即，於該情形時，資料信號線811-1至811-4作為傳送資料D0至D63之64位元之資料之資料信號線811發揮功能。
又，可設為例如64位元之資料中，記憶體晶片701-1與記憶體晶片701-2記憶資料之低階位元(Data Lower)，記憶體晶片701-3與記憶體晶片701-4記憶資料之中低階位元(Data Middle Lower)，記憶體晶片701-5與記憶體晶片701-6記憶資料之中上階位元(Data Middle Upper)，記憶體晶片701-7與701-8記憶資料之上階位元(Data Upper)。
資料信號線811亦與圖19A所示之資料信號線711相同，構成為包含貫通複數個晶片之貫通電極、及用於與該貫通電極連接之貫通電極。
例如，作為資料信號線811-1之縱向之貫通電極，自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-1貫通電極)。並且，於記憶體晶片701-1與701-2之各者設置有用於連接於第1-1貫通電極之貫通電極(設為第2-1貫通電極)。
又，同樣地，資料信號線811-2之縱向之貫通電極係自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-2貫通電極)。並且，於記憶體晶片701-3與記憶體晶片701-4之各者設置有用於連接於第1-2貫通電極之貫通電極(設為第2-2貫通電極)。
又，同樣地，資料信號線811-3之縱向之貫通電極係自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-3貫通電極)。並且，於記憶體晶片701-5與記憶體晶片701-6之各者設置有用於連接於第1-3貫通電極之貫通電極(設為第2-3貫通電極)。
又，同樣地，資料信號線811-4之縱向之貫通電極係自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-4貫通電極)。並且，於記憶體晶片701-7與記憶體晶片701-8之各者設置有用於連接於第1-4貫通電極之貫通電極(設為第2-4貫通電極)。
再者，於1條資料信號線761進行16位元之並行傳送之情形時，藉由分別設置16個第1貫通電極與第2貫通電極，而實現16位元之並行傳送。
於記憶體晶片701-1與記憶體晶片701-2中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-1貫通電極合計5種貫通電極，以用於資料信號線811。
於該情形時，於記憶體晶片701-1與記憶體晶片701-2中，分別設置有作為第1-1貫通電極用之16處貫通電極、作為第1-2貫通電極用之16處貫通電極、作為第1-3貫通電極用之16處貫通電極、作為第1-4貫通電極用之16處貫通電極、及作為第2-1貫通電極用之16處貫通電 極。因此，於記憶體晶片701-1與記憶體晶片701-2中，分別設置有80處(=16+16+16+16+16)資料信號線811用之貫通電極。
同樣地，於記憶體晶片701-3與記憶體晶片701-4中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-2貫通電極合計5種貫通電極，以用於資料信號線811。於記憶體晶片701-3與記憶體晶片701-4中，分別設置有80處資料信號線811用之貫通電極。
又，同樣地，於記憶體晶片701-5與記憶體晶片701-6中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-3貫通電極合計5種貫通電極，以用於資料信號線811。於記憶體晶片701-5與記憶體晶片701-6中，分別設置有80處資料信號線811用之貫通電極。
又，同樣地，於記憶體晶片701-7與記憶體晶片701-8中，形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極、及第2-4貫通電極合計5種貫通電極，以用於資料信號線811。於記憶體晶片701-7與記憶體晶片701-8中，分別設置有80處資料信號線811用之貫通電極。
因於記憶體晶片701-1至701-8中，分別形成有第1-1貫通電極、第1-2貫通電極、第1-3貫通電極、第1-4貫通電極之貫通電極，故用於形成該等第1貫通電極之遮罩等可使用相同者。
關於記憶體晶片701-3與記憶體晶片701-4，亦可設為不形成構成資料信號線811-1之一部分之第1-1貫通電極之構成。於設為在記憶體晶片701-3與記憶體晶片701-4不形成第1-1貫通電極之構成情形時，於記憶體晶片701-3與記憶體晶片701-4中分別形成第1-2貫通電極至第1-4貫通電極、及第2-2貫通電極合計4種貫通電極，以用於資料信號線811。
於該情形時，因於記憶體晶片701-3與記憶體晶片701-4之各者之晶片中，設置有作為第1-2貫通電極用之16處貫通電極、作為第1-3貫通電極用之16處貫通電極、作為第1-4貫通電極用之16處貫通電極、及作為第2-2貫通電極用之16處貫通電極，故於記憶體晶片701-3與記憶體晶片701-4之各者之晶片中，設置有64處資料信號線811用之貫通電極。於該情形時，記憶體晶片701-3與記憶體晶片701-4於製造時可使用相同遮罩形成。
關於記憶體晶片701-5與記憶體晶片701-6，亦可設為不形成構成資料信號線811-1與資料信號線811-2之一部分之第1-1貫通電極與第1-2貫通電極之構成。於設為在記憶體晶片701-5與記憶體晶片701-6不形成第1-1貫通電極與第1-2貫通電極之構成之情形時，於記憶體晶片701-5與記憶體晶片701-6中，分別形成第1-3貫通電極、第1-4貫通電極、及第2-3貫通電極合計3種貫通電極，以用於資料信號線811。
於該情形時，因於記憶體晶片701-5與記憶體晶片701-6之各者之晶片中，設置有作為第1-3貫通電極用之16處貫通電極、作為第1-4貫通電極用之16處貫通電極、及作為第2-3貫通電極用之16處貫通電極，故於記憶體晶片701-5與記憶體晶片701-6之各者之晶片中，設置有48處資料信號線811用之貫通電極。於該情形時，記憶體晶片701-5與記憶體晶片701-6於製造時可使用相同遮罩形成。
關於記憶體晶片701-7與記憶體晶片701-8，亦可設為不形成構成資料信號線811-1至資料信號線811-3之一部分之第1-1貫通電極至第1-3貫通電極之構成。於設為在記憶體晶片701-7與記憶體晶片701-8不形成第1-1貫通電極至第1-3貫通電極之構成之情形時，於記憶體晶片701-7與記憶體晶片701-8中，分別形成第1-4貫通電極與第2-4貫通電極合計2種貫通電極，以用於資料信號線811。
於該情形時，因於記憶體晶片701-7與記憶體晶片701-8之各者之 晶片中，設置有作為第1-4貫通電極用之16處貫通電極、與第2-4貫通電極用之16處貫通電極，故於記憶體晶片701-7與記憶體晶片701-8之各者之晶片中，設置有32處資料信號線811用之貫通電極。於該情形時，記憶體晶片701-7與記憶體晶片701-8於製造時可使用相同遮罩形成。
參照圖23B，位址(Address)信號線、指令(Command)信號線、Vdd信號線、Vss信號線被設為1條信號線，且設為於8個記憶體晶片701-1至701-8共通之控制信號線721。該構成由於與圖19B所示之情形相同，故省略其說明。
如此，控制信號線721被設為於8個記憶體晶片701(8個晶片)共用之經8重多工之信號線。
於如圖23A所示般將資料信號線711 2重多工、且如圖23B所示般將控制信號線721 8重多工之情形時，傳送用於選擇寫入或讀出資料之記憶體晶片701-1至701-8之選擇信號之晶片指定信號線係如圖23C所示般設置。
如圖23C所示，將傳送用於選擇記憶體晶片701-1至701-8之晶片指定信號線4重多工而對記憶體晶片701-1至701-8設置。即，示出有將連接於控制晶片702之1條晶片指定信號線分支而連接於4個記憶體晶片之晶片指定信號線之配線。
於記憶體晶片701-1、記憶體晶片701-3、記憶體晶片701-5、及記憶體晶片701-7，連接有晶片指定信號線821-1，於記憶體晶片701-2、記憶體晶片701-4、記憶體晶片701-6、及記憶體晶片701-8，連接有晶片指定信號線821-2。
晶片指定信號線821係設為於4個記憶體晶片701共用1條之信號線，經4重多工，從而能夠藉由2條晶片指定信號線821進行2位元之並行信號(例如設為資料A0、A2之2位元之信號)之傳送。例如，將於與 進行資料之寫入(讀出)之記憶體晶片701相應之晶片指定信號線821傳送之資料設為“1”，將於其他晶片指定信號線傳送之資料設為“0”。
例如，於將於晶片指定信號線821-1傳輸之資料A0設為“1”，將於晶片指定信號線821-2傳輸之資料A1設為“0”之情形時，對記憶體晶片701-1寫入(讀出)低階位元之資料D0至D15，對記憶體晶片701-3寫入(讀出)中低階位元之資料D16至D31，對記憶體晶片701-5寫入(讀出)中上階位元之資料D32至D47，對記憶體晶片701-7寫入(讀出)上階位元之資料D48至D63。
晶片指定信號線821亦與圖19A所示之資料信號線711相同，構成為包含貫通複數個晶片之貫通電極、及用於與該貫通電極連接之貫通電極。
例如，作為晶片指定信號線821-1之縱向之貫通電極，自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-1貫通電極)。並且，於記憶體晶片701-1、記憶體晶片701-3、記憶體晶片701-5、記憶體晶片701-7之各者設置有用於連接於第1-1貫通電極之貫通電極(設為第2-1貫通電極)。
又，同樣地，晶片指定信號線821-2之縱向之貫通電極亦自記憶體晶片701-1至記憶體晶片701-8設置有1條貫通電極(設為第1-2貫通電極)。並且，於記憶體晶片701-2、記憶體晶片701-4、記憶體晶片701-6、701-8之各者設置有用於連接於第1-2貫通電極之貫通電極(設為第2-2貫通電極)。
於記憶體晶片701-1、記憶體晶片701-3、記憶體晶片701-5、記憶體晶片701-7之各者中，形成有第1-1貫通電極、第1-2貫通電極、及第2-1貫通電極合計3處貫通電極，以用於晶片指定信號線821。
又，於記憶體晶片701-2、記憶體晶片701-4、記憶體晶片701-6、701-8之各者中，分別形成有第1-1貫通電極、第1-2貫通電極、及 第2-2貫通電極合計3處貫通電極，以用於晶片指定信號線821。
因於記憶體晶片701-1至701-8中，分別形成有第1-1貫通電極與第1-2貫通電極之貫通電極，故用於形成關於晶片指定信號線821之該等第1貫通電極之遮罩等可使用相同者。
關於記憶體晶片701-8，亦可設為不形成構成晶片指定信號線821-1之一部分之第1-1貫通電極之構成。於設為在記憶體晶片701-8不形成第1-1貫通電極之構成之情形時，亦可於記憶體晶片701-6中形成第1-2貫通電極與第2-2貫通電極合計2種貫通電極。
再者，圖23C之記憶體晶片701-2、記憶體晶片701-4、記憶體晶片701-6之構成晶片指定信號線821-2之第1貫通電極與第2貫通電極雖圖示為跨及晶片指定信號線821-1上而連接，但於實際之配線中，設為避開晶片指定信號線821-1之配置、並連接。
如上述般，雖對資料信號線811而言AC標準較困難，但根據本技術，因即使於積層記憶體晶片701之情形時，於各記憶體晶片701亦可以貫通電極連接，而無需具備引線接合用之焊墊，故輸入輸出容量變小，從而即使將資料信號線811多工，亦可滿足AC標準。
於圖23所示之例中，將資料信號線811 2重多工，將傳送位址或指令之控制信號線721 8重多工，將用於選擇晶片(記憶體晶片701)之晶片指定信號線821 4重多工。如此，資料信號線811、控制信號線721、及晶片指定信號線821被設為不同之多工度，且多工度滿足如下關係：控制信號線之多工度>晶片指定信號線之多工度>資料信號線之多工度。
藉由將資料信號信號線811多工，可減少資料信號線811之條數，從而亦可減少用於設置資料信號線811之貫通電極之數量。因此，可縮小配線所需之面積，從而可將積層記憶體構造體800小型化。
又，藉由將資料信號線811多工，能夠於經多工之記憶體晶片701彼此進行冗餘處理。關於冗餘處理，可應用參照圖6、圖7所說明之冗餘處理。即，例如，可於記憶體晶片701-1與701-2共用冗餘區域。又，於例如於記憶體晶片701-1產生不良行之情形時，能夠將共用之冗餘區域、例如記憶體晶片701-2之冗餘區域取代記憶體晶片701-1之不良行而使用。
因此，與參照圖7所說明之情形相同，能夠將因晶片積層化導致之良率損耗抑制為最小限，從而能夠實現晶片成本之削減。
(第4積層記憶體之構造)
第4積層記憶體之構造雖與第2積層記憶體之構造相同，但於晶片指定信號線傳送解碼後之資料之方面不同。
參照圖24，對將資料信號線4重多工之情形時之積層記憶體加以說明。
圖24於為表示將資料信號線4重多工之情形時之積層記憶體構造體850之構成之圖之方面與圖22所示之積層記憶體構造體750相同，但於設為晶片指定信號線傳送解碼後之資料之構成之方面不同。
圖24A係表示資料信號線之配線構造之圖，且因與圖22A所示之資料信號線761之配線構造相同，故省略其說明。又，圖24B所示之控制信號線之配線構造亦因與圖22B所示之控制信號線721之配線構造相同，故省略其說明。
於如圖24A所示般將資料信號線711 4重多工、且如圖24B所示般將控制信號線721 8重多工之情形時，傳送用於選擇寫入或讀出資料之記憶體晶片701-1至701-8之選擇信號之晶片指定信號線係如圖24C所示般設置。
如圖24C所示，將傳送用於選擇記憶體晶片701-1至701-8之晶片指定信號線8重多工而對記憶體晶片701-1至701-8共通設置。即，於 記憶體晶片701-1至記憶體晶片701-8分別連接有晶片指定信號線861。
晶片指定信號線861被設為例如傳輸將資料A0至A3解碼後之2位元之解碼信號之信號線。如參照圖4、圖5所說明般，於各晶片(記憶體晶片701)，寫入用於識別自身為第幾層之晶片之資料(堆疊位址)，且於晶片指定信號線861中傳輸堆疊位址。
但是，於將圖24所示之資料信號線761 4重多工之情形時，因如參照圖22所說明般，選擇8個記憶體晶片701中之2個記憶體晶片701，且於該2個記憶體晶片701分別寫入上階位元與低階位元，故於設為寫入上階位元與低階位元之1組記憶體晶片701之2個記憶體晶片701，寫入(記憶)相同之堆疊位址。
因此，作為堆疊位址，只要可區別4組記憶體晶片701即可，故可設為2位元之資料。例如，於記憶體晶片701-1與記憶體晶片701-5中，分配“00”作為堆疊位址，於記憶體晶片701-2與記憶體晶片701-6中，分配“01”作為堆疊位址，於記憶體晶片701-3與記憶體晶片701-7中，分配“01”作為堆疊位址，於記憶體晶片701-4與記憶體晶片701-8中，分配“11”作為堆疊位址。
如此將堆疊位址分配，並於各記憶體晶片701，例如參照圖5所說明般藉由fuse(熔絲)寫入。並且，於晶片指定信號線861，例如傳輸“00”作為堆疊位址之情形時，判斷為記憶體晶片701-1與記憶體晶片701-5選擇自身，而將由資料信號線761-1、761-2傳送來之信號分別寫入。
如此，藉由於晶片指定信號線861傳送解碼後之資料(堆疊位址)，而作為信號線1條即足夠。因此，可縮小配線所需之面積，從而能夠將積層記憶體構造體850小型化。
再者，於此處，因晶片指定信號線861傳送2位元之資料，故晶 片指定信號線861被設為2條信號線，而以2條貫通電極構成。於圖22所示之例中，晶片指定信號線711有4條，而設置有4條貫通電極，但於圖24所示之例中，因晶片指定信號線861係以2條貫通電極構成，故如上述般，可縮小配線所需之面積，從而能夠將積層記憶體構造體850小型化。
於圖24所示之例中，將資料信號線761 4重多工，將傳送位址或指令之控制信號線721 8重多工，將用於選擇晶片(記憶體晶片701)之晶片指定信號線861 8重多工。如此，將資料信號線811、控制信號線721、及晶片指定信號線821設為不同之多工度，且多工度滿足如下關係：控制信號線之多工度=晶片指定信號線之多工度>資料信號線之多工度。
藉由將資料信號線761多工，而能夠於被多工之記憶體晶片701彼此進行冗餘處理。關於冗餘處理，可應用參照圖6、圖7所說明之冗餘處理。即，例如，可於記憶體晶片701-1至701-4共用冗餘區域。又，於例如於記憶體晶片701-1產生不良行之情形時，可將共用之冗餘區域、例如記憶體晶片701-2之冗餘區域取代記憶體晶片701-1之不良行而使用。
因此，與參照圖7所說明之情形相同，可將因晶片積層化導致之良率損耗抑制為最小限，而能夠實現晶片成本之削減。
(第5積層記憶體之構造)
第5積層記憶體之構造雖與第3積層記憶體之構造相同，但於晶片指定信號線傳送解碼後之資料之方面不同。
參照圖25，對將資料信號線2重多工之情形時之積層記憶體加以說明。
圖25雖於為表示將資料信號線2重多工之情形之積層記憶體構造 體900之構成之圖之方面，與圖23所示之積層記憶體構造體800相同，但於設為晶片指定信號線傳送解碼後之資料之構成之方面不同。
圖25A係表示資料信號線之配線構造之圖，且因與圖23A所示之資料信號線811之配線構造相同，故省略其說明。又，圖25B所示之控制信號線之配線構造亦因與圖23B所示之控制信號線721之配線構造相同，故省略其說明。
於如圖25A所示般將資料信號線811 2重多工、且如圖25B所示般將控制信號線721 8重多工之情形時，傳送用於選擇寫入或讀出資料之記憶體晶片701-1至701-8之選擇信號之晶片指定信號線係如圖25C所示般設置。
如圖25C所示，將傳送用於選擇記憶體晶片701-1至701-8之晶片指定信號線911 8重多工而設為於記憶體晶片701-1至701-8共用之1條信號線。即，於記憶體晶片701-1至記憶體晶片701-8之各者連接有晶片指定信號線861。
晶片指定信號線911被設為傳輸1位元之解碼信號之信號線。如參照圖4、圖5所說明般，於各晶片(記憶體晶片701)，寫入用於識別自身為第幾層之晶片之資料(堆疊位址)，且於晶片指定信號線911傳輸堆疊位址。
但是，於將圖25所示之資料信號線811 2重多工之情形時，如參照圖23所說明般，選擇8個記憶體晶片701中之4個記憶體晶片701，且分別寫入上階位元、中上階位元、中低階位元、及低階位元，故於設為分別寫入上階位元、中上階位元、中低階位元、及低階位元之1組記憶體晶片701之4個記憶體晶片701，寫入(記憶)相同之堆疊位址。
因此，作為堆疊位址，只要可區別2組記憶體晶片701即可，故可設為1位元之資料。例如，於記憶體晶片701-1、記憶體晶片701-3、記憶體晶片701-5、及記憶體晶片701-7中，分配“0”作為堆疊位 址，於記憶體晶片701-2、記憶體晶片701-4、記憶體晶片701-6、及記憶體晶片701-8中，分配“1”作為堆疊位址。
如此將堆疊位址分配，並於各記憶體晶片701例如參照圖5所說明般藉由fuse(熔絲)寫入。並且，於晶片指定信號線911例如傳輸“0”作為堆疊位址之情形時，記憶體晶片701-1、記憶體晶片701-3、記憶體晶片701-5、及記憶體晶片701-7判斷為選擇自身，而將由資料信號線811-1至811-4傳送來之資料分別寫入。
如此，藉由於晶片指定信號線911傳送解碼後之資料(堆疊位址)，而作為信號線1條即足夠。因此，可縮小配線所需之面積，從而能夠將積層記憶體構造體900小型化。
於圖25所示之例中，將資料信號線811 2重多工，將傳送位址或指令之控制信號線721 8重多工，將用於選擇晶片(記憶體晶片701)之晶片指定信號線911 8重多工。如此，將資料信號線811、控制信號線721、及晶片指定信號線911設為不同之多工度，且多工度滿足如下關係：控制信號線之多工度=晶片指定信號線之多工度>資料信號線之多工度。
藉由將資料信號線811多工，而能夠於經多工之記憶體晶片701彼此進行冗餘處理。關於冗餘處理，可應用參照圖6、圖7所說明之冗餘處理。即，例如可於記憶體晶片701-1、記憶體晶片701-3、記憶體晶片701-5、及記憶體晶片701-7共用冗餘區域。又，於例如於記憶體晶片701-1產生不良行之情形時，可將共用之冗餘區域、例如記憶體晶片701-3之冗餘區域取代記憶體晶片701-1之不良行而使用。
因此，與參照圖7所說明之情形相同，能夠將因晶片積層化導致之良率損耗抑制為最小限，而能夠實現晶片成本之削減。
再者，於上述之說明中，雖列舉積層8層記憶體晶片701之情形 為例進行說明，但即使為8層以外之積層亦可應用本技術，本技術之應用範圍並非限定於8層。例如，於設為將記憶體晶片701積層10層，並2重多工，而設置5條資料信號線之構成，或設為積層9層，並2重多工，而設置3條資料信號線之構成之情形時，亦可應用本技術。
如上述般，根據本實施形態，藉由將陣列器件部分積層化，可應對規模之擴張，且藉由分離組入邏輯電路之晶圓，而邏輯電路部分之功能修正之製品遮罩對應變容易。又，陣列器件部分之規格可設為於不同之器件可共通地利用之標準化之配置。
又，輸入輸出接腳或保護元件、輸入切換之選擇元件等係即使陣列元件之積層數增加變化亦可共通地使用。該等可設為形成於與陣列器件不同之晶圓，而經由貫通電極連接於陣列器件之構成。
於各陣列器件側，無需配置一般之ESD(Electro-Static discharge：靜電放電)保護電路，僅連接應對貫通孔部之製程損傷之小型保護二極體，便能夠充分作為元件之保護功能。
若以如上之方法形成半導體元件，則能夠以相同之遮罩組製作對應於各種功能、規格之器件，而可藉由晶片之小型化，減少安裝面積。藉此，可實現成本之削減、開發期間之縮短等。
<電子機器之構成>
例如，參照圖15說明之影像感測器600可應用於數位靜態相機或視頻攝像機等攝像裝置、行動電話機等具有攝像功能之移動終端裝置、或於圖像讀取部使用攝像裝置之複印機等、於圖像取入部(光電轉換部)使用攝像元件之所有電子機器。
圖26係表示本技術之電子機器、例如攝像裝置之構成之一例之方塊圖。如圖26所示，本技術之攝像裝置1000具有包含透鏡群1001等之光學系統、攝像元件(攝像器件)1002、DSP(Digital Signal Processor：數位信號處理器)電路1003、圖框記憶體1004、顯示裝置 1005、記錄裝置1006、操作系統1007、及電源系統1008等。並且，DSP電路1003、圖框記憶體1004、顯示裝置1005、記錄裝置1006、操作系統1007、及電源系統1008經由匯流排線1009相互連接。
透鏡群1001將來自被攝體之入射光(像光)取入並成像於攝像元件1002之攝像面上。攝像元件1002將藉由透鏡群1001成像於攝像面上之入射光之光量以像素單位轉換為電性信號並作為像素信號輸出。
顯示裝置1005包含液晶顯示裝置或有機EL(electro luminescence：電致發光)顯示裝置等面板型顯示裝置，且顯示由攝像元件1002拍攝之動態圖像或靜態圖像。記錄裝置1006將由攝像元件1002拍攝之動態圖像或靜態圖像記錄於DVD(Digital Versatile Disk：數位多功能光碟)、HDD(Hard Disc Drive：硬碟驅動器)等記錄媒體。
操作系統1007於使用者之操作下，對本攝像裝置具有之各種功能發出操作指令。電源系統1008將成為DSP電路1003、圖框記憶體1004、顯示裝置1005、記錄裝置1006、及操作系統1007之動作電源之各種電源適當地供給至該等供給對象。
上述構成之攝像裝置可作為視頻攝像機或數位靜態相機、以及適於行動電話機等之移動機器之照相機模組等之攝像裝置使用。並且，於該攝像裝置中，可使用上述之影像感測器作為攝像元件1002。又，作為影像感測器，亦可設為包含上述晶片。
<攝像裝置之使用例>
圖27係表示使用上述影像感測器600(攝像元件)或包含攝像元件之電子機器之使用例之圖。
上述攝像元件例如可於如下般感測可見光、紅外光、紫外光、X射線等光之各種實例中使用。
．數位相機、或附照相機功能之行動機器等、拍攝供鑒賞用之圖像之裝置
．為了自動停止等安全駕駛、或識別駕駛者之狀態等，而拍攝汽車之前方或後方、周圍、車內等之車載用感測器、監視行駛車輛或道路之監視相機、進行車輛間等之測距之測距感測器等、供交通用之裝置
．為了拍攝使用者之姿勢而進行遵照該姿勢之機器操作，而供用於TV、冰箱、空調等家電之裝置
．內視鏡、或利用紅外光之受光進行血管攝影之裝置等、供醫療或保健用之裝置
．防盜用途之監視相機、或人物認證用途之照相機等、供安全用之裝置
．拍攝皮膚之皮膚檢測器、或拍攝頭皮之顯微鏡等、供美容用之裝置
．適於運動用途等之運動相機或穿戴式相機等、供運動用之裝置
．用於監視農田或作物之狀態之照相機等、供農業用之裝置
再者，本說明書中所記載之效果僅為例示，並不受限定，又，亦可有其他效果。
再者，本技術之實施形態並非限定於上述實施形態，可於不脫離本技術之主旨之範圍內進行各種變更。
再者，本技術亦可採取如下之構成。
(1)
一種半導體裝置，其係與複數個半導體裝置積層而一體化者，且具備：第1貫通電極，其用於與其他半導體裝置連接；及第2貫通電極，其用於連接上述第1貫通電極與內部之元件；且上述第2貫通電極於積層之每一半導體裝置配置於不同位置。
(2)
如上述(1)之半導體裝置，其中上述第2貫通電極係表示積層時之積層位置。
(3)
如上述(1)或(2)之半導體裝置，其中於積層後，藉由利用外部信號進行之寫入，而鑑別積層後之半導體裝置之積層方向之位址。
(4)
如上述(1)至(3)中任一項之半導體裝置，其中藉由配置於半導體裝置之熔絲或反熔絲元件、與上述第2貫通電極之組合，而利用外部信號寫入積層方向之位址。
(5)
如上述(1)至(4)中任一項之半導體裝置，其係以晶圓之狀態積層，並於形成上述第1貫通電極與上述第2貫通電極之後被單片化。
(6)
如上述(1)至(5)中任一項之半導體裝置，其中上述半導體裝置係記憶體；且除於上述記憶體內使用之XY位址以外，並組合表示積層後之半導體裝置之積層位置之Z位址而特定出位元位置。
(7)
如上述(6)之半導體裝置，其中於經積層之複數個半導體裝置間共用記憶區域及冗餘區域。
(8)
如上述(1)至(5)中任一項之半導體裝置，其中上述半導體裝置係FPGA(可程式化邏輯陣列)；且藉由特定出於半導體裝置內之位置之XY位址、與特定出於半導體裝置間之位置之Z位址，而特定出寫入電路功能之邏輯元件之配 置。
(9)
如上述(8)之半導體裝置，其中經由附加有可程式化之選擇開關之貫通電極而連接積層方向之配線陣列間，且以邏輯元件單位構成3維方向之網路連接。
(10)
如上述(8)之半導體裝置，其具備控制於半導體裝置內之信號之流向之開關、及控制經積層之半導體裝置間之信號之流向之開關。
(11)
如上述(1)至(10)中任一項之半導體裝置，其與形成有外部連接端子與保護元件之半導體裝置積層；且經積層之半導體裝置間係藉由上述第1貫通電極相互連接；經積層之複數個半導體裝置共用上述外部連接端子與上述保護元件。
(12)
如上述(1)至(10)中任一項之半導體裝置，其供積層攝像元件；且上述半導體裝置係記憶由上述攝像元件拍攝的信號之資料之記憶體；將上述記憶體於上述攝像元件之下層積層複數層；將處理來自上述記憶體之信號之處理部積層於上述記憶體之下層。
(13)
一種半導體裝置，其係於與上述平面正交之方向積層複數層平面狀之可組態邏輯陣列；且上述可組態邏輯陣列具備： 邏輯元件；單位配線，其於上述平面內，配置於縱向及橫向；及第1開關，其進行對上述縱向及橫向之上述單位配線之連接與切斷；且包含上述邏輯元件、上述單位配線、及上述第1開關之重複單位係於上述平面內之縱向與橫向重複配置；且於上述重複單位中，進而具備：第2開關，其進行上述重複單位內之上述單位配線、與鄰接於上述可組態邏輯陣列之上述正交方向之其他可組態邏輯陣列具備之上述重複單位內之上述單位配線之連接與切斷；經由上述第1開關與上述第2開關之兩者，而於包含上述平面方向及上述正交方向之3維方向構成邏輯電路。
(14)
一種製造方法，其係製造與複數個半導體裝置積層而一體化之半導體裝置之製造方法，且包含分別形成下述構件之步驟：第1貫通電極，其用於與其他半導體裝置連接；及第2貫通電極，其連接上述第1貫通電極與內部之元件；且上述第2貫通電極以於積層之每一半導體裝置配置於不同位置之方式形成。
(15)
一種電子機器，其係包含與複數個半導體裝置積層而一體化之半導體裝置者，且上述半導體裝置具備：第1貫通電極，其用於與其他半導體裝置連接；及第2貫通電極，其連接上述第1貫通電極與內部之元件；且上述第2貫通電極於積層之每一半導體裝置配置於不同位置。
(16)
一種半導體裝置，其具備：積層之複數個半導體裝置；資料信號線，其與上述半導體裝置進行資料之授受；及控制信號線，其與上述半導體裝置進行位址之授受；且上述資料信號線與上述控制信號線分別經多工，且上述資料信號線之多工度低於上述控制信號線之多工度。
(17)
如上述(16)之半導體裝置，其進而具備：晶片指定信號線，其進行用於自上述複數個半導體裝置中選擇進行資料之授受之半導體裝置之選擇信號之授受；且上述晶片指定信號線經多工，且上述晶片指定信號線之多工度低於上述控制信號線之多工度或與其相等。
(18)
如上述(17)之半導體裝置，其中上述複數個半導體裝置之各者係記憶分配給自身之積層方向之位址；上述晶片指定信號線係授受經解碼之上述積層方向之位址。
(19)
如上述(16)至(17)中任一項之半導體裝置，其中上述半導體裝置係記憶體；且上述記憶體係積層8層；上述記憶體經4重多工，且上述積層8層之記憶體中之2層記憶體被同時驅動。
(20)
如上述(16)至(19)中任一項之半導體裝置，其中 上述半導體裝置具備如下構件以用於上述資料信號線：第1貫通電極，其用於與其他半導體裝置連接；及第2貫通電極，其用於與上述第1貫通電極連接；且上述第2貫通電極係於被供給不同之資料之每一半導體裝置配置於不同位置。
10‧‧‧邏輯電路晶片
11‧‧‧輸入輸出部
12‧‧‧電路部
13‧‧‧保護電路
20‧‧‧記憶體晶片
21‧‧‧記憶胞
22‧‧‧解碼器
23‧‧‧感測放大器
24‧‧‧冗餘熔絲器件
30‧‧‧記憶體晶片
31‧‧‧記憶胞
32‧‧‧解碼器
33‧‧‧感測放大器
41‧‧‧凸塊
42‧‧‧記憶體連接部

Claims (20)

  1. 一種半導體裝置，其具備：第1晶片，其包含：複數個第1貫通電極；及第2貫通電極，其連接上述第1貫通電極之第1者與上述第1晶片之內部之元件；及第2晶片，其包含：複數個第1貫通電極；及第2貫通電極，其連接上述第1貫通電極之第2者與上述第2晶片之內部之元件；其中上述第1晶片係與上述第2晶片直接連接而積層於上述第2晶片上並與上述第2晶片一體化，上述第1晶片之上述第1貫通電極之上述第1者連接於上述第2晶片之上述第1貫通電極之第1者，上述第1晶片之上述第1貫通電極之第2者連接於上述第2晶片之上述第1貫通電極之上述第2者，上述第2晶片之上述第1貫通電極之上述第2者未連接於上述第1晶片之上述第1貫通電極之上述第1者，上述第1晶片之上述第1貫通電極之上述第1者連同(taken together)上述第2晶片之上述第1貫通電極之上述第1者連接至不多於一個的上述第2貫通電極，上述第1晶片之上述第2貫通電極與上述第2晶片之上述第2貫通電極配置於不同位置，且於各晶片設置不多於一個第2貫通電極。
  2. 如請求項1之半導體裝置，其中 上述第1晶片之上述第2貫通電極係表示積層時之積層位置。
  3. 如請求項1之半導體裝置，其中於積層後，藉由利用外部信號進行之寫入，而鑑別經積層之晶片之各者之積層方向之位址。
  4. 如請求項1之半導體裝置，其中藉由半導體裝置之熔絲或反熔絲元件與上述第2貫通電極之組合，而利用外部信號寫入積層方向之位址。
  5. 如請求項1之半導體裝置，其係以晶圓之狀態積層，並於形成上述第1貫通電極與上述第2貫通電極之後被單片化(segmentalized)。
  6. 如請求項1之半導體裝置，其中上述半導體裝置係記憶體，且藉由表示上述經積層之晶片之各者之積層位置之Z位址及於上述記憶體中使用之XY位址的組合，而特定出位元位置。
  7. 如請求項1之半導體裝置，其中上述半導體裝置係FPGA(可程式化邏輯陣列)；且藉由特定出上述半導體裝置內之位置的XY位址、及特定出於上述晶片間之位置的Z位址，而特定出寫入電路功能之邏輯元件之配置。
  8. 如請求項7之半導體裝置，其中經由附加有可程式化之選擇開關之貫通電極而連接積層方向之配線陣列間，且以邏輯元件單位構成3維方向之網路連接。
  9. 如請求項7之半導體裝置，其具備：控制於半導體裝置內之信號之流向之開關、及控制上述晶片間之信號之流向之開關。
  10. 如請求項1之半導體裝置，其與形成有外部連接端子及保護元件 之半導體裝置積層；且經積層之上述半導體裝置間藉由上述第1貫通電極相互連接；經積層之複數個半導體裝置共用上述外部連接端子與上述保護元件。
  11. 如請求項1之半導體裝置，其供積層攝像元件；且上述半導體裝置係記憶由上述攝像元件拍攝的信號之資料之記憶體；上述記憶體係於上述攝像元件之下層積層複數層；處理來自上述記憶體之信號的處理部積層於上述記憶體之下層。
  12. 如請求項1之半導體裝置，其中上述第1晶片及上述第2晶片之各者僅具有一個副電極(secondary electrode)。
  13. 如請求項1之半導體裝置，其中上述第1晶片之配置(arrangement)係非對稱(asymmetrical)於上述第2晶片之配置。
  14. 如請求項1之半導體裝置，其中上述第1晶片之上述第2貫通電極及上述第2晶片之上述第2貫通電極之各者接觸(contact)上述內部之元件之下側(underside)。
  15. 一種製造方法，其係製造半導體裝置之製造方法，且包含：於第1晶片中，形成用來與第2晶片直接連接之複數個第1貫通電極，及形成第2貫通電極，該第2貫通電極連接上述第1貫通電極之第1者與上述第1晶片之內部之元件；及於上述第2晶片中，形成用來與上述第1晶片連接之複數個第1貫通電極，及形成第2貫通電極，該第2貫通電極連接上述第1貫通電極之第2者與上述第2晶片之內部之元件；其中上述第1晶片之上述第1貫通電極之上述第1者連同上述第2晶片之上述第1貫通電極之上述第1者連接至不多於一個的上述第2 貫通電極，上述第2貫通電極係形成於針對上述第1及第2晶片之各者而不同之位置，且於各晶片設置不多於一個第2貫通電極。
  16. 如請求項15之製造方法，其中上述第1晶片及上述第2晶片之各者僅具有一個副電極。
  17. 如請求項15之製造方法，其中上述第1晶片之配置係非對稱於上述第2晶片之配置。
  18. 一種電子機器，其係包含半導體裝置，且上述半導體裝置具備：第1晶片，其包含：複數個第1貫通電極；及第2貫通電極，其連接上述第1貫通電極之第1者與上述第1晶片之內部之元件；及第2晶片，其包含：複數個第1貫通電極；及第2貫通電極，其連接上述第1貫通電極之第2者與上述第2晶片之內部之元件；其中上述第1晶片係與上述第2晶片直接連接而積層於上述第2晶片上並與上述第2晶片一體化，上述第1晶片之上述第1貫通電極之上述第1者連接於上述第2晶片之上述第1貫通電極之第1者，上述第1晶片之上述第1貫通電極之第2者連接於上述第2晶片之上述第1貫通電極之上述第2者，上述第2晶片之上述第1貫通電極之上述第2者未連接於上述第1晶片之上述第1貫通電極之上述第1者， 上述第1晶片之上述第1貫通電極之上述第1者連同上述第2晶片之上述第1貫通電極之上述第1者連接至不多於一個的上述第2貫通電極，上述第1晶片之上述第2貫通電極與上述第2晶片之上述第2貫通電極配置於不同位置，且於各晶片設置不多於一個第2貫通電極。
  19. 如請求項18之電子機器，其中上述第1晶片及上述第2晶片之各者僅具有一個副電極。
  20. 如請求項18之電子機器，其中上述第1晶片之配置係非對稱於上述第2晶片之配置。
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