TWI802478B - 主動元件基板 - Google Patents

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Abstract

一種主動元件基板，包括基板、第一主動元件以及電性連接至第一主動元件的第二主動元件。第一主動元件包括第一底閘極、第一半導體結構、第一頂閘極、第一源極以及第一汲極。第一源極電性連接至第一底閘極。第二主動元件包括第二底閘極、第二半導體結構、第二頂閘極、第二源極以及第二汲極。第二半導體結構的厚度小於第一半導體結構的厚度。第二底閘極電性連接第二頂閘極。

Description

主動元件基板
本發明是有關於一種主動元件基板。
薄膜電晶體是場效電晶體的一種，可以透過在玻璃基板上沈積多層的金屬層、半導體層以及介電層來形成。目前，許多電子裝置中會包括不同用途的薄膜電晶體。舉例來說，許多顯示裝置中包括薄膜電晶體陣列基板，薄膜電晶體陣列中包括開關元件以及驅動元件，其中開關元件用於控制驅動元件的閘極。藉由開關元件與驅動元件互相配合，可以控制通過驅動元件之電流的大小。
本發明提供一種主動元件基板，可以提升第一主動元件的長時間開啟的可靠度，同時增加第二主動元件的開啟電流（turn on current）。
本發明的至少一實施例提供一種主動元件基板。主動元件基板包括基板、第一主動元件以及電性連接至第一主動元件的第二主動元件。第一主動元件以及第二主動元件位於基板之上。第一主動元件包括第一底閘極、第一半導體結構、第一頂閘極、第一源極以及第一汲極。第一半導體結構位於第一底閘極與第一頂閘極之間。第一源極以及第一汲極電性連接至第一半導體結構。第一源極電性連接至第一底閘極。第二主動元件包括第二底閘極、第二半導體結構、第二頂閘極、第二源極以及第二汲極。第二半導體結構位於第二底閘極與第二頂閘極之間。第二半導體結構的厚度小於第一半導體結構的厚度。第二底閘極電性連接第二頂閘極。第二源極以及第二汲極電性連接至第二半導體結構。
圖1A是依照本發明的一實施例的一種主動元件基板的上視示意圖。圖1B是圖1A的線a-a’、線b-b’以及線c-c’的剖面示意圖。為了方便說明，圖1A顯示了主動元件基板10的第一底閘極BG1、第一頂閘極TG1、第一源極S1、第一汲極D1、第二底閘極BG2、第二頂閘極TG2、第二源極S2以及第二汲極D2，並省略繪示其他構件。
請參考圖1A至圖1B，主動元件基板10包括基板SB、第一主動元件TFT1以及第二主動元件TFT2。在一些實施例中，第二主動元件TFT2電性連接至第一主動元件TFT1，但本發明不以此為限。
基板SB之材質可為玻璃、石英、有機聚合物或是不透光/反射材料（例如：導電材料、金屬、晶圓、陶瓷或其他可適用的材料）或是其他可適用的材料。若使用導電材料或金屬時，則在基板SB上覆蓋一層絕緣層（未繪示），以避免短路問題。在一些實施例中，基板SB為軟性基板，且基板SB的材料例如為聚乙烯對苯二甲酸酯（polyethylene terephthalate, PET）、聚二甲酸乙二醇酯（polyethylene naphthalate, PEN）、聚酯（polyester, PES）、聚甲基丙烯酸甲酯（polymethylmethacrylate, PMMA）、聚碳酸酯（polycarbonate, PC）、聚醯亞胺(polyimide, PI）或金屬軟板（Metal Foil）或其他可撓性材質。
緩衝層BL位於基板SB上，緩衝層BL為單層或多層結構，且緩衝層BL的材料可以包括氧化矽、氮氧化矽或其他合適的材料或上述材料的堆疊層。
第一主動元件TFT1以及第二主動元件TFT2位於基板SB之上。在本實施例中，第一主動元件TFT1以及第二主動元件TFT2位於緩衝層BL之上。
第一主動元件TFT1包括第一底閘極BG1、第一半導體結構SM1、第一頂閘極TG1、第一源極S1以及第一汲極D1。第二主動元件TFT2包括第二底閘極BG2、第二半導體結構SM2、第二頂閘極TG2、第二源極S2以及第二汲極D2。
第一底閘極BG1以及第二底閘極BG2位於緩衝層BL上。在一些實施例中，第一底閘極BG1以及第二底閘極BG2包括相同或不同的材料。在一些實施例中，第一底閘極BG1以及第二底閘極BG2的材料可包括金屬，例如鉻（Cr）、金（Au）、銀（Ag）、銅（Cu）、錫（Sn）、鉛（Pb）、鉿（Hf）、鎢（W）、鉬（Mo）、釹（Nd）、鈦（Ti）、鉭（Ta）、鋁（Al）、鋅（Zn）或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一底閘極BG1以及第二底閘極BG2也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。
第一閘介電層GI1位於第一底閘極BG1以及第二底閘極BG2上。在本實施例中，第一閘介電層GI1接觸第一底閘極BG1以及第二底閘極BG2的上表面。在一些實施例中，第一閘介電層GI1的材料包括氧化矽、氮氧化矽、氧化鋁、氧化鉿或其他合適的材料。
第一半導體結構SM1與第二半導體結構SM2位於第一閘介電層GI1上。第一閘介電層GI1位於第一底閘極BG1與第一半導體結構SM1之間以及第二底閘極BG2與第二半導體結構SM2之間。在一些實施例中，第一半導體結構SM1包括第一源極區sr1、第一汲極區dr1以及位於第一源極區sr1與第一汲極區dr1之間的第一通道區ch1。類似地，第二半導體結構SM2包括第二源極區sr2、第二汲極區dr2以及位於第二源極區sr2與第二汲極區dr2之間的第二通道區ch2。第一源極區sr1、第一汲極區dr1、第二源極區sr2以及第二汲極區dr2經摻雜（例如氫摻雜）而具有低於第一通道區ch1以及第二通道區ch2的電阻率。
在本實施例中，第二半導體結構SM2的厚度t2小於第一半導體結構SM1的厚度t1。在一些實施例中，藉由增加第一半導體結構SM1的厚度t1，可以降低第一通道區ch1的電阻率，藉此降低第一主動元件TFT1的閾值電壓（Vth），並提升第一主動元件TFT1的開啟電流。
第一半導體結構SM1可以為單層結構或多層結構。在本實施例中，第一半導體結構SM1為多層結構，且包括第一半導體層OS1以及第二半導體層OS2。第二半導體層OS2重疊於第一半導體層OS1，且第一半導體層OS1相較於第二半導體層OS2更靠近基板SB。在一些實施例中，第二半導體結構SM2為單層結構，且第二半導體層OS2與第二半導體結構SM2屬於相同圖案化層。
在一些實施例中，第一半導體層OS1、第二半導體層OS2與第二半導體結構SM2的材料包括銦鎵錫鋅氧化物（IGTZO）或氧化銦鎵鋅（IGZO）、氧化銦錫鋅（ITZO）、氧化鋁鋅錫（AZTO）、氧化銦鎢鋅（IWZO）等四元金屬化合物或包含鎵（Ga）、鋅（Zn）、銦（In）、錫（Sn）、鋁（Al）、鎢（W）中之任三者的三元金屬構成的氧化物或鑭系稀土摻雜金屬氧化物（例如Ln-IZO）。在一些實施例中，第一半導體層OS1與第二半導體層OS2可包括相同或不同的材料。
第二閘介電層GI2位於第一閘介電層GI1、第一半導體結構SM1與第二半導體結構SM2上。第一半導體結構SM1與第二半導體結構SM2夾在第一閘介電層GI1與第二閘介電層GI2之間。在一些實施例中，第二閘介電層GI2的材料包括氧化矽、氮氧化矽、氧化鋁、氧化鉿或其他合適的材料。
第一頂閘極TG1與第二頂閘極TG2位於第二閘介電層GI2上。第二閘介電層GI2位於第一頂閘極TG1與第一半導體結構SM1之間以及第二頂閘極TG2與第二半導體結構SM2之間。第一半導體結構SM1位於第一底閘極BG1與第一頂閘極TG1之間。第二半導體結構SM2位於第二底閘極BG2與第二頂閘極TG2之間。在一些實施例中，第一頂閘極TG1與第二頂閘極TG2包括相同或不同的材料。在一些實施例中，第一頂閘極TG1與第二頂閘極TG2的材料可包括金屬，例如鉻（Cr）、金（Au）、銀（Ag）、銅（Cu）、錫（Sn）、鉛（Pb）、鉿（Hf）、鎢（W）、鉬（Mo）、釹（Nd）、鈦（Ti）、鉭（Ta）、鋁（Al）、鋅（Zn）或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一頂閘極TG1與第二頂閘極TG2也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。
在本實施例中，第二主動元件TFT2為第二底閘極BG2電性連接第二頂閘極TG2的雙閘極型薄膜電晶體（本文將其稱為TG-sync薄膜電晶體）。舉例來說，第二頂閘極TG2透過接觸孔V1而連接至第二底閘極BG2，其中接觸孔V1穿過第一閘介電層GI1與第二閘介電層GI2。
第一層間介電層ILD1位於第一頂閘極TG1與第二頂閘極TG2上。第二層間介電層ILD2位於第一層間介電層ILD1上。在一些實施例中，第一層間介電層ILD1與第二層間介電層ILD2的材料包括氧化矽、氮氧化矽、氧化鋁、氧化鉿、有機絕緣材料或其他合適的材料。
第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2位於第二層間介電層ILD2上。第一源極S1以及第一汲極D1分別透過接觸孔H1、H2而電性連接至第一半導體結構SM1的第一源極區sr1以及第一汲極區dr1，第二源極S2以及第二汲極D2分別透過接觸孔H3、H4而電性連接至第二半導體結構SM2的第二源極區sr2以及第二汲極區dr2，其中接觸孔H1~H4穿過第二閘介電層GI2、第一層間介電層ILD1與第二層間介電層ILD2。在一些實施例中，第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2的材料可包括金屬，例如鉻（Cr）、金（Au）、銀（Ag）、銅（Cu）、錫（Sn）、鉛（Pb）、鉿（Hf）、鎢（W）、鉬（Mo）、釹（Nd）、鈦（Ti）、鉭（Ta）、鋁（Al）、鋅（Zn）或上述金屬的任意組合之合金或上述金屬及/或合金之疊層，但本發明不以此為限。第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2也可以使用其他導電材料，例如：金屬的氮化物、金屬的氧化物、金屬的氮氧化物、金屬與其它導電材料的堆疊層或是其他具有導電性質之材料。保護層PL覆蓋第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2。
在本實施例中，第一主動元件TFT1為第一源極S1電性連接至第一底閘極BG1的雙閘極型薄膜電晶體（本文將其稱為source-sync薄膜電晶體）。舉例來說，第一源極S1透過接觸孔V2而連接至第一底閘極BG1，其中接觸孔V2穿過第一閘介電層GI1、第二閘介電層GI2、第一層間介電層ILD1與第二層間介電層ILD2。在其他實施例中，第一源極S1未直接接觸第一底閘極BG1，且第一源極S1透過其他轉接電極而電性連接第一底閘極BG1。
表1為TG-sync薄膜電晶體與source-sync薄膜電晶體在半導體結構相同的情況下，各種特性的比較。在表1中，◎代表優秀，○代表尚可，▽代表差。 表1
  TG-sync source-sync
開啟電流（ Ion ） ◎ ▽
閾 值電壓（ Vth ） ○ ◎
閾 值電壓均勻性（ Vth U% ） ◎ ○
汲 極端引入的勢壘降低（ DIBL ） ◎ ◎
飽和開啟電流（ Saturation Ion ） ◎ ◎
正偏壓 - 溫度應力（ PBTS ） ▽ ◎
負偏壓 - 溫度應力（ NBTS ） ◎ ◎
負偏壓 - 照光應力（ NBIS ） ◎ ◎
由表1可以得知，TG-Sync薄膜電晶體適合用作開關薄膜電晶體（Switching TFT）。頂閘極電性連接至底閘極的設置可以增加開啟電流。雖然TG-Sync薄膜電晶體會有PBTS（Positive gate bias temperature stress）的問題。然而，由於開關薄膜電晶體需要開啟的時間相對短暫，將TG-Sync薄膜電晶體使用於開關薄膜電晶體不容易出現可靠度的問題。
此外，Source-Sync薄膜電晶體適合用作驅動薄膜電晶體（Driving TFT）。底閘極電性連接至源極的設置可以增加長期開啟的可靠性。然而，由於底閘極電性連接至低電位（例如接地電位），會導致Source-Sync薄膜電晶體的開啟電流變小。
在圖1A至圖1B的實施例中，藉由增加第一半導體結構SM1的厚度t1，可以改善第一主動元件TFT1（Source-Sync薄膜電晶體）的開啟電流小的問題。此外，由於第二半導體結構SM2的厚度t2較小，可以改善第二主動元件TFT2（TG-Sync薄膜電晶體）的漏電問題。
圖2A是依照本發明的一些實施例的第一主動元件（Source-Sync薄膜電晶體）的第一半導體結構的厚度與閾值電壓的實驗數據圖。圖2A顯示了在第一狀況下之第一半導體結構的厚度與閾值電壓的關係以及在第二狀況下之第一半導體結構的厚度與閾值電壓的關係，其中第一狀況與第二狀況的差異在於：在第一狀況中，在沉積第一閘介電層GI1（請參考圖1B）時，二氧化氮對上矽甲烷的比例較高，且第一閘介電層GI1的厚度為1800埃；在第二狀況中，在沉積第一閘介電層GI1（請參考圖1B）時，二氧化氮對上矽甲烷的比例較低，且第一閘介電層GI1的厚度為2150埃。
圖2B是依照本發明的一些實施例的第一主動元件（Source-Sync薄膜電晶體）的第一半導體結構的厚度與開啟電流的實驗數據圖。
由圖2A與圖2B可以得知，隨著第一半導體結構SM1（請參考圖1B）的厚度t1增加，第一主動元件TFT1的閾值電壓減少，且開啟電流提升。
圖3是依照本發明的一些實施例的第一主動元件（Source-Sync薄膜電晶體）在長時間操作後的開啟電流的衰退（Ion drop）與閾值電壓的變化（Vth shift）。在圖3中，第一主動元件在90˚C下操作1小時，其中第一汲極與第一源極之間的電壓差Vds為20V，且操作電流為100uA。此外，在圖3的第一主動元件中，第一通道區的寬為50微米，且長為6微米。
由圖3可以得知，隨著第一半導體結構的厚度提升，第一主動元件在長前間操作後的電流衰退較小，且閾值電壓的衰退也較小。
圖4A至圖4E是圖1的主動元件基板10的製造方法的剖面示意圖。
請參考圖4A，形成第一底閘極BG1與第二底閘極BG2於緩衝層BL上。在一些實施例中，形成第一底閘極BG1與第二底閘極BG2的方法包括：形成導電材料層（未繪出）於緩衝層BL上；形成圖案化光阻層（未繪出）於導電材料層上；以圖案化光阻層為遮罩蝕刻導電材料層，以形成第一底閘極BG1與第二底閘極BG2；最後，移除圖案化光阻層。換句話說，第一底閘極BG1與第二底閘極BG2屬於同一圖案化層。
接著，形成第一閘介電層GI1於第一底閘極BG1與第二底閘極BG2上。之後，形成第一半導體層OS1’於第一閘介電層GI1上。第一半導體層OS1’重疊於第一底閘極BG1。
請參考圖4B，形成第二半導體層OS2’於第一半導體層OS1’上，同時形成第二半導體結構SM2’於第一閘介電層GI1上。第二半導體結構SM2’重疊於第二底閘極BG2。在一些實施例中，形成第二半導體層OS2’與第二半導體結構SM2’的方法包括：形成半導體材料層（未繪出）於第一閘介電層GI1以及第一半導體層OS1’上；形成圖案化光阻層（未繪出）於半導體材料層上；以圖案化光阻層為遮罩蝕刻半導體材料層，以形成第二半導體層OS2’與第二半導體結構SM2’；最後，移除圖案化光阻層。換句話說，第二半導體層OS2’與第二半導體結構SM2’屬於同一圖案化層。
在本實施例中，第一半導體結構SM1’包括第一半導體層OS1’與第二半導體層OS2’的堆疊，因此，第一半導體結構SM1’的厚度大於第二半導體結構SM2’的厚度。
請參考圖4C，形成第二閘介電層GI2於第一半導體結構SM1’與第二半導體結構SM2’上。
接著，形成第一頂閘極TG1與第二頂閘極TG2於第二閘介電層GI2上。在一些實施例中，形成第一頂閘極TG1與第二頂閘極TG2的方法包括：形成導電材料層（未繪出）於第二閘介電層GI2上；形成圖案化光阻層（未繪出）於導電材料層上；以圖案化光阻層為遮罩蝕刻導電材料層，以形成第一頂閘極TG1與第二頂閘極TG2；最後，移除圖案化光阻層。換句話說，第一頂閘極TG1與第二頂閘極TG2屬於同一圖案化層。
以第一頂閘極TG1與第二頂閘極TG2為罩幕，執行摻雜製程P，以形成包括第一源極區sr1、第一汲極區dr1以及第一通道區ch1的第一半導體結構SM1以及包括第二源極區sr2、第二汲極區dr2以及第二通道區ch2的第二半導體結構SM2。在一些實施例中，摻雜製程P例如為氫電漿摻雜或其他合適的製程。
在一些實施例中，在形成第一頂閘極TG1與第二頂閘極TG2之前，對第一閘介電層GI1以及第二閘介電層GI2執行蝕刻製程，以形成暴露出第二底閘極BG2的接觸孔V1。接著，形成第二頂閘極TG2於接觸孔V1中，以電性連接第二底閘極BG2。
請參考圖4D，形成第一層間介電層ILD1於第一頂閘極TG1與第二頂閘極TG2上。形成第二層間介電層ILD2於第一層間介電層ILD1上。接著，執行一次或多次蝕刻製程，以形成暴露出第一源極區sr1、第一汲極區dr1、第二源極區sr2以及第二汲極區dr2的接觸孔H1~H4。在一些實施例中，在形成接觸孔H1~H4的同時，形成暴露出第一底閘極BG1的接觸孔V2。
最後，請回到圖1A至圖1B，形成第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2於第二層間介電層ILD2上，第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2分別填入接觸孔H1~H4中。在一些實施例中，第一源極S1還填入接觸孔V2中。
最後，選擇性地形成保護層PL於第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2上。至此，主動元件基板10大致完成。
圖5是依照本發明的一實施例的一種主動元件基板的剖面示意圖。在此必須說明的是，圖5的實施例沿用圖1A至圖1B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖5的主動元件基板20與圖1A至圖1B的主動元件基板10的主要差異在於：在主動元件基板20中，第一主動元件TFT1選擇性地包括轉接電極TE。
請參考圖5，轉接電極TE電性連接第一底閘極BG1與第一源極S1。轉接電極TE分離於第一頂閘極TG1與第二頂閘極TG2。舉例來說，轉接電極TE透過接觸孔V2而連接至第一底閘極BG1，其中接觸孔V2穿過第一閘介電層GI1與第二閘介電層GI2。在一些實施例中，轉接電極TE、第一頂閘極TG1與第二頂閘極TG2屬於相同圖案化層，換句話說，轉接電極TE、第一頂閘極TG1與第二頂閘極TG2可以藉由同一次的圖案化製程所形成。另外，在本實施例中，在形成第一源極S1之前，在形成接觸孔H1~H4的同時，形成暴露出轉接電極TE的接觸孔V2’。接著，形成第一源極S1於接觸孔V2’中以連接轉接電極TE。
圖6是依照本發明的一實施例的一種主動元件基板的剖面示意圖。在此必須說明的是，圖6的實施例沿用圖1A至圖1B的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖6的主動元件基板30與圖1A至圖1B的主動元件基板10的主要差異在於：在主動元件基板30中，第一半導體結構SM1與第二半導體結構SM2屬於不同圖案化層。
請參考圖6，第一閘介電層GI1位於第一底閘極BG1、第二底閘極BG2與緩衝層BL上。第一半導體結構SM1位於第一閘介電層GI1上。第一閘介電層GI1位於第一底閘極BG1與第一半導體結構SM1之間。
第二閘介電層GI2位於第一半導體結構SM1與第一閘介電層GI1上。第二半導體結構SM2位於第二閘介電層GI2上。第二閘介電層GI2以及第一閘介電層GI1位於第二底閘極BG2與第二半導體結構SM2之間。
第三閘介電層GI3位於第二閘介電層GI2與第二半導體結構SM2上。
第一頂閘極TG1以及第二頂閘極TG2位於第三閘介電層GI3上。第二閘介電層GI2位於第一頂閘極TG1與第一半導體結構SM1之間。第三閘介電層GI3位於第一頂閘極TG1與第一半導體結構SM1之間以及第二頂閘極TG2與第二半導體結構SM2之間。
在本實施例中，第一半導體結構SM1與第二半導體結構SM2皆為單層結構，但本發明不以此為限。在其他實施例中，第一半導體結構SM1為多層結構，而第二半導體結構SM2為單層結構。
在圖6的實施例中，藉由增加第一半導體結構SM1的厚度t1，可以改善第一主動元件TFT1（Source-Sync薄膜電晶體）的開啟電流小的問題。此外，由於第二半導體結構SM2的厚度t2較小，可以改善第二主動元件TFT2（TG-Sync薄膜電晶體）的漏電問題。
圖7A至圖7D是圖6的主動元件基板30的製造方法的剖面示意圖。
請參考圖7A，形成第一底閘極BG1與第二底閘極BG2於緩衝層BL上。在一些實施例中，第一底閘極BG1與第二底閘極BG2屬於同一圖案化層。
接著，形成第一閘介電層GI1於第一底閘極BG1與第二底閘極BG2上。之後，形成第一半導體結構SM1’於第一閘介電層GI1上。第一半導體結構SM1’重疊於第一底閘極BG1。
請參考圖7B，形成第二閘介電層GI2於第一半導體結構SM1’以及第一閘介電層GI1上。接著，形成第二半導體結構SM2’於第二閘介電層GI2上。第二半導體結構SM2’重疊於第二底閘極BG2。
在本實施例中，第一半導體結構SM1’的厚度大於第二半導體結構SM2’的厚度。
在本實施例中，第一半導體結構SM1’、第二閘介電層GI2以及第二半導體結構SM2’依序形成，但本發明不以此為限。在其他實施例中，先形成第二半導體結構SM2’，接著形成第二閘介電層GI2，最後才形成第一半導體結構SM1’。換句話說，在其他實施例中，第二閘介電層GI2形成於第二半導體結構SM2’上，且第一半導體結構SM1’形成於第二閘介電層GI2上。
請參考圖7C，形成第三閘介電層GI3於第二閘介電層GI2與第二半導體結構SM2’上。
接著，形成第一頂閘極TG1與第二頂閘極TG2於第二閘介電層GI2上。在一些實施例中，第一頂閘極TG1與第二頂閘極TG2屬於同一圖案化層。
以第一頂閘極TG1與第二頂閘極TG2為罩幕，執行摻雜製程P，以形成包括第一源極區sr1、第一汲極區dr1以及第一通道區ch1的第一半導體結構SM1以及包括第二源極區sr2、第二汲極區dr2以及第二通道區ch2的第二半導體結構SM2。
在一些實施例中，在形成第一頂閘極TG1與第二頂閘極TG2之前，對第一閘介電層GI1以及第二閘介電層GI2執行蝕刻製程，以形成暴露出第二底閘極BG2的接觸孔V1。接著，形成第二頂閘極TG2於接觸孔V1中，以電性連接第二底閘極BG2。
請參考圖7D，形成第一層間介電層ILD1於第一頂閘極TG1與第二頂閘極TG2上。形成第二層間介電層ILD2於第一層間介電層ILD1上。接著，執行一次或多次蝕刻製程，以形成暴露出第一源極區sr1、第一汲極區dr1、第二源極區sr2以及第二汲極區dr2的接觸孔H1~H4。在一些實施例中，在形成接觸孔H1~H4的同時，形成暴露出第一底閘極BG1的接觸孔V2。
最後，請回到圖6，形成第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2於第二層間介電層ILD2上，第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2分別填入接觸孔H1~H4中。在一些實施例中，第一源極S1還填入接觸孔V2中以電性連接第一底閘極BG1。
最後，選擇性地形成保護層PL於第一源極S1、第一汲極D1、第二源極S2以及第二汲極D2上。至此，主動元件基板30大致完成。
圖8是依照本發明的一實施例的一種主動元件基板的剖面示意圖。在此必須說明的是，圖8的實施例沿用圖6的實施例的元件標號與部分內容，其中採用相同或近似的標號來表示相同或近似的元件，並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例，在此不贅述。
圖8的主動元件基板40與圖6的主動元件基板30的主要差異在於：在主動元件基板40中，第一半導體結構SM1位於第二閘介電層GI2與第三閘介電層GI3之間，且第二半導體結構SM2位於第一閘介電層GI1與第二閘介電層GI2之間。
請參考圖8，第一閘介電層GI1位於第一底閘極BG1與第一半導體結構SM1之間以及第二底閘極BG2與第二半導體結構SM2之間。
第二閘介電層GI2位於第一底閘極BG1與第一半導體結構SM1之間以及第二頂閘極TG1與第二半導體結構SM2之間。
第三閘介電層GI3位於第一頂閘極TG1與第一半導體結構SM1之間以及第二頂閘極TG2與第二半導體結構SM2之間。
在本實施例中，第一半導體結構SM1與第二半導體結構SM2皆為單層結構，但本發明不以此為限。在其他實施例中，第一半導體結構SM1為多層結構，而第二半導體結構SM2為單層結構。
在圖8的實施例中，藉由增加第一半導體結構SM1的厚度t1，可以改善第一主動元件TFT1（Source-Sync薄膜電晶體）的開啟電流小的問題。此外，由於第二半導體結構SM2的厚度t2較小，可以改善第二主動元件TFT2（TG-Sync薄膜電晶體）的漏電問題。
圖9是依照本發明的一實施例的一種主動元件基板的剖面示意圖。圖10是依照本發明的一實施例的一種畫素電路的示意圖。
在本實施例中，主動元件基板包括畫素電路PX，畫素電路包括第一主動元件TFT1、第二主動元件TFT2、第三主動元件TFT3、發光二極體LED以及電容C。第一主動元件TFT1以及第二主動元件TFT2的結構可以參考圖1A、圖1B以及相關內容，於此不再贅述。
請參考圖1B與圖9，第三主動元件TFT3具有類似於第二主動元件TFT2的結構。第三主動元件TFT3位於基板SB之上，且包括第三底閘極BG3、第三半導體結構SM3、第三頂閘極TG3、第三源極S3以及第三汲極D3。
第三底閘極BG3位於緩衝層BL上。在一些實施例中，第一底閘極BG1、第二底閘極BG2以及第三底閘極BG3包括相同或不同的材料。在一些實施例中，第一底閘極BG1、第二底閘極BG2以及第三底閘極BG3屬於相同圖案化層。換句話說，第一底閘極BG1、第二底閘極BG2以及第三底閘極BG3同時形成。
第一閘介電層GI1位於第三底閘極BG3上。在本實施例中，第一閘介電層GI1接觸第三底閘極BG3的上表面。
第三半導體結構SM3位於第一閘介電層GI1上。第一閘介電層GI1位於第三底閘極BG3與第三半導體結構SM3之間。在一些實施例中，第三半導體結構SM3包括第三源極區sr3、第三汲極區dr3以及位於第三源極區sr3與第三汲極區dr3之間的第三通道區ch3。第三源極區sr3以及第三汲極區dr3經摻雜（例如氫摻雜）而具有低於第三通道區ch3的電阻率。
在一些實施例中，第三半導體結構SM3與第二半導體結構SM2屬於相同圖案化層。換句話說，第三半導體結構SM3與第二半導體結構SM2同時形成。在一些實施例中，第三半導體結構SM3的厚度t3與第二半導體結構SM2的厚度t2相同，且第三半導體結構SM3與第二半導體結構SM2包括相同的材料。
第二閘介電層GI2位於第三半導體結構SM3上。第三半導體結構SM3夾在第一閘介電層GI1與第二閘介電層GI2之間。
第三頂閘極TG3位於第二閘介電層GI2上。第二閘介電層GI2位於第三頂閘極TG3與第三半導體結構SM3之間。第三半導體結構SM3位於第三底閘極BG3與第三頂閘極TG3之間。在一些實施例中，第一頂閘極TG1、第二頂閘極TG2以及第三頂閘極TG3包括相同或不同的材料。在一些實施例中，第一頂閘極TG1、第二頂閘極TG2以及第三頂閘極TG3屬於相同圖案化層。換句話說，第一頂閘極TG1、第二頂閘極TG2以及第三頂閘極TG3同時形成。
在本實施例中，第三主動元件TFT3為第三底閘極BG3電性連接第三頂閘極TG3的雙閘極型薄膜電晶體（TG-sync薄膜電晶體）。舉例來說，第三頂閘極TG3透過接觸孔V3而連接至第三底閘極BG3，其中接觸孔V3穿過第一閘介電層GI1與第二閘介電層GI2。
第一層間介電層ILD1位於第三頂閘極TG3上。第二層間介電層ILD2位於第一層間介電層ILD1上。
第三源極S3以及第三汲極D3位於第二層間介電層ILD2上。第三源極S3以及第三汲極D3分別透過接觸孔H5、H6而電性連接至第三半導體結構SM3的第三源極區sr3以及第三汲極區dr3，其中接觸孔H5、H6穿過第二閘介電層GI2、第一層間介電層ILD1與第二層間介電層ILD2。在一些實施例中，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3包括相同或不同的材料。在一些實施例中，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3屬於相同圖案化層。換句話說，第一源極S1、第一汲極D1、第二源極S2、第二汲極D2、第三源極S3以及第三汲極D3同時形成。
請同時參考圖1B、圖9以及圖10，在畫素電路PX中，第一主動元件TFT1的第一汲極D1電性連接至電壓V DD，第一源極S1電性連接至發光二極體LED（例如為有機發光二極體或無機發光二極體）的其中一端、電容C的其中一端以及第三主動元件TFT3的第三汲極D3；第一頂閘極TG1電性連接至電容C的其中另一端以及第二主動元件TFT2的第二源極S2。發光二極體LED的其中另一端電性連接至電壓V SS，電壓V DD高於V SS。
第二主動元件TFT2的第二汲極D2電性連接至資料線電壓V DL，第二頂閘極TG2電性連接至第一掃描線電壓V SCAN1。
第三主動元件TFT3的第三源極S3電性連接至共用線電壓V COM，第三頂閘極TG3電性連接至第二掃描線電壓V SCAN2。
在本實施例中，第二主動元件TFT2作為開關薄膜電晶體，第一主動元件TFT1作為驅動薄膜電晶體，且第二主動元件TFT2用於控制第一主動元件TFT1之第一頂閘極TG1的開關。第三主動元件TFT3作為感測薄膜電晶體，用於將通過第一主動元件TFT1之驅動電流的資訊傳送給外部晶片。
綜上所述，本發明可以提升第一主動元件的長時間開啟的可靠度，同時增加第二主動元件與第三主動元件的開啟電流。
10,20,30,40:主動元件基板 a-a’,b-b’,c-c’:線 BG1:第一底閘極 BG2:第二底閘極 BG3:第三底閘極 BL:緩衝層 C:電容 ch1:第一通道區 ch2:第二通道區 ch3:第三通道區 D1:第一汲極 D2:第二汲極 D3:第三汲極 dr1:第一汲極區 dr2:第二汲極區 dr3:第三汲極區 GI1:第一閘介電層 GI2:第二閘介電層 GI3:第三閘介電層 H1~H6,V1~V3,V2’:接觸孔 ILD1:第一層間介電層 ILD2:第二層間介電層 OS1,OS1’:第一半導體層 OS2,OS2’:第二半導體層 P:摻雜製程 PL:保護層 PX:畫素電路 S1:第一源極 S2:第二源極 S3:第三源極 SB:基板 SM1,SM1’:第一半導體結構 SM2,SM2’:第二半導體結構 SM3:第三半導體結構 sr1:第一源極區 sr2:第二源極區 sr3:第三源極區 TFT1:第一主動元件 TFT2:第二主動元件 TFT3:第三主動元件 TG1:第一頂閘極 TG2:第二頂閘極 TG3:第三頂閘極 t1~t3:厚度 V COM:共用線電壓 V DD,V SS:電壓 V DL:資料線電壓 V SCAN1:第一掃描線電壓 V SCAN2:第二掃描線電壓
圖1A是依照本發明的一實施例的一種主動元件基板的上視示意圖。 圖1B是圖1A的線a-a’、線b-b’以及線c-c’的剖面示意圖。 圖2A是依照本發明的一些實施例的第一主動元件的第一半導體結構的厚度與閾值電壓的實驗數據圖。 圖2B是依照本發明的一些實施例的第一主動元件的第一半導體結構的厚度與開啟電流的實驗數據圖。 圖3是依照本發明的一些實施例的第一主動元件在長時間操作後的開啟電流的衰退與閾值電壓的變化。 圖4A至圖4D是圖1的主動元件基板的製造方法的剖面示意圖。 圖5是依照本發明的一實施例的一種主動元件基板的剖面示意圖。 圖6是依照本發明的一實施例的一種主動元件基板的剖面示意圖。 圖7A至圖7D是圖6的主動元件基板的製造方法的剖面示意圖。 圖8是依照本發明的一實施例的一種主動元件基板的剖面示意圖 圖9是依照本發明的一實施例的一種主動元件基板的剖面示意圖。 圖10是依照本發明的一實施例的一種畫素電路的示意圖。
10:主動元件基板
a-a’,b-b’,c-c’:線
BG1:第一底閘極
BG2:第二底閘極
BL:緩衝層
ch1:第一通道區
ch2:第二通道區
D1:第一汲極
D2:第二汲極
dr1:第一汲極區
dr2:第二汲極區
GI1:第一閘介電層
GI2:第二閘介電層
H1~H4,V1,V2:接觸孔
ILD1:第一層間介電層
ILD2:第二層間介電層
OS1:第一半導體層
OS2:第二半導體層
PL:保護層
S1:第一源極
S2:第二源極
SB:基板
SM1:第一半導體結構
SM2:第二半導體結構
sr1:第一源極區
sr2:第二源極區
TFT1:第一主動元件
TFT2:第二主動元件
TG1:第一頂閘極
TG2:第二頂閘極
t1,t2:厚度

Claims (10)

  1. 一種主動元件基板，包括： 一基板； 一第一主動元件，位於該基板之上，且包括： 一第一底閘極、一第一半導體結構以及一第一頂閘極，其中該第一半導體結構位於該第一底閘極與該第一頂閘極之間；以及 一第一源極以及一第一汲極，電性連接至該第一半導體結構，且該第一源極電性連接至該第一底閘極；以及 一第二主動元件，位於該基板之上，且電性連接至該第一主動元件，其中該第二主動元件包括： 一第二底閘極、一第二半導體結構以及一第二頂閘極，其中該第二半導體結構位於該第二底閘極與該第二頂閘極之間，且該第二半導體結構的厚度小於該第一半導體結構的厚度，且該第二底閘極電性連接該第二頂閘極；以及 一第二源極以及一第二汲極，電性連接至該第二半導體結構。
  2. 如請求項1所述的主動元件基板，更包括： 一第一閘介電層，位於該第一底閘極與該第一半導體結構之間以及該第二底閘極與該第二半導體結構之間；以及 一第二閘介電層，位於該第一頂閘極與該第一半導體結構之間以及該第二頂閘極與該第二半導體結構之間。
  3. 如請求項1所述的主動元件基板，更包括： 一第一閘介電層，位於該第一底閘極與該第一半導體結構之間以及該第二底閘極與該第二半導體結構之間； 一第二閘介電層，位於該第一頂閘極與該第一半導體結構之間以及該第二底閘極與該第二半導體結構之間；以及 一第三閘介電層，位於該第一頂閘極與該第一半導體結構之間以及該第二頂閘極與該第二半導體結構之間。
  4. 如請求項1所述的主動元件基板，更包括： 一第一閘介電層，位於該第一底閘極與該第一半導體結構之間以及該第二底閘極與該第二半導體結構之間； 一第二閘介電層，位於該第一底閘極與該第一半導體結構之間以及該第二頂閘極與該第二半導體結構之間；以及 一第三閘介電層，位於該第一頂閘極與該第一半導體結構之間以及該第二頂閘極與該第二半導體結構之間。
  5. 如請求項1所述的主動元件基板，更包括： 一第三主動元件，位於該基板之上，且包括： 一第三底閘極、一第三半導體結構以及一第三頂閘極，其中該第三半導體結構位於該第三底閘極與該第三頂閘極之間，且該第三底閘極電性連接該第三頂閘極；以及 一第三源極以及一第三汲極，電性連接至該第三半導體結構，其中該第二源極電性連接至該第一頂閘極，且該第一源極電性連接至該第三汲極。
  6. 如請求項5所述的主動元件基板，其中該第三半導體結構與該第二半導體結構包括相同的厚度。
  7. 如請求項1所述的主動元件基板，其中該第一半導體結構為單層結構或多層結構。
  8. 如請求項7所述的主動元件基板，其中該第一半導體結構為多層結構，且包括： 一第一半導體層；以及 一第二半導體層，重疊於該第一半導體層，且該第二半導體層與該第二半導體結構屬於同一圖案化層。
  9. 如請求項8所述的主動元件基板，其中該第一半導體層與該第二半導體層包括不同的材料。
  10. 如請求項1所述的主動元件基板，其中該第一底閘極與該第二底閘極屬於同一圖案化層，且該第一頂閘極與該第二頂閘極屬於另外同一圖案化層。
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