TWI803370B - 積體電路及記憶體裝置 - Google Patents

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TWI803370B
TWI803370B TW111123921A TW111123921A TWI803370B TW I803370 B TWI803370 B TW I803370B TW 111123921 A TW111123921 A TW 111123921A TW 111123921 A TW111123921 A TW 111123921A TW I803370 B TWI803370 B TW I803370B
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Abstract

一種應用於記憶體裝置中積體電路之系統、方法、電路及裝置。在本揭示內容的一種態樣中，積體電路包含閂鎖電路及補償電路。閂鎖電路包含相互耦接之閂鎖器及感測電晶體。補償電路耦接於感測電晶體。感測電晶體包含閘極端及連接端，閘極端耦接於感測節點，連接端則耦接於補償電路。補償電路用以提供控制電壓至連接端，以補償感測電壓之閾值電壓的變異。

Description

積體電路及記憶體裝置
本揭示內容係關於儲存資料之技術，特別是關於一種積體電路及記憶體裝置。
積體電路記憶體裝置正朝體積小及速度快的方向發展。在讀取記憶體裝置時，感測電晶體會根據記憶體單元的狀態(如：0或1)導通或關斷，而感測電晶體的狀態可被探測，以確認記憶體單元之狀態。
本揭示內容描述一種系統及技術，用以管理記憶體裝置(如快閃記憶體等非揮發性記憶體)之積體電路(如：頁面緩衝電路)，例如積體電路中閾值電壓變異的補償。
本揭示內容之一態樣為一種積體電路，包含閂鎖電路及補償電路。閂鎖電路包含相互耦接之閂鎖器及感測電晶體。補償電路耦接於感測電晶體。感測電晶體包含閘極端及連接端(additional terminal)，閘極端耦接於感測節點，且連接端耦接於補償電路。補償電路用以提供控 制電壓至連接端，以補償感測電晶體之閾值電壓的變異。
本揭示內容描述之各種積體電路可包含以下一或多個特徵。
在部份實施例中，控制電壓是根據預設電壓及匹配電壓，匹配電壓之變異實質上等同於感測電晶體之閾值電壓的變異。
在部份實施例中，匹配電壓實質上等同於感測電晶體之閾值電壓。
在部份實施例中，感測電晶體用以自閘極端接收感測電壓，且用以根據感測電壓及預設電壓的比對結果來感測記憶體單元。比對結果獨立於感測電晶體之閾值電壓的變異。
在部份實施例中，感測電晶體用以：當感測電壓在預充電電壓及預設電壓之間的範圍內變動時，感測儲存於記憶體單元中的位元值「0」；以及當感測電壓低於預設電壓時，感測記憶體單元內儲存之位元值「1」。
在部份實施例中，預充電電壓及預設電壓之間的範圍是固定且獨立於感測電晶體之閾值電壓的變異。
在部份實施例中，補償電路包含補償電晶體，補償電晶體匹配於感測電晶體。
在部份實施例中，補償電晶體包含補償閘極端、第一端及第二端。補償閘極端耦接於預設電壓；第一端耦接於供應電壓；第二端耦接於緩衝電路的輸入端。緩衝電路用以透過輸出端提供控制電壓。
在部份實施例中，控制電壓係根據預設電壓及補償電晶體之閾值電壓。
在部份實施例中，控制電壓等同於預設電壓及補償電晶體之閾值電壓間的差異值。
在部份實施例中，感測電壓的閾值電壓在高閾值電壓及低閾值電壓間變動，且預設電壓大於或等於高閾值電壓。
在部份實施例中，補償電路用以提供控制電壓至補償電晶體的源極端。
在部份實施例中，控制電壓為感測電晶體之閾值電壓的一個函數。
在部份實施例中，補償電路以提供控制電壓，使控制電壓隨著閾值電壓的增加而降低，且使控制電壓隨著閾值電壓的下降而提昇。
在部份實施例中，補償電路用以提供控制電壓，使控制電壓隨著溫度下降而降低，且使控制電壓隨著溫度上升而增加。
在部份實施例中，連接端包含感測電晶體的源極端。
在部份實施例中，補償電路用以提供控制電壓，使感測晶體的導通或關斷獨立於感測電晶體之閾值電壓之變異。
在部份實施例中，感測電晶體之閾值電壓的變異是根據溫度變異及/或感測電晶體之製程的變異。
在部份實施例中，控制電壓使感測電晶體的導通狀態獨立於預設溫度範圍內之溫度變異。
在部份實施例中，控制電壓使感測電壓的切換電壓獨立於感測電晶體的製程變異。
在部份實施例中，感測電晶體包含第三端，用以在積體電路的讀取作業中接收流經的電流。
在部份實施例中，積體電路包含預充電電路，預充電電路耦接於感測節點，且用以在預充電期間將感測節點預充電至供電電壓。
在部份實施例中，積體電路還包含位元線控制電路。位元線控制電路包含第一控制節點及第二控制節點。第一控制節點耦接於記憶體單元之位元線。第二控制節點耦接於感測節點。位元線控制電路用以：在預充電期間，對該位元線預充電；以及在預充電期間後的放電期間，透過將感測節點導通至位元線以提供感測電流至記憶體單元，放電感測節點上之感測電壓。
在部份實施例中，閂鎖電路在讀取期間用以：當記憶體單元儲存之位元值為「1」，且感測節點之感測電壓不大於目標電壓時，感測電晶體被關斷，使被閂鎖器閂鎖之位元值維持於「1」；以及當記憶體單元儲存之位元值為「0」，且感測節點上之感測電壓大於該目標電壓時，感測電晶體被導通，以將被閂鎖器閂鎖之位元值設定為「0」。
在部份實施例中，感測電晶體用以透過閘極端接收感測電壓。感測電晶體用以根據感測電壓及預設電壓間的 比對結果來感測一記憶體單元。補償電路用以提供控制電壓，使預設電壓大於共同節點之共同電壓，共同節點透過連接電晶體耦接於閘極端。
在部份實施例中，積體電路包含耦接於感測節點的電容。
本揭示內容的另一態樣為一種記憶體裝置，包含記憶體陣列、複數個記憶體單元線及頁面緩衝電路。記憶體陣列包含複數個記憶體單元。記憶體單元線連接於記憶體陣列中記憶體單元之複數條連接線。頁面緩衝電路包含複數個頁面緩衝器。頁面緩衝器耦接於該些記憶體單元線，每一個頁面緩衝器包含閂鎖電路及補償電路。閂鎖電路包含相互耦接之閂鎖器及感測電晶體。補償電路耦接於該感測電晶體。感測電晶體包含閘極端、第一端及第二端，閘極端耦接於感測節點，第一端耦接於閂鎖器，且第二端耦接於補償電路。補償電路用以提供控制電壓至第二端，以補償感測電晶體之閾值電壓的變異。
本揭示內容描述之各種記憶體裝置可包含以下一或多個特徵。
在部份實施例中，感測電晶體用以透過閘極端接收感測電壓。感測電晶體用以根據感測電壓及預設電壓的一比對結果來感測記憶體單元。比對結果獨立於感測電晶體之閾值電壓的變異。
在部份實施例中，補償電路包含補償電晶體，補償電晶體匹配於該感測電晶體。補償電晶體的閾值電壓實質 上等同於感測電晶體之閾值電壓。
在部份實施例中，補償電晶體包含補償閘極端、第三端及第四端。補償閘極端耦接於預設電壓。第三端耦接於供應電壓，第四端耦接於緩衝電路的輸入端。緩衝電路用以透過輸出端提供控制電壓。
本揭示內容之另一態樣為一種積體電路，包含閂鎖器及感測電晶體。閂鎖器用以閂鎖資料。感測電晶體包含閘極端、第一端及第二端。閘極端耦接於感測節點，第一端耦接於閂鎖器，第二端用以接收控制電壓。感測電晶體用以被導通或被關斷，以根據感測節點上之感測電壓，及根據目標電壓更新閂鎖器中的資料。目標電壓係依據控制電壓及感測電晶體之閾值電壓。控制電壓用以補償感測電晶體之閾值電壓的變異，使目標電壓獨立於感測電晶體之閾值電壓的變異。
本揭示內容之另一態樣還包含一種積體電路的管理方法，包含下列步驟：提供控制電壓至積體電路之感測電晶體，其中感測電晶體包含耦接於感測節點的閘極端，以及用以接收控制電壓的連接端；透過耦接於記憶體單元的位元線，放電感測節點上之感測電壓；根據被放電的感測電壓及目標電壓，確認記憶體單元中的狀態，其中目標電壓是根據控制電壓及感測電晶體的閾值電壓。控制電壓用以補償感測電晶體之閾值電壓的變異，使目標電壓獨立於感測電晶體之閾值電壓的變異。
本揭示內容之各種方法可包含以下一或多個特 徵。
在部份實施例中，提供控制電壓的方法包含：根據閾值電壓的提昇，提供低閾值電壓；以及根據閾值電壓的降低，提供高閾值電壓。
在部份實施例中，提供控制電壓的方法包含：根據溫度的下降，提供低控制電壓，使控制電壓可根據溫度上升而提昇。
在部份實施例中，另一端包含感測電晶體的源極端。
在部份實施例中，提供控制電壓的方法包含：利用補償電路提供控制電壓，其中補償電路包含匹配於感測電晶體之補償電晶體。
前述技術與電路可透過任何類型且包含感測電晶體的電路或裝置來實現，感測電晶體具有導通或關斷之狀態，用以指示讀出的結果。在部份實施例中，導通或關斷之狀態的形成可以是不過度依賴(less dependent)或獨立於(Independent)感測電晶體的閾值電壓之變異。在部份實施例中，溫度引起的閾值電壓變異可以被補償。在部份實施例中，製程變化引起的閾值電壓變異亦可以被補償。在部份實施例中，透過大且穩定的感測範圍(sensing swing)，將可改善電路變異的耐用性(tolerance)。根據閾值電壓之補償的結果，記憶體單元之讀取結果將可在溫度變化與製程變化的情況下更為準確。
前述技術可透過任何類型的記憶體電晶體(或記憶體單元)、任何類型(N通道或P通道電晶體)的金屬氧化物半導體場效電晶體(Metal Oxide Semiconductor Field Effect Transistor；MOSFET)、任何類型的雙極性接面型電晶體(bipolar junction transistor；BJT)或任何類型的運算放大器來實現。前述技術還可應用於不同類型的記憶體系統，例如二維記憶體系統或三維記憶體系統。前述技術可應用於不同類型的記憶體，例如單級單元(Single-Level Cell，SLC)裝置、像是二級單元裝置之多級單元(Multi-Level Cell，MLC)裝置或三級單元(Triple Level Cell，TLC)裝置。前述技術可應用於不類的非揮發記憶體裝置，例如靜態隨機儲存記憶體(SRAM)、動態隨機儲存記憶體(DRAM)、快閃記憶體(如NOR及/或NAND)、電阻式隨機儲存記憶體(RRAM)、磁阻式隨機儲存記憶體(MRAM)、相變化隨機儲存記憶體(PCRAM)等。另外，前述技術亦可應用於不同類型的裝置或系統，例如記憶卡(secure digital cards)、嵌入式多媒體卡(eMMC)或固態記憶體(solid-state drives)或嵌入式系統等。
本揭示內容之圖式及後續實施方式中說明了一或多個實施例的細節，以清楚呈現實施方式、圖式及申請專利範圍中之各特徵、態樣及優點。
100:系統
110:裝置
112:裝置控制器
113:處理器
114:內部記憶體
116:記憶體
120:主機
140:二維記憶區塊
141:記憶體單元
142-150:電晶體
152:記憶分頁
154:記憶串列
156:串列選擇線
157:記憶體單元
158:接地選擇線
159:共同源極線
200:記憶體裝置
202:記憶體介面
204:控制邏輯電路
206:X解碼器
208:資料緩衝器
210:記憶體陣列
215:位元線
220:頁面緩衝電路
222:頁面緩衝器
230:快取資料閂鎖電路
300:頁面緩衝電路
302:預充電電路
304:位元線控制電路
306:閂鎖電路
308:補償電路
310:感測電晶體
330:電晶體
350:電晶體
322:電晶體
324:電晶體
326:電晶體
334:電晶體
336:電晶體
338:電晶體
318:節點
348:節點
328:節點
344:節點
340:反相器
342:反相器
346:閂鎖單元
352:運算放大器
354:節點
406:電流
600:感測擺幅
602a:感測電壓曲線
602b:感測電壓曲線
602c:感測電壓曲線
604:裕度
702-706:步驟
BL0-BLn:位元線
WL0-WLn:字元線
VTh:閾值電壓
VDDI:供電電壓
PSEN:訊號
BLC1-BLC3:訊號
△V1:感測擺幅
△V2:感測擺幅
Vstrobe:選通電壓
Vtarget:目標電壓
VGS:電壓
VSEN:感測電壓
VSEN,1:感測電壓
VSEN,2:感測電壓
tSEN:感測時間
tSEN,1:感測時間
tSEN,2:感測時間
STB:訊號
DPOS:訊號
DL:訊號
IDL:訊號
PDL:訊號
PIDL:訊號
第1A圖為根據本揭示內容之部份實施例之包含記憶體的系統示意圖。
第1B圖為根據本揭示內容之部份實施例之二維記憶體之區塊的示意圖。
第1C圖為根據本揭示內容之部份實施例之三維記憶體之區塊的示意圖。
第2圖為根據本揭示內容之部份實施例之包含具有多個頁面緩衝器之頁面緩衝電路之記憶體裝置的示意圖。
第3圖為根據本揭示內容之部份實施例之頁面緩衝電路之示意圖。
第4A~4C圖說明本揭示內容之部份實施例中頁面緩衝電路之各作業期間的示意圖。
第5圖說明本揭示內容之部份實施例中頁面緩衝器於各作業期間的控制訊號之時序圖。
第6A圖說明本揭示內容之部份實施例中頁面緩衝電路之感測電壓相對於選通電壓(strobe voltage)的示意圖。
第6B圖說明本揭示內容之部份實施例中頁面緩衝電路之感測電壓的電壓示意圖。
第7圖為根據本揭示內容之部份實施例之記憶體裝置中積體電路之管理方法的流程圖。
第1A圖說明系統100的一實施例示意圖。系統100包含裝置110及主機(host)120。裝置110包含裝置控制器112及記憶體116。裝置控制器112包含處理器113及內部記憶體114。在部份實施例中，裝置110包含耦接於裝置控制器112之多個記憶體116。
在部份實施例中，裝置110為一種儲存裝置。舉例而言，裝置110可為嵌入式多媒體卡(embedded Multi Media Card；eMMC)、記憶卡(secure digital；SD)、固態記憶體(solid-state drive；SSD)或其他適合的儲存裝置。在部份實施例中，裝置110可為智慧手錶、數位相機或媒體播放器。在部份實施例中，裝置110為耦接於主機120之客戶端裝置。例如：裝置110設置於為數位相機或媒體播放器等主機120中之記憶卡。
裝置控制器112可為通用微處理器或專用微處理器。在部份實施例中，裝置控制器112為裝置110的記憶體控制器。後續段落中描述了裝置控制器112作為記憶體控制器於不同實施例中的各種變化。然而，後續段落所描述之裝置控制器112亦可應用於其他不同於記憶體控制器之實施例。
處理器113用以執行指令及處理資料。前述指令(instructions)包含分別儲存於二級記憶體(secondary memory)中韌體及/或程式中之代碼(code)。前述資料包含對應於處理器執行之韌體及/或 程式的程式資料，或其他適用之資料。在部份實施例中，處理器113為一種通用微處理器或專用微處理器。處理器113亦可為一種中央處理器(CPU)。
處理器113從內部記憶體114取得指令及資料。在部份實施例中，內部記憶體114為一種靜態隨機儲存記憶體(Static Random Access Memory；SRAM)或動態隨機儲存記憶體(Dynamic Random Access Memory；DRAM)。舉例而言，在部份實施例中，當裝置110為一種嵌入式多媒體卡、記憶卡或智慧型手錶時，內部記憶體114為SRAM。在部份實施例中，當裝置110為一種數位相機或媒體播放器時，內部記憶體114為DRAM。
在部份實施例中，如第1A圖所示，內部記憶體為裝置控制器112所包含的快取記憶體。內部記憶體114儲存指令代碼，其對應於處理器113執行之指令，及/或處理器113在運行期間所需的資料。
裝置控制器112將指令代碼及/或資料從記憶體116傳輸至內部記憶體114。記憶體116可為一種半導體裝置。在部份實施例中，記憶體116為一種非揮發性記憶體，用以長期儲存指令及/或資料，例如NAND快閃記憶體或其他適用之非揮發性記憶體。在記憶體116為NAND快閃記憶體之實施例中，裝置110為快閃記憶體裝置，例如快閃記憶卡，且裝置控制器112為NAND快閃控制器。舉例而言，在部份實施例中，當裝置110為嵌入式多媒體 卡或記憶卡時，記憶體116為NAND快閃記憶體。在部份實施例中，當裝置110為數位相機時，記憶體116為記憶卡。在部份實施例中，當裝置110為媒體播放器時，記憶體116為硬碟(hard disk)。在部份實施例中，記憶體116包含於一種個人電子裝置中，例如筆記型電腦、個人電腦、智慧型手機、智慧型手錶、數位相機、穿戴式電子裝置或媒體播放裝置。
記憶體116包含多個記憶區塊(blocks)。記憶體116可為包含二維記憶區塊之二維記憶體。記憶體116亦可為包含三維記憶區塊之三維記憶體。
第1B圖用於說明一記憶體(例如記憶體116)的二維記憶區塊140的示例性配置。二維記憶區塊140包含多個記憶體單元141。該些記憶體單元141串聯耦接於成行(colummn)的位元線(bit line)BL0、BL1...BLn-1、BLn，以形成多個記憶串列144。該些記憶體單元141還串聯耦接於成列(row)的字元線(word line)WL0、WL1~WLn-1、WLn，以形成多個記憶分頁142(cell page)。
記憶區塊中的每個記憶體單元包含電晶體結構。電晶體結構包含閘極端、汲極端、源極端與電晶體通道，其中電晶體通道係位於汲極端與源極端之間。每個記憶體單元設置於字元線與位元線的交會處(intersection)，使閘極端連接於字元線，汲極端連接於位元線，且源極端連接於源極線並因而連接至共同接地端。在部份實施例中， 快閃記憶體單元的閘極端具有雙閘極結構，包含控制閘極及浮動閘極。浮動閘極浮動(suspend)於兩層氧化層之間，以捕獲(trap)對記憶體單元進行編程的電子。
記憶串列144包含彼此串聯之：多個記憶體單元141、串列選擇電晶體143(string select transistor；SST)及接地選擇電晶體145(ground select transistor；GST)。串列選擇電晶體143之閘極端連接於串列選擇線146(string select line；SSL)。不同串列之串列選擇電晶體143之閘極會連接於同一條串列選擇線146。該些記憶體單元141之多個閘極端分別連接於字元線WL0、WL1~WLn-1、WLn。記憶串列144或該些記憶體單元141透過接地選擇電晶體145連接於共同源極線149(common source line；CSL)。共同源極線149可以耦接於接地端。接地選擇電晶體145之閘極端連接於接地選擇線148(ground select line；GSL)。位於不同記憶串列144之接地選擇電晶體145的閘極端連接於同一條接地選擇線148。
記憶分頁142包含多個記憶體單元141。記憶分頁142中該些記憶體單元141之多個閘極端各自與一條字元線串聯耦接。當輸入電壓從字元線輸入時，輸入電壓會同時被提供至記憶分頁142之該些記憶體單元141的該些閘極端。為了於讀取程序中讀取出二維記憶區塊140中特定的記憶分頁142，對應於特定的記憶分頁142之字元線將會被施加低電壓。同時，高電壓會施加至二維記憶區塊 140中的其他記憶分頁。
第1C圖說明用於實現三維記憶體之示例性三維記憶區塊150。三維記憶區塊150可為第1B圖所示之二維記憶區塊140之堆疊。記憶體單元157以三維形式(如：XYZ座標系統)排列，且耦接多條字元線以形成多個記憶分頁152(導電層或字元線層)。記憶體單元157還連接至多條位元線以形成多個記憶串列154。記憶分頁152可為一層(layer)，例如在XY平面上。同一層的記憶體單元157可耦接於一條字元線且具有相同電壓。每個記憶分頁152可分別連接於驅動電路的一個接觸點(contact pad)。驅動電路可為X解碼器(或掃描驅動器)。
記憶串列154包含沿著Z方向垂直串聯之多個記憶體單元157，其中一個記憶體單元可用以作為耦接串列選擇線156(SSL)之串列選擇電晶體(SST)，且其中一個記憶體單元可用以作為耦接於接地選擇線158(GSL)之接地選擇電晶體(GST)。記憶串列154連接於一個或多個驅動器，例如資料驅動器。記憶體單元157透過多個接地選擇電晶體(GST)連接至共同源極線159。共同源極線159可為形成於三維記憶體之基板上之一個導電層(或多個導線)。共同源極線159可以耦接於接地端。
第2圖說明記憶體裝置200之示例性配置。記憶體裝置200可以實現為第1A圖所示之記憶體116。記憶體裝置200包含記憶體陣列210。記憶體陣列210包含多個記憶體單元，例如第1B圖所示之記憶體單元141或第 1C圖所示之記憶體單元157，其串聯耦接於多條成列之字元線及多條成行之位元線。
記憶體單元包含用以作為儲存元件之記憶電晶體。記憶電晶體包含矽-氧化物-氮化物-氧化物-矽(Silicon-Oxide-Nitride-Oxide-Silicon；SONOS)電晶體、浮接閘極電晶體、氮化物唯讀記憶體(NROM)電晶體，或任何可以儲存電荷之合適的非揮發性記憶體金氧半(MOS)電晶體裝置。
記憶體裝置200包含記憶體介面202，記憶體介面202包含多個輸入/輸出埠以接收資料(例如：從記憶體控制器(如：裝置控制器)接收)，或者從記憶體陣列210輸出資料。記憶體裝置200包含資料緩衝器208，用以緩衝從記憶體介面202接收與輸出的資料。
記憶體裝置200還包含X解碼器(或列解碼器)206及Y解碼器(圖中未示)。每個記憶體單元各自透過一條字元線耦接X解碼器206，以及各自透過一條位元線215(BL1、BL2、BL3...BLn)耦接Y解碼器。因此，每個記憶體單元可透過各自之字元線與位元線215，被X解碼器206及Y解碼器選擇，以讀取或寫入。
記憶體裝置200包含頁面緩衝電路220，其包含多個頁面緩衝器222。每個頁面緩衝器222(PB1、PB2、PB3...PBn)透過各自的位元線(BL1、BL2、BL3...BLn)連接於記憶體陣列210。在部份實施例中，頁面緩衝器222透過一資料線連接於Y解碼器，其中該資料線關聯於一對 應位元線215，而該對應位元線215連接於記憶體陣列210中以線狀排列的對應記憶體單元。頁面緩衝器用以控制對應位元線的電壓，以針對耦接於對應位元線之記憶體單元執行一程序，例如讀取、編程(寫入)或擦除。
在部份實施例中，記憶體裝置200還包含快取資料閂鎖電路230。快取資料閂鎖電路230耦接於頁面緩衝電路220及資料緩衝器208之間。在編程程序或擦除程序中，快取資料閂鎖電路230用以自資料緩衝器208儲存資料，及/或輸出資料至頁面緩衝電路220中的一個或多個頁面緩衝器222。在讀取程序中，快取資料閂鎖電路230用以自頁面緩衝電路220中的一個或多個頁面緩衝器222儲存資料，及/或輸出資料至資料緩衝器208。
記憶體裝置200還包含控制邏輯電路204，控制邏輯電路204耦接於記憶體裝置200之多個元件，這些元件包含X解碼器206、Y解碼器、資料緩衝器208、頁面緩衝電路220及快取資料閂鎖電路230。控制邏輯電路204用以接收指令、位址資訊及/或資料，例如透過記憶體介面202，接收來自記憶體控制器之資料。控制邏輯電路204亦可處理指令、位址資訊及/或資料，例如產生記憶體陣列210中之物理位址資訊(例如區塊或頁面之物理位址資訊)。
在部份實施例中，控制邏輯電路204包含資料暫存器、靜態隨機儲存記憶體(SRAM)緩衝器、位址產生器、狀態邏輯電路及狀態機器(state machine)。狀態 邏輯電路可用以確認是否有讀取或寫入之程序，且用以將確認結果提供給狀態機器。
在寫入程序中，控制邏輯電路204之資料暫存器可暫存來自於記憶體介面202之輸入資料。控制邏輯電路204之位址產生器用以產生對應的物理位址，以將輸入資料儲存於記憶體陣列210中特定記憶體單元。位址產生器連接於X解碼器206及Y解碼器，X解碼器206及Y解碼器被控制以透過對應之字元線與位元線選擇特定之記憶體單元。靜態隨機儲存記憶體緩衝器用以在有供電的時候，維持來自於資料暫存器中之輸入資料。狀態機器可以處理來自靜態隨機儲存記憶體緩衝器之寫入訊息，且提供控制訊號至電壓產生器。電壓產生器能提供寫入電壓至X解碼器206及/或Y解碼器。Y解碼器用以輸出寫入電壓至位元線，以將輸入資料儲存至特定記憶體單元。
在讀取程序中，狀態機器用以提供控制訊號至電壓產生器及頁面緩衝電路220。電壓產生器提供讀取電壓至X解碼器206及Y解碼器，以選擇記憶體單元。頁面緩衝器222透過耦接於頁面緩衝器222及所選擇之記憶體單元的一條位元線215，感測一個用以代表儲存於所選擇之記憶體單元的資料位元(如：1或0)之小電源訊號(如：電流訊號)。感測放大器可以放大前述小電源訊號之擺幅(swings)至可識別的邏輯準位，使得資料位元可以被記憶體裝置200內或外的邏輯電路正確辨識。在部份實施例中，頁面緩衝電路220及/或快取資料閂鎖電路230係包 含於感測放大器中。資料緩衝器208可以從感測放大器接收放大後的電壓，且透過記憶體介面202，輸出放大後的電源訊號至記憶體裝置200外的邏輯電路。
為了感測記憶體單元中所儲存的資料，在程序中的放電期間中，一個感測節點上儲存的電荷會被放電，使電流流經記憶體單元的位元線。由感測節點上的放電電荷量係取決於記憶體單元中的狀態(如：位元0或位元1)，而放電電荷量會設定感測節點之感測電壓VSEN。在接續的感測時間(或選通期間(strobing phase))，若記憶體單元儲存的位元值為「0」，感測節點上的感測電壓VSEN可以大於閾值電壓，例如：關聯於頁面緩衝器之閂鎖器的一個選通電壓Vstrobe。在部份實施例中，選通電壓Vstrobe等同於耦接於感測節點之感測電晶體之閾值電壓VTH。因此，頁面緩衝器用以將一個或多個閂鎖器閂鎖之位元值從「1」更新為感測值「0」，或者用以將感測值「0」選通(strobe)至一個或多個閂鎖器。相對地，若記憶體單元儲存之位元值為「1」，感測節點上的放電感測電壓VSEN將小於或等於選通電壓Vstrobe。因此，頁面緩衝器用以維持(或保持)一個或多個閂鎖器所閂鎖的位元值「1」。放電感測電壓VSEN可以透過檢測感測電晶體是否導通或關斷來測試，使得在沒有補償的情況下(如：感測電晶體之源極端接地)選通電壓Vstrobe等同於感測電晶體之閾值電壓VTH。
若感測電晶體之閾值電壓VTH與預期值相異，選 通電壓Vstrobe可能會發生變異且感測結果亦可能出錯。舉例而言，對應於儲存的位元值「1」之感測電壓VSEN，其小於閾值電壓VTH的預期值或理想值，但可能大於閾值電壓VTH之實際值或非理想值，使得儲存的位元值被錯誤的感測為「0」。或者，對應於儲存的位元值「0」之感測電壓VSEN，其大於閾值電壓VTH的預期值或理想值，但可能小於閾值電壓VTH之實際值或非理想值，使得儲存的位元值被錯誤的感測為「1」。
感測電晶體之閾值電壓VTH的變異(Variation)可能是由例如溫度變化、感測電晶體之製程差異或這些因素的結合所導致。「製程、電壓、溫度」之變化(以下簡稱PVT變化)係指製程、電壓(例如運作電壓或供應電壓)或溫度中可共同影響閾值電壓VTH的變化。舉例而言，互補金屬氧化物半導體電晶體的閾值電壓可能在-4mV/K至-2mV/K之間變動，因此在攝氏150度的典型目標工作溫度範圍中，閾值電壓VTH可能具有300mV~600mV的變化量，而具有顯著的差異。閾值電壓可因為以下因素而改變：閘極長度、摻雜程度/分佈(levels/profiles)、或其他因製程變異而無法預期變化的參數。
本揭示內容的多個實施例提供一種具有處理能力和溫度補償能力的積體電路，例如頁面緩衝電路。在N通道感測電晶體的實施例中，感測電晶體的源極電壓將被調整，以補償閾值電壓VTH的變異。通過補償，感測電晶體的選通電壓將保持恆定，且可實現大而固定的感測擺幅。 記憶體單元狀態可在感測時間被正確地感測。
第3圖說明包含補償電路之頁面緩衝電路300(如：實現頁面緩衝器222)。在部份實施例中，頁面緩衝電路300包含預充電電路302、位元線控制電路304、閂鎖電路306及補償電路308。頁面緩衝電路300耦接於位元線312，位元線312耦接於位元線電晶體313及記憶體單元314，其中記憶體單元314之狀態可以被頁面緩衝電路300所偵測。位元線312可以包含在記憶串列中，例如記憶串列144或154。如以下之詳細說明，閂鎖電路306包含感測電晶體310，且感測電晶體310之閾值電壓的變異可由補償電路308來補償。
在部份實施例中，預充電電路302包含N通道電晶體316(如：NMOS電晶體),N通道電晶體316耦接於供電電壓VDDI及感測節點318之間。電晶體316具有汲極端、閘極端及源極端，其中汲極端用以接收供電電壓VDDI，閘極端用以接收預充電致能訊號PSEN，源極端耦接於感測節點318。預充電電路302還包含耦接於感測節點318及接地端之間的電容320。電容320可以由各種方式實現，例如金屬-氧化物-金屬(metal-oxide-metal)電容器或金屬-氧化物-半導體(metal-oxide-semiconductor)電容器，像是集成於電晶體中之電容。電晶體316可以根據預充電致能訊號PSEN而被導通或關斷，以允許電容320放電或充電。
在部份實施例中，位元線控制電路304包含三個 N通道電晶體322、324、326，用以分別接收位元線控制訊號BLC1、BLC2、BLC3。電晶體326具有汲極端及源極端，汲極端耦接感測節點318，源極端耦接於共同節點328。因此，電晶體326可被導通或關斷，以耦接或斷開(couple/decouple)「位元線312及位元線控制電路304的其他部份」與「頁面緩衝電路300之其他部份」。電晶體324具有汲極端及源極端，汲極端用以接收供電電壓VDDI，源極端耦接於共同節點328，使電晶體324可被導通或關斷，以允許位元線312上之記憶體單元充電或放電。電晶體322具有汲極端及源極端，汲極端耦接於共同節點328，源極端耦接於位元線312，使電晶體322可被導通或關斷，以使頁面緩衝電路300及位元線312之間耦合或斷開。
在部份實施例中，閂鎖電路306包含三個N通道電晶體330、332、324，且包含兩個P通道電晶體336、338(如：PMOS)及兩個反相器340、342。反相器340用以接收對應訊號DPOS，且反相器342用以接收對應待命訊號STBD。P通道電晶體336、338及反相器340、342共同形成三態閂鎖單元346(tri-state latch unit，有時稱為閂鎖器latch)，其可基於讀取位元線312上的記憶體單元而具有「0」或「1」的狀態。在部份實施例中，閂鎖電路306包含感測閂鎖電路、儲存閂鎖電路及/或其他類型之閂鎖電路。在一些變化實施例中，不同類之閂鎖單元可被包含在閂鎖電路中，例如抑制閂鎖器(fighting latch)或其他適用之閂鎖器。此外，不同類型記憶體單元的頁面緩衝區中，每個閂鎖電路可以具有不同數量的閂鎖單元。舉例而言，若記憶體單元之類型為單級單元(SLC)，記憶體單元的頁面緩衝器可包含兩個閂鎖單元。若記憶體單元之類型為多級單元(MLC)，記憶體單元的頁面緩衝器可包三個閂鎖單元。若記憶體單元之類型為三級單元(TLC)，記憶體單元的頁面緩衝器可包含五個閂鎖單元。若記憶體單元之類型為五級單元(penta-level cell，PLC)，記憶體單元的頁面緩衝器可包含六個閂鎖單元。
電晶體330包含源極端、閘極端及汲極端，其中源極端耦接於感測電晶體310之汲極端，閘極端用以接收選通控制訊號STB，汲極端耦接於內部儲存節點344(如：與資料之初始儲存相關的節點，其上之訊號為IDL)。因此，電晶體330可被導通或關斷，以使感測電晶體310與閂鎖電路306的其他部份耦接或斷開。電晶體332包含汲極端、閘極端及源極端，其汲極端用以接收供電電壓VDDI，其閘極端用以接收控制訊號PIDL，其源極端用以耦接於內部儲存節點344。因此，電晶體332可被導通或關斷，以使內部儲存節點344被充電或放電，例如充電/放電關聯於內部儲存節點344之接面電容及/或金屬電容。電晶體334包含汲極端、閘極端及源極端，其汲極端耦接於節點348(其上之訊號為DL)，其閘極端用以接收資料閂鎖控制訊號PDL，其源極端耦接於內部儲存節點344。因此，電晶體334可被導通或關斷，以使閂鎖單元346與頁面緩 衝電路300的其他部份耦接或斷開。
在部份實施例中，補償電路308包含N通道補償電晶體350及運算放大器352。N通道補償電晶體350之特性實質上與感測電晶體310相同。補償電晶體350具有汲極端、閘極端及源極端，其汲極端用以接收供電電壓VDDI，其閘極端用以接收目標電壓Vtarget(細節於後續段落中詳述)，其源極端透過補償節點354耦接於運算放大器352之正極輸入端。目標電壓Vtarget為固定電壓(如：預設數值)，且獨立於溫度及/或製程變異或PVT相關的影響。目標電壓Vtarge可由能隙(bandgap)電壓電路來提供，例如記憶體裝置(例如第2圖的記憶體裝置200)中的能隙電壓電路。在補償N通道補償電晶體350時，目標電壓Vtarget將是大於補償電晶體350的閾值電壓目標電壓VTH，以使補償節點354上具有「Vtarget-VTH」之電壓。運算放大器352用以被作為電壓隨耦器(緩衝電路)，以使電壓「Vtarget-VTH」被作為控制電壓，被供應至感測電晶體310之源極端。具體而言，電壓「Vtarget-VTH」可補償感測電晶體310之閾值電壓的變異。
補償電晶體350「匹配」於感測電晶體310，係指補償電晶體350之閾值電壓的變異匹配(實質上相等)於感測電晶體310之閾值電壓的變異。舉例而言，在部份實施例中，補償電晶體350之閾值電壓的溫度相依性匹配於感測電晶體310之閾值電壓之溫度相依性。在一些實施例中，補償電晶體350與感測電晶體具有相匹配之電晶體 設計(如：閘極長度、氧化物材質與厚度、摻雜程度、通道類型及/或其他材質及/或尺寸)，因而具有匹配的閾值電壓。在部份實施例中，補償電晶體350及感測電晶體310以相同製程條件製作，例如相同溫度及/或相同製程(如：相同光刻(lithography)製程)，使得一個電晶體的製程變異(及由此產生的閾值電壓變異)將會反應於另一個電晶體上。在部份實施例中，使用匹配之補償電晶體350可以提供比其他方法更好的閾值電壓追蹤方案，例如以更少的設備及/或較不複雜的電路來實施。
第4A~4C圖說明了頁面緩衝電路300的各個運作期間，對應之控制電壓繪示於第5圖。
如第4A圖所示，在預充電期間，電晶體322及324透過訊號BLC1、BLC被導通，以利用電流400對位元線32充電。此程序提昇了共同節點328之電壓值至VCOM。電晶體326透過訊號BLC3關斷，以隔絕位元線312與閂鎖電路306。電晶體316透過訊號PSEN導通，以透過電流402對電容320充電，以提昇感測節點318上之感測電壓至VSEN,1。在部份實施例中，VSEN,1等同於供電電壓VDDI。電晶體332根據訊號PIDL導通，以透過電流404對內部儲存節點344充電。電晶體330及334根據訊號STB及PDL被關斷，以將內部儲存節點344隔絕於感測電晶體310且隔絕於閂鎖單元346。
如第4B圖所示，在放電期間，電晶體326根據訊號BLC3導通，且電晶體316根據訊號PSEN關斷。 這使得感測節點318與位元線312互相電性耦接，進而允許電流406從感測節點318(如：從被充電之電容320)至位元線312及記憶體單元314，這讓電感測節點318之感測電壓從VSEN,1放電至較低的VSEN,2。電晶體330、332、334根據訊號STB、PIDL、DL被關斷，以維持內部儲存節點344上之電荷(電壓)。
流動形成電流406之電荷量取決於記憶體單元314之狀態。具體而言，在部份實施例中，當記憶體單元314儲存之位元值為「1」時，會有較多的電荷流動形成電流406。當記憶體單元儲存之位元值為「0」時，會有較少的電荷流動形成電流406(其他實施例中的運作方式可相反)。較多的電流電荷對應於感測電壓VSEN從VSEN,1變化至VSEN,2的較大降低幅度。因此，記憶體單元314儲存之位元值為「1」時的「VSEN,2」，將會低於記憶體單元314儲存之位元值為「0」時的「VSEN,2」。
電壓值VSEN,2指定了感測電晶體310之狀態。當感測電晶體310為N通道電晶體時，感測電晶體310會在電壓VGS(電晶體的閘極端電壓與源極端電壓的差異值)大於閾值電壓VTH時被導通。在放電期間結束時，閘極端電壓將會是VSEN,2。因此，當記憶體單元314儲存之位元值為「1」時，感測電晶體310可以在放電期間結束時被關斷，例如VSEN,2可以為夠低的數值，使得電壓VGS小於或等於VTH。相對地，當記憶體單元314儲存之位元值為「0」時，感測電晶體310將在放電期間結束時 導通。VSEN,2可以為夠高的數值，使得電壓VGS大於VTH。如第5圖所示，在本實施例中，在放電期間結束時，VSEN,2大於Vstrobe(在沒有補償的情況下，Vstrobe可等同於VTH)。感測電晶體310之導通或關斷狀態可以在後續的讀取期間中被讀出(確認)，並被傳輸至閂鎖單元346。然而，在沒有補償的情況下(本實施例中補償由補償電路308提供，將於後續段落說明)，記憶體單元314之「1」/「0」狀態與感測電晶體310之關斷/導通狀態間的可靠對應關係相依於穩定的VTH。
如第4C圖所示，在讀取期間，電晶體322、324、326會根據訊號BLC1、BLC2、BLC3而關斷，以將感測節點318隔絕於除了「感測電晶體310之閘極端與電容320」之外的耦合。電晶體332根據訊號PIDL關斷，且電晶體330、334根據訊號STB、PDL導通。因此，若感測電晶體310導通，電流408將會從節點348流經至感測電晶體310，且節點348上對應於位元值「1」的高電壓將會被充電至對應於位元值「0」的低電壓，以儲存/感測閂鎖單元346中的位元值「0」。若感測電晶體310關斷，電流408不會流通，節點348上之高電壓將會維持，以儲存/感測閂鎖單元346中的位元值「1」。
如前所述，透過提供控制電壓至感測電晶體310之源極端，補償電路308將補償感測電晶體310之閾值電壓VTH的變異。透過了解感測電晶體310在以下兩種情況中之導通狀態，將有助於理解此一運作：在沒有補償電路 308的情況下(感測電晶體310之源極端接地)，以及補償電路308提供至源極端之控制電壓Vcontrol等於「Vtarget-VTH」的情況下。
在沒有補償電路308的情況下(例如：感測電晶體310之源極端接地)，選通電壓Vstrobe會等同於閾值電壓VTH，且感測電晶體310會在選通電壓VSEN,2大於閾值電壓VTH時導通。導通的狀態直接取決於閾值電壓VTH，而臨界電壓VTH的變異可能導致感測電晶體310錯誤地導通/關斷。舉例而言，在VSEN,2在第一溫度下為「VTH+0.05V」的實施例中，電晶體會在第一溫度下被導通(如：直接導通，從而反應記憶體單元314之位元值)。然而，若溫度變異造成閾值電壓於第二溫度下成為「VTH '=VTH-0.10V」，則在第二溫度下，VSEN,2為「VTH '-0.05V」，感測電晶體310會錯誤地關斷。
然而，在頁面緩衝電路300的一實施例中，與閾值電壓相關的控制電壓「Vtarget-VTH」被施加至感測電晶體310之源極端，感測電晶體310會在VGS>VTH時導通。此情況等同於「VSEN,2-Vsource>VTH」，或者等同於「VSEN,2-Vtarget+VTH>VTH」，且可整理為「VSEN,2>Vtarget」。因此，選通電壓Vstrobe並非等同於感測電晶體的閾值電壓VTH(閾值電壓VTH可能會因為溫度影響、製程影響或其他影響而變化)，選通電壓Vstrobe是目標電壓Vtarget，且目標電壓Vtarget為一個獨立於溫度變化及/或製程變化或PVT相關之影響的固定值。導通 條件的閾值電壓VTH關聯性被移除，且由關聯於目標電壓Vtarget的穩定條件代替，Vtarget可以被直接選擇且施加於補償電路308中補償電晶體350的閘極端。因此，透過將感測電晶體310之一端(如：源極端)耦接至控制電壓而不是接地端，記憶體單元314的狀態可以被感測電晶體310正確地預測，即便閾值電壓VTH是隨著製程或溫度變化而變動。在部份實施例中，在一個預期/設定的溫度範圍內(如：攝氏-40度至125度，或其他溫度範圍)，導通條件是獨立於或較輕微關聯於閾值電壓的變異。目標電壓Vtarget之所以被稱為「目標」電壓，是因為它代表感測電晶體在導通/關斷切換時的補償目標電壓。
目標電壓Vtarget可以基於一或多個不同情況而配置(如：被選擇且施加於補償電晶體350的閘極端)。在部份實施例中，在製程及溫度的預期範圍變化中，目標電壓Vtarget被設置為總是大於(或實質上、幾乎總是大於)閾值電壓VTH，例如目標電壓Vtarget可以根據經驗決定。舉例而言，在決定目標電壓Vtarget時，可以透過測量，以確定在所需溫度範圍內的許多感測電晶體(反應製程變異)之閾值電壓VTH。接著，目標電壓Vtarget可以被選擇為大於這些測量的閾值電壓VTH中的任何一個，或者基於這些測量的閾值電壓VTH的統計分析來選擇，例如大於第99個百分比的閾值電壓VTH。在部份實施例中，測量的閾值電壓VTH在高閾值電壓VTH-H和低電壓VTH-L之間的範圍內變動。目標電壓Vtarget可以設定為 與高閾值電壓VTH-H相同。因此，在實施上，目標電壓Vtarget可以基本上總是大於閾值電壓VTH，以實現如本揭示內容所述的補償電路308的正確操作。
在部份實施例中，目標電壓Vtarget可以替代地或附加地滿足目標電壓Vtarget大於或等於VCOM(即，預充電期間結束時，共同節點328的電壓)的條件。當滿足該條件時，感測節點318處的感測電壓可以擺動(swing)到目標電壓Vtarget，同時保持感測電壓的放電，以在放電期間產生從感測節點318流向共同節點328之電流，符合頁面緩衝電路300的預期運作。舉例而言，在一些實施例中，VDDI約為1.4V，VCOM約為0.7V。在此實施例中，VSEN預充電至1.4V，並且如果記憶單元電流高，則放電至0.8V，從而導致感測電晶體310關斷。在部份實施例中，VCOM等於或大約等於0.7V。
此補償方式所提供的另一個優點是相對大且穩定的「感測擺幅(sensing swing)」，感測擺幅代表感測節點318上關斷感測電晶體310所必要的電壓擺幅。參照第6A圖所示，一般而言，感測擺幅600等於第一感測電壓VSEN,1與選通電壓Vstrobe之間的差值：高於選通電壓Vstrobe的最終電壓VSEN,2導致感測電晶體導通，而低於選通電壓Vstrobe的最終電壓VSEN,2將導致感測電晶體關斷。在感測時間tSEN，感測節點318會透過放電電流IDIS而放電。第6A圖所示為對應於放電電流值的三個實施例的三個感測電壓曲線602a、602b和602c：分別為19nA、 20nA和21nA。當選通電壓Vstrobe具有圖第6A圖所示的值(即，對應於感測擺幅△V2和大致的感測時間tSEN,2)時，不同電流值的最終電壓VSEN,2之間的裕度(margin)604相對較大。裕度604表示要產生關連於選通電壓Vstrobe的正確感測結果時所能夠允許的電氣特性變化。因此，較大的裕度604表示電路對於不同類型的變異的更高承受度(tolerance)，例如製程變化、溫度變化和操作變化(如：供電電壓的變化)。這些變化可以(但非必要)不同於感測電晶體的閾值電壓變異。例如，這些變化可能導致電路的其他電路參數不同。
相較於與感測擺幅△V2相關的相對較大的裕度604，當感測擺幅較小時(在第6A圖所示之感測擺幅△V1和大致的感測時間tSEN,1)，感測電壓曲線602a、602b和602c的最終電壓之間的裕度更小。這些裕度在感測時間tSEN,1可以看作是感測電壓曲線602a、602b和602c之間的間距(spacing)，並且對應於對電氣特性變異的較低承受度。例如，當感測擺幅較小時，電氣特性(如：放電電流IDIS)的小變異會在VSEN,2錯誤地高於或低於選通電壓Vstrobe時導致錯誤之感測結果。為此，在某些情況下，較大的感測擺幅優於較小的感測擺幅，其原因與需要穩定的感測擺幅的原因不同。
如第6B圖所示，在包含補償電路308的頁面緩衝電路300的實施例中，感測擺幅610是感測電晶體的預充電電壓(如：供電電壓VDDI)和目標電壓Vtarget(如： VDDI-Vtarget)之間的範圍。在感測時間tSEN中，感測電壓從VDDI放電到另一個值VSEN,2。在第6B圖中，放電以曲線612來顯示，且VSEN,2等於目標電壓Vtarget。符合前述VCOM條件，亦即「Vtarget>VCOM」。在部份實施例中，因為目標電壓Vtarget僅受前述VCOM條件限制，所以感測擺幅可能相對較大，例如，高達「VDDI-VCOM」。這提高了頁面緩衝電路300中對電氣特性變異的承受度。此外，由於供電電壓VDDI和目標電壓Vtarget都是固定電壓，獨立於閾值電壓VTH之變異，所以感測擺幅610本身也是穩定的，獨立於閾值電壓VTH之變異。相較於不施加補償控制電壓到感測電晶體310的電路，大而穩定的感測擺幅可以使頁面緩衝電路300在面對閾值電壓VTH之變異和閾值電壓VTH之變異之外的變化時更可靠地操作。
第6B圖所示為補償電路308在感測電晶體310之源極端施加的控制電壓Vcontrol的變化。在部份實施例中，目標電壓Vtarget被選擇為閾值電壓VTH之變異的上限(high end)VTH-H。因此，當VTH=VTH-H時，控制電壓被設定為控制電壓的最低值，約為0V或更高值，以維持頁面緩衝電路300的預期操作(例如，將感測電晶體310的源極端保持在或高於0V)。當VTH=VTH-L時，控制電壓被設定為控制電壓的較高值「Vtarget-VTH-L」，以維持頁面緩衝電路300的預期操作(例如，在部份實施例中，保持感測電晶體310的VGS為正)。
相較於其他沒有對感測電晶體施加控制電壓的電路，本揭示內容之優點也可應用於與調整感測節點處的預充電感測電壓VSEN,1，以嘗試補償閾值電壓VTH之變異的電路。相較於有調整VSEN,1而沒有對感測電晶體施加控制電壓的電路，本揭示內容描述的電路可以具有改進的特性，例如更穩定的開關條件(如：更穩定的選通電壓Vstrobe)，以及更大、更穩定的擺幅電壓，以在放電期間結束時提供更大的電壓裕度。
頁面緩衝電路300中提供的控制電壓Vtarget-VTH是非限制性之例子。在部份實施例中，控制電壓是閾值電壓VTH的函數，但不同於Vtarget-VTH。例如，在部份實施例中，控制電壓是閾值電壓VTH的函數，使得較高的閾值電壓VTH導致較低的控制電壓，且較低的閾值電壓VTH導致較高的控制電壓。在部份實施例中，控制電壓是溫度的函數，從而根據MOS閾值電壓VTH的負溫度相依性(negative temperature dependence)，較高的溫度導致較高的控制電壓，而較低的溫度導致較低的控制電壓。在部份實施例中，控制電壓補償閾值電壓VTH的變異，使得感測電晶體之開關條件的閾值電壓VTH相依性降低。在前述實施例中，消除了閾值電壓VTH相依性。在其他部份實施例中，閾值電壓VTH相依性可以被降低而不被消除，例如相較於移除補償電路(如：改為接地連接)的情況，減少閾值條件中閾值電壓VTH項的係數。在部份實施例中，控制電壓使得閾值電壓VTH變異可以在預設之閾 值電壓VTH範圍內被補償(如：對於特定的閘極端電壓，不改變感測電晶體的開/關狀態)，「閾值電壓VTH範圍」可為超過0.01V的範圍、超過0.02V的範圍、超過0.05V的範圍、超過0.1V的範圍或超過0.2V的範圍。
此外，本揭示內容並不限制補償電路308的類型，補償電路308用以提供補償閾值電壓VTH之變異的控制電壓的其他補償電路，亦屬於本揭示內容之公開範圍。補償電路可以包含其他或附加電路元件，例如電容器、電晶體、電阻、二極體、放大器、運算/處理元件和其他類型的電路元件。例如，在部份實施例中，補償電路用以直接監測感測電晶體的閾值電壓，且響應於確認閾值電壓，並施加控制電壓。例如，補償電路可以包括處理元件，例如微處理器，其執行演算法以根據監測的閾值電壓，確認需提供之控制電壓。在部份實施例中，補償元件包含處理儲存模組或其他演算法的處理元件，用以根據一個或多個參數，確認並提供控制電壓。例如，處理元件可用以處理一個演算法，該演算法指示控制電壓作為溫度的函數，以確定溫度(如：使用補償電路的熱敏電阻或其他溫度感測器)。使用根據溫度的演算法來確定控制電壓，並將控制電壓提供給感測電晶體。
此外，頁面緩衝電路300的其他部分的特定形式，例如預充電電路302、位元線控制電路304和閂鎖電路306，亦僅為示例說明。可被配置在預充電、放電和讀取期間提供前述功能的其他電路亦屬於本揭示內容的公開範 圍。此外，雖然補償電路308已在頁面緩衝電路300的中進行了描述，但前述閾值電壓之補償方法可以結合在其他類型的電路中，感測電晶體的導通/關斷狀態可被感測以指示結果，及/或電晶體的導通/關斷狀態以其他方式來指示電路運作。
第7圖所示為本揭示內容之部份實施例中用於管理積體電路的流程700示意圖。例如：積體電路可在記憶裝置內包含頁面緩衝電路，例如頁面緩衝電路300。記憶體裝置可以是第1A圖所示之記憶體116或第2圖所示之記憶體裝置200。記憶體裝置可以包括具有多個記憶體單元之記憶體陣列，例如第1B圖所示之記憶體單元141或第1C圖所示之記憶體單元157。記憶體單元線連接於記憶體陣列中記憶體單元之複數條連接線，換言之，記憶體單元串聯耦接且耦接於多條成行(column)之記憶體單元線(例：位元線)。頁面緩衝電路可以是頁面緩衝器，例如第2圖所示的頁面緩衝器222，頁面緩衝器通過對應的位元線耦接至對應的記憶體單元。頁面緩衝電路可以由記憶體裝置中的控制邏輯電路管理或控制，例如第2圖所示之控制邏輯電路204。流程700可由管理頁面緩衝器的控制邏輯電路來執行。
積體電路可包含閂鎖電路(例：第3圖所示之閂鎖電路306)和補償電路(如：第3圖所示之補償電路308)。閂鎖電路包含閂鎖器(如：第3圖所示的閂鎖單元346)及感測電晶體(如：第3圖所示之感測電晶體310)。感 測電晶體包含閘極端及連接端(additional terminal)，其中閘極端耦接於感測節點(如：第3圖所示之感測節點318)，連接端(如第3圖所示之感測電晶體310的源極端)耦接於補償電路。補償電路可用以向連接端施加控制電壓，以補償感測電晶體的閾值電壓的變異。
在部份實施例中，控制電壓根據預設電壓(如：Vtarget)及匹配電壓(如：第3圖之補償電晶體350的閾值電壓VTH)，其中匹配電壓之變異實質上與感測電晶體之閾值電壓之變異相同。匹配電壓可相同於感測電晶體的閾值電壓。感測電晶體可用以在閘極端接收感測結果(如：感測節點318的電壓)。感測電晶體可根據感測電壓與預設電壓間的比較結果，來感測記憶體單元(如：記憶體單元314)，其中該比較結果係獨立於感測電晶體的閾值電壓的變異。例如，感測電晶體可用以：當感測電壓在預充電電壓(如：第3圖所示之供電電壓VDDI)和預設電壓(如：當感測電晶體310導通時)間的範圍中變動時，感測記憶體單元中的位元值「0」；以及當感測電壓小於預設電壓時(如：當感測電晶體310關斷時)，感測記憶體單元中儲存的位元值1」。預充電電壓和預設電壓之間的範圍可以是固定的，並且獨立於感測電晶體的閾值電壓的變異(如：固定的感測擺幅VDDI-Vtarget)。
在部份實施例中，補償電路包含與感測電晶體匹配的補償電晶體(如：第3圖所示之補償電晶體350)。補償電晶體的閾值電壓與感測電晶體的閾值電壓基本相同。 補償電晶體包含閘極端、第一端及第二端，其閘極端耦接於預設電壓(如：第3圖所示之Vtarget)，其第一端耦接於供電電壓(如：耦接於第3圖之供電電壓VDDI的補償電晶體350的汲極端)，其第二端耦接於緩衝電路(如：第3圖所示之運算放大器352)之輸入端。緩衝電路用以於輸出端(如：感測電晶體310的源極端)提供控制電壓。控制電壓可依據預設電壓和補償電晶體的閾值電壓。例如，等於預設電壓和感測電晶體的閾值電壓之間的差值(如：Vtarget-VTH)。控制電壓可以被提供至補償電晶體的源極端。控制電壓可以為感測電晶體的閾值電壓的函數。
在部份實施例中，補償電路用以施加控制電壓，使控制電壓響應於閾值電壓的增加而減小，且使控制電壓響應於閾值電壓的減小而增加。在部份實施例中，補償電用以施加控制電壓，使控制電壓響應於溫度降低而降低，且使控制電壓響應於溫度升高而增加。
在部份實施例中，補償電路用以施加控制電壓，使感測電晶體的導通或截止獨立於感測電晶體的閾值電壓的變異(如：感測電晶體是基於相等於Vtarget之固定Vstrobe而導通或關斷)。感測電晶體的閾值電壓的變異可以根據感測電晶體的溫度變化或製造中的製程變化的至少一種。控制電壓可以使感測電晶體的導通條件獨立於一個設定溫度範圍內的溫度變化。控制電壓可以使感測電晶體的開關電壓獨立於感測電晶體的製造中的製程變化。
在部份實施例中，感測電晶體包含第三端(如：第 3圖所示之感測電晶體310的汲極端)，第三端用以在積體電路的讀取期間(如：第4C圖所示)接收電流(如：第4C圖所示之的電流408)。積體電路還可包含預充電電路(如：第3圖所示之預充電電路302)，預充電電路耦接於感測節點(如：第3圖所示之感測節點318)，且用以在預充電期間，將感測節點預充電到供電電壓(如：第3圖所示之供電電壓VDDI)。積體電路還可以包含位元線控制電路(如：第3圖所示之位元線控制電路304)，位元線控制電路包含第一控制節點及第二控制節點，第一控制節點耦接於記憶體單元的位元線(如第3圖所示之耦接於記憶體單元314的位元線312的控制節點)。第二控制節點耦接於感測節點。位元線控制電路用以在預充電期間，對位元線進行預充電(如第4A圖所示)，透過將感測節點與位元線導電連接(conductively connecting)來釋放感測節點的感測電壓(如：透過導通第4B圖所示之電晶體326)，以在預充電期間後的放電期間(如第4B圖所示)，向記憶體單元提供感測電流。在部份實施例中，閂鎖電路用以：在讀取期間，當記憶體單元儲存之位元值為「1」，且感測節點的感測電壓不大於目標電壓時，感測電晶體關斷，以保持被閂鎖器所閂鎖之位元值為「1」；以及當記憶體單元儲存之位元值為「0」，且感測節點的感測電壓大於目標電壓時，感測電晶體導通，以將被鎖存器閂鎖的位元值設定為「0」(如第4C圖所示)。在部份實施例中，積體電路包括耦接於感測節點的電容器(如第3圖 所示之電容320)。
作為流程700之核心的積體電路包含閂鎖器(如第3圖所示之閂鎖單元346)和感測電晶體(如第3圖所示之感測電晶體310)。閂鎖器用以鎖存資料。感測電晶體包含閘極端、第一端及第二端，其中閘極端耦接於感測節點(如第3圖所示之感測節點318)。第一端耦接於閂鎖器(如：感測電晶體310的汲極端)。第二端用以接收控制電壓(如：感測電晶體310之源極端)。感測電晶體用以導通或關斷，以根據下列(1)及(2)來更新閂鎖器中的資料：(1)感測節點的感測電壓；(2)根據控制電壓和感測電晶體之閾值電壓的目標電壓(如：Vtarget=Vcontrol+VTH)。其中，控制電壓用以補償感測電晶體的閾值電壓的變異，使得目標電壓(如：Vtarget)獨立於感測電晶體的閾值電壓的變異。
在流程700之步驟702中，控制電壓被提供給積體電路的感測電晶體。感測電晶體包括耦接於感測節點的閘極端，以及用以接收控制電壓的另一端。例如，如第3及4A~4C圖所示，控制電壓提供給感測電晶體310的源極端，並且感測電晶體310的閘極端耦接於感測節點318。控制電壓由補償電路308提供。
在放電期間，透過耦接於記憶體單元的位元線，放電感測節點的感測電壓(步驟704)。例如，如第4B圖所示，感測節點318的感測電壓透過位元線312放電至記憶體單元314。如第5圖所示，感測電壓從充電值VSEN,1 變為放電值VSEN,2。
如步驟706所示，記憶體單元的狀態是根據下列(1)及(2)來決定：(1)放電之感測電壓；(2)依據控制電壓和感測電晶體之閾值電壓的目標電壓。例如，如第4C圖所示，當VSEN,2大於Vtarget時(其中Vtarget=VTH+Vcontrol)，記憶體單元314儲存之位元值被確認為「0」。當VSEN,2不大於Vtarget時，記憶體單元314儲存之位元值被確認為「1」。控制電壓用以補償感測電晶體的閾值電壓的變異，使得目標電壓獨立於感測電晶體的閾值電壓的變異。
在部份實施例中，提供控制電壓的方法包含響應於閾值電壓的增加而提供較低的控制電壓，以及響應於閾值電壓的降低而提供較高的控制電壓。在部份實施例中，提供控制電壓的方法包含：響應於溫度的降低而提供較低的控制電壓，使控制電壓響應於溫度的升高而增加。
本揭示內容可以根據前述公開之實施例進行進行變化、修改和增強。例如，雖然本揭示內容描述了包含N通道電晶體之感測電晶體310的頁面緩衝電路300，但在其他實施例中，感測電晶體亦可是P通道電晶體，在此情況下，前述之操作和電路耦接(如：導通/關斷狀態，源極端耦接及相對之汲極端耦接)將會相反，由於此一變化為本領域人士所能理解，故在此不另贅述。在另一實施例中，雖然控制電壓用以被施加到感測電晶體310的源極端，在部份實施例中，控制電壓可被施加到感測電晶體的另一端 及/或頁面緩衝電路300中的其他地方，以補償閾值電壓VTH的變異。
本揭示內容所公開的和實施例及各方面，例如提供Vtarget或控制電壓的方式，可由一個或多個電腦軟體實現。例如，一個或多個安裝於電腦可讀取介質上的電腦程序模組，用以透過資料處理裝置，執行或控制各項操作。電腦可讀取介質可以是機器可讀取記憶體、機器可讀取記憶基板、記憶體裝置或以上的一個或多個組合。前述「資料處理裝置」涵蓋用於處理資料的所有設備、裝置和機器，例如可編程處理器、電腦或多個處理器或電腦。除了硬體之外，前述裝置還可以為由電腦程序代碼。例如，處理器韌體、協定疊(protocol stack)、資料庫管理系統、操作系統、組合代碼或以上一個或多個的組合。
系統可以包含用於處理資料的所有裝置、設備和機器，例如可編程處理器、電腦或多個處理器或電腦。除了硬體外，系統還可以包括前述之電腦程序代碼，例如處理器韌體、協定疊、資料庫管理系統、操作系統、組合代碼或以上一個或多個的組合。
電腦程序(也稱為程式、軟體、軟體應用檔案、腳本或代碼)可以用任何形式的編程語言編寫，包括編譯或解釋語言。它可以以任何形式設置，包括作為獨立程序或作為模組、組件、子程序或其他適用於運算環境的單元。電腦程序無須限定為對應於檔案系統中的一個檔案。程序可以儲存在包含其他程式或資料的一部分檔案中(如：儲 存在標記語言文檔中的一個或多個腳本)、專用於所討論程序的單個文件或多個協調檔案中(如：儲存於一個或多個模組、子程序或部分代碼的檔案中)。電腦程序可以被設置於一台或多台電腦上，且電腦位於一個站點(site)或透過通訊網路分佈於多個站點。
本揭示內容中描述的流程和邏輯可以由一個或多個可編程處理器執行，該處理器執行一個或多個電腦程序以執行前述功能。流程和邏輯也可以由專用之邏輯電路執行，並且裝置也被實現為專用之邏輯電路，例如現場可程式閘陣列(field programmable gate array，FPGA)或專用集成電路(application specific integrated circuit，ASIC)。
適合於執行電腦程序的處理器包含像是通用和專用之微處理器，以及任何種類的數位電腦中的任何一個或多個處理器。一般言，處理器將從唯讀記憶體或隨機存取記憶體或兩者接收指令和資料。電腦的基本元件包含用於執行指令的處理器和用於儲存指令和資料的一個或多個記憶體裝置。一般言，電腦還包含、或可操作地耦接以接收從一個或多個大量儲存裝置(mass storage devices)傳來之資料以儲存資料，例如，磁碟、磁光碟或光碟。然而，電腦並無須限定必須有前述這些配備。適用於儲存電腦程序之指令和資料的電腦可讀取媒介可以為所有形式的非揮發性記憶體、媒介和儲存裝置，例如半導體記憶體，像是EPROM、EEPROM和快閃記憶體。處理器和記憶 體可以附加於或結合於專用之邏輯電路中。
雖然本揭示內容中描述了許多細節，但這些細節僅為針對特定實施例的特徵描述，不應被解釋為對申請專利範圍或主張保護內容的限制。本揭示內容在各實施例之前後文所描述的特徵，亦可以在各個實施例中組合實施。相對地，在單個實施例的前後文中描述的各種特徵，亦可在多個實施例中單獨或以任何合適的子組合來實施。
此外，儘管特徵可以在某些組合中被描述為在某些組合中作用，甚至以此來作為主張保護，但在某些情況下，仍可從該組合中刪除主張的一個或多個特徵，本揭示內容主張的組合可以針對各種子組合或子組合的變體。相似地，雖然在圖式中以特定順序描繪了操作，但這不應被理解為這些操作必須以所示的特定順序執行，或被認為所有操作都可獲得相同的預期結果。
在此公開了部份實施例及實現方式，且所述的實施例及實現方式可根據本揭示內容進行變化、修改和增強。
702-706:步驟

Claims (20)

  1. 一種積體電路，包含：一閂鎖電路，包含一閂鎖器及一感測電晶體，其中該感測電晶體耦接於該閂鎖器；以及一補償電路，耦接於該感測電晶體；其中該感測電晶體包含一閘極端及一連接端，該閘極端耦接於一感測節點，且該連接端耦接於該補償電路；其中該補償電路用以提供一控制電壓至該連接端，以補償該感測電晶體之一閾值電壓的變異。
  2. 如請求項1所述之積體電路，其中該控制電壓是根據一預設電壓及一匹配電壓，該匹配電壓之變異實質上等同於該感測電晶體之該閾值電壓的變異。
  3. 如請求項2所述之積體電路，其中該感測電晶體用以自該閘極端接收一感測電壓；其中該感測電晶體用以根據該感測電壓及該預設電壓的一比對結果來感測一記憶體單元；以及其中該比對結果獨立於該感測電晶體之該閾值電壓的變異。
  4. 如請求項3所述之積體電路，其中該感測電晶體用以：當該感測電壓在一預充電電壓及該預設電壓之間的一範 圍內變動時，感測儲存於該記憶體單元中的一位元值「0」；以及當該感測電壓低於該預設電壓時，感測該記憶體單元內儲存之一位元值「1」。
  5. 如請求項4所述之積體電路，其中該預充電電壓及該預設電壓之間的該範圍是固定且獨立於該感測電晶體之該閾值電壓的變異。
  6. 如請求項1所述之積體電路，其中該補償電路包含一補償電晶體，該補償電晶體匹配於該感測電晶體。
  7. 如請求項6所述之積體電路，其中該補償電晶體包含：一補償閘極端，耦接於一預設電壓；一第一端，耦接於一供應電壓；以及一第二端，耦接於一緩衝電路的一輸入端，其中該緩衝電路用以透過一輸出端提供該控制電壓。
  8. 如請求項7所述之積體電路，其中該控制電壓等同於該預設電壓及該補償電晶體之一閾值電壓間的一差異值。
  9. 如請求項7所述之積體電路，其中該感測電晶體的該閾值電壓在一高閾值電壓及一低閾值電壓之間變動；以及其中該預設電壓大於或等於該高閾值電壓。
  10. 如請求項7所述之積體電路，其中該補償電路用以提供該控制電壓至該補償電晶體的一源極端。
  11. 如請求項1所述之積體電路，其中該補償電路用以提供該控制電壓，使該感測電晶體的導通或關斷係獨立於該感測電晶體之該閾值電壓的變異。
  12. 如請求項1所述之積體電路，還包含：一預充電電路，耦接於該感測節點，且用以在一預充電期間，將該感測節點預充電至一供電電壓。
  13. 如請求項12所述之積體電路，還包含：一位元線控制電路，包含一第一控制節點及一第二控制節點，其中該第一控制節點耦接於一記憶體單元之一位元線，且該第二控制節點耦接於該感測節點，其中該位元線控制電路用以：在該預充電期間，對該位元線預充電；以及在該預充電期間後的一放電期間，透過將該感測節點導電連接至該位元線以提供一感測電流至該記憶體單元，放 電該感測節點上之一感測電壓。
  14. 如請求項13所述之積體電路，其中該閂鎖電路在一讀取期間用以：當該記憶體單元儲存之一位元值為「1」，且該感測節點上之該感測電壓不大於一目標電壓時，該感測電晶體被關斷，使被該閂鎖器閂鎖之一位元值維持於「1」；以及當該記憶體單元儲存之該位元值為「0」，且該感測節點上之該感測電壓大於該目標電壓時，該感測電晶體被導通，以將被該閂鎖器閂鎖之該位元值設定為「0」。
  15. 如請求項1所述之積體電路，其中感測電晶體用以透過該閘極端接收一感測電壓，其中該感測電晶體用以根據該感測電壓及一預設電壓間的一比對結果來感測一記憶體單元；以及其中該補償電路用以提供該控制電壓，使該預設電壓大於一共同節點之一共同電壓，該共同節點透過一連接電晶體耦接於該閘極端。
  16. 一種記憶體裝置，包含：一記憶體陣列，包含複數個記憶體單元；複數個記憶體單元線，連接於該記憶體陣列中該些記憶體單元之複數條連接線；以及一頁面緩衝電路，包含複數個頁面緩衝器，其中該些頁 面緩衝器耦接於該些記憶體單元線，該些頁面緩衝器之每一個包含：一閂鎖電路，包含相互耦接之一閂鎖器及一感測電晶體；以及一補償電路，耦接於該感測電晶體；其中該感測電晶體包含一閘極端、一第一端及一第二端，該閘極端耦接於一感測節點，該第一端耦接於該閂鎖器，且該第二端耦接於該補償電路；以及其中該補償電路用以提供一控制電壓至該第二端，以補償該感測電晶體之一閾值電壓的變異。
  17. 如請求項16所述之記憶體裝置，其中該感測電晶體用以透過該閘極端接收一感測電壓，其中該感測電晶體用以根據該感測電壓及一預設電壓的一比對結果來感測一記憶體單元；以及其中該比對結果獨立於該感測電晶體之該閾值電壓的變異。
  18. 如請求項16所述之記憶體裝置，其中該補償電路包含一補償電晶體，該補償電晶體匹配於該感測電晶體；以及其中該補償電晶體的一閾值電壓實質上等同於該感測電晶體之該閾值電壓。
  19. 如請求項18所述之記憶體裝置，其中該補償電晶體包含：一補償閘極端，耦接於一預設電壓；一第一端，耦接於一供應電壓；以及一第二端，耦接於一緩衝電路的一輸入端，其中該緩衝電路用以透過一輸出端提供該控制電壓。
  20. 一種積體電路，包含：一閂鎖器，用以閂鎖資料；以及一感測電晶體，包含一閘極端、一第一端及一第二端，其中該閘極端耦接於一感測節點，該第一端耦接於該閂鎖器，且該第二端用以接收一控制電壓；其中該感測電晶體用以被導通或被關斷，以根據該感測節點上之一感測電壓，及根據一目標電壓更新該閂鎖器中的資料，該目標電壓係依據該控制電壓及該感測電晶體之一閾值電壓；其中該控制電壓用以補償該感測電晶體之一閾值電壓的變異，使該目標電壓獨立於該感測電晶體之該閾值電壓的變異。
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