TWI856095B - 半導體封裝 - Google Patents

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TWI856095B TW109115656A TW109115656A TWI856095B TW I856095 B TWI856095 B TW I856095B TW 109115656 A TW109115656 A TW 109115656A TW 109115656 A TW109115656 A TW 109115656A TW I856095 B TWI856095 B TW I856095B
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全光宰
金東奎
朴正鎬
張延鎬
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南韓商三星電子股份有限公司
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Abstract

揭露一種半導體封裝，所述半導體封裝包括重佈線基板及位於重佈線基板的頂表面上的半導體晶片。重佈線基板包括凸塊下圖案、覆蓋凸塊下圖案的側壁的下部介電層以及位於下部介電層上的第一重佈線圖案。第一重佈線圖案包括第一線部分。凸塊下圖案的頂表面處的寬度大於凸塊下圖案的底表面處的寬度。凸塊下圖案的厚度大於第一線部分的厚度。

Description

半導體封裝
本發明概念是有關於一種半導體封裝，且更具體而言有關於一種包括重佈線基板的半導體封裝及一種製造所述半導體封裝的方法。
提供半導體封裝以將積體電路晶片實施成有資格在電子產品中使用。半導體封裝通常被配置成使得半導體晶片被安裝於印刷電路板（printed circuit board，PCB）上，且使用接合線或凸塊以將半導體晶片電性連接至印刷電路板。隨著電子工業的發展，已進行各種研究來改善半導體封裝的可靠性及耐久性。
本發明概念的一些示例性實施例提供一種具有增強的可靠性及耐久性的半導體封裝及一種製造所述半導體封裝的方法。
本發明概念的一些示例性實施例提供一種尺寸緊湊的半導體封裝及一種製造所述半導體封裝的方法。
根據本發明概念的一些示例性實施例，本揭露是有關於一種半導體封裝，所述半導體封裝包括：重佈線基板；以及半導體晶片，位於所述重佈線基板的頂表面上，其中所述重佈線基板包括：凸塊下圖案；下部介電層，覆蓋所述凸塊下圖案的側壁；以及第一重佈線圖案，位於所述下部介電層上，所述第一重佈線圖案包括第一線部分，其中所述凸塊下圖案的頂表面處的寬度大於所述凸塊下圖案的底表面處的寬度，且其中所述凸塊下圖案的厚度大於所述第一線部分的厚度。
根據本發明概念的一些示例性實施例，本揭露是有關於一種半導體封裝，所述半導體封裝包括：重佈線基板；以及半導體晶片，位於所述重佈線基板的頂表面上，其中所述重佈線基板包括：凸塊下圖案；介電層，覆蓋所述凸塊下圖案的側壁；以及重佈線圖案，位於所述凸塊下圖案上，所述重佈線圖案耦合至所述凸塊下圖案，其中所述凸塊下圖案的所述側壁與底表面之間的角度在105°至135°範圍內。
根據本發明概念的一些示例性實施例，本揭露是有關於一種半導體封裝，所述半導體封裝包括：重佈線基板；以及半導體晶片，位於所述重佈線基板的頂表面上，其中所述重佈線基板包括：導電端子接墊；下部介電層，覆蓋所述導電端子接墊的側壁；線圖案，位於所述下部介電層上；以及通孔，位於所述導電端子接墊與所述線圖案之間，所述通孔與所述導電端子接墊的頂表面接觸，其中所述導電端子接墊的厚度大於所述線圖案的厚度，且其中所述通孔的寬度小於所述導電端子接墊的寬度。
在本說明中，相同的參考編號可指示相同的組件。下文現將闡述根據本發明概念的半導體封裝及其製造方法。
圖1A、圖1C、圖1E、圖1G、圖1H、圖1I、圖1K、圖1M、圖1O及圖1Q例示顯示根據一些示例性實施例的製造半導體封裝的方法的剖視圖。圖1B例示顯示圖1A所示截面I的放大圖。圖1D例示顯示圖1C所示截面I的放大圖。圖1F例示顯示圖1E所示截面I的放大圖。圖1J例示顯示圖1I所示截面I的放大圖。圖1L例示顯示圖1K所示截面I的放大圖。圖1N例示顯示圖1M所示截面I的放大圖。圖1P例示顯示圖1O所示截面I的放大圖。圖1R例示顯示圖1Q所示截面I的放大圖。
參照圖1A及1B，可在載體基板900上形成下部晶種層151及第一介電層101。可進一步將釋放層910夾置於載體基板900與下部晶種層151之間。下部晶種層151可形成於載體基板900上，且可覆蓋釋放層910的頂表面。下部晶種層151可藉由沈積製程形成。下部晶種層151可包含導電材料。舉例而言，下部晶種層151可包含銅、鈦及其合金中的一或多者。釋放層910可將下部晶種層151貼合至載體基板900。
可將第一介電層101形成於下部晶種層151的頂表面上。舉例而言，第一介電層101可接觸下部晶種層151的頂表面。第一介電層101可藉由例如旋轉塗佈（spin coating）或狹縫塗佈（slit coating）等塗佈製程形成。第一介電層101可包含例如感光性聚合物。感光性聚合物可包括例如感光性聚醯亞胺、聚苯并噁唑、酚醛聚合物及苯并環丁烯聚合物中的一或多者。
可圖案化第一介電層101以在第一介電層101中形成第一初步開口119P。第一介電層101的圖案化可藉由曝光及顯影製程來執行。第一初步開口119P可暴露出釋放層910或載體基板900上的下部晶種層151。第一初步開口119P可具有實質上垂直於第一介電層101的底表面101b的側壁119c。
參照圖1C及圖1D，第一介電層101可經歷固化製程以形成第一開口119。第一介電層101的固化製程可包括熱固化製程。在固化製程期間，如圖1D中所示，第一介電層101的一部分可朝第一初步開口119P流動以形成第一開口119。第一開口119可具有錐形形狀。舉例而言，第一開口119可具有在其頂部處較在其底部處大的直徑。第一開口119可具有在其頂部處較在其底部處大的寬度。第一開口119的底部可較第一開口119的頂部更靠近載體基板900。第一開口119可暴露出第一介電層101的內壁101c。第一介電層101的內壁101c可對應於第一開口119的側壁。由於第一開口119具有錐形形狀，因此在第一介電層101的底表面101b與內壁101c之間可形成銳角θ1。舉例而言，第一介電層101在底表面101b與內壁101c之間可具有範圍介於約45°至約75°的角度θ1。
參照圖1E及圖1F，可在第一開口119中形成凸塊下圖案150。凸塊下圖案150可藉由實行電鍍製程形成，其中下部晶種層151用作電極。第一介電層101可導致凸塊下圖案150局部地形成於第一開口119中。電鍍製程可繼續進行，直至凸塊下圖案150的頂表面具有與第一介電層101的頂表面的水平高度相同或更低的水平高度為止。凸塊下圖案150的頂表面與第一介電層101的頂表面之間的水平高度差可小於凸塊下圖案150的厚度T1。如圖1F中所示，第一介電層101可覆蓋凸塊下圖案150的側壁150c，但是可不覆蓋凸塊下圖案150的頂表面或凸塊下圖案150的底表面150b。在凸塊下圖案150與第一介電層101之間可不設置單獨的晶種層。第一介電層101可物理地接觸凸塊下圖案150的側壁150c。
凸塊下圖案150可具有與第一開口119的形狀對應的形狀。凸塊下圖案150的頂表面處的寬度W2可大於凸塊下圖案150的底表面150b處的寬度W1。在凸塊下圖案150的底表面150b與側壁150c之間可形成鈍角θ10。舉例而言，凸塊下圖案150在底表面150b與側壁150c之間可具有範圍介於約105°至約135°的角度θ10。當凸塊下圖案150形成於由抗蝕劑圖案界定的開口中時，凸塊下圖案150在底表面150b與側壁150c之間可具有為約90°的角度θ1。在此種情形中，在形成凸塊下圖案150之後，可另外實行移除製程來移除抗蝕劑圖案。根據一些實施例，由於凸塊下圖案150形成於由第一介電層101界定的第一開口119中，因此可跳過抗蝕劑圖案的形成及移除。因此，可簡化半導體封裝製造。
凸塊下圖案150可為導電端子接墊。導電端子接墊可包括焊料接墊（solder pad）或支柱接墊（pillar pad）。凸塊下圖案150可包含金屬。舉例而言，凸塊下圖案150可包含銅。凸塊下圖案150可不包含例如鈦。
參照圖1G，可在第一介電層101的頂表面上形成第二介電層102，且第二介電層102可覆蓋第一介電層101的頂表面及凸塊下圖案150的頂表面。第二介電層102可接觸第一介電層101的頂表面及凸塊下圖案150的頂表面。第二介電層102可包含感光性聚合物。舉例而言，第二介電層102可包含與第一介電層101的材料相同的材料。第一介電層101及第二介電層102可被稱為下部介電層。
可圖案化第二介電層102以在第二介電層102中形成第二初步開口（未示出）。第二初步開口可具有實質上垂直於第二介電層102的底表面的內壁。第二介電層102可經歷固化製程以形成第二開口129。第二介電層102的固化製程可包括熱固化製程。在固化製程期間，第二介電層102的一部分可流動。因此，第二開口129可具有錐形形狀。舉例而言，第二介電層102在其內壁與底表面之間可具有範圍介於約45°至約75°的角度θ2。第二介電層102的內壁可對應於第二開口129的側壁。第二開口129可形成於凸塊下圖案150上方，從而暴露出凸塊下圖案150的頂表面。
參照圖1H，可在第二開口129中及第二介電層102的頂表面上形成第一晶種層111。第一晶種層111可共形地覆蓋第二介電層102的頂表面及內壁，且亦共形地覆蓋暴露至第二開口129的凸塊下圖案150的頂表面。第一晶種層111可包含導電材料。舉例而言，第一晶種層111可包含銅、鈦及其合金中的一或多者。
可在第一晶種層111上形成第一導電層112。第一導電層112可填充第二開口129，且可延伸至第二介電層102的頂表面上。第一導電層112可藉由實行電鍍製程形成，其中第一晶種層111用作電極。第一導電層112可包含例如銅等金屬。
參照圖1I及圖1J，可圖案化第一導電層112及第一晶種層111以形成第一重佈線圖案110。第一導電層112及第一晶種層111可藉由使用遮罩層（未示出）的蝕刻製程來圖案化。第一重佈線圖案110中的每一者可包括經圖案化的第一晶種層111及經圖案化的第一導電層112。第一重佈線圖案110可彼此間隔開且電性分離。
第一重佈線圖案110中的每一者可包括第一通孔部分110V及第一線部分110W。如圖1J中所示，可將第一通孔部分110V設置於第二開口129中。第一通孔部分110V可具有與第二開口129的形狀對應的形狀。第一通孔部分110V在其底表面110b與側壁110c之間可具有範圍介於約105°至約135°的角度θ20。
可將第一線部分110W設置於第一通孔部分110V及第二介電層102的頂表面上，且可將第一線部分110W連接至第一通孔部分110V。第一線部分110W可縱向地且水平地延伸。在本說明中，用語「水平地」可意指「平行於第一介電層101的底表面101b」。凸塊下圖案150的厚度T1可大於第一線部分110W的厚度T2。凸塊下圖案150的厚度T1可為第一線部分110W的厚度T2的約2.5至10倍。凸塊下圖案150的厚度T1及第一線部分110W的厚度T2可在垂直於基板的頂表面或第一介電層101的底表面101b的方向上量測。
可將第一通孔部分110V夾置於凸塊下圖案150與第一線部分110W之間。第一通孔部分110V可接觸凸塊下圖案150的頂表面。第一通孔部分110V可具有較凸塊下圖案150的寬度小的寬度。第一通孔部分110V可具有較凸塊下圖案150的底表面150b處的寬度W1小且較凸塊下圖案150的頂表面處的寬度W2小的最小寬度W3。舉例而言，第一通孔部分110V可具有較凸塊下圖案150的底表面150b處的寬度W1小且較凸塊下圖案150的頂表面處的寬度W2小的最大寬度。凸塊下圖案150的底表面150b處的寬度W1可對應於凸塊下圖案150的最小寬度，且凸塊下圖案150的頂表面處的寬度W2可對應於凸塊下圖案150的最大寬度，但是本發明概念不限於此。
當凸塊下圖案150形成於由抗蝕劑圖案界定的開口中時，在形成凸塊下圖案150及移除抗蝕劑圖案之後，可實行第一介電層101的形成。第一介電層101可形成於下部晶種層151的頂表面及凸塊下圖案150的頂表面上。因此，第一介電層101可在其頂表面上具有起伏（undulation）。舉例而言，第一介電層101的頂表面的最上部分與最下部分之間的水平高度差可與凸塊下圖案150的厚度T1相同或相似。因此，第一線部分110W的底表面110a可處於彼此不同的水平高度處。
根據一些實施例，如在圖1A至圖1F中所論述，可跳過抗蝕劑圖案的形成，且在形成凸塊下圖案150之前，可在釋放層910上形成第一介電層101。第一介電層101的頂表面可為實質上平的。凸塊下圖案150的頂表面與第一介電層101的頂表面之間的水平高度差可較凸塊下圖案150的厚度T1小得多。第二介電層102可形成於第一介電層101及凸塊下圖案150上，且第二介電層102的頂表面可為實質上平的。如圖1I中所示，由於第一重佈線圖案110形成於第二介電層102的頂表面上，因此第一線部分110W的底表面110a可位於相同的水平高度或相似的水平高度處。舉例而言，第一介電層101的底表面101b與第一線部分110W的底表面110a之間的最大間隔可為第一介電層101的底表面101b與第一線部分110W的底表面110a之間的最小間隔的100%至130%。在此種情形中，第一線部分110W的底表面110a可被定義為指代物理地接觸第二介電層102的表面。
參照圖1K及圖1L，可在第二介電層102上形成第三介電層103，且第三介電層103可覆蓋第二介電層102及第一重佈線圖案110。第三介電層103可接觸第二介電層102的頂表面以及第一重佈線圖案110的頂表面及側表面。第三介電層103可包含感光性聚合物。可在第三介電層103中形成第三開口139。第三開口139可暴露出第一重佈線圖案110的頂表面。第三開口139的形成可包括圖案化第三介電層103以形成第三初步開口，以及對第三介電層103實行固化製程。第三介電層103的內壁可對應於第三開口139的側壁。第三介電層103的圖案化可藉由與圖1A及圖1B中所論述的用於圖案化第一介電層101的方法相同的方法來實行。第三介電層103的固化製程可藉由與圖1C及圖1D中所論述的用於固化第一介電層101的方法相同的方法來實行。第三開口139可具有錐形形狀。
可在第三介電層103的頂表面上及第三開口139中形成第二重佈線圖案120，且可將第二重佈線圖案120電性連接至第一重佈線圖案110。根據一些實施例，可在第三開口139的側壁及底表面上且亦在第三介電層103的頂表面上共形地形成第二晶種層121。第二晶種層121可包含例如銅、鈦或其合金等導電材料。可實行電鍍製程以在第二晶種層121上形成第二導電層122。第二導電層122可填充第三開口139，且可延伸至第三介電層103的頂表面上。第二導電層122可包含例如銅等金屬。可藉由蝕刻製程圖案化第二導電層122及第二晶種層121以形成第二重佈線圖案120。第二重佈線圖案120中的每一者可包括經圖案化的第二晶種層121及經圖案化的第二導電層122。第二重佈線圖案120可彼此間隔開。第二重佈線圖案120中的每一者可在水平方向上縱向地延伸。
第二重佈線圖案120中的每一者可包括第二通孔部分120V及第二線部分120W。如圖1L中所示，可將第二通孔部分120V設置於第三開口139中。第二重佈線圖案120在第二通孔部分120V的底表面與側壁之間可具有範圍介於約105°至約135°的角度θ30。可將第二線部分120W設置於第二通孔部分120V以及第三介電層103的頂表面上，且可將第二線部分120W連接至第二通孔部分120V。
參照圖1M及圖1N，可在第三介電層103上形成第四介電層104，且第四介電層104可覆蓋第三介電層103及第二重佈線圖案120。第四介電層104可接觸第三介電層103的頂表面以及第二重佈線圖案120的頂表面及側表面。第四介電層104可包含感光性聚合物。可在第四介電層104中形成第四開口149。第四開口149可暴露出第二重佈線圖案120的頂表面。第四開口149的形成可包括圖案化第四介電層104以形成第四初步開口，以及對第四介電層104實行固化製程。第四開口149可具有錐形形狀。
可在第四介電層104的頂表面上及第四開口149中形成第三重佈線圖案130，且可將第三重佈線圖案130電性連接至第二重佈線圖案120。根據一些實施例，可在第四開口149的底表面及側壁上且亦在第四介電層104的頂表面上共形地形成第三晶種層131。第三晶種層131可包含例如銅或鈦等導電材料。可實行電鍍製程以在第三晶種層131上形成第三導電層132。在第三晶種層131上，第三導電層132可填充第四開口149。第三導電層132可延伸至第四介電層104的頂表面上，且可覆蓋第三晶種層131。第三導電層132可包含例如銅等金屬。可圖案化第三導電層132及第三晶種層131以形成第三重佈線圖案130。第三重佈線圖案130中的每一者可包括經圖案化的第三晶種層131及經圖案化的第三導電層132。
第三重佈線圖案130中的每一者可包括第三通孔部分130V及第三線部分130W。如圖1N中所示，可將第三通孔部分130V設置於第四開口149中。第三重佈線圖案130在第三通孔部分130V的底表面與側壁之間可具有範圍介於約105°至約135°的角度θ40。第三通孔部分130V可接觸第二重佈線圖案120的頂表面。可將第三線部分130W設置於第四介電層104的頂表面上，且可將第三線部分130W連接至第三通孔部分130V。
可在第四介電層104上形成第五介電層105，且第五介電層105可覆蓋第三重佈線圖案130以及第四介電層104的頂表面。第五介電層105可接觸第四介電層104的頂表面以及第三重佈線圖案130的頂表面及側表面。第五介電層105可包括感光性聚合物。
可在第三重佈線圖案130上形成導電接墊140。每一導電接墊140可接觸第三重佈線圖案130中的對應一者的頂表面。導電接墊140可包含例如銅及/或鋁等金屬。導電接墊140可藉由第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130連接至對應的凸塊下圖案150。導電接墊140中的至少一者可不與所述至少一個導電接墊140所連接至的凸塊下圖案150垂直地對齊。用語「垂直地」可意指「垂直於第一介電層101的底表面101b」。第五介電層105可暴露出導電接墊140的頂表面。在一些實施例中，第五介電層105的頂表面可與導電接墊140的頂表面共面。與所示者不同，導電接墊140的底表面可位於第五介電層105的頂表面上。
可藉由以上所論述的製程製造重佈線基板100。重佈線基板100可為重佈線層。重佈線基板100可包括：凸塊下圖案150；第一介電層101、第二介電層102、第三介電層103、第四介電層104及第五介電層105；第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130；以及導電接墊140。介電層101、102、103、104及105的數目以及重佈線圖案110、120及130的數目不限於所示數目，而是可以各種方式改變。第三介電層103、第四介電層104及第五介電層105中的一或多者可被稱為上部介電層。
參照圖1O及圖1P，可在重佈線基板100上設置半導體晶片200，半導體晶片200的晶片接墊205面對重佈線基板100。可在對應的導電接墊140與對應的晶片接墊205之間形成第一連接件251，且可將第一連接件251電性連接至對應的導電接墊140及對應的晶片接墊205。第一連接件251中的每一者可包括焊球、支柱及凸塊中的一或多者。第一連接件251可包含例如金屬等導電材料。舉例而言，第一連接件251可包含焊料材料。半導體晶片200可藉由第一連接件251電性連接至重佈線基板100。在本說明中，片語「電性連接至重佈線基板100」可意指「電性連接至第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130中的一或多者」。片語「耦合至晶片接墊205」可意指「耦合至半導體晶片200」或「耦合至半導體晶片200中的積體電路」。
如圖1O中所示，可在重佈線基板100上形成模製層300，且模製層300可覆蓋半導體晶片200。模製層300可覆蓋介電層101、102、103、104及105中最上面的一者。最上面的介電層可為第五介電層105。模製層300可進一步朝半導體晶片200與重佈線基板100之間的間隙延伸，且可包封第一連接件251。模製層300可包含例如環氧模製化合物等介電聚合物。舉例而言，可進一步在重佈線基板100與半導體晶片200之間的間隙中形成底部填充層（未示出）。之後，可移除載體基板900及釋放層910，以暴露出下部晶種層151。
如圖1P中所示，可移除下部晶種層151，以暴露出第一介電層101的底表面101b及凸塊下圖案150的底表面150b。下部晶種層151的移除可藉由例如蝕刻製程實行。第一介電層101可暴露出凸塊下圖案150的底表面150b。凸塊下圖案150的底表面150b可與第一介電層101的底表面101b共面。舉例而言，凸塊下圖案150的底表面150b可位於與第一介電層101的底表面101b的水平高度實質上相同的水平高度處。
參照圖1Q及圖1R，可在重佈線基板100的底表面上形成外部端子400。外部端子400可設置於凸塊下圖案150的被暴露出的底表面150b上，且可電性連接至凸塊下圖案150。外部端子400可藉由凸塊下圖案150及重佈線圖案110、120及130耦合至晶片接墊205中的至少一者。外部端子400可不與所述至少一個晶片接墊205垂直地對齊。如圖1Q中所示，可設置多個外部端子400，且當在平面圖中觀察時，所述多個外部端子400中的至少一者可與模製層300重疊。外部端子400中的每一者可包括焊球、凸塊及支柱中的一或多者。外部端子400可包含焊料材料。焊料材料可包括例如錫、鉍、鉛、銀或其合金。
當凸塊下圖案150的厚度T1小於第一重佈線圖案110的第一線部分110W的厚度T2的2.5倍時，當半導體封裝10持續進行操作時，凸塊下圖案150的厚度T1可顯著減小。當凸塊下圖案150的厚度T1大於第一線部分110W的厚度T2的10倍時，重佈線基板100可能難以具有緊湊的尺寸。根據一些實施例，凸塊下圖案150的厚度T1可為第一重佈線圖案110的第一線部分110W的厚度T2的約2.5至10倍。因此，即使半導體封裝10持續進行操作，凸塊下圖案150的厚度T1亦可滿足所需的範圍。因此，重佈線基板100的耐久性及可靠性可提高。重佈線基板100可變得尺寸緊湊。凸塊下圖案150的厚度T1可大於第二線部分120W的厚度T3及第三線部分130W的厚度T4。凸塊下圖案150的厚度T1可為第二線部分120W的厚度T3的約2.5至10倍，且是第三線部分130W的厚度T4的約2.5至10倍。第二線部分120W的厚度T3及第三線部分130W的厚度T4可在垂直於基板的頂表面或第一介電層101的底表面101b的方向上量測。
藉由以上所論述的製程，可最終製造出半導體封裝10。半導體封裝10可為扇出型半導體封裝（fan-out semiconductor package）。
圖2A、圖2C及圖2E例示顯示根據一些示例性實施例的製造半導體封裝的方法的剖視圖。圖2B例示顯示圖2A所示截面I的放大圖。圖2D例示顯示圖2C所示截面I的放大圖。圖2F例示顯示圖2E所示截面I的放大圖。下面將省略重複的說明。
重新參照圖1M及圖1N，可在載體基板900上形成下部晶種層151及重佈線基板100。
參照圖2A及圖2B，可在重佈線基板100上安裝半導體晶片200，且然後可在重佈線基板100上形成模製層300。此後，可移除載體基板900及釋放層910，以暴露出下部晶種層151的底表面。
參照圖2C及圖2D，可在下部晶種層151的底表面上形成下部遮罩圖案920。下部遮罩圖案920可具有暴露出下部晶種層151的下部開口929。下部遮罩圖案920可藉由塗佈例如抗蝕劑材料來形成。
可在下部開口929中形成第一下部凸塊下圖案152，且第一下部凸塊下圖案152可覆蓋下部晶種層151的底表面。第一下部凸塊下圖案152可接觸下部晶種層151的底表面，且可完全覆蓋下部晶種層151的被暴露出的底表面。第一下部凸塊下圖案152可藉由實行電鍍製程形成，其中下部晶種層151用作電極。第一下部凸塊下圖案152可包含與凸塊下圖案150的材料不同的材料。第一下部凸塊下圖案152可包含鎳。第一下部凸塊下圖案152可充當障壁層，以防止包含於凸塊下圖案150中的材料（例如，銅）擴散。
可在下部開口929中形成第二下部凸塊下圖案153，且第二下部凸塊下圖案153可覆蓋第一下部凸塊下圖案152的底表面。第二下部凸塊下圖案153可接觸第一下部凸塊下圖案152的底表面。第二下部凸塊下圖案153可包含與第一下部凸塊下圖案152的材料及凸塊下圖案150的材料不同的材料。金（Au）可具有相對於焊料材料的潤濕特性。第二下部凸塊下圖案153可包含金，且因此可充當潤濕層。第一下部凸塊下圖案152及第二下部凸塊下圖案153中的每一者可局限於下部開口929中，且可不延伸至下部遮罩圖案920的底表面上。之後，可移除下部遮罩圖案920，以暴露出下部晶種層151的底表面。
參照圖2E及圖2F，可圖案化下部晶種層151以形成晶種圖案151S。下部晶種層151的圖案化可包括對被暴露出的下部晶種層151實行蝕刻製程。蝕刻製程可繼續進行，直至第一介電層101的底表面101b被暴露出為止。晶種圖案151S可彼此電性分離。每一晶種圖案151S的寬度可與凸塊下圖案150的底表面150b處的寬度W1相同。每一晶種圖案151S可具有與第一下部凸塊下圖案152的側壁及第二下部凸塊下圖案153的側壁對齊的側壁。第一下部凸塊下圖案152及第二下部凸塊下圖案153的寬度可與凸塊下圖案150的底表面150b處的寬度W1相同。
可在第二下部凸塊下圖案153的底表面上形成外部端子400。第二下部凸塊下圖案153可充當潤濕層。舉例而言，第二下部凸塊下圖案153可令人滿意地將外部端子400貼合至第一下部凸塊下圖案152。
藉由以上所論述的製程，可最終製造出半導體封裝11。半導體封裝11可包括堆疊的晶種圖案151S、第一下部凸塊下圖案152及第二下部凸塊下圖案153。晶種圖案151S、第一下部凸塊下圖案152及第二下部凸塊下圖案153可夾置於凸塊下圖案150與外部端子400之間。作為另一選擇，可不形成第一下部凸塊下圖案152及第二下部凸塊下圖案153中的一者。
晶種圖案151S、第一下部凸塊下圖案152及第二下部凸塊下圖案153的形成不限於圖2A至圖2F中所論述者，而是可以各種方式改變。
在某些圖中，為使圖式簡便，第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130被例示為不區分晶種層111、121及131與導電層112、122及132。舉例而言，第一重佈線圖案110被例示為不區分第一晶種層111與第一導電層112。然而，本發明概念不限於此。
圖3A及圖3B例示顯示根據一些示例性實施例的製造半導體封裝的方法的剖視圖。下面將省略重複的說明。
參照圖3A，可在載體基板900上形成重佈線基板100。重佈線基板100可包括：凸塊下圖案150；第一介電層101、第二介電層102、第三介電層103、第四介電層104及第五介電層105；第一重佈線圖案110、第二重佈線圖案120及第三重佈線圖案130；以及導電接墊140。可在載體基板900與第一介電層101之間以及載體基板900與凸塊下圖案150之間形成下部晶種層151。舉例而言，可在釋放層910與重佈線基板100之間形成下部晶種層151。下部晶種層151及重佈線基板100的形成可實質上與以上在圖1A至圖1N中所論述者相同。相比之下，可以面板或晶圓級形成重佈線基板100。
可在重佈線基板100上設置半導體晶片200。在此種情形中，可設置多個半導體晶片200，且可將所述多個半導體晶片200設置成在側向上彼此間隔開。可在對應的導電接墊140與對應的晶片接墊205之間形成第一連接件251。可在重佈線基板100的頂表面上設置模製層300，且因此半導體晶片200可被模製層300覆蓋。舉例而言，可在相鄰的半導體晶片200之間形成模製層300。之後，可移除載體基板900及釋放層910，以暴露出下部晶種層151。可蝕刻下部晶種層151以暴露出第一介電層101的底表面及凸塊下圖案150的底表面。
參照圖3B，可在凸塊下圖案150的被暴露出的底表面上形成外部端子400，且可將外部端子400耦合至凸塊下圖案150。可沿點虛線切割模製層300及重佈線基板100，以將多個半導體封裝10彼此分離。在本說明中，可以晶片、面板或晶圓級製造半導體封裝10。
為使說明簡潔，下文將論述單一半導體封裝，但是製造半導體封裝的方法不限於晶片級製造。
圖4例示顯示根據一些示例性實施例的半導體封裝的剖視圖。下面將省略重複的說明。
參照圖4，半導體封裝12可包括重佈線基板100及半導體晶片200。第一連接件251可夾置於導電接墊140與半導體晶片200的晶片接墊205之間。底部填充圖案260可設置於重佈線基板100與半導體晶片200之間的間隙中，包封第一連接件251。底部填充圖案260可包含例如環氧系聚合物等介電聚合物。可在凸塊下圖案150的底表面上設置外部端子400。
重佈線基板100的形成、半導體晶片200的安裝及外部端子400的形成可與以上在圖1A至圖1R中所論述者實質上相同。與圖1O及圖1P中所論述者不同，在一些實施例中，可跳過模製層300的形成。半導體晶片200可具有與重佈線基板100的寬度W10實質上相同的寬度W20。半導體封裝12可為扇入型半導體封裝（fan-in semiconductor package）。
圖5例示顯示根據一些示例性實施例的半導體封裝的剖視圖。在闡釋以下實施例時將參照圖1R，且將省略重複的論述。
參照圖5，半導體封裝13可包括重佈線基板100、外部端子400、第一半導體晶片201、第二半導體晶片202及殼體800。重佈線基板100及外部端子400可與以上所論述者實質上相同。半導體封裝13可為系統級封裝（system-in-package，SIP）。
第一半導體晶片201可安裝於重佈線基板100的頂表面上。舉例而言，第一連接件251可形成於第一半導體晶片201的晶片接墊205’與對應的導電接墊140之間。第一半導體晶片201及第一連接件251可分別與在圖1Q及圖1R中論述的半導體晶片200及第一連接件251實質上相同。
在重佈線基板100的頂表面上，第二半導體晶片202可被設置成與第一半導體晶片201間隔開。第二半導體晶片202可為與第一半導體晶片201不同的類型。舉例而言，第一半導體晶片201可為邏輯晶片、記憶體晶片、晶片上系統（system-on-chip，SOC）、應用處理器（application processor，AP）晶片及微機電系統（microelectromechanical system，MEMS）晶片中的一者，且第二半導體晶片202可為邏輯晶片、記憶體晶片、晶片上系統（SOC）、應用處理器（AP）晶片及微機電系統（MEMS）晶片中的另一者。第二連接件252可夾置於第二半導體晶片202的晶片接墊206與對應的導電接墊140之間，且可耦合至第二半導體晶片202及重佈線基板100。第二連接件252可包括焊球、凸塊及支柱中的一或多者。第二連接件252可包含導電材料。
第一底部填充圖案261可設置於重佈線基板100與第一半導體晶片201之間的間隙中，包封第一連接件251。第二底部填充圖案262可設置於重佈線基板100與第二半導體晶片202之間的間隙中，包封第二連接件252。第一底部填充圖案261及第二底部填充圖案262可包含例如環氧系聚合物等介電聚合物。
殼體800可設置於重佈線基板100上。殼體800可被設置成與第一半導體晶片201及第二半導體晶片202間隔開。空腔890可設置於第一半導體晶片201與殼體800之間以及第二半導體晶片202與殼體800之間。例如空氣等氣體可佔據空腔890。殼體800可保護第一半導體晶片201及第二半導體晶片202免受外部環境的影響。舉例而言，殼體800可防止異物的引入或者可吸收物理衝擊。殼體800可包含導熱率高的材料，且可充當熱沈（heat sink）或散熱板（heat slug）。舉例而言，當半導體封裝13進行操作時，殼體800可迅速地將自重佈線基板100、第一半導體晶片201及第二半導體晶片202中的一或多者產生的熱量向外排出。殼體800可包含例如金屬等導電材料。在此種情形中，殼體800可具有導電性，且可充當電磁屏蔽層。舉例而言，殼體800可屏蔽第一半導體晶片201及第二半導體晶片202的電磁干擾（electromagnetic interference，EMI）。殼體800可藉由重佈線基板100電性接地，且可防止第一半導體晶片201及/或第二半導體晶片202被電性損壞，包括由靜電放電（electrostatic discharge，ESD）引起的電性損壞。作為另一選擇，殼體800可包含介電材料。舉例而言，殼體800可包含介電聚合物。
重佈線基板100的形成、第一半導體晶片201的安裝及外部端子400的形成可與以上在圖1A至圖1R中所論述者實質上相同。與圖1O及圖1P中所論述者不同，可跳過模製層300的形成，且第二半導體晶片202及殼體800可進一步設置於重佈線基板100上。
儘管未示出，然而第三半導體晶片可進一步安裝於重佈線基板100上。
圖6A例示顯示根據一些示例性實施例的半導體封裝的平面圖。圖6B例示沿圖6A所示的線II-III截取的剖視圖。圖6C例示顯示圖6B所示截面IV的放大圖。
參照圖6A、圖6B及圖6C，半導體封裝14可包括重佈線基板100、半導體晶片200、連接基板500及模製層300。重佈線基板100的製造、半導體晶片200的安裝、模製層300的形成及外部端子400的形成可與以上在圖1A至圖1R中所論述者實質上相同。相比之下，當在平面圖中觀察時，半導體晶片200可設置於重佈線基板100的中心區上，且連接基板500可進一步在形成圖1O及圖1P中所論述的模製層300之前設置。
連接基板500可設置於重佈線基板100上。連接基板500的佈置可在半導體晶片200的佈置之前或之後實行。連接基板500可具有貫穿其中的孔590。舉例而言，孔590可被形成為貫穿印刷電路板（PCB）的頂表面及底表面，且具有孔590的印刷電路板可用作連接基板500。當在平面圖中觀察時，孔590可形成於重佈線基板100的中心區上。半導體晶片200可設置於連接基板500的孔590中。連接基板500可包括基底層510及導電結構520。基底層510可包括多個堆疊的基底層510。基底層510可包含介電材料。舉例而言，基底層510可包含碳系材料、陶瓷或聚合物。孔590可貫穿基底層510。導電結構520可設置於基底層510中。如圖6C中所示，導電結構520可包括第一接墊521、導電線523、通孔524及第二接墊522。第一接墊521可暴露於連接基板500的底表面500b上，且可耦合至通孔524中的一者。導電線523可夾置於基底層510之間。通孔524可貫穿基底層510以與導電線523連接。第二接墊522可暴露於連接基板500的頂表面500a上，且可耦合至通孔524中的一者。第二接墊522可藉由通孔524及導電線523電性連接至第一接墊521。第二接墊522可不與第一接墊521垂直地對齊。舉例而言，第二接墊522可垂直地偏離第一接墊521。第二接墊522的數目可不同於第一接墊521的數目。導電結構520可包含金屬。導電結構520可包含例如銅、鋁、金、鉛、不銹鋼、銀、鐵及其合金中的一或多者。
如圖6B中所示，第三連接件253可夾置於第一接墊521與導電接墊140中的對應一者之間，且耦合至第一接墊521及導電接墊140中的所述對應一者。導電結構520可藉由第三連接件253電性連接至重佈線基板100。第三連接件253可包含導電材料。第三連接件253可包括焊球、凸塊及支柱中的一或多者。第三底部填充圖案263可設置於重佈線基板100與連接基板500之間的間隙中，包封第三連接件253。
第一連接件251中的每一者可夾置於晶片接墊205中的一者與導電接墊140中的對應一者之間。第一底部填充圖案261可包封第一連接件251。半導體晶片200可藉由重佈線圖案110、120及130中的一或多者電性連接至導電結構520。
模製層300可設置於半導體晶片200及連接基板500上。舉例而言，模製層300可覆蓋半導體晶片200及連接基板500的頂表面。模製層300可延伸至半導體晶片200與連接基板500之間的間隙中且填充所述間隙。模製層300可包含例如環氧系聚合物等介電聚合物。在一些實施例中，黏合介電膜可貼合至連接基板500的頂表面、半導體晶片200的頂表面及半導體晶片200的側壁，藉此形成模製層300。舉例而言，可使用味之素構成膜（Ajinomoto build-up film，ABF）作為黏合介電膜。在一些實施例中，可不形成第一底部填充圖案261，且模製層300可進一步延伸至重佈線基板100與半導體晶片200之間的間隙中。在一些實施例中，可不形成第三底部填充圖案263，且模製層300可進一步延伸至重佈線基板100與連接基板500之間的間隙中。模製層300中可設置有暴露出導電結構520的第二接墊522的上部孔390。在一些實施例中，上部孔390的寬度可隨著其接近第二接墊522而逐漸減小。舉例而言，上部孔390可具有在模製層300的上表面附近較寬且在第二接墊522附近較窄的寬度。
多個外部端子400可對應地設置於多個凸塊下圖案150上。外部端子400中的一或多者可藉由重佈線圖案110、120及130電性連接至半導體晶片200，且外部端子400中的另一或多個外部端子400可藉由重佈線圖案110、120及130電性連接至導電結構520。
圖6D例示沿顯示根據一些示例性實施例的半導體封裝的圖6A所示的線II-III截取的剖視圖。下面將省略重複的說明。
參照圖6A及圖6D，半導體封裝15可包括重佈線基板100、外部端子400、半導體晶片200、連接基板500及模製層300，且更包括上部重佈線層600。根據一些實施例，上部孔390中的每一者中可設置有填充上部孔390的導體350。導體350可包含例如金屬。在一些實施例中，導體350的寬度可隨著其接近第二接墊522而逐漸減小。舉例而言，導體350可具有在模製層300的上表面附近較寬且在第二接墊522附近較窄的寬度。
上部重佈線層600可設置於模製層300的頂表面上。上部重佈線層600可包括第一上部介電層601、第二上部介電層602、第三上部介電層603、第一上部重佈線圖案610、第二上部重佈線圖案620及上部導電接墊640。第一上部介電層601可設置於模製層300上。第一上部介電層601可包含感光性聚合物。第一上部介電層601可具有暴露出導體350的第一上部開口619。第一上部重佈線圖案610可設置於第一上部介電層601上及第一上部開口619中。第一上部重佈線圖案610可包含例如銅等金屬。第一上部重佈線圖案610可耦合至導體350。第二上部介電層602可設置於第一上部介電層601上。第二上部介電層602可包含感光性聚合物。第二上部介電層602可具有暴露出第一上部重佈線圖案610的第二上部開口629。第二上部重佈線圖案620可設置於第二上部介電層602的頂表面上及第二上部開口629中。第二上部重佈線圖案620可耦合至第一上部重佈線圖案610。第二上部重佈線圖案620可包含例如銅等金屬。上部導電接墊640可形成於第二上部重佈線圖案620的頂表面上，且可耦合至第二上部重佈線圖案620。上部導電接墊640可藉由第一上部重佈線圖案610及第二上部重佈線圖案620以及導體350耦合至導電結構520。上部導電接墊640可不與導體350垂直地對齊。
第三上部介電層603可形成於第二上部介電層602及第二上部重佈線圖案620上。第三上部介電層603可包含介電材料。第三上部介電層603可暴露出上部導電接墊640的頂表面。
重佈線基板100的製造、半導體晶片200的安裝、模製層300的形成及外部端子400的形成可藉由與以上在圖1A至圖1R、圖6A、圖6B及圖6C中所論述的方法實質上相同的方法來實行。相比之下，在一些實施例中，在圖6B及圖6C中所示步驟中形成連接基板500及模製層300之後，可進一步形成上部孔390及上部重佈線層600。
圖6E例示沿顯示根據一些示例性實施例的半導體封裝的圖6A所示的線II-III截取的剖視圖。
參照圖6A及圖6E，半導體封裝16可包括第一半導體封裝14’及第二半導體封裝20。圖6A至圖6C中所論述的半導體封裝14可用作第一半導體封裝14’。舉例而言，第一半導體封裝14’可包括重佈線基板100、半導體晶片200、連接基板500及模製層300。
第二半導體封裝20可設置於第一半導體封裝14’上。第二半導體封裝20可包括封裝基板710、上部半導體晶片720及上部模製層730。封裝基板710可為印刷電路板。金屬接墊705可設置於封裝基板710的底表面上。作為另一選擇，封裝基板710可為重佈線層。舉例而言，第二半導體封裝20可為如以上在圖1A至圖1R中所示製造的半導體封裝10。在此種情形中，金屬接墊705可具有與以上在圖1A至圖1R中所論述的凸塊下圖案150的形狀及佈置實質上相同的形狀及佈置。
上部半導體晶片720可設置於封裝基板710上。上部半導體晶片720可包括積體電路，且積體電路可包括記憶體電路、邏輯電路或其組合。上部半導體晶片720可為與半導體晶片200不同的類型。上部半導體晶片720可藉由封裝基板710中的連接線715電性連接至金屬接墊705。舉例而言，連接線715可連接至上部半導體晶片720的上部晶片接墊725，以將上部半導體晶片720連接至金屬接墊705。在圖6E中，示意性地例示連接線715，且連接線715的形狀及佈置可以各種方式改變。封裝基板710上可設置於有覆蓋上部半導體晶片720的上部模製層730。上部模製層730可包含例如環氧系聚合物等介電聚合物。
連接端子750可設置於模製層300的上部孔390中的每一者中。第二接墊522及金屬接墊705可藉由夾置於其間的連接端子750彼此電性連接。在此種情形中，第二半導體封裝20可藉由連接端子750電性連接至半導體晶片200及外部端子400。第二半導體封裝20的電性連接可包括與上部半導體晶片720中的積體電路的電性連接。根據一些實施例，由於設置連接基板500，因此連接端子750可自由地進行佈置。舉例而言，連接端子750的數目及佈置可不受第一接墊521的數目及佈置的約束。因此，連接線715可自由地設計於封裝基板710中，且積體電路亦可自由地設計於上部半導體晶片720中。
在一些實施例中，圖6D中所論述的半導體封裝15可用作第一半導體封裝14’。舉例而言，第一半導體封裝14’可包括重佈線基板100、半導體晶片200、連接基板500及模製層300，且更包括上部重佈線層600。在此種情形中，連接端子750可夾置於上部導電接墊640與金屬接墊705之間。由於設置上部重佈線層600，因此連接端子750可自由地進行佈置。
圖7A例示顯示根據一些示例性實施例的半導體封裝的剖視圖。下面將省略重複的說明。
參照圖7A，半導體封裝17可包括重佈線基板100、半導體晶片200、外部端子400及模製層300，且更包括導電結構520’及上部重佈線層600。
可不設置在圖6A至圖6E中所論述的連接基板500。可形成導電結構520’來代替連接基板500，在導電結構520’中在重佈線基板100上設置有金屬支柱。舉例而言，導電結構520’可包括金屬支柱。導電結構520’可與半導體晶片200間隔開。導電結構520’可電性連接至重佈線基板100。
重佈線基板100上可設置有覆蓋半導體晶片200的模製層300。模製層300可覆蓋導電結構520’的側壁，但是可暴露出導電結構520’的頂表面。
上部重佈線層600可與圖6D所示上部重佈線層600實質上相同。舉例而言，上部重佈線層600可包括第一上部介電層601、第二上部介電層602及第三上部介電層603、第一上部重佈線圖案610及第二上部重佈線圖案620以及上部導電接墊640。相比之下，第一上部介電層611的第一上部開口619可暴露出導電結構520’的頂表面。第一上部重佈線圖案610可設置於第一上部開口619中及第一上部介電層611上。第一上部重佈線圖案610可接觸導電結構520’的頂表面，且可與導電結構520’電性連接。
重佈線基板100的製造、半導體晶片200的安裝、模製層300的形成及外部端子400的形成可藉由與以上在圖1A至圖1R中所論述的方法實質上相同的方法來實行。相比之下，在圖1O及圖1P中所示步驟中可進一步形成導電結構520’及上部重佈線層600。導電結構520’及上部重佈線層600的形成之後可為外部端子400的形成。
在一些實施例中，半導體封裝17可不包括上部重佈線層600。
圖7B例示顯示根據一些示例性實施例的半導體封裝的剖視圖。下面將省略重複的說明。
參照圖7B，半導體封裝18可包括第一半導體封裝17’及第二半導體封裝20。圖7A中所論述的半導體封裝17可用作第一半導體封裝17’。舉例而言，第一半導體封裝17’可包括重佈線基板100、半導體晶片200、模製層300、導電結構520’及上部重佈線層600。
第二半導體封裝20可設置於第一半導體封裝17’上。第二半導體封裝20可與圖6E中所論述的第二半導體封裝20實質上相同。舉例而言，第二半導體封裝20可包括封裝基板710、上部半導體晶片720及上部模製層730。
上部導電接墊640及金屬接墊705可藉由夾置於其間的連接端子750彼此電性連接。上部半導體晶片720可藉由連接端子750、上部重佈線圖案610及620以及導電結構520’電性連接至重佈線基板100。由於設置上部重佈線層600，因此連接端子750可自由地進行設置。舉例而言，連接端子750可設置有多個，且當在平面圖中觀察時，所述多個連接端子750中的至少一者可與半導體晶片200重疊。
在一些實施例中，第一半導體封裝17’可不包括上部重佈線層600。在此種情形中，連接端子750可與導電結構520’及金屬接墊705對齊且耦合至導電結構520’及金屬接墊705。
在闡釋圖3A、圖3B、圖4、圖5、圖6A至圖6E、圖7A及圖7B時，儘管未示出，然而凸塊下圖案150與外部端子400之間可進一步設置有在圖2A至圖2F中所論述的第一下部凸塊下圖案152及第二下部凸塊下圖案153中的一或多者。
根據本發明概念，凸塊下圖案可具有相對大的厚度，且因此半導體封裝的可靠性及耐久性可提高。由於凸塊下圖案形成於由第一介電層界定的第一開口中，因此可跳過抗蝕劑圖案的形成及移除。另外，亦可簡化半導體封裝的製造製程。第一介電層可具有平的頂表面。因此，重佈線圖案的線部分可位於相同的水平高度或相似的水平高度處。重佈線基板的可靠性可提高。
對本發明概念的此詳細說明不應被解釋為僅限於本文中所述的實施例，且旨在使本發明概念在不背離本發明概念的精神及範圍的條件下涵蓋本發明的各種組合、潤飾及變化。
10、11、12、13、14、15、16、17、18:半導體封裝 14’、17’:第一半導體封裝 20:第二半導體封裝 100:重佈線基板 101:介電層/第一介電層 101b、110a、110b、150b、500b:底表面 101c:內壁 102:介電層/第二介電層 103:介電層/第三介電層 104:介電層/第四介電層 105:介電層/第五介電層 110:重佈線圖案/第一重佈線圖案 110c、119c、150c:側壁 110V:第一通孔部分 110W:第一線部分 111:晶種層/第一晶種層 112:導電層/第一導電層 119:第一開口 119P:第一初步開口 120:重佈線圖案/第二重佈線圖案 120V:第二通孔部分 120W:第二線部分 121:晶種層/第二晶種層 122:導電層/第二導電層 129:第二開口 130:重佈線圖案/第三重佈線圖案 130V:第三通孔部分 130W:第三線部分 131:晶種層/第三晶種層 132:導電層/第三導電層 139:第三開口 140:導電接墊 149:第四開口 150:凸塊下圖案 151:下部晶種層 151S:晶種圖案 152:第一下部凸塊下圖案 153:第二下部凸塊下圖案 200:半導體晶片 201:第一半導體晶片 202:第二半導體晶片 205、205’、206:晶片接墊 251:第一連接件 252:第二連接件 253:第三連接件 260:底部填充圖案 261:第一底部填充圖案 262:第二底部填充圖案 263:第三底部填充圖案 300:模製層 350:導體 390:上部孔 400:外部端子 500:連接基板 500a:頂表面 510:基底層 520、520’:導電結構 521:第一接墊 522:第二接墊 523:導電線 524:通孔 590:孔 600:上部重佈線層 601:第一上部介電層 602:第二上部介電層 603:第三上部介電層 610:上部重佈線圖案/第一上部重佈線圖案 619:第一上部開口 620:上部重佈線圖案/第二上部重佈線圖案 629:第二上部開口 640:上部導電接墊 705:金屬接墊 710:封裝基板 715:連接線 720:上部半導體晶片 725:上部晶片接墊 730:上部模製層 750:連接端子 800:殼體 890:空腔 900:載體基板 910:釋放層 920:下部遮罩圖案 929:下部開口 I、IV:截面 II-III:線 T1、T2、T3、T4:厚度 W1、W2、W10、W20:寬度 W3:最小寬度 θ1:銳角/角度 θ2、θ20、θ30、θ40:角度 θ10:鈍角/角度
圖1A、圖1C、圖1E、圖1G、圖1H、圖1I、圖1K、圖1M、圖1O及圖1Q例示顯示根據一些示例性實施例的製造半導體封裝的方法的剖視圖。 圖1B例示顯示圖1A所示截面I的放大圖。 圖1D例示顯示圖1C所示截面I的放大圖。 圖1F例示顯示圖1E所示截面I的放大圖。 圖1J例示顯示圖1I所示截面I的放大圖。 圖1L例示顯示圖1K所示截面I的放大圖。 圖1N例示顯示圖1M所示截面I的放大圖。 圖1P例示顯示圖1O所示截面I的放大圖。 圖1R例示顯示圖1Q所示截面I的放大圖。 圖2A、圖2C及圖2E例示顯示根據一些示例性實施例的製造半導體封裝的方法的剖視圖。 圖2B例示顯示圖2A所示截面I的放大圖。 圖2D例示顯示圖2C所示截面I的放大圖。 圖2F例示顯示圖2E所示截面I的放大圖。 圖3A及圖3B例示顯示根據一些示例性實施例的製造半導體封裝的方法的剖視圖。 圖4例示顯示根據一些示例性實施例的半導體封裝的剖視圖。 圖5例示顯示根據一些示例性實施例的半導體封裝的剖視圖。 圖6A例示顯示根據一些示例性實施例的半導體封裝的平面圖。 圖6B例示沿圖6A所示的線II-III截取的剖視圖。 圖6C例示顯示圖6B所示截面IV的放大圖。 圖6D例示顯示根據一些示例性實施例的半導體封裝的剖視圖。 圖6E例示顯示根據一些示例性實施例的半導體封裝的剖視圖。 圖7A例示顯示根據一些示例性實施例的半導體封裝的剖視圖。 圖7B例示顯示根據一些示例性實施例的半導體封裝的剖視圖。
10:半導體封裝
100:重佈線基板
101:介電層/第一介電層
150b:底表面
102:介電層/第二介電層
103:介電層/第三介電層
104:介電層/第四介電層
105:介電層/第五介電層
110:重佈線圖案/第一重佈線圖案
110V:第一通孔部分
110W:第一線部分
120:重佈線圖案/第二重佈線圖案
120V:第二通孔部分
120W:第二線部分
130:重佈線圖案/第三重佈線圖案
130V:第三通孔部分
130W:第三線部分
140:導電接墊
150:凸塊下圖案
200:半導體晶片
205:晶片接墊
251:第一連接件
300:模製層
400:外部端子

Claims (18)

  1. 一種半導體封裝，包括：重佈線基板；以及半導體晶片，位於所述重佈線基板的頂表面上，其中所述重佈線基板包括：凸塊下圖案；下部介電層，覆蓋所述凸塊下圖案的側壁；以及第一重佈線圖案，位於所述下部介電層上，所述第一重佈線圖案包括第一線部分，其中所述凸塊下圖案的頂表面處的寬度大於所述凸塊下圖案的底表面處的寬度，其中所述凸塊下圖案的厚度大於所述第一線部分的厚度，且其中所述第一重佈線圖案包括：第一導電層，位於所述下部介電層的頂表面上；以及第一晶種層，位於所述下部介電層的所述頂表面與所述第一導電層之間，所述第一晶種層延伸至所述凸塊下圖案的所述頂表面上且接觸所述凸塊下圖案的所述頂表面。
  2. 如請求項1所述的半導體封裝，其中所述第一重佈線圖案更包括位於所述凸塊下圖案與所述第一線部分之間的第一通孔部分。
  3. 如請求項2所述的半導體封裝，其中所述第一通孔部分的寬度小於所述凸塊下圖案的所述頂表面處的所述寬度。
  4. 如請求項1所述的半導體封裝，其中所述凸塊下圖案的所述厚度是所述第一線部分的所述厚度的2.5至10倍。
  5. 如請求項1所述的半導體封裝，其中所述第一線部分包括彼此間隔開的多個第一線部分，且其中所述下部介電層的底表面與所述第一線部分的底表面之間的最大間隔是所述下部介電層的所述底表面與所述第一線部分的所述底表面之間的最小間隔的100%至130%。
  6. 如請求項1所述的半導體封裝，更包括：上部介電層，位於所述下部介電層上；以及第二重佈線圖案，位於所述上部介電層的頂表面上，所述第二重佈線圖案包括第二線部分，其中所述凸塊下圖案的所述厚度大於所述第二線部分的厚度。
  7. 如請求項1所述的半導體封裝，更包括位於所述凸塊下圖案的所述底表面上的外部端子。
  8. 如請求項7所述的半導體封裝，更包括：下部凸塊下圖案，位於所述凸塊下圖案與所述外部端子之間；以及晶種圖案，位於所述下部凸塊下圖案與所述凸塊下圖案之間，其中所述下部凸塊下圖案包含與所述凸塊下圖案的材料不同的材料。
  9. 如請求項1所述的半導體封裝，更包括：連接基板，位於所述重佈線基板上，所述連接基板包括多個 基底層以及導電結構，其中所述連接基板具有孔，且其中所述半導體晶片設置於所述孔中。
  10. 如請求項1所述的半導體封裝，更包括：導電結構，位於所述重佈線基板的所述頂表面上，所述導電結構與所述半導體晶片間隔開；以及模製層，位於所述重佈線基板的所述頂表面上，所述模製層包封所述半導體晶片以及所述導電結構的側壁。
  11. 一種半導體封裝，包括：重佈線基板；以及半導體晶片，位於所述重佈線基板的頂表面上，其中所述重佈線基板包括：凸塊下圖案；介電層，覆蓋所述凸塊下圖案的側壁；以及重佈線圖案，位於所述凸塊下圖案上，所述重佈線圖案耦合至所述凸塊下圖案，其中所述凸塊下圖案的所述側壁與底表面之間的角度在105°至135°範圍內，其中所述介電層具有暴露出所述凸塊下圖案的頂表面的開口，其中所述重佈線圖案包括晶種層，且其中所述晶種層覆蓋所述開口的側壁及所述凸塊下圖案的所述頂表面，所述凸塊下圖案的所述頂表面暴露至所述開口。
  12. 如請求項11所述的半導體封裝，其中所述介電層暴露出所述凸塊下圖案的所述底表面。
  13. 如請求項12所述的半導體封裝，其中所述凸塊下圖案的所述底表面與所述介電層的底表面共面。
  14. 如請求項11所述的半導體封裝，其中所述重佈線圖案包括通孔部分，且其中所述通孔部分的寬度小於所述凸塊下圖案的寬度。
  15. 一種半導體封裝，包括：重佈線基板；以及半導體晶片，位於所述重佈線基板的頂表面上；以及外部端子，位於所述重佈線基板的底表面上，其中所述重佈線基板包括：導電端子接墊；下部凸塊下圖案，位於所述導電端子接墊與所述外部端子之間；以及晶種圖案，位於所述下部凸塊下圖案與所述導電端子接墊之間，下部介電層，覆蓋所述導電端子接墊的側壁；線圖案，位於所述下部介電層上；以及通孔，位於所述導電端子接墊與所述線圖案之間，所述通孔與所述導電端子接墊的頂表面接觸，其中所述導電端子接墊的厚度大於所述線圖案的厚度， 其中所述通孔的寬度小於所述導電端子接墊的寬度，且其中所述下部凸塊下圖案包含與所述導電端子接墊的材料不同的材料。
  16. 如請求項15所述的半導體封裝，其中所述導電端子接墊的所述側壁與底表面之間的角度在105°至135°範圍內。
  17. 如請求項15所述的半導體封裝，其中所述導電端子接墊的所述厚度是所述線圖案的所述厚度的2.5至10倍。
  18. 如請求項15所述的半導體封裝，其中所述下部介電層包括堆疊的第一介電層與第二介電層，其中所述通孔設置於所述第二介電層中，且其中所述線圖案設置於所述第二介電層的頂表面上，且連接至所述通孔。
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