TWI868729B - 半導體元件結構及其製造方法 - Google Patents

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Abstract

提供一種半導體元件結構及其製造方法。結構包含內連接結構、第一導電特徵、介電層及第二導電特徵，其中內連接結構是設置於基材上，第一導電特徵是設置於內連接結構中，介電層是設置於內連接結構上，且第二導電特徵具有頂部分及底部分。頂部分是設置於介電層上，且底部分是貫穿介電層設置。結構更包含黏合層，其中黏合層是設置於介電層及第二導電特徵上。黏合層包含第一部分及第二部分，其中第一部分是設置於第二導電特徵上，且第二部分是設置於介電層上，第一部分具有厚度，且第二部分具有實質大於厚度的寬度。

Description

半導體元件結構及其製造方法
本揭露是有關於一種半導體元件結構，特別是關於一種可降低結構應力之半導體元件結構及其製造方法。
半導體積體電路(integrated circuit，IC)工業已經歷指數式成長。積體電路的材料及設計之技術性進步已產生數代積體電路，其中每一代皆具有比前一代更小且更複雜之電路。在積體電路進化過程中，功能密度(例如，每晶片區域中內連接元件之數目)已普遍增大，而幾何形狀尺寸(例如，使用製造製程所能產生之最小組件(或線))已減小。此縮小尺寸過程通常藉由增加生產效率且降低相關之成本來提供益處。然而，此尺寸縮小亦導致在較大幾何尺寸之先前世代中未曾出現的挑戰。
本揭露之一態樣是有關於一種半導體元件結構，包含：內連接結構、第一導電特徵、介電層、第二導電特徵 及黏合層，其中內連接結構是設置於基材上，第一導電特徵是設置於內連接結構中，介電層是設置於內連接結構上，第二導電特徵具有頂部分及底部分，頂部分是設置於介電層上面，且底部分是貫穿介電層設置，且黏合層是設置於介電層及第二導電特徵上，黏合層包含第一部分及第二部分，第一部分是設置在第二導電特徵之頂部分上，第二部分是設置在介電層上，第一部分具有厚度，第二部分具有寬度，且寬度實質是大於該厚度。
本揭露之另一態樣是有關於一種半導體元件結構，包含內連接結構、第一導電特徵、介電層及第二導電特徵。內連接結構是設置於基材上。第一導電特徵是設置於內連接結構中。介電層是設置於內連接結構上。第二導電特徵具有線部分及通孔部分，其中線部分是設置於介電層上，通孔部分是貫穿介電層設置，線部分包含頂部分及基腳部分，頂部分具有第一寬度，基腳部分具有第二寬度，且第二寬度實質是大於第一寬度。
本揭露之再一態樣是有關於一種半導體元件結構的製造方法，包含形成阻障層於基材上。接著，形成導電特徵於阻障層上。然後，形成黏合層於導電特徵上，其中黏合層係藉由進行高密度電漿製程來形成。接下來，移除部分的黏合層，直到黏合層的第一部分的厚度實質是小於黏合層的第二部分的寬度，其中黏合層的第一部分是設置於導電特徵上，且黏合層的第二部分是相鄰於阻障層。接著，形成蝕刻停止層於黏合層上。然後，形成介電材料於 蝕刻停止層上。
100,600:半導體元件結構
102,304,330,350,601:基材
104:元件層
106,316,356,602:內連接結構
108:金屬介電層
110,116:介電層
112,154,510,612:導電特徵
114,148:蝕刻停止層
118,605:金屬絕緣層金屬結構
120:第一電極層
122:第二電極層
124:第三電極層
126,128:介電層
130,506:鈍化層
133:光阻層
134:遮罩層
136,137,152,508,610:開口
138,604:阻障層
140,502:重分佈層
142,504,622:黏合層
144,146:頂面
150:介電材料
204,204a:導電線
206,208:導電通孔
300:半導體封裝
302:第一晶粒
308:第三晶粒
310:第二晶粒
334,354:晶粒
340:中介層
352:基部晶粒
603:元件層
606:光阻層
608,620:放大部分
614:頂部分
616,706:基腳部分
618:斜面
619:側面
650:層
702:線部分
704:通孔部分
W1,W2,W3,W4:寬度
T1:厚度
A,B:角
根據以下詳細說明並配合附圖閱讀，使本揭露的態樣獲致較佳的理解。需注意的是，如同業界的標準作法，許多特徵僅作示意之用並非按照比例繪示。事實上，為了清楚討論，許多特徵的尺寸可以經過任意縮放。
圖1A至圖1J是根據一些實施例的製造半導體元件結構之不同階段的剖面側視圖。
圖2是根據一些實施例的製造半導體元件結構之一個階段的剖面側視圖。
圖3A及圖3B是根據一些實施例的半導體封裝的剖面側視圖。
圖4是根據一些實施例的半導體封裝的示意圖。
圖5A至圖5C是根據一些實施例的圖4之製造半導體封裝的內連接結構之不同階段的剖面側視圖。
圖6A至圖6E是根據一些實施例的製造半導體元件結構之不同階段的剖面側視圖。
圖7A至圖7B是根據一些實施例的製造半導體元件結構之不同階段之一的剖面側視圖。
以下揭露內容提供了各種實施例或例示，以實現本揭露內容的不同特徵。下文所述之元件與配置的具體例子 係用以簡化本揭露內容。當可想見，此等敘述僅為例示，其本意並非用於限制本揭露內容。舉例而言，在下文的描述中，將第一特徵形成於第二特徵上或上方，可能包含某些實施例其中所述的第一與第二特徵彼此直接接觸；亦可能包含某些實施例其中於上述第一與第二特徵之間還形成其他特徵，而使得第一與第二特徵可能沒有直接接觸。此外，本揭露內容可能會在多個實施例中重複使用元件符號及/或標號。此種重複使用乃是基於簡化與清楚之目的，且其本身不代表所討論的不同實施例及/或組態之間的關係。
再者，在此處可使用空間對應詞彙，例如「之下」、「下」、「低於」、「之上」、「上面」、「上」、「上方」、「高於」等類似詞彙，以方便說明圖中所繪示的一元件或特徵相應於另一或多個元件或特徵之間的關係。此等空間對應詞彙其本意除了圖中所繪示的位向之外，還涵蓋了裝置在使用或操作中所處的多種不同位向。可將所述設備放置於其他位向(如：旋轉90度或處於其他位向)，並可相應解釋本揭露內容使用的空間對應描述。
描述本揭露的一些實施例。在所述的此些實施例的階段之製程前、中及後可提供額外的操作。對於不同實施例，所述的一些階段可被取代或刪除。在不同的實施例中，本文所述之一些特徵可被取代或刪除，且額外的特徵可被添加。雖然討論的一些實施例係以特定的順序進行操作，這些操作可以另一合乎邏輯的順序進行。
圖1A至圖1J是根據一些實施例的製造半導體元件結構100之不同階段的剖面側視圖。如圖1A所示，半導體元件結構100包含基材102及元件層104，其中基材102及元件層104是形成於基材102上。基材102可為半導體基材。在一些實施例中，基材102包含單一晶體型半導體層於基材102的至少一表面上。基材102可包含之晶體型半導體材料，可例如但不限於矽(Si)、鍺(Ge)、矽鍺(SiGe)、砷化鎵(GaAs)、銻化銦(InSb)、磷化鎵(GaP)、銻化鎵(GaSb)、砷化銦鋁(InAlAs)、砷化鎵銦(InGaAs)、銻磷化鎵(GaSbP)、銻砷化鎵(GaAsSb)及磷化銦(InP)。舉例而言，基材102是由Si製得。在一些實施例中，基材102是絕緣層上矽(SOI)基材，其包含絕緣層(未繪示)，其中絕緣層是設置於兩個矽層間。在一態樣中，絕緣層是含氧材料，如：氧化物。
基材102可包含不同區域，其中不同區域是以多個雜質(如：多個p型或n型雜質)適當摻雜。對於n型鰭式場效電晶體(fin field effect transistor，FinFET)，摻質可例如為磷，對於p型鰭式場效電晶體，摻質可例如為硼。
元件層104包含一個或多個元件，如：電晶體、二極體、影像感測器、電阻器、電容器、電感器、儲存單元或其組合。在一些實施例中，元件是電晶體，如：金屬氧化物半導體場效電晶體(metal oxide semiconductor field effect transistors、 MOSFETs)、互補式金屬氧化物半導體(complementary metal oxide semiconductor，CMOS)電晶體、雙極性接面電晶體(bipolar junction transistors，BJTs)、高電壓電晶體、高頻率電晶體、p通道及/或n通道場效電晶體(p-channal field effect transistors/n-channal field effect transistors，PFETs/NFETs)或其他適合的電晶體。電晶體可為平面場效電晶體(planar field effect transistors，FETs)、鰭式場效電晶體、奈米結構電晶體或其他適合的電晶體。奈米結構電晶體可包含奈米片式電晶體、奈米線式電晶體、閘極全環(gate-all-around，GAA)電晶體、多橋通道(multi-bridge channel，MBC)電晶體或其他任何具有閘極電極環繞通道的電晶體。元件層104中的元件可由前段(front end of line，FEOL)製程製得。
如圖1A所示，半導體元件結構100可選擇性包含內連接結構106，其中內連接結構106是設置於元件層104及基材102之上。內連接結構106包含金屬介電(intermetal dielectric，IMD)層108及多個導電特徵(未繪示)，其中多個導電特徵是設置在金屬介電層108中。導電特徵可為導電線及導電通孔。內連接結構106包含多個導電特徵的多個層，且導電特徵的每一層是排列以為位於內連接結構106下的元件層104中的不同元件提供電路。導電特徵可由一個或多個導電材料製得，如：金屬、合金、金屬氮化物或金屬矽化物。舉例而言，導電特徵是 由銅、鋁、鋁銅合金、鈦、氮化鈦、鉭、氮化鉭、氮化鈦矽、鋯、金、銀、鈷、鎳、鎢、氮化鎢、氮化矽鎢、鉑、鉻、鉬、鉿、其他合適的導電材料或其組合所製得。
金屬介電層108包含一個或多個介電材料，以為不同的導電特徵提供絕緣特徵。金屬介電層108可包含多個嵌設多層導電特徵之多個介電層。金屬介電層108是由介電材料所製得，如：SiOx、SiOxCyHz或SiOxCy，其中x、y及z是整數或非整數。在一些實施例中，金屬介電層108具有k值的範圍是約1至約5的介電材料。
如圖1A所示，內連接結構106可選擇性包含介電層110及一個或多個導電特徵112，其中導電特徵112是形成於介電層110中。介電層110可為內連接結構106的上層。介電層110可包含與金屬介電層108相同之材料，且導電特徵112可包含與形成於金屬介電層108中之導電特徵相同的材料。阻障層(未繪示)可為設置於導電特徵112及介電層110間。內連接結構106可藉由後段(BEOL)製程製得。
蝕刻停止層114可為設置於內連接結構106上，如圖1A所示。蝕刻停止層114可包含SiC、SiN、SiCN、SiOC、SiOCN、金屬氧化物、金屬氮化物或其他適合的材料。介電層116是設置在蝕刻停止層114上，金屬絕緣層金屬(metal-insulator-metal，MIM)結構118是設置在介電層116上，且鈍化層130是設置在金屬絕緣層金屬結構118上。介電層116可包含與金屬介電層108相 同的材料。在一些實施例中，介電層116的厚度的範圍是約300nm至約500nm。
金屬絕緣層金屬結構118包含第一電極層120、第二電極層122及第三電極層124，其中第二電極層122是設置於第一電極層120上，且第三電極層124是設置於第二電極層122之上。第一電極層120、第二電極層122及第三電極層124可包含導電材料，如：金屬或金屬氮化物。在一些實施例中，第一電極層120、第二電極層122及第三電極層124可包含Al、Cu、W、Ti、Ta、TiN、TaN或其他適合的導電材料。
金屬絕緣層金屬結構118可選擇性包含介電層126及介電層128，其中介電層126是設置於第一電極層120及第二電極層122間，且介電層128是設置第二電極層122及第三電極層124間。介電層126及介電層128可包含高介電材料，其中高介電材料之k值是大於約7。在一些實施例中，介電層126及介電層128包含Li、Be、Mg、Ca、Sr、Sc、Y、Zr、Hf、Al、La、Ce、Pr、Nd、Sm、Eu、Gd、Tb、Dy、Ho、Er、Tm、Yb、Lu之氧化物或其他適合的材料。在一些實施例中，如圖1A所示，第二電極層122是非連續性的，且部分的金屬絕緣層金屬結構118可包含介電層126及介電層128，其中介電層126及介電層128是設置於第一電極層120及第三電極層124間。
鈍化層130是設置在金屬絕緣層金屬結構118之 上。鈍化層130可包含氧化物或SiN。在一些實施例中，鈍化層130包含與介電層116相同的材料。在一些實施例中，鈍化層130的厚度可為大於或等於介電層116之厚度。舉例而言，鈍化層130的厚度範圍可為約350nm至約550nm。
遮罩層134是設置在鈍化層130上。遮罩層134可包含一個或多個層。在一些實施例中，遮罩層134包含氮化物，如：TiN。遮罩層134可藉由圖案化阻劑層(未繪示)圖案化，其中圖案化阻劑層是形成於遮罩層134上。圖案化阻劑層的圖案可轉移至遮罩層134上，並接著轉移至設置於遮罩層134下的多個層。
如圖1B所示，開口136是形成於鈍化層130、金屬絕緣層金屬結構118、介電層116及蝕刻停止層114中，以暴露導電特徵112。開口136可由一個或多個蝕刻製程形成。舉例而言，可進行第一蝕刻製程，以移除部分的遮罩層134(圖1A)，從而暴露部分的鈍化層130，可進行第二蝕刻製程，以移除暴露的部分的鈍化層130，從而暴露部分的金屬絕緣層金屬結構118，可進行第三、第四及第五蝕刻製程，以移除金屬絕緣層金屬結構118的暴露部分(第一電極層120及第三電極層124與介電層126及介電層128)，從而暴露部分的介電層116，可進行第六蝕刻製程，以移除介電層116的暴露部分，從而暴露部分的蝕刻停止層114，且可進行第七蝕刻製程，以移除蝕刻停止層114的暴露部分，從而暴露導電特徵112。可進行 較多或較少個蝕刻製程，以形成開口136。多個蝕刻製程可為乾式蝕刻製程、濕式蝕刻製程或其組合。在一些實施例中，遮罩層134(圖1A)、鈍化層130、金屬絕緣層金屬結構118、介電層116及部分的蝕刻停止層114是藉由一個或多個乾式蝕刻製程移除。多個蝕刻製程的結果是，遮罩層134可被移除。在一些實施例中，開口136是通孔開口。
如圖1C所示，光阻層133是形成於鈍化層130上。光阻層133可先形成於開口136中，接著進行圖案化製程來移除開口136中部分的光阻層133。部分的光阻層133亦是藉由圖案化製程移除，其中此部分的光阻層133是形成於開口136中。因此，如圖1C所示，開口137是形成於開口136之上。在一些實施例中，開口136是通孔開口，且開口137是溝槽，且開口137之尺寸是遠大於開口136。
如圖1D所示，阻障層138是形成於鈍化層130上與開口136中，且重分佈層(redistribution layer，RDL)140是形成於開口136及開口137中的阻障層138上。阻障層138及重分佈層140亦可形成於光阻層133上。形成於光阻層133上的阻障層138及部分的重分佈層140可藉由平坦化製程移除，如：化學機械研磨(chemical mechanical polishing，CMP)製程。移除光阻層133後，可藉由蝕刻製程來移除部分的阻障層138，其中此部分的阻障層138是形成於光阻層133的側壁上。殘留的阻 障層138是被重分佈層140所保護，而不會受到後續的蝕刻製程影響。在一些實施例中，阻障層138是在形成光阻層133前形成，其中藉由先形成毯狀層，接續圖案化毯狀層，以形成如圖1D所示之阻障層138。
阻障層138可避免金屬從重分佈層140擴散至鈍化層130及介電層116、介電層126及介電層128。如圖1C所示，阻障層138接觸鈍化層130、金屬絕緣層金屬結構118、介電層116、蝕刻停止層114及導電特徵112。阻障層138可包含氮化物，如：金屬氮化物，舉例而言，耐火金屬氮化物。在一些實施例中，阻障層138包含導電材料。在一些實施例中，阻障層138包含氮化鉭(TaN)。阻障層138可由任何適合的製程形成，如：原子沉積技術(ALD)、化學氣相沉積(CVD)或物理氣相沉積(PVD)。在一些實施例中，阻障層138是藉由共形製程所形成的共形層。詞彙於此「共形」可用以方便描述不同區域之上的層具有實質相同的厚度。在一些實施例中，在形成重分佈層140前，晶種層(未繪示)可形成阻障層138上，且重分佈層140是形成於晶種層上。晶種層可包含與重分佈層140相同之材料。
重分佈層140可包含導電材料，如：金屬。在一些實施例中，重分佈層140包含Cu。重分佈層140可延伸貫穿鈍化層130、金屬絕緣層金屬結構118及介電層116。重分佈層140可電性連接導電特徵112及金屬絕緣層金屬結構118的第一電極層120與第三電極層124。重 分佈層140可由任何適合的製程形成，如：物理氣相沉積(PVD)或電化學電鍍法(ECP)。重分佈層140包含底部分及頂部分，其中底部分是設置於開口136(圖1C)中，且頂部分是設置於開口137中(圖1C)。在一些實施例中，底部分可為導電通孔，且頂部分可為導電線。
如圖1E所示，黏合層142是形成於鈍化層130、阻障層138及重分佈層140上。黏合層142是藉由高密度電漿(high-density plasma，HDP)製程形成，且所產生的黏合層142是非共形的。舉例而言，黏合層142於沉積時，可具有如圖1E所示之三角形。部分的黏合層142包含設置於鈍化層130上鄰近阻障層138，且此部分具有寬度W1。黏合層142具寬度W1之部分可作為遮罩，以保護重分佈層140之底部分及金屬絕緣層金屬結構118，並降低後續形成之介電材料150(圖1I)的應力。黏合層142可包括含氧介電材料，如：SiON。氧分子幫助黏合層142貼附於重分佈層140。
可移除部分的黏合層142。圖1F-1、圖1F-2、圖1F-3表示黏合層142經不同移除製程後所產生的黏合層142。如圖1F-1所示，回濺鍍製程是進行於黏合層142上。實質移除部分的黏合層142，其中此部分的黏合層142是設置於重分佈層140上，但黏合層142具有寬度W1之部分實質不被回濺鍍製程所影響。回濺鍍製程可為使用如氬或氦之氣體的物理蝕刻製程。
如圖1F-2所示，平坦化製程是進行於黏合層142 上。平坦化製程可為化學機械平坦化(CMP)製程。因此，黏合層142之頂面144可實質為平坦。平坦化製移除部分的黏合層142，其中此部分的黏合層142是設置於重分佈層140上，但部分的黏合層142實質不受影響，其中此部分的黏合層142是設置於鈍化層130上。因此，黏合層142具有寬度W1之部分實質不受平坦化製程的影響。在部分的黏合層142達厚度T1時，可停止平坦化製程，其中此部分的黏合層142是設置於重分佈層140上。在一些實施例中，黏合層142包含第一部分及第二部分，其中第一部分是設置於重分佈層140上面，且第二部分是設置於介電層116之上。第一部分具有厚度T1，且第二部分具有寬度W1。厚度T1可實質為小於寬度W1。在一些實施例中，寬度W1對厚度T1之比例的範圍可為約1.5比1至約3比1。相較於共形的黏合層，具有大於厚度T1之寬度W1的黏合層142可作為遮罩，以保護重分佈層140之底部分，且減少後續形成之介電材料150(圖1I)的應力。如果寬度W1對厚度T1之比例是小於約1.5比1，黏合層142無法作為保護重分佈層140之底部分的遮罩，且無法減少後續形成之介電材料150(圖1I)應力。在另一方面，如果寬度W1對厚度T1之比例是大於約3比1，製造成本提升，但沒有顯著優點。
如圖1F-3所示，非等向性蝕刻製程是形成於黏合層142上。非等向性蝕刻製程移除部分的黏合層142，其中此部分的黏合層142是設置於重分佈層140之上，但部 分的黏合層142實質是不受影響，其中此部分的黏合層142是設置於鈍化層130上。因此，部分的黏合層142之寬度W1實質不受到非等向性蝕刻製程的影響。非等向性蝕刻製程亦可形成實質平坦的頂面144，並形成厚度T1，其中厚度T1是實質小於寬度W1。如上所述，寬度W1對厚度T1之比例的範圍可為約1.5比1至約3比1。
如圖1G所示，在一些實施例中，非等向性蝕刻製程是形成於如圖1F-1、圖1F-2或圖1F-3所示之黏合層142上。以於圖1F-2所示之黏合層142上進行非等向性蝕刻製程為例。如圖1G所示，移除部分的黏合層142，其中部分的黏合層142是設置於重分佈層140上，以暴露重分佈層140之頂面146。在非等向性蝕刻製程後，殘留的黏合層142是設置在鈍化層130上且臨近重分佈層140之側。殘留的黏合層142具有底部分及頂部分，其中底部分是設置於鈍化層130上。底部分具有寬度W1，且頂部分具有寬度W2。寬度W1實質是大於寬度W2。在一些實施例中，寬度W1是寬度W2的約1.5至約3倍大。殘留的黏合層142可避免重分佈層140分層。非等向性蝕刻製程亦可移除部分的鈍化層130，且非共形的黏合層142可提供鈍化層130的平滑蝕刻輪廓。鈍化層130的平滑蝕刻輪廓實質減少鈍化層130之的尖角，從而降低鈍化層130中的應力。
在一些實施例中，可省略非等向性蝕刻製程。在一些實施例中，且圖1F-3所示之黏合層142上進行之非等 向性製程亦可移除設置於重分佈層140上部分的黏合層142。換言之，在高密度電漿(HDP)沉積離子製程後，一個非等向性蝕刻製程是進行以形成如圖1G所示之殘留的黏合層142。
如圖1H所示，蝕刻停止層148是形成於黏合層142上。舉例而言，蝕刻停止層148是形成於圖1F-2所示之黏合層142上。蝕刻停止層148可形成於圖1F-1、圖1F-3或圖1G所示之黏合層142上。蝕刻停止層148可包含與蝕刻停止層114相同之材料。在一些實施例中，蝕刻停止層148包含SiN。蝕刻停止層148可為由任何適合的製程所製得之共形層。
如圖1I所示，介電材料150是形成於蝕刻停止層148上，且開口152是形成於介電材料150、蝕刻停止層148及黏合層142中，以暴露重分佈層140。介電材料150可為任何適合的介電材料。在一些實施例中，介電材料150是聚合物，如：聚醯亞胺。介電材料150可為藉由任何適合的製程所形成，如：旋轉塗布、化學氣相沉積(CVD)、可流動化學氣相沉積(FCVD)或貼合。開口152可由任何適合的製程所形成，如：乾式蝕刻、濕式蝕刻或其組合。在一些實施例中，開口152是深度大於約5微米之通孔開口。由於深度大，用以形成開口152之蝕刻製程可長，且可降低介電材料150之應力，其中如果黏合層142不存在，此應力可導致重分佈層140分層。進一步地，由於蝕刻停止層148及黏合層142，重分佈層140的過度蝕 刻是實質減少。
如圖1J所示，導電特徵154是形成於開口152(圖1I)中。在一些實施例中，導電特徵154可為接觸重分佈層140。導電特徵154可包含如金屬之導電材料。在一些實施例中，導電特徵154包含Cu、Ni、Au、Ag、Pd、Al、Sn或其他適合的金屬。在一些實施例中，導電特徵154是導電凸塊。
黏合層142可形成於導電特徵(如：重分佈層140)上，以在形成開口(如：開口152)於黏合層142上時，降低接續形成之層的應力(如：介電材料150)，從而降低導電特徵分層的風險。舉例而言，在一些實施例中，如圖2所示，半導體元件結構100包含基材102、元件層104及內連接結構106。多個導電線204及導電通孔206是嵌設於內連接結構106中。在一些實施例中，設置於距離內連接結構106的頂面為如約5微米的導電線204a是電性連結導電通孔208，其中導電通孔208是自導電線204a延伸至內連接結構106的頂面。黏合層142可形成於導電線204a之周圍，以在為導電通孔208形成通口開口時，避免導電線204分層。在一些實施例中，半導體元件結構100是晶粒，且半導體元件結構100可藉由混合鍵合(hybrid bonding)鍵結另一晶粒(半導體元件結構100)，以形成三維積體電路(3DICs)。
圖3A及圖3B是根據一些實施例的半導體封裝300的剖面側視圖。如圖3A所示，半導體封裝300可為 系統整合單晶片(system-on-integrated-chip，SOIC)封裝。半導體封裝300包含第一晶粒302、第二晶粒310及第三晶粒308，其中第二晶粒310是設置於第一晶粒302上，且第三晶粒308是設置於第一晶粒302上。在一些實施例中，第一晶粒302是中央處理器(central processing unit，CPU)晶粒，第二晶粒310是靜態隨機存取記憶體[statis static random access memory(SRAM)]晶粒，且第三晶粒308是虛設晶粒。第二晶粒310包含基材304、元件層(未繪示)及內連接結構316。在一些實施例中，第二晶粒310是圖1J或圖2中所示之半導體元件結構100。基材304可為基材102，元件層可為元件層104，且內連接結構316可為內連接結構106。黏合層142可為形成於一個或多個導電特徵的周圍，如：導電線204(圖2)或重分佈層140(圖1J)，以避免一個或多個導電特徵分層。
如圖3B所示，半導體封裝300可為基材上晶圓上晶片封裝[chip-on-wafer-on-substrate(CoWoS)]封裝。半導體封裝300包含基材330、中介層340及一個或多個晶粒334，其中中介層340是設置於基材330上，且一個或多個晶粒334是設置於中介層340上。在一些實施例中，一個或多個晶粒334包含一個或多個高頻寬記憶體(high bandwidth memory，HBM)晶粒。在一些實施例中，晶粒334是圖1J或圖2所示的半導體元件結構100，且晶粒334可包含黏合層142形成於一個或多個導 電特徵的周圍，以避免一個或多個導電特徵分層，其中一個或多個導電特徵是設置於晶粒334的內連接結構中。
圖4是根據一些實施例的半導體封裝300的示意圖。如圖4所示，半導體封裝300包含基材350、基部晶粒352及多個晶粒354，其中基部晶粒352是設置於基材350上，且多個晶粒354是設置於基部晶粒352上。每個晶粒354可包含內連接結構356，其中內連接結構356是設置於晶粒354及基部晶粒352間。內連接結構356包含多個導電特徵，其係直接鍵結形成於基部晶粒352上的導電特徵。圖5A至圖5C是根據一些實施例之製造內連接結構356之不同階段的剖面側視圖。如圖5A所示，重分佈層502是設置於內連接結構356中。重分佈層502可包含與重分佈層140相同之材料。黏合層504是形成於重分佈層502上。黏合層504可包含與黏合層142相同的材料，且可藉由與黏合層142相同之製程形成。鈍化層506是形成以包圍重分佈層502及黏合層504。蝕刻停止層(未繪示)可為形成於黏合層504及鈍化層506間。
如圖5B所示，開口508是形成於鈍化層506及黏合層504中，以暴露部分的重分佈層502。在一些實施例中，開口508是深度是大於約5微米之通孔開口。因為深度大，用以形成開口508之蝕刻製程可能很長，且鈍化層506中的應力可降低，其中如果黏合層504不存在，此應力可造成重分佈層502分離。接著，如圖5C所示，導電特徵510是形成於開口508中。
如上所述，藉由實質減少鈍化層130中的尖角，黏合層142(或黏合層504)可減少應力。其次，具有基腳部分的導電特徵亦可藉由實質減少尖角來減少應力。由於應力減少，薄膜開裂減少。圖6A至圖6E是根據一些實施例的半導體元件結構600之不同階段的剖面側視圖。如圖6A所示，半導體元件結構600包含基材601、元件層603及內連接結構602，其中內連接結構602是設置於元件層603上。在一些實施例中，如圖1A所示，基材601與基材102可為相同，元件層603與元件層104可為相同，且內連接結構602與圖1A所示之內連接結構106可為相同。在一些實施例中，金屬絕緣層金屬結構605是嵌設於內連接結構602中，且金屬絕緣層金屬結構605與圖1A所示之金屬絕緣層金屬結構118可為相同。阻障層604是形成於內連接結構602上。阻障層604可包含與阻障層138(圖1D)相同的材料。光阻層606是形成於阻障層604上，且開口610是形成於光阻層606上。藉由暴露部分的光阻層606於光，如：極紫外光(extreme ultraviolet lithography)，並接續移除光阻層606的暴露部分，形成開口610。在一些實施例中，開口610延伸貫穿金屬絕緣層金屬結構605，且開口610可為雙鑲嵌開口。
圖6A-1是圖6A的放大部分608。如圖6A-1所示，開口610包含底部寬度W3及頂部寬度W4。底部寬度W3實質是大於頂部寬度W4。在一些實施例中，頂部寬度W4的範圍是約1微米至約50微米，且底部寬度 W3是約40nm至約1000nm大於頂部寬度W4。部分的光阻層606與阻障層604的頂面形成角A。角A是銳角。在一些實施例中，角A的範圍是約10度至約80度，如約30度至約70度。如果角A是小於10度，則空間不足以使後續形成之導電特徵612(圖6B)具有基腳部分。另一方面，如果角A是大於約80度，則空間亦不足以使後續形成之導電特徵612(圖6B)具有基腳部分。藉由在暴露製程期間，刻意降低光的焦距，可形成開口610之具有寬度W3之部分，其中具有寬度W3之部分是實質大於具有寬度W4之部分。在一些實施例中，光是沿著厚度方向聚焦於位在光阻層606中心的平面，且定義開口610之光阻層606之側面相對於阻障層604的角度可實質一致。換言之，界定開口610的光阻層606之側面的剖面可實質為線性的。在一些實施例中，光是沿著厚度方向聚焦於靠近光阻層606底部分的平面上，且界定開口610的光阻層606的側面之底部分相對於阻障層604的角度可實質不同於界定開口610的光阻層606之側面的頂部分與阻障層604的角度。換言之，界定開口610的光阻層606之側邊的剖面可為非線性，如圖6A-1所示。
如圖6B所示，導電特徵612是形成於每個開口610(圖6A)中。導電特徵612可包含如金屬的導電材料。在一些實施例中，導電特徵612包含Cu或Al。在一些實施例中，導電特徵612是重分佈層(RDL)。導電特徵612可藉由任何適合的製程形成，如：電化學電鍍法(ECP)或 物理氣相沉積(PVD)。導電特徵612亦可先形成於光阻層606上，並進行平坦化製程(如：化學機械平坦化製程)，以移除部分的導電特徵612，其中部分的導電特徵612是形成於光阻層606上。由於凹陷效應，平坦化製程亦可造成導電特徵612的頂面低於光阻層606的頂面。在開口610延伸貫穿金屬絕緣層金屬結構605的實施例中，導電特徵612是電性連接金屬絕緣層金屬結構605。
圖6B-1是圖6B的放大部分608。如圖6B-1所示，導電特徵612包含頂部分614及基腳部分616。基腳部分616是設置在阻障層604上。頂部分614具有實質一致的寬度W4，且基腳部分616的寬度朝阻障層604增加。部分的基腳部分616具有寬度W3，其中寬度W3實質是大於寬度W4，且此部分的基腳部分616接觸阻障層604。在一些實施例中，寬度W3是約40nm至約1000nm大於寬度W4。基腳部分616包含斜面618，其中斜面618與阻障層604之頂面形成角A。角A的範圍可為約10度至約80度，如約30度至約70度。頂部分614包含側面619，其中側面619實質是垂直於阻障層604的頂面，或與阻障層604之頂面形成銳角。
如圖6C所示，移除光阻層606。光阻層606可由任何適合的製程移除。在一些實施例中，光阻層606是藉由剝離的方式移除。移除光阻層606的製程不會實質影響導電特徵612或阻障層604。在光阻層606的移除後，暴露部分的導電特徵612及阻障層604。
如圖6D所示，移除阻障層604的暴露部分。阻障層604的暴露部分之移除可由任何適合的製程進行。在一些實施例中，進行乾式蝕刻製程，以移除阻障層604的暴露部分。圖6D-1是圖6D的放大部分620。如圖6D-1所示，內連接結構602包含層650，且阻障層604是設置在層650上。層650可為金屬介電層(如圖1A所示之金屬介電層108)或鈍化層(如圖1A所示之鈍化層130)。藉由移除阻障層604的暴露部分之乾式蝕刻製程，亦可移除部分的層650。由於導電特徵612的基腳部分616，沒有尖角是形成於層650中。如圖6D-1所示，當移除部分的層650，形成鈍角B。如無基腳部分616，角B可為直角，導致壓力增加。因此，有了基腳部分616的幫助，應力降低，從而減少產量損失並提高可靠性。
在一些實施例中，進行濕式蝕刻製程，以移除阻障層604的暴露部分。圖6D-2是根據另一實施例之圖6D的放大部分620。如圖6D-2所示，移除阻障層604的暴露部分之濕式蝕刻製程亦移除部分的層650。因為導電特徵612的基腳部分616，導電特徵612、阻障層604及層650的側面可具有實質的線性剖面。與圖6D-1所示的結構相似，形成於圖6D-2所示之層650中的角B亦是鈍角。因此，應力減少。
在一些實施例中，進行濕式蝕刻製程，以移除阻障層604的暴露部分，而不實質影響層650。如圖6D-3所示，其係根據再一實施例之圖6D之放大部分620，阻障 層604的暴露部分是藉由濕式蝕刻製程移除，且層650實質是不被濕式蝕刻製程影響。
圖6E是導電特徵612的放大視圖。如圖6E所示，在一些實施例中，黏合層622是形成於導電特徵612的側面上。藉由先形成共形層於半導體元件結構600的暴露表面上，再接著進行非等向性蝕刻製程，以移除部分的共形層，可形成黏合層622，其中部分的共形層是在半導體元件結構600之水平表面上。黏合層622可包含與黏合層142(圖1J)相同之材料。在一些實施例中，設置於導電特徵612的側邊上的黏合層622是實質共形，如圖6E所示。在一些實施例中，黏合層622是由與形成黏合層142相同的製程形成，以進一步降低應力。換言之，黏合層622可具有不同的寬度。
具有基腳部分616之導電特徵612實質幫助降低設置於其下的層中之銳角的形成。在一些實施例中，具有基腳部分616的導電特徵612是與圖1A至圖1J所述之黏合層142合併使用。圖7A至圖7B顯示用圖6A至圖6E所述之製程所形成之重分佈層140。如圖7A所示，半導體元件結構100包含介電層110、導電特徵112、介電層116、金屬絕緣層金屬結構118、鈍化層130、重分佈層140、蝕刻停止層148及介電材料150，其中導電特徵112是形成於介電層110中，介電層116是設置於介電層110上，金屬絕緣層金屬結構118設置於介電層116上，鈍化層130是設置於金屬絕緣層金屬結構118上，重分佈 層140是設置於鈍化層130上並貫穿鈍化層130，蝕刻停止層148是設置於鈍化層130及重分佈層140上，且介電材料150是設置於蝕刻停止層148上。重分佈層140包含線部分702及通孔部分704。在一些實施例中，線部分702是導電線，且通孔部分704是導電通孔。線部分702包含基腳部分706。線部分702可為如圖6A至圖6E所示之導電特徵612。舉例而言，線部分702具有頂部分，如頂部分614(圖6B-1)，且線部分702具有基腳部分706，如：基腳部分616(圖6B-1)。黏合層142(未繪示)可形成於重分佈層140之側面上。在一些實施例中，黏合層622(未繪示)是形成於重分佈層140之側面上。開口152是形成於介電材料150及蝕刻停止層148中，以暴露部分的重分佈層140。
在一些實施例中，如圖7B所示，金屬絕緣層金屬結構118不存在。介電層116是設置在介電層110上，且重分佈層140是設置在介電層116上並貫穿介電層116。重分佈層140之具有基腳部分706的線部分702可幫助降低結構中的應力，從而減少產量損失並提高可靠性。與黏合層142相同，具有基腳部分706之重分佈層140可用於三維積體電路或其他種類的積體電路(integrated circuit，積體電路)封裝中，如：整合扇出式封裝(integrated fan-out package-on package，InFO-POP)、覆晶晶片尺寸級封裝(flip chip-chip scale package，FCCSP)、多晶片模組(multi-chip module，MCM)、覆晶(flip-chip)、高頻寬封裝(high-bandwidth package-on-package，HB-POP)、覆晶球閘陣列(flip-chip BGA，FCBGA)或其他適合的積體電路封裝。
本揭露在不同的實施例中，提供一種半導體元件結構。在一些實施例中，結構包含黏合層，其中黏合層是設置於導電特徵上，且黏合層實質是非共形層，以於後續蝕刻期間，保護設置於黏合層下的多個層。在一些實施例中，導電特徵包含基腳部分，其中基腳部分的寬度是大於導電特徵之頂部分的寬度。一些實施例可達到優點。舉例而言，在後續蝕刻製成的期間，導電特徵的基腳部分實質降低設置於導電特徵下的層中之尖角的形成，從而降低應力。因此，減少產量損失並提高可靠性。
一實施例是半導體元件結構。結構包含內連接結構、第一導電特徵、介電層及第二導電特徵，其中內連接結構是設置於基材上，第一導電特徵是設置於內連接結構上，介電層是設置於內連接結構上，且第二導電特徵具有頂部分及底部分。頂部分是設置於介電層上，且底部分是貫穿介電層設置。結構可選擇性包含黏合層及第二導電特徵，其中黏合層是設置於介電層上。黏合層包含第一部分及第二部分，其中第一部分是設置於第二導電特徵的頂部分上，且第二部分是設置於介電層之上，第一部分具有厚度，且第二部分具有實質大於厚度的寬度。
在一實施例中，黏合層包含SiON。
在一實施例中，半導體元件結構可選擇性包含金屬絕緣層金屬結構，其中金屬絕緣層金屬結構是設置於介電層上。
在一實施例中，半導體元件結構可選擇性包含鈍化層，其中鈍化層是設置在金屬絕緣層金屬結構上，且黏合層是設置在鈍化層上。
在一實施例中，半導體元件結構可選擇性包含阻障層，其中阻障層是設置在鈍化層上，且阻障層貫穿鈍化層、金屬絕緣層金屬結構及介電層，其中第二導電特徵是設置在阻障層上。
在一實施例中，阻障層接觸第一導電特徵。
在一實施例中，半導體元件結構可選擇性包含蝕刻停止層及介電材料，其中蝕刻停止層是設置在黏合層上，且介電材料是設置在蝕刻停止層上。
另一實施例是半導體元件結構。結構包含內連接結構、第一導電特徵、介電層及第二導電特徵，其中內連接結構是設置於基材上，第一導電特徵是設置於內連接結構中，介電層是設置於內連接結構上，且第二導電特徵具有線部分及通孔部分。線部分是設置於介電層上，通孔部分是貫穿介電層設置，其中線部分包含頂部分及基腳部分，頂部分具有第一寬度，基腳部分具有第二寬度，且第二寬度是大於第一寬度。
在一實施例中，半導體元件結構可選擇性包含阻障層，其中基腳部分是設置在阻障層上。
在一實施例中，第二導電特徵之線部分的頂部分具有第一側面，且第一側面是實質垂直於阻障層的頂面。
在一實施例中，第二導電特徵之線部分的基腳部分具有第二側面，且第二側面與阻障層的頂面呈銳角。
在一實施例中，半導體元件結構可選擇性包含黏合層，其中黏合層是設置於第二導電特徵之第二側面。
在一實施例中，半導體元件結構可選擇性包含金屬絕緣層金屬結構，其中金屬絕緣層金屬結構是設置於介電層上。
在一實施例中，半導體元件結構可選擇性包含鈍化層，其中鈍化層是設置於金屬絕緣層金屬結構上。
在一實施例中，半導體元件結構可選擇性包含元件層，其中元件層是設置於內連接結構下。
在一實施例中，元件層包含一個或多個電晶體。
再一實施例是半導體元件結構的製造方法。方法包含形成阻障層於基材上，形成導電特徵於阻障層上，形成黏合層於導電特徵上，其中黏合層係藉由進行高密度電漿製程來形成，移除部分的黏合層，直到黏合層的第一部分之厚度實質是小於黏合層的第二部分之寬度，其中黏合層的第一部分是設置於導電特徵上，且黏合層的第二部分是鄰近於阻障層；形成蝕刻停止層於黏合層上；以及形成介電材料於蝕刻停止層上。
在一實施例中，移除部分的黏合層的操作是藉由平坦化製程進行。
在一實施例中，移除部分的黏合層的操作是藉由回濺鍍製程進行。
在一實施例中，移除部分的黏合層的操作是藉由非等向性蝕刻製程進行。
前文概括了幾個實施例之特徵，使得熟習此項技術者可更好地理解本揭露內容之態樣。熟習此項技術者應瞭解，其可容易使用本揭露內容作為設計或修改其他過程及結構，以用於實行本揭露內容介紹之實施例之相同目的及/或實現相同優點的基礎。熟習此項技術者亦應認識到，此些等效構造不偏離本揭露內容之精神及範疇，且其在不偏離本揭露內容之精神及範疇之情況下可在此做出各種改變、替換及更改。
100:半導體元件結構
102:基材
104:元件層
106:內連接結構
108:金屬介電層
110,116:介電層
112,154:導電特徵
114,148:蝕刻停止層
118:金屬絕緣層金屬結構
120:第一電極層
122:第二電極層
124:第三電極層
126,128:介電層
130:鈍化層
138:阻障層
140:重分佈層
142:黏合層
150:介電材料

Claims (10)

  1. 一種半導體元件結構，包含：一內連接結構，設置於一基材上；一第一導電特徵，設置於該內連接結構中；一介電層，設置於該內連接結構上；一第二導電特徵，具有一頂部分及一底部分，其中該頂部分是設置於該介電層上面，且該底部分是貫穿該介電層設置；一黏合層，設置於該介電層及該第二導電特徵上，其中該黏合層包含一第一部分及一第二部分，該第一部分是設置在該第二導電特徵之該頂部分上，該第二部分是設置在該介電層上，該第一部分具有一厚度，該第二部分具有一寬度，且該寬度實質是大於該厚度；一蝕刻停止層，設置在該黏合層上；一介電材料，設置在該蝕刻停止層上，其中該蝕刻停止層將該介電材料與該黏合層分隔開來；以及一第三導電特徵，位於該第二導電特徵的該頂部分上且延伸穿過該介電材料、該蝕刻停止層以及該黏合層。
  2. 如請求項1所述之半導體元件結構，其中該黏合層包含SiON。
  3. 如請求項2所述之半導體元件結構，更包含一金屬絕緣層金屬結構，其中該金屬絕緣層金屬結構係設 置於該介電層上。
  4. 如請求項1所述之半導體元件結構，其中該第三導電特徵的一側面直接接觸該介電材料、該蝕刻停止層以及該黏合層。
  5. 一種半導體元件結構，包含：一內連接結構，設置於一基材上；一第一導電特徵，設置於該內連接結構中；一介電層，設置於該內連接結構上；一第二導電特徵，具有一線部分及一通孔部分，其中該線部分是設置於該介電層上，該通孔部分是貫穿該介電層設置，該線部分包含一頂部分及一基腳部分，該頂部分具有一第一寬度，該基腳部分具有一第二寬度，且該第二寬度實質是大於該第一寬度；一黏合層，設置於該介電層及該第二導電特徵上；一蝕刻停止層，設置在該黏合層上；一介電材料，設置在該蝕刻停止層上，其中該蝕刻停止層將該介電材料與該黏合層分隔開來；以及一第三導電特徵，位於該第二導電特徵的該線部分上且延伸穿過該介電材料、該蝕刻停止層以及該黏合層。
  6. 如請求項5所述之半導體元件結構，更包含一阻障層，其中該基腳部分是設置在該阻障層上。
  7. 如請求項6所述之半導體元件結構，其中該第二導電特徵之該線部分的該頂部分具有一第一側面，且該第一側面實質是垂直於該阻障層的一頂面。
  8. 如請求項5所述之半導體元件結構，更包含一金屬絕緣層金屬結構，其中該金屬絕緣層金屬結構是設置於該介電層上。
  9. 一種半導體元件結構之製造方法，包含：形成一阻障層於一基材上；形成一第一導電特徵於該阻障層上；形成一黏合層於該第一導電特徵上，其中該黏合層係藉由進行一高密度電漿製程來形成；移除部分之該黏合層，直到該黏合層的一第一部分之一厚度實質是小於該黏合層的一第二部分之一寬度，其中該黏合層的該第一部分係設置於該第一導電特徵上，且該黏合層的該第二部分係相鄰於該阻障層；形成一蝕刻停止層於該黏合層上；形成一介電材料於該蝕刻停止層上，其中該蝕刻停止層將該介電材料與該黏合層分隔開來；在該介電材料、該蝕刻停止層以及該黏合層中，蝕刻一開口，其中該開口露出該第一導電特徵；以及在該開口中，形成一第二導電特徵。
  10. 如請求項9所示之方法，其中該移除部分之該黏合層的操作是藉由一平坦化製程進行。
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