TWI875122B - 半導體記憶裝置 - Google Patents

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TWI875122B
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Abstract

本實施形態，係有關於半導體記憶裝置。 半導體記憶裝置，係具備有：層積體，係使複數之導電層隔著絕緣層而被作了層積；和電路部，係於層積體之層積方向上而被作重疊設置，層積體，係具有被配置有複數之記憶體胞之記憶體部、和使複數之導電層之端部成為階梯狀之階梯部，電路部，係具有被與複數之導電層作電性連接之行解碼器，階梯部，係具有在層積方向上而被與行解碼器作重疊設置之第1構造、和與第1構造相異之第2構造，第2構造之階差係較第1構造之階差而更大。

Description

半導體記憶裝置
本實施形態，係有關於半導體記憶裝置。 [關連申請案] 本申請案，係享受以日本專利申請2022-148921號(申請日：2022年9月20日)作為基礎申請之優先權。本申請案，係藉由參照此基礎申請案，而包含基礎申請案之所有的內容。
作為半導體記憶裝置之其中一例，係存在有使複數之導電層隔著絕緣層而被作層積並被形成有階梯部者。
本實施形態，係為一種半導體記憶裝置，其係具備有：層積體，係使複數之導電層隔著絕緣層而被作了層積；和電路部，係於層積體之層積方向上而被作重疊設置，層積體，係具有被配置有複數之記憶體胞之記憶體部、和使複數之導電層之端部成為階梯狀之階梯部。電路部，係具有與複數之導電層作連接之行解碼器。階梯部，係具有在層積方向上而被與行解碼器作重疊設置之第1構造、和與第1構造相異之第2構造，前述第2構造之階差係較第1構造之階差而更大。
若依據本實施形態，則係可提供一種作了小型化的半導體記憶裝置。
以下，參照所添附的圖面，針對本實施形態作說明。為了容易進行說明之理解，在各圖面中，對於相同之構成要素，係盡可能附加相同之元件符號，並省略重複之說明。
本實施形態之半導體記憶裝置2，例如係為能夠將資料非揮發性地作記憶的NAND型快閃記憶體。圖1，係為對於包含有半導體記憶裝置2之記憶體系統的構成例作展示之區塊圖。此記憶體系統，係具備有記憶體控制器1、和半導體記憶裝置2。另外，在圖1中，雖係針對記憶體系統為具備有1個的半導體記憶裝置2之例子作展示，但是，記憶體系統係亦可具備有複數之半導體記憶裝置2。關於半導體記憶裝置2之具體性之構成，係於後再作說明。此記憶體系統，係能夠與未圖示之主機(host)作連接。主機，例如，係為個人電腦或行動終端等之電子機器。
記憶體控制器1，係依循於從主機而來的寫入要求而對於對半導體記憶裝置2之資料的寫入作控制。又，記憶體控制器1，係依循於從主機而來的讀出要求而對於從半導體記憶裝置2之資料的讀出作控制。
在記憶體控制器1與半導體記憶裝置2之間，晶片致能訊號/CE、準備、繁忙(ready、busy)訊號R/B、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號/RE、RE、寫入保護訊號/WP、身為資料之訊號DQ＜7:0＞、資料選通訊號DQS、/DQS之各訊號係被作送收訊。
記憶體控制器1，係具備有RAM11、處理器12、主機介面13、ECC電路14以及記憶體介面15。RAM11、處理器12、主機介面13、ECC電路14以及記憶體介面15，係相互藉由內部匯流排16而被作連接。
主機介面13，係將從主機所受訊了的要求、使用者資料(寫入資料)等，輸出至內部匯流排16處。又，主機介面13，係將從半導體記憶裝置2所讀出了的使用者資料、從處理器12而來之回應等，對於主機作送訊。
記憶體介面15，係基於處理器12之指示，而對於將使用者資料等對於半導體記憶裝置2作寫入之處理和從半導體記憶裝置2而讀出之處理作控制。
處理器12，係對於記憶體控制器1作統籌性的控制。處理器12，例如係為CPU或MPU等。處理器12，當從主機經由主機介面13而接收了要求的情況時，係進行依循於該要求之控制。例如，處理器12，係依循於從主機而來之要求，而對於記憶體介面15下達對於半導體記憶裝置2之使用者資料以及同位檢查碼的寫入之指示。又，處理器12，係依循於從主機而來之要求，而對於記憶體介面15下達從半導體記憶裝置2之使用者資料以及同位檢查碼的讀出之指示。
處理器12，係對於被儲存在RAM11中之使用者資料，而決定在半導體記憶裝置2上之儲存區域(記憶體區域)。使用者資料，係經由內部匯流排16而被儲存於RAM11中。處理器12，係對於身為寫入單位之頁面單位的資料(頁面資料)，而實施記憶體區域之決定。以下，係將被儲存在半導體記憶裝置2之1個頁面中的使用者資料，亦稱作「單位資料」。單位資料，一般而言係被編碼並作為碼字而被儲存在半導體記憶裝置2中。在本實施形態中，編碼係並非為必須。記憶體控制器1，係亦可並不進行編碼地而將單位資料儲存在半導體記憶裝置2中，但是，在圖1中，作為其中一構成例，係對於進行編碼之構成作展示。
處理器12，係針對各單位資料之每一者，而分別決定寫入目標之半導體記憶裝置2之記憶體區域。在半導體記憶裝置2之記憶體區域處，係被分配有物理位址。處理器12，係使用物理位址來對於單位資料之寫入目標之記憶體區域作管理。處理器12，係以指定所決定了的記憶體區域(物理位址)並將使用者資料對於半導體記憶裝置2作寫入的方式，來對於記憶體介面15下達指示。處理器12，係對於使用者資料之邏輯位址(主機所管理的邏輯位址)與物理位址之間之對應關係作管理。處理器12，當受訊了從主機而來之包含有邏輯位址之讀出要求的情況時，係特定出與邏輯位址相對應之物理位址，並對於物理位址作指定而對於記憶體介面15下達單元資料的讀出之指示。
ECC電路14，係將被儲存在RAM11中之使用者資料作編碼，並產生碼字。又，ECC電路14，係將從半導體記憶裝置2所讀出了的碼字作解碼。ECC電路14，例如係藉由利用被賦予至單元資料處之核對和(checksum)等，來進行在資料中之錯誤之檢出以及該錯誤之訂正。
RAM11，係將從主機所受訊了的使用者資料暫時性地作儲存，直到將其記憶至半導體記憶裝置2中為止，或者是將從半導體記憶裝置2所讀出了的使用者資料暫時性地作儲存，直到對於主機作送訊為止。RAM11，例如係為SRAM或DRAM等之泛用記憶體。
在圖1中，係對於記憶體控制器1為具備有ECC電路14和記憶體介面15的構成例作展示。但是，ECC電路14係亦可被內藏於記憶體介面15中。又，ECC電路14係亦可被內藏於半導體記憶裝置2中。在圖1中所示之各要素之具體性的構成和配置，係並不被特別作限定。
主要參照圖2，針對半導體記憶裝置2之構成作說明。如同該圖中所示一般，半導體記憶裝置2，係具備有2個的平面PLA、PLB、和輸入輸出電路21、和邏輯控制電路22、和序列器41、和暫存器42、和電壓產生電路43、和輸入輸出用墊片群31、和邏輯控制用墊片群32、以及電源輸入用端子群33。
平面PLA，係具備有記憶體胞陣列111A、和記憶體胞陣列112A、和感測放大器121A、和感測放大器122A、和行解碼器131A、以及行解碼器132A。平面PLB，係具備有記憶體胞陣列111B、和記憶體胞陣列112B、和感測放大器121B、和感測放大器122B、和行解碼器131B、以及行解碼器132B。
平面PLA之構成與平面PLB之構成係互為相同。記憶體胞陣列111A之構成與記憶體胞陣列111B之構成係互為相同，記憶體胞陣列112A之構成與記憶體胞陣列112B之構成係互為相同。感測放大器121A之構成與感測放大器121B之構成係互為相同，感測放大器122A之構成與感測放大器122B之構成係互為相同。行解碼器131A之構成與行解碼器131B之構成係互為相同，行解碼器132A之構成與行解碼器132B之構成係互為相同。被設置在半導體記憶裝置2處之平面之數量，係可如同在圖2中所例示一般地而為2個，亦可為3個以上。
記憶體胞陣列111A、112A、111B以及112B，係記憶資料。記憶體胞陣列111A、112A、111B以及112B之各者，係包含有被與字元線以及位元線相互附加有關連之複數之記憶體胞電晶體。記憶體胞陣列111A與記憶體胞陣列112A，係將位元線作共有。記憶體胞陣列111B與記憶體胞陣列112B，係將位元線作共有。
記憶體胞陣列111A、112A之位元線之其中一部分，係與感測放大器121A作連接，記憶體胞陣列111A、112A之位元線之另外一部分，係與感測放大器122A作連接。記憶體胞陣列111B、112B之位元線之其中一部分，係與感測放大器121B作連接，記憶體胞陣列111B、112B之位元線之另外一部分，係與感測放大器122B作連接。
記憶體胞陣列111A之字元線，係被與行解碼器131A作連接。記憶體胞陣列112A之字元線，係被與行解碼器132A作連接。記憶體胞陣列111B之字元線，係被與行解碼器131B作連接。記憶體胞陣列112B之字元線，係被與行解碼器132B作連接。
輸入輸出電路21，係與記憶體控制器1之間進行訊號DQ＜7:0＞以及資料選通訊號DQS、/DQS之送收訊。輸入輸出電路21，係將訊號DQ＜7:0＞內之指令以及位址傳輸至暫存器42處。又，輸入輸出電路21，係將寫入資料以及讀出資料在自身與感測放大器121A、感測放大器122A、感測放大器121B以及感測放大器122B之間作送收訊。輸入輸出電路21，係具有收訊從記憶體控制器1而來之指令等之作為「輸入電路」之功能和對於記憶體控制器1而將資料作輸出之作為「輸出電路」之功能的雙方。亦可替代此種態樣，而設為將輸入電路與輸出電路作為彼此相異之電路來構成之態樣。
邏輯控制電路22，係從記憶體控制器1而收訊晶片致能訊號/CE、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、以及寫入保護訊號/WP。又，邏輯控制電路22，係將準備、繁忙訊號R/B送訊至記憶體控制器1處，而將半導體記憶裝置2之狀態對於外部作通知。
輸入輸出電路21以及邏輯控制電路22，係均為在自身與記憶體控制器1之間而將訊號作輸入輸出。亦即是，輸入輸出電路21以及邏輯控制電路22，係作為半導體記憶裝置2之介面電路而起作用。
序列器41，係基於從記憶體控制器1而被輸入至半導體記憶裝置2中的控制訊號，來對於平面PLA、PLB和電壓產生電路43等之各部之動作進行控制。序列器41，係作為對於記憶體胞陣列111A、記憶體胞陣列112A、記憶體胞陣列111B以及記憶體胞陣列112B等之動作進行控制的「控制電路」之一部分而起作用。控制電路22，係作為上述之「控制電路」之另外一部分而起作用。
暫存器42，係將指令和位址暫時性地作保持。暫存器42，係亦保持代表平面PLA、PLB之各者之狀態的狀態資訊。狀態資訊，係因應於從記憶體控制器1而來之要求，來被從暫存器42而讀出，並作為狀態訊號而被從輸入輸出電路21來對於記憶體控制器1作輸出。
電壓產生電路43，係因應於從序列器41而來之指示，而產生於「在記憶體胞陣列111A、112A、111B以及112B處之資料的寫入動作、讀出動作以及刪除動作」之各者中所需要的電壓。在此種電壓中，例如，係包含有後述之對於字元線WL所施加之VPGM或VPASS_PGM、VPASS_READ一般之電壓，或者是後述之對於位元線BL所施加之電壓等。電壓產生電路43，係能夠以能夠使平面PLA以及平面PLB相互進行平行動作的方式來對於各字元線WL和位元線BL等之各者而個別地施加電壓。
輸入輸出用墊片群31，係具備有用以在記憶體控制器1與輸入輸出電路21之間而進行各訊號之送收訊的複數之端子(墊片)。各個的端子，係分別與訊號DQ＜7:0＞以及資料選通訊號DQS、/DQS之各者相互對應地而被個別作設置。
邏輯控制用墊片群32，係具備有用以在記憶體控制器1與邏輯控制電路22之間而進行各訊號之送收訊的複數之端子(墊片)。各個的端子，係分別與晶片致能訊號/CE、指令閂鎖致能訊號CLE、位址閂鎖致能訊號ALE、寫入致能訊號/WE、讀取致能訊號RE、/RE、寫入保護訊號/WP以及準備、繁忙訊號R/B之各者相互對應地而被個別作設置。
電源輸入用端子群33，係具備有用以接受在半導體記憶裝置2之動作中所需要的各電壓之施加的複數之端子。在被施加於各個的端子處之電壓中，係包含有電源電壓Vcc、VccQ、Vpp、以及接地電壓Vss。
電源電壓Vcc，係為作為動作電源而從外部所賦予的電源電壓，例如係為3.3V程度之電壓。電源電壓VccQ，例如係為1.2V之電壓。電源電壓VccQ，係為當在記憶體控制器1與半導體記憶裝置2之間而進行訊號之送收訊時所被使用之電壓。電源電壓Vpp，係為較電源電壓Vcc而更高壓之電源電壓，例如係為12V之電壓。
在對於記憶體胞陣列111A、112A、111B以及112B而寫入資料或者是將資料刪除時，係成為需要20V程度之高的電壓(VPGM)。此時，相較於將約3.3V之電源電壓Vcc藉由電壓產生電路43之升壓電路來進行升壓，係以將約12V之電源電壓Vpp作升壓的情形時能夠更高速且更低消耗電力地來產生所期望之電壓。另一方面，例如，當半導體記憶裝置2為被使用於無法供給高電壓之環境中的情況時，對於電源電壓Vpp係亦可並不供給電壓。就算是在並不供給電源電壓Vpp的情況時，只要被供給有電源電壓Vcc，則半導體記憶裝置2係能夠實行各種之動作。亦即是，電源電壓Vcc，係為標準性地被供給至半導體記憶裝置2處之電源，電源電壓Vpp，例如係為因應於使用環境而被追加性、任意性地供給之電源。
接著，一面參照圖3，一面針對第1實施形態之半導體記憶裝置2之構造進行說明。圖3，係為對半導體記憶裝置2之構造作展示之剖面圖。半導體記憶裝置2，係為將陣列晶片51與電路晶片52作了貼合之3維記憶體。
陣列晶片51，係具備有：包含複數之記憶體胞之記憶體胞陣列511、和記憶體胞陣列511上之絕緣膜512、和記憶體胞陣列511下之層間絕緣膜513、以及層間絕緣膜513下之絕緣膜514。絕緣膜512、514，例如係包含有包含矽與氧之膜或者是包含矽與氮之膜。
電路晶片52，係被設置於陣列晶片51下。元件符號S，係代表陣列晶片51與電路晶片52之間之貼合面。電路晶片52，係具備有絕緣膜515、和絕緣膜515下之層間絕緣膜516、以及層間絕緣膜516下之基板517。絕緣膜515，例如係包含有包含矽與氧之膜或者是包含矽與氮之膜。基板517，例如係為矽基板等之包含有半導體材料之層。
圖3，係展示有與基板517之表面相平行並且彼此垂直之X方向以及Y方向、和與基板517之表面相垂直並且與基板517相交叉之Z方向。在本說明書中，係將「+Z方向」視為「上方向」，並將「-Z方向」視為「下方向」。例如，記憶體胞陣列511係位置在基板517之上方處，基板517係位置在記憶體胞陣列511之下方處。-Z方向，係可與重力方向相互一致，亦可並非為相互一致。
陣列晶片51，係作為記憶體胞陣列511內之電極層，而具備有複數之字元線WL、和源極側選擇閘極SGS、和汲極側選擇閘極SGD、以及源極線SL。圖3，係對於記憶體胞陣列511之階梯部521作展示。如同在圖3中所示一般，各字元線WL，係經由接觸插塞522而被與字元配線層523作電性連接。源極側選擇閘極SGS，係經由接觸插塞524而被與源極側選擇閘極配線層525作電性連接。進而，汲極側選擇閘極SGD，係經由接觸插塞526而被與汲極側選擇閘極配線層527作電性連接。源極線SL，係經由接觸插塞529而被與源極配線層530作電性連接。貫通字元線WL、源極側選擇閘極SGS以及汲極側選擇閘極SGD之柱狀部CL，係經由插塞528而被與位元線BL作電性連接，並且被與源極線SL作電性連接。
電路晶片52，係具備有複數之電晶體531。各電晶體531，係包含有在基板517上隔著閘極絕緣膜地而被作設置之閘極電極532、和被設置在基板517內之未圖示之源極擴散層以及汲極擴散層。電路晶片52，係更進而具備有：被設置在此些之電晶體531之源極擴散層或者是汲極擴散層上之複數之插塞533、和被設置在此些之插塞533上並包含有複數之配線之配線層534、以及被設置在配線層534上並包含有複數之配線之配線層535。電路晶片52，係更進而具備有：被設置在配線層535上之複數之通孔插塞536、和在絕緣膜515內而被設置在此些之通孔插塞536上之複數之金屬墊片537。金屬墊片537，例如，係包含有Cu(銅)或Al(鋁)。電路晶片52，係作為對於陣列晶片51作控制之控制電路(邏輯電路)而起作用。此控制電路，係包含電晶體531等，係被與金屬墊片537作電性連接。
陣列晶片51，係具備有：被設置在金屬墊片537上之複數之金屬墊片541、和被設置在金屬墊片541上之複數之通孔插塞542、以及包含有複數之配線之配線層543。金屬墊片541，係被設置在絕緣膜514內。配線層543內之配線，係被設置在通孔插塞542上。各字元線WL和各位元線BL，係被與配線層543內之相對應之配線作電性連接。金屬墊片541，例如，係包含有Cu或Al。陣列晶片51，係更進而具備有：被設置在配線層543上之通孔插塞544、和被設置在絕緣膜512上或通孔插塞544上之金屬墊片545。通孔插塞544，係被設置在層間絕緣膜513內或絕緣膜512內。金屬墊片545，例如，係包含有Cu或Al。又，金屬墊片545，係作為半導體記憶裝置2之外部連接墊片(接合墊片)而起作用，並能夠經由接合打線、焊錫球、金屬凸塊等而與安裝基板或者是其他之裝置作連接。
一面參照圖2一面進行說明的記憶體胞陣列111A、112A、111B以及112B，係被包含於陣列晶片51中，並對應於記憶體胞陣列511。一面參照圖2一面進行說明的感測放大器121A、感測放大器122A、行解碼器131A、132A、感測放大器121B、122B、行解碼器131B、132B，係被包含於電路晶片52中，並對應於控制電路。
接著，一面參照圖4以及圖5，一面針對在半導體記憶裝置2中之記憶體胞陣列之階梯部之配置態樣作說明。圖4，係為對於半導體記憶裝置2的陣列晶片51側之配置態樣作展示之圖。圖5，係為對於半導體記憶裝置2的電路晶片52側之配置態樣作展示之圖。在一面參照圖1以及圖2一面進行的半導體記憶裝置2之說明中，雖係作為具有2個的平面者來進行了說明，但是，在一面參照圖4以及圖5一面進行之半導體記憶裝置2之陣列晶片51以及電路晶片52的說明中，係作為具有8個的平面PLA、PLB、PLC、PLD、PLE、PLF、PLG、PLH者，來進行說明。
如同在圖4中所示一般，平面PLA、PLB、PLC、PLD，係沿著X方向而被作配置。平面PLE、PLF、PLG、PLH，係沿著X方向而被作配置。平面PLA、PLE，係沿著Y方向而被作配置。平面PLB、PLF，係沿著Y方向而被作配置。平面PLC、PLG，係沿著Y方向而被作配置。平面PLD、PLH，係沿著Y方向而被作配置。
「平面PLA、PLB」與「平面PLC、PLD」，關於在XY平面上之配置，係成為相同之構成。「平面PLE、PLF以及平面PLG、PLH」與「平面PLA、PLB、PLC、PLD」，關於在XY平面上之配置，係成為點對稱。故而，係以平面PLA、PLB作為例子來進行說明。
如同一面參照圖2一面作了說明一般，平面PLA，係具有記憶體胞陣列111A、112A。記憶體胞陣列111A與記憶體胞陣列112A，係將位元線BL作共有。平面PLA，係具有包含記憶體胞陣列111A之平面部分PLAa、和包含記憶體胞陣列112A之平面部分PLAb。
在平面部分PLAa處，於記憶體胞陣列111A之周圍，係被設置有真階梯141A和假階梯142A。真階梯141A，係包含有一面參照圖3一面作了說明的階梯部521。真階梯141A，係以能夠使接觸插塞522與各階梯直接作連接的方式，而被形成有與接觸插塞522相對應之階梯部521。另一方面，假階梯142A，係並未被連接有接觸插塞522，而是成為在形成真階梯141A之工程中所一併被形成之階梯狀之部分，因此，係以使真階梯141A之數階的部分對應於假階梯142A之一階的方式，而被形成。故而，假階梯142A之從上端起直到下端為止之在X方向上之距離，係較真階梯141A之從上端起直到下端為止之在X方向上之距離而更短。又，假階梯142A之階差係較真階梯141A之階差而更大。
在平面部分PLAa處，係相對於記憶體胞陣列111A而在-X方向上被設置有真階梯141A。在平面部分PLAa處，係相對於記憶體胞陣列111A而在+X方向、+Y方向以及-Y方向上分別被設置有假階梯142A。
在平面部分PLAb處，於記憶體胞陣列112A之周圍，係被設置有真階梯141A和假階梯142A。在平面部分PLAb處，係相對於記憶體胞陣列112A而在+X方向上被設置有真階梯141A。在平面部分PLAb處，係相對於記憶體胞陣列112A而在-X方向、+Y方向以及-Y方向上分別被設置有假階梯142A。
平面PLB，係具有記憶體胞陣列111B、112B。記憶體胞陣列111B與記憶體胞陣列112B，係將位元線BL作共有。平面PLB，係具有包含記憶體胞陣列111B之平面部分PLBa、和包含記憶體胞陣列112B之平面部分PLBb。
在平面部分PLBa處，於記憶體胞陣列111B之周圍，係被設置有真階梯141B和假階梯142B。真階梯141B，係為與真階梯141A相同之階梯部。假階梯142B，係為與假階梯142A相同之階梯部。故而，假階梯142B之從上端起直到下端為止之在X方向上之距離，係較真階梯141B之從上端起直到下端為止之在X方向上之距離而更短。又，假階梯142B之階差係較真階梯141B之階差而更大。
在平面部分PLBa處，係相對於記憶體胞陣列111B而在-X方向上被設置有真階梯141B。在平面部分PLBa處，係相對於記憶體胞陣列111B而在+X方向、+Y方向以及-Y方向上分別被設置有假階梯142B。
在平面部分PLBb處，於記憶體胞陣列112B之周圍，係被設置有真階梯141B和假階梯142B。在平面部分PLBb處，係相對於記憶體胞陣列112B而在+X方向上被設置有真階梯141B。在平面部分PLBb處，係相對於記憶體胞陣列112B而在-X方向、+Y方向以及-Y方向上分別被設置有假階梯142B。
如同一面參照圖2一面作了說明一般，平面PLA，係具有感測放大器121A、122A。平面PLA之記憶體胞陣列111A和記憶體胞陣列112A，由於係將位元線BL作共有，因此，感測放大器121A和感測放大器122A，係以分擔記憶體胞陣列111A、112A之位元線BL的方式而被作連接。
平面PLA，係具有行解碼器131A、132A。行解碼器131A，係被與記憶體胞陣列111A作連接。行解碼器132A，係被與記憶體胞陣列112A作連接。
平面PLB，係具有感測放大器121B、122B。平面PLB之記憶體胞陣列111B和記憶體胞陣列112B，由於係將位元線BL作共有，因此，感測放大器121B和感測放大器122B，係以分擔記憶體胞陣列111B、112B之位元線BL的方式而被作連接。
平面PLB，係具有行解碼器131B、132B。行解碼器131B，係被與記憶體胞陣列111B作連接。行解碼器132B，係被與記憶體胞陣列112B作連接。
如同在圖5中所示一般，在包含有記憶體胞陣列111A之平面部分PLAa處，係被設置有感測放大器121A和行解碼器131A。行解碼器131A，由於係被與記憶體胞陣列111A作連接，因此，係被配置在真階梯141A上。感測放大器121A，係被配置在「包夾著記憶體胞陣列111A地而被配置在與真階梯141A相反側處」之假階梯142A上。
在包含有記憶體胞陣列112A之平面部分PLAb處，係被設置有感測放大器122A和行解碼器132A。行解碼器132A，由於係被與記憶體胞陣列112A作連接，因此，係被配置在真階梯141A上。感測放大器122A，係被配置在「包夾著記憶體胞陣列112A地而被配置在與真階梯141A相反側處」之假階梯142A上。
在包含有記憶體胞陣列111B之平面部分PLBa處，係被設置有感測放大器121B和行解碼器131B。行解碼器131B，由於係被與記憶體胞陣列111B作連接，因此，係被配置在真階梯141B上。感測放大器121B，係被配置在「包夾著記憶體胞陣列111B地而被配置在與真階梯141B相反側處」之假階梯142B上。
在包含有記憶體胞陣列112B之平面部分PLBb處，係被設置有感測放大器122B和行解碼器132B。行解碼器132B，由於係被與記憶體胞陣列112B作連接，因此，係被配置在真階梯141B上。感測放大器122B，係被配置在「包夾著記憶體胞陣列112B地而被配置在與真階梯141B相反側處」之假階梯142B上。
半導體記憶裝置2，係具備有使複數之導電層隔著絕緣層而被作了層積之層積體(陣列晶片51)、和於層積體之層積方向上而被作重疊設置之電路部(電路晶片52)。層積體，係具有被配置有複數之記憶體胞之記憶體部(記憶體胞陣列111A、111B、112A、112B)、和使複數之導電層之端部成為階梯狀之階梯部。電路部，係具有被與複數之導電層作電性連接之行解碼器131A、132A、131B、132B。階梯部，係具有在層積方向上而被設置於與行解碼器131A、132A、131B、132B相重疊的部分處之第1構造(真階梯141A、141B)、和與第1構造相異之第2構造(假階梯142A、142B)，第2構造之階差係較第1構造之階差而更大。
記憶體部，係具有第1記憶體部(記憶體111A)與第2記憶體部(記憶體胞陣列112A)。階梯部，係具有與第1記憶體部相連接並且具有第1構造之第1階梯部(記憶體胞陣列111A側之真階梯141A)、和與第2記憶體部相連接並且具有第1構造之第2階梯部(記憶體胞陣列112A側之真階梯141A)。行解碼器，係具有與第1階梯部相連接之第1行解碼器(行解碼器131A)、和與第2階梯部相連接之第2行解碼器(行解碼器132A)。第1行解碼器，係於記憶體部之第1邊處而被作重疊設置，第2行解碼器，係於記憶體部之與第1邊相異之第2邊處而被作重疊設置。
與第1記憶體部相連接並且具有第2構造之第3階梯部(記憶體胞陣列111A側之假階梯142A)，係被設置在第2邊側處，與第2記憶體部相連接並且具有第2構造之第4階梯部(記憶體胞陣列112A側之假階梯142A)，係被設置在第1邊側處。
在將第1邊與第2邊作連接之第3邊側處，係被設置有與第1記憶體部相連接並且具有第2構造之第5階梯部(記憶體胞陣列111A側之假階梯142A)，在身為與第3邊相異之邊並且將第1邊與第2邊作連接之第4邊側處，係被設置有與第2記憶體部相連接並且具有第2構造之第6階梯部(記憶體胞陣列112A側之假階梯142A)。
在第1構造處，係被設置有與行解碼器作電性連接之接觸插塞522。記憶體胞，係具有汲極，第1記憶體部與第2記憶體部，係將與記憶體胞之汲極相連接之位元線BL作共有。
在第1記憶體部與第2記憶體部之間，係亦可使位元線BL有所彎折。
與第1記憶體部相連接並且具有第2構造之第7階梯部(記憶體胞陣列111A側之假階梯142A)，係被設置在第1記憶體部與第2記憶體部之間。
與第2記憶體部相連接並且具有第2構造之第8階梯部(記憶體胞陣列112A側之假階梯142A)，係被設置在第1記憶體部與第2記憶體部之間。
第1記憶體部之導電層與第2記憶體部之導電層，係亦可相互連接。亦可構成為：記憶體部，係被設置有複數，複數之記憶體部係藉由細縫而被隔開。
在一面參照圖4一面作了說明之例中，將位元線BL作共有之記憶體胞陣列111A與記憶體胞陣列112A，係在X方向上而被配置於相同之位置處。被設置有感測放大器122A之側之假階梯142A，係在X方向上而佔據有與被設置有行解碼器131A之側之真階梯141A相同之寬幅。假階梯142A，由於係能夠將X方向之長度設為較真階梯141A而更短，因此，係能夠使記憶體胞陣列112A朝向-X方向而作偏移。將此種配置例，作為第1變形例來進行說明。
參照圖6，針對第1變形例之陣列晶片51A作說明。陣列晶片51A，係具有8個的平面PLA5、PLB5、PLC5、PLD5、PLE5、PLF5、PLG5、PLH5。
如同在圖6中所示一般，平面PLA5、PLB5、PLC5、PLD5，係沿著X方向而被作配置。平面PLE5、PLF5、PLG5、PLH5，係沿著X方向而被作配置。平面PLA5、PLE5，係沿著Y方向而被作配置。平面PLB5、PLF5，係沿著Y方向而被作配置。平面PLC5、PLG5，係沿著Y方向而被作配置。平面PLD5、PLH5，係沿著Y方向而被作配置。
平面PLA5，在記憶體胞陣列111A、112A之配置態樣上，係與參照圖4所作了說明的平面PLA相異。具體而言，相對於平面PLA之記憶體胞陣列112A之配置位置，平面PLA5之記憶體胞陣列112A之配置位置係朝向-X方向而有所偏移，並在X方向上相較於記憶體胞陣列111A而更靠向-X方向地被作配置。
平面PLA5，係具有平面部分PLAa以及平面部分PLAb5。平面部分PLAb5，由於記憶體胞陣列112A之配置位置係朝向-X方向而有所偏移，因此，假階梯142A5，係與假階梯142A相同地而被設置在狹窄之區域中。假階梯142A5與假階梯142A，實質性而言係成為相同之形態。在X方向上，由於平面部分PLAa與平面部分PLAb5係為相同之長度，因此，平面部分PLAa與平面部分PLAb5係同樣為矩形狀。
平面PLB5，亦相同的，在記憶體胞陣列111B、112B之配置態樣上，係與參照圖4所作了說明的平面PLB相異。具體而言，相對於平面PLB之記憶體胞陣列112B之配置位置，平面PLB5之記憶體胞陣列112B之配置位置係朝向-X方向而有所偏移，並在X方向上相較於記憶體胞陣列111B而更靠向-X方向地被作配置。
平面PLB5，係具有平面部分PLBa以及平面部分PLBb5。平面部分PLBb5，係使記憶體胞陣列112B之配置位置朝向-X方向而有所偏移。在平面部分PLBb5處之記憶體胞陣列112B之朝向-X方向之偏移量，由於係與在平面部分PLAb5處之記憶體胞陣列112B之朝向-X方向之偏移量相同，因此，假階梯142B，係與將配置位置作偏移前相同地而被設置在狹窄之區域中。在X方向上，由於平面部分PLBa與平面部分PLBb5係為相同之長度，因此，平面部分PLBa與平面部分PLBb5係同樣為矩形狀。
在平面PLA5處之記憶體胞陣列111A、112A之配置態樣，由於係與在平面PLB5處之記憶體胞陣列111B、112B之配置態樣相同，因此，平面PLA5與平面PLB5係成為相同之形態。同樣的，平面PLC5、PLD5、PLE5、PLF5、PLG5、PLH5，亦係成為與平面PLA5、PLB5相同之形態。
平面PLA5，係具有包含記憶體胞陣列111A之平面部分PLAa、和包含記憶體胞陣列112B之平面部分PLAb5。記憶體胞陣列111A與記憶體胞陣列112A，係將位元線BL作共有。在圖6之例中，於在X方向上而彼此重疊之區域處，係將位元線BL作共有，於在X方向上而並未彼此重疊之區域處，係並不將位元線BL作共有。被設置在平面部分PLAa處之感測放大器121A，係被連接有「僅被設置在記憶體胞陣列111A處之位元線BL」以及「記憶體胞陣列111A與記憶體胞陣列112A所共有的位元線BL之其中一部分」。被設置在平面部分PLAb5處之感測放大器122A，係被連接有「僅被設置在記憶體胞陣列112A處之位元線BL」以及「記憶體胞陣列111A與記憶體胞陣列112A所共有的位元線BL之剩餘部分」。
於在第1變形例中而一面參照圖6一面作了說明之例中，係針對一部分之位元線BL之長度為與另外之一部分之位元線BL之長度相異之例來進行了說明。將「在將記憶體胞陣列之配置態樣設為圖6之狀態的同時，亦使位元線BL之長度彼此一致」之例，作為第2變形例，來一面參照圖7一面進行說明。
參照圖7，針對第2變形例之陣列晶片51B作說明。陣列晶片51B，係設為具有8個的平面PLA6、PLB6、PLC6、PLD6、PLE6、PLF6、PLG6、PLH6者，來進行說明。
如同在圖7中所示一般，平面PLA6、PLB6、PLC6、PLD6，係沿著X方向而被作配置。平面PLE6、PLF6、PLG6、PLH6，係沿著X方向而被作配置。平面PLA6、PLE6，係沿著Y方向而被作配置。平面PLB6、PLF6，係沿著Y方向而被作配置。平面PLC6、PLG6，係沿著Y方向而被作配置。平面PLD6、PLH6，係沿著Y方向而被作配置。
平面PLA6，係具有記憶體胞陣列111A6、112A6。平面PLA6之記憶體胞陣列111A6、112A6之配置態樣，係與一面參照圖6一面作了說明的平面PLA5之記憶體胞陣列111A、112A之配置態樣相同。
記憶體胞陣列111A6、112A6，係與記憶體胞陣列111A、112A相異，而將所有的位元線BL作共有。記憶體胞陣列111A6與記憶體胞陣列112A6，係藉由使位元線BL作彎折，而將所有的位元線BL作共有。藉由使所有的位元線BL作彎折並且作共有，係能夠使各位元線BL之電性特性彼此一致。
從晶片尺寸之縮小的觀點來看，將平面作結合一事亦係為可採用之態樣。圖8，係為用以對於本實施形態之第3變形例之陣列晶片51C作說明之圖。陣列晶片51C，係為將一面參照圖6一面作了說明的陣列晶片51A之平面作了結合者。
陣列晶片51C，係具有4個的平面PLAE7、PLBF7、PLCG7、PLDH7。平面PLAE7，係為將陣列晶片51A之平面PLA5與平面PLE5作了結合者。平面PLAE7，係具有記憶體胞陣列111A7、112A7、111E7、112E7。
記憶體胞陣列111A7，係相當於陣列晶片51A之平面PLA5所具有的記憶體胞陣列111A。記憶體胞陣列112A7，係相當於陣列晶片51A之平面PLA5所具有的記憶體胞陣列112A。記憶體胞陣列111E7、112E7，係相當於陣列晶片51A之平面PLE5所具有的記憶體胞陣列。
在記憶體胞陣列111A7和記憶體胞陣列112A7和記憶體胞陣列111E7以及記憶體胞陣列112E7之間，係並未被形成有假階梯或者是細縫，而成為相互連接之狀態。記憶體胞陣列111A7與記憶體胞陣列112A7，係將至少一部分的位元線BL作共有。記憶體胞陣列111E7與記憶體胞陣列112E7，係將至少一部分的位元線BL作共有。
從更進一步將晶片尺寸縮小的觀點來看，將在X方向上之平面之間隔縮窄一事亦係為可採用之態樣。圖9，係為用以對於本實施形態之第4變形例之陣列晶片51D作說明之圖。陣列晶片51D，係具有4個的平面PLAE8、PLBF8、PLCG8、PLDH8。
如同在圖9中所示一般，平面PLAE8、PLBF8、PLCG8、PLDH8，係沿著X方向而被作配置。
平面PLAE8，係具有4個的記憶體胞陣列111A8、112A8、111E8、112E8。在記憶體胞陣列111A8之-X方向側處，係被設置有假階梯142A8。在記憶體胞陣列111A8之+X方向側處，係被設置有真階梯141A8。在記憶體胞陣列112A8之-X方向側處，係被設置有真階梯141A8。在記憶體胞陣列112A8之+X方向側處，係被設置有細縫ST。
在記憶體胞陣列111E8之-X方向側處，係被設置有假階梯142E8。在記憶體胞陣列111E8之+X方向側處，係被設置有真階梯141E8。在記憶體胞陣列112E8之-X方向側處，係被設置有真階梯141E8。在記憶體胞陣列112E8之+X方向側處，係被設置有細縫ST。
記憶體胞陣列111A8以及記憶體胞陣列111E8，係在X方向上而被配置在相同之位置處。記憶體胞陣列112A8以及記憶體胞陣列112E8，係在X方向上而被配置在相同之位置處。記憶體胞陣列112A8以及記憶體胞陣列112E8之配置位置，係相較於記憶體胞陣列111A8以及記憶體胞陣列111E8之配置位置而更朝向+X方向有所偏移。
在記憶體胞陣列111A8和記憶體胞陣列112A8和記憶體胞陣列111E8以及記憶體胞陣列112E8之間，係並未被形成有假階梯或者是細縫，而成為相互連接之狀態。記憶體胞陣列111A8與記憶體胞陣列112A8，係將至少一部分的位元線BL作共有。記憶體胞陣列111E8與記憶體胞陣列112E8，係將至少一部分的位元線BL作共有。
平面PLBF8，係具有4個的記憶體胞陣列111B8、112B8、111F8、112F8。在記憶體胞陣列111B8之-X方向側處，係被設置有真階梯141B8。在記憶體胞陣列111B8之+X方向側處，係被設置有細縫ST。在記憶體胞陣列112B8之-X方向側處，係被設置有細縫ST。在記憶體胞陣列112B8之+X方向側處，係被設置有真階梯141B8。
在記憶體胞陣列111F8之-X方向側處，係被設置有真階梯141F8。在記憶體胞陣列111F8之+X方向側處，係被設置有細縫ST。在記憶體胞陣列112F8之-X方向側處，係被設置有細縫ST。在記憶體胞陣列112F8之+X方向側處，係被設置有真階梯141F8。
記憶體胞陣列111B8以及記憶體胞陣列111F8，係在X方向上而被配置在相同之位置處。記憶體胞陣列112B8以及記憶體胞陣列112F8，係在X方向上而被配置在相同之位置處。記憶體胞陣列112B8以及記憶體胞陣列112F8之配置位置，係相較於記憶體胞陣列111B8以及記憶體胞陣列111F8之配置位置而更朝向-X方向有所偏移。
在平面PLAE8之記憶體胞陣列112A8與平面PLBF8之記憶體胞陣列112B8之間，係被設置有細縫ST，而並未被設置有階梯部。故而，相較於被設置有階梯部的情況，記憶體胞陣列112A8與記憶體胞陣列112B8係被更靠近地作配置。
在平面PLAE8之記憶體胞陣列112E8與平面PLBF8之記憶體胞陣列112F8之間，係被設置有細縫ST，而並未被設置有階梯部。故而，相較於被設置有階梯部的情況，記憶體胞陣列112E8與記憶體胞陣列112F8係被更靠近地作配置。
在記憶體胞陣列111B8和記憶體胞陣列112B8和記憶體胞陣列111F8以及記憶體胞陣列112F8之間，係並未被形成有假階梯或者是細縫，而成為相互連接之狀態。記憶體胞陣列111B8與記憶體胞陣列112B8，係將至少一部分的位元線BL作共有。記憶體胞陣列111F8與記憶體胞陣列112F8，係將至少一部分的位元線BL作共有。
平面PLCG8，係具有4個的記憶體胞陣列111C8、112C8、111G8、112G8。在平面PLCG8處之記憶體胞陣列111C8、112C8、111G8、112G8之配置態樣，係與在平面PLAE8處之記憶體胞陣列111A8、112A8、111E8、112E8之配置態樣相同。
在平面PLCG8之記憶體胞陣列111C8與平面PLBF8之記憶體胞陣列111B8之間，係被設置有細縫ST，而並未被設置有階梯部。故而，相較於被設置有階梯部的情況，記憶體胞陣列111C8與記憶體胞陣列111B8係被更靠近地作配置。
在平面PLCG8之記憶體胞陣列111G8與平面PLBF8之記憶體胞陣列111F8之間，係被設置有細縫ST，而並未被設置有階梯部。故而，相較於被設置有階梯部的情況，記憶體胞陣列111G8與記憶體胞陣列111F8係被更靠近地作配置。
平面PLDH8，係具有4個的記憶體胞陣列111D8、112D8、111H8、112H8。在平面PLDH8處之記憶體胞陣列111D8、112D8、111H8、112H8之配置態樣，係與在平面PLBF8處之記憶體胞陣列111B8、112B8、111F8、112F8之配置態樣相同。
接著，一面參照圖10、11、12，一面針對陣列晶片51之製造製程作說明。一面針對參照圖4所作了說明的陣列晶片51之平面PLA、PLB作圖示，一面進行說明。一面針對平面PLA、PLB之相當於記憶體胞陣列111A、111B之部分作圖示，一面進行說明。
＜層積工程＞ 首先，進行層積工程。在層積工程中，首先，係以將基板80之Z方向側表面作覆蓋的方式，而使絕緣體層81與犧牲層82被交互作層積。犧牲層82，係為在後續之工程中被取代(replace)為導電體層之層，並例如係為包含有氮與矽之層。於圖10中，係展示有層積工程完成後之狀態。
＜階梯形成工程＞ 在層積工程之後，係進行階梯形成工程。在階梯形成工程中，例如，係藉由反覆進行向異性蝕刻與蝕刻遮罩之薄化(slimming)，來在被作了層積的絕緣體層81以及犧牲層82之一部分處，形成真階梯141A、141B以及假階梯142A、142B。於圖11中，係展示有如此這般地剛被形成了真階梯141A、141B以及假階梯142A、142B後的狀態。
＜孔形成工程＞ 在階梯形成工程之後，係進行孔形成工程。在孔形成工程中，係在與記憶體柱相對應之部分處，形成記憶體洞MHAa、MHAb、MHBa、MHBb。此些，係均為使其長邊方向沿著Z方向的略圓柱形狀之細長之孔，例如係藉由RIE而被形成。之後，記憶體洞MHAa、MHAb、MHBa、MHBb之內側係被犧牲材所填埋。作為犧牲材之材料，例如，係可使用多晶矽或非晶質矽等。於圖12中，係展示有孔形成工程完成後之狀態。
＜犧牲材去除工程＞ 在孔形成工程之後，係進行犧牲材去除工程。在犠牲材去除工程中，將記憶體洞MHAa、MHAb、MHBa、MHBb作填埋之犧牲材係被去除。在作為犧牲材等而使用有多晶矽或非晶質矽等的情況時，例如係可藉由濕蝕刻來將此些作去除。
＜記憶體柱等之形成工程＞ 在犧牲材去除工程之後，係進行記憶體柱等之形成工程。在記憶體柱等之形成工程中，在記憶體洞MHAa、MHAb、MHBa、MHBb之內側處，係被形成有記憶體柱。此些，係均為例如藉由CVD(化學氣相沉積，Chemical Vapor Deposition)而被形成。
＜取代(replace)工程＞ 在記憶體柱等之形成工程之後，係進行取代工程。在取代工程中，藉由濕蝕刻，犧牲層82係被去除。此時，被作了層積之各個的絕緣體層81，係以在各者之間空出有間隙的狀態而殘留。但是，各個的絕緣體層81，由於係藉由記憶體柱而被作支持，因此其之形狀係被作維持。之後，例如藉由CVD，在原本犧牲層82所存在的間隙之各者處，係被形成有導電體層。
接著，一面參照圖13、14、15、16，一面針對陣列晶片51D之製造製程作說明。一面針對參照圖9所作了說明的陣列晶片51D之平面PLAE8、PLBF8作圖示，一面進行說明。一面針對在平面PLAE8與平面PLBF8之間被形成有細縫ST之相當於記憶體胞陣列112A8、112B8之部分作圖示，一面進行說明。
＜層積工程＞ 首先，進行層積工程。在層積工程中，首先，係以將基板80之Z方向側表面作覆蓋的方式，而使絕緣體層81與犧牲層82被交互作層積。犧牲層82，係為在後續之工程中被取代(replace)為導電體層之層，並例如係為包含有氮與矽之層。於圖13中，係展示有層積工程完成後之狀態。
＜階梯形成工程＞ 在層積工程之後，係進行階梯形成工程。在階梯形成工程中，例如，係藉由反覆進行向異性蝕刻與蝕刻遮罩之薄化，來在被作了層積的絕緣體層81以及犧牲層82之一部分處，形成真階梯141A8、141B8。於圖14中，係展示有如此這般地剛被形成了真階梯141A8、141B8後的狀態。
＜孔形成工程＞ 在階梯形成工程之後，係進行孔形成工程。在孔形成工程中，係在與記憶體柱相對應之部分處，形成記憶體洞MHAc、MHAd、MHBc、MHBd。此些，係均為使其長邊方向沿著Z方向的略圓柱形狀之細長之孔，例如係藉由RIE而被形成。之後，記憶體洞MHAc、MHAd、MHBc、MHBd之內側係被犧牲材所填埋。作為犧牲材之材料，例如，係可使用多晶矽或非晶質矽等。於圖15中，係展示有孔形成工程完成後之狀態。
＜細縫形成工程＞ 在孔形成工程之後，係進行細縫形成工程。在記憶體洞MHAc、MHAd與記憶體洞MHBc、MHBd之間，係被形成有細縫ST。作為細縫ST之材料，例如，係可使用包含有氧與矽之絕緣材料。圖16，係展示有細縫形成工程完成後之狀態。
＜犧牲材去除工程＞ 在細縫形成工程之後，係進行犧牲材去除工程。在犠牲材去除工程中，將記憶體洞MHAc、MHAd、MHBc、MHBd作填埋之犧牲材係被去除。在作為犧牲材等而使用有多晶矽或非晶質矽等的情況時，例如係可藉由濕蝕刻來將此些作去除。
＜記憶體柱等之形成工程＞ 在犧牲材去除工程之後，係進行記憶體柱等之形成工程。在記憶體柱等之形成工程中，在記憶體洞MHAc、MHAd、MHBc、MHBd之內側處，係被形成有記憶體柱。此些，係均為例如藉由CVD而被形成。
＜取代(replace)工程＞ 在記憶體柱等之形成工程之後，係進行取代工程。在取代工程中，藉由濕蝕刻，犧牲層82係被去除。此時，被作了層積之各個的絕緣體層81，係以在各者之間空出有間隙的狀態而殘留。但是，各個的絕緣體層81，由於係藉由記憶體柱而被作支持，因此其之形狀係被作維持。之後，例如藉由CVD，在原本犧牲層82所存在的間隙之各者處，係被形成有導電體層。
以上，係參照具體例而對於本實施形態作了說明。但是，本發明係並不被限定於此些之具體例。就算是當業者對於此些之具體例而適宜施加有設計變更者，只要是具備有本發明之特徵，則被包含於本發明之範圍中。前述之各具體例所具備的各要素以及其之配置、條件、形狀等，係並不被限定為所作了例示者，而能夠適宜作變更。前述之各具體例所具備的各要素，只要不會產生技術上的矛盾，則便可適宜對於其組合作變更。
2:半導體記憶裝置 51,51A,51B,51C,51D:陣列晶片 52:電路晶片 80:基板 81:絕緣體層 82:犧牲層 111A,111A6,111A7,111A8:記憶體胞陣列 111B,111B8:記憶體胞陣列 111C8,111D8,111E7,111E8,111F8,111G8,111H8:記憶體胞陣列 112A,112A6,112A7,112A8:記憶體胞陣列 112B,112B8:記憶體胞陣列 112C8,112D8,112E7,112E8,112F8,112G8,112H8:記憶體胞陣列 121A,122A,121B,122B:感測放大器 131A,132A,131B,132B:行解碼器 141A,141A8,141B,141B8,141E8,141F8:真階梯 142A,142A5,142A8,142B,142E8:假階梯 BL:位元線 PLA,PLA5,PLA6,PLAE7,PLAE8:平面(plane) PLB,PLB5,PLB6,PLBF8:平面 PLC,PLC5,PLC6,PLCG8:平面 PLD,PLD5,PLD6,PLDH8:平面 PLE,PLF,PLG,PLH:平面 PLE5,PLF5,PLG5,PLH5:平面 PLE6,PLF6,PLG6,PLH6:平面 PLAa,PLAb,PLAb5:平面部分 PLBa,PLBb,PLBb5:平面部分 ST:細縫
[圖1]係為對於本實施形態的記憶體系統之構成例作展示之區塊圖。 [圖2]係為對於本實施形態之半導體記憶裝置的構成例作展示之區塊圖。 [圖3]係為對於本實施形態之半導體記憶裝置的構造例作展示之剖面圖。 [圖4]係為對於本實施形態之半導體記憶裝置的陣列晶片側之配置態樣作展示之圖。 [圖5]係為對於本實施形態之半導體記憶裝置的電路晶片側之配置態樣作展示之圖。 [圖6]係為對於本實施形態之第1變形例之半導體記憶裝置的陣列晶片側之配置態樣作展示之圖。 [圖7]係為對於本實施形態之第2變形例之半導體記憶裝置的陣列晶片側之配置態樣作展示之圖。 [圖8]係為對於本實施形態之第3變形例之半導體記憶裝置的陣列晶片側之配置態樣作展示之圖。 [圖9]係為對於本實施形態之第4變形例之半導體記憶裝置的陣列晶片側之配置態樣作展示之圖。 [圖10]係為用以對於本實施形態之半導體記憶裝置的陣列晶片之製造方法作說明之圖。 [圖11]係為用以對於本實施形態之半導體記憶裝置的陣列晶片之製造方法作說明之圖。 [圖12]係為用以對於本實施形態之半導體記憶裝置的陣列晶片之製造方法作說明之圖。 [圖13]係為用以對於本實施形態之半導體記憶裝置的陣列晶片之製造方法作說明之圖。 [圖14]係為用以對於本實施形態之半導體記憶裝置的陣列晶片之製造方法作說明之圖。 [圖15]係為用以對於本實施形態之半導體記憶裝置的陣列晶片之製造方法作說明之圖。 [圖16]係為用以對於本實施形態之半導體記憶裝置的陣列晶片之製造方法作說明之圖。
52:電路晶片
111A:記憶體胞陣列
111B:記憶體胞陣列
112A:記憶體胞陣列
112B:記憶體胞陣列
121A:感測放大器
121B:感測放大器
122A:感測放大器
122B:感測放大器
131A:行解碼器
131B:行解碼器
132A:行解碼器
132B:行解碼器
PLA:平面
PLAa:平面部分
PLAb:平面部分
PLB:平面
PLBa:平面部分
PLBb:平面部分
PLC:平面
PLD:平面
PLE:平面
PLF:平面
PLG:平面
PLH:平面

Claims (11)

  1. 一種半導體記憶裝置，係具備有：層積體，係使複數之導電層隔著絕緣層而被作了層積；和電路部，係於前述層積體之層積方向上而被作重疊設置，前述層積體，係具有被配置有複數之記憶體胞之記憶體部、和階梯部，前述電路部，係具有被與前述複數之導電層作電性連接之行解碼器，前述階梯部，係具有在前述層積方向上而被與前述行解碼器作重疊設置之第1構造、和與前述第1構造相異之第2構造，前述第1構造，係使前述複數之導電層之端部成為階梯狀，前述第2構造，係使前述複數之導電層之其他之端部成為階梯狀，前述第2構造之階差係較前述第1構造之階差而更大。
  2. 如請求項1所記載之半導體記憶裝置，其中，前述記憶體部，係具有第1記憶體部與第2記憶體部，前述階梯部，係具有與前述第1記憶體部相連接並且具有前述第1構造之第1階梯部、和與前述第2記憶體部相連接並且具有前述第1構造之第2階梯部， 前述行解碼器，係具有與前述第1階梯部相連接之第1行解碼器、和與前述第2階梯部相連接之第2行解碼器，前述第1行解碼器，係於前述記憶體部之第1邊處而被作重疊設置，前述第2行解碼器，係於前述記憶體部之與前述第1邊相異之第2邊處而被作重疊設置。
  3. 如請求項2所記載之半導體記憶裝置，其中，在前述第2邊側處，係被設置有與前述第1記憶體部相連接並且具有前述第2構造之第3階梯部，在前述第1邊側處，係被設置有與前述第2記憶體部相連接並且具有前述第2構造之第4階梯部。
  4. 如請求項3所記載之半導體記憶裝置，其中，在將前述第1邊與前述第2邊作連接之第3邊側處，係被設置有與前述第1記憶體部相連接並且具有前述第2構造之第5階梯部，在身為與前述第3邊相異之邊並且將前述第1邊與前述第2邊作連接之第4邊側處，係被設置有與前述第2記憶體部相連接並且具有前述第2構造之第6階梯部。
  5. 如請求項1所記載之半導體記憶裝置，其中，在前述第1構造處，係被設置有與前述行解碼器作電性連接之接觸插塞。
  6. 如請求項5所記載之半導體記憶裝置，其 中，前述記憶體胞係具有汲極。
  7. 如請求項4所記載之半導體記憶裝置，其中，在前述第1構造處，係被設置有與前述行解碼器作電性連接之接觸插塞，前述記憶體胞係具有汲極，前述第1記憶體部與前述第2記憶體部，係將與前述汲極相連接之位元線作共有。
  8. 如請求項7所記載之半導體記憶裝置，其中，在前述第1記憶體部與前述第2記憶體部之間，前述位元線係有所彎折。
  9. 如請求項7所記載之半導體記憶裝置，其中，在前述第1記憶體部與前述第2記憶體部之間，係被設置有與前述第1記憶體部相連接並且具有前述第2構造之第7階梯部，在前述第1記憶體部與前述第2記憶體部之間，係被設置有與前述第2記憶體部相連接並且具有前述第2構造之第8階梯部。
  10. 如請求項7所記載之半導體記憶裝置，其中，前述第1記憶體部之導電層與前述第2記憶體部之導電 層係相連接。
  11. 如請求項1所記載之半導體記憶裝置，其中，前述記憶體部係被設置有複數，複數之前述記憶體部係藉由細縫而被隔開。
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