TWI902623B - 積分器與三角積分類比數位轉換器 - Google Patents
積分器與三角積分類比數位轉換器Info
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Abstract
本發明揭露了一種應用在三角積分類比數位轉換器中的積分器，其包含了一取樣電路及一積分電路。而透過在該取樣電路中設計具有電荷平均功能的特定開關，可以讓多個取樣電容的端點在取樣階段前便接近於欲進行取樣的訊號的電壓準位，進而使得輸入緩衝器僅需要較低的驅動能力便能夠對取樣電容進行充放電以降低功率消耗。
Description
本發明係有關於三角積分類比數位轉換器。
在三角積分類比數位轉換器中，通常會設置一個輸入緩衝器以接收一輸入訊號以驅動後端的積分器。然而，當積分器為一開關電容積分器(switched-capacitor integrator)時，輸入緩衝器便會需要較強的驅動能力，因而導致較高的功耗。
因此，本發明的目的之一在於提出一種積分器，其可以讓輸入緩衝器僅需要較弱的驅動能力便可以完成積分器的操作，以解決先前技術中所述的問題。
在本發明的一個實施例中，揭露了一種積分器，其包含有一取樣電路及一積分電路，其中該取樣電路用以對一第一訊號進行取樣操作以產生一取樣後訊號，且該積分電路用以對該取樣後訊號進行積分操作以產生一第二訊號。此外，該取樣電路包含有一第一電路、一第二電路及一第一特定開關。該第一電路包含了該第一電路之一第一開關、一第二開關、一第三開關、一第四開關及一第一取樣電容，其中該第一開關耦接於一第一端點與一共模電壓之間，該第二開關耦接於該第一端點與一取樣電路輸出端點之間，該第三開關耦接於一取樣電路輸入端點與一第二端點之間，該第四開關耦接於該第二端點與一第一電壓之間，且該第一取樣電容耦接於該第一端點與該第二端點之間。該第二電路包含了該第二電路之一第一開關、一第二開關、一第三開關、一第四開關及一第二取樣電容，其中該第一開關耦接於該第二電路之一第一端點與該共模電壓之間，該第二開關耦接於該第一端點與該取樣電路輸出端點之間，該第三開關耦接於該取樣電路輸入端點與一第二端點之間，該第四開關耦接於該第二端點與一第二電壓之間，且該第二取樣電容耦接於該第一端點與該第二端點之間。該第一特定開關耦接於該第一電路之該第二端點與該第二電路之該第二端點之間。
在本發明的一個實施例中，揭露了一種三角積分類比數位轉換器，其包含有一輸入緩衝器、一加法器、一積分器、一量化電路及一數位類比轉換器。該一輸入緩衝器用以接收一輸入訊號以產生一緩衝後輸入訊號。該加法器用以將該緩衝後輸入訊號減去一回授訊號以產生一第一訊號。該積分器用以對該第一訊號進行取樣與積分操作以產生一第二訊號。該量化電路用以根據該第二訊號以產生一輸出訊號。該數位類比轉換器用以對該輸出訊號進行數位類比轉換操作以產生該回授訊號。該積分器包含有一取樣電路及一積分電路，其中該取樣電路用以對該第一訊號進行取樣操作以產生一取樣後訊號，且該積分電路用以對該取樣後訊號進行積分操作以產生該第二訊號。此外，該取樣電路包含有一第一電路、一第二電路及一第一特定開關。該第一電路包含了一第一開關、一第二開關、一第三開關、一第四開關及一第一取樣電容，其中該第一開關耦接於一第一端點與一共模電壓之間，該第二開關耦接於該第一端點與一取樣電路輸出端點之間，該第三開關耦接於一取樣電路輸入端點與一第二端點之間，該第四開關耦接於該第二端點與一第一電壓之間，且該第一取樣電容耦接於該第一端點與該第二端點之間。該第二電路包含了一第一開關、一第二開關、一第三開關、一第四開關及一第二取樣電容，其中該第一開關耦接於一第一端點與該共模電壓之間，該第二開關耦接於該第一端點與該取樣電路輸出端點之間，該第三開關耦接於該取樣電路輸入端點與一第二端點之間，該第四開關耦接於該第二端點與一第二電壓之間，且該第二取樣電容耦接於該第一端點與該第二端點之間。該第一特定開關耦接於該第一電路之該第二端點與該第二電路之該第二端點之間。
第1圖為根據本發明一實施例之一錄音路徑100的示意圖，其中錄音路徑 100用來對一輸入訊號Vin進行處理以產生一輸出訊號Dout。如第1圖所示，錄音路徑 100包含了一輸入緩衝器110、一低通濾波器102、以及一三角積分類比數位轉換器(sigma-delta analog-to-digital converter)104。三角積分ADC 104包含了一加法器120、兩個積分器130、140、一延遲電路150、一加法器160、一量化電路170及一數位類比轉換器180。輸入緩衝器110包含了一放大器112、一輸入電阻R1、耦接於放大器112之一輸入端點與一輸出端點之間的一回授電阻R2。低通濾波器102包含了一輸出電阻R3及一輸出電容C1。在本實施例中，三角積分ADC 104可以被設置在任何需要進行類比數位轉換操作的電子裝置中，例如設置於具有麥克風的電子裝置，且用來將來自麥克風的類比聲音訊號轉換為數位音訊訊號。
在錄音路徑 100的操作中，輸入緩衝器110接收輸入訊號Vin以產生一緩衝後輸入訊號Vin’，且緩衝後輸入訊號Vin’經過延遲電路150後產生一延遲後輸入訊號Vin”。同時地，加法器120將緩衝後輸入訊號Vin’減去一回授訊號VFB以產生一第一訊號V1，積分器130對第一訊號V1進行取樣與積分操作以產生一第二訊號V2，且積分器140對第二訊號V2進行取樣與積分操作以產生一第三訊號V3。接著，加法器160對延遲後輸入訊號Vin”、第二訊號V2與第三訊號V3進行權重加總操作以產生一第四訊號V4。量化電路170可以包含多個比較器與一編碼電路，其用來將第四訊號V4轉換為輸出訊號Dout，其中輸出訊號Dout係為一多位元數位訊號。在一實施例中，量化電路170可以將第四訊號V4量化為8個量化位準+7、+5、+3、+1、-1、-3、-5、-7，且用來產生的輸出訊號Dout係為三位元數位訊號。舉例來說，量化位準+7、+5、+3、+1、-1、-3、-5、-7分別對應到之輸出訊號Dout的三個位元D1、D2、D3可以分別是(1, 1, 1)、(1, 1, 0)、(1, 0, 1)、(1, 0, 0)、(0, 1, 1)、(0, 1, 0)、(0, 0, 1)、(0, 0, 0)。接著，數位類比轉換器180對輸出訊號Dout進行數位類比轉換操作以產生回授訊號VFB。
此外，第1圖的三角積分ADC 104僅是作為範例說明，而非是本發明的限制。舉例來說，積分器130與量化電路170之間可以有不同的電路設計，亦即只要量化電路170可以根據第四訊號V4來產生輸出訊號Dout即可。
需注意的是，由於三角積分ADC 104的操作已為本領域具有通常知識者所熟知，且本發明的重點在於積分器130的電路設計，故三角積分ADC 104之其他元件的詳細說明在此不贅述。
第2圖為根據本發明一實施例之積分器130的示意圖。如第2圖所示，積分器130包含了一取樣電路202以及一積分電路204。取樣電路202包含了一第一電路210、一第二電路220、一第三電路230、一第一特定開關SW1及一第二特定開關SW2。在本實施例中，第一電路210包含了一第一開關SW11、一第二開關SW12、一第三開關SW13、一第四開關SW14及一第一取樣電容Cs1，其中第一開關SW11耦接於一第一端點N11與一共模電壓Vcm之間，第二開關SW12耦接於第一端點N11與一取樣電路輸出端點No1之間，第三開關SW13耦接於一取樣電路輸入端點Ni1與一第二端點N12之間，第四開關SW14耦接於第二端點N12與一第一電壓D1*Vr之間，且第一取樣電容Cs1耦接於第一端點N11與第二端點N12之間。第二電路220包含了一第一開關SW21、一第二開關SW22、一第三開關SW23、一第四開關SW24及一第二取樣電容Cs2，其中第一開關SW21耦接於一第一端點N21與共模電壓Vcm之間，第二開關SW22耦接於第一端點N21與取樣電路輸出端點No1之間，第三開關SW23耦接於取樣電路輸入端點Ni1與一第二端點N22之間，第四開關SW24耦接於第二端點N22與一第二電壓D2*Vr之間，且第二取樣電容Cs2耦接於第一端點N21與第二端點N22之間。第三電路220包含了一第一開關SW31、一第二開關SW32、一第三開關SW33、一第四開關SW34及一第三取樣電容Cs3，其中第一開關SW31耦接於一第一端點N31與共模電壓Vcm之間，第二開關SW32耦接於第一端點N31與取樣電路輸出端點No1之間，第三開關SW33耦接於取樣電路輸入端點Ni1與一第二端點N32之間，第四開關SW34耦接於第二端點N32與一第三電壓D3*Vr之間，且第三取樣電容Cs3耦接於第一端點N31與第二端點N32之間。在第2圖中，“Vr”可以是一個具有固定電壓準位的參考電壓，而D1、D2、D3則分別是輸出訊號Dout的三個位元。
積分電路204包含了一放大器240及一積分電容Cint，其中積分電容Cint耦接於放大器240的負輸入端點與輸出端點之間，且放大器240的正輸入端點耦接於共模電壓Vcm。
需注意的是，第2圖所繪示之取樣電容及對應之開關的數量僅是作為範例說明，而並非是本發明的限制。在其他的實施例中，若是輸出訊號Dout只有兩個位元，則第三電路230可以自取樣電路202中移除；而若是輸出訊號Dout有四個位元，則取樣電路202中可以另外包含一第四電路，其中該第四電路的架構與第一電路210、第二電路220、第三電路230相同。
在本實施例中，同時參考第3圖，第一電路210、第二電路220及第三電路230中的第一開關SW11、SW21、SW31係由一第一時脈訊號CK1所控制，且第一電路210、第二電路220及第三電路230中的第二開關SW12、SW22、SW32係由一第二時脈訊號CK2所控制，其中第一時脈訊號CK1與第二時脈訊號CK2不會同時具有高電壓準位，亦即第一開關SW11/SW21/SW31與第二開關SW12/SW22/SW32並不會同時導通。此外，第一電路210、第二電路220及第三電路230中的第三開關SW13、SW23、SW33係由一第三時脈訊號CK1d所控制，其中第三時脈訊號CK1d是根據第一時脈訊號CK1所產生，例如第三時脈訊號CK1d為第一時脈訊號CK1透過一延遲電路所產生，亦即第三時脈訊號CK1d的相位落後第一時脈訊號CK1的相位。第一電路210、第二電路220及第三電路230中的第四開關SW14、SW24、SW34係由一第四時脈訊號CK2d所控制，其中第四時脈訊號CK2d是根據第二時脈訊號CK2所產生，例如第四時脈訊號CK2d為第二時脈訊號CK2透過一延遲電路所產生，亦即第四時脈訊號CK2d的相位落後第二時脈訊號CK2的相位。此外，在一實施例中，第三時脈訊號CK1d與第二時脈訊號CK2不會同時具有高電壓準位，且第四時脈訊號CK2d與第一時脈訊號CK1不會同時具有高電壓準位
在其他的實施例中，第一電路210、第二電路220及第三電路230中的第三開關SW13、SW23、SW33亦可以由第一時脈訊號CK1所控制，及/或第一電路210、第二電路220及第三電路230中的第四開關SW14、SW24、SW34亦可以由第二時脈訊號CK2所控制，這些設計上的變化應隸屬於本發明的範疇。
需注意的是，第3圖所繪示之多個時脈訊號的時序及工作週期(duty cycle)僅是作為範例說明，而非是本發明的限制。舉例來說，只要第一時脈訊號CK1與第二時脈訊號CK2不會同時讓對應的開關導通(例如，第一時脈訊號CK1與第二時脈訊號CK2不會同時具有高準位)，第一時脈訊號CK1與第二時脈訊號CK2的相位及工作週期可以根據設計者的考量而有不同的變化。類似地，只要第三時脈訊號CK1d與第四時脈訊號CK2d不會同時讓對應的開關導通，第三時脈訊號CK1d與第四時脈訊號CK2d的相位及工作週期可以根據設計者的考量而有不同的變化。
在積分器130的操作中，首先，積分器130操作於一取樣階段，此時第一時脈訊號CK1與第三時脈訊號CK1d可以具有高電壓準位，以分別導通第一電路210、第二電路220及第三電路230中的第一開關SW11、SW21、SW31(對應於時脈訊號CK1)及第三開關SW13、SW23、SW33(對應於時脈訊號CK1d)；以及第二時脈訊號CK2與第四時脈訊號CK2d此時可以具有低電壓準位，以使得第一電路210、第二電路220及第三電路230中的第二開關SW12、SW22、SW32(對應於時脈訊號CK2)及第四開關SW14、SW24、SW34(對應於時脈訊號CK2d)處於未導通狀態。在取樣階段中，第一訊號V1與共模電壓Vcm的壓差會儲存於第一取樣電容Cs1、第二取樣電容Cs2與第三取樣電容Cs3。
此外，在取樣階段開始之前，亦即在第三開關SW13、SW23、SW33導通之前，第一特定開關SW1與第二特定開關SW2便會因為第一時脈訊號CK1而導通，以使得第一電路210、第二電路220及第三電路230中的第二端點N12、N22、N32彼此連接以平均其電荷，亦即使得第二端點N12、N22、N32具有相同或類似的電壓準位。
緊接著取樣階段，積分器130操作於一積分階段，此時第一時脈訊號CK1與第三時脈訊號CK1d可以具有低電壓準位，以使得第一電路210、第二電路220及第三電路230中的第一開關SW11、SW21、SW31及第三開關SW13、SW23、SW33處於未導通狀態；以及第二時脈訊號CK2與第四時脈訊號CK2d此時可以具有高電壓準位，以分別導通第一電路210、第二電路220及第三電路230中的第二開關SW12、SW22、SW32及第四開關SW14、SW24、SW34。在積分階段中，第一取樣電容Cs1、第二取樣電容Cs2與第三取樣電容Cs3可以將所儲存的輸入訊號Vin’和回授訊號VFB的差值轉換為一取樣後訊號Vs，而積分電路204對取樣後訊號Vs進行積分操作以產生第二訊號V2。根據前述可知，取樣電路202對第一訊號V1進行取樣操作以產生取樣後訊號Vs。
在第2圖的實施例中，透過在取樣階段開始之前，第一特定開關SW1與第二特定開關SW2便會因為第一時脈訊號CK1而導通，可以讓第二端點N12、N22、N32具有相同或類似的電壓準位，以使得輸入緩衝器110不需要具有強的驅動能力便能夠使得第一訊號V1可以快速地傳送至第一取樣電容Cs1、第二取樣電容Cs2與第三取樣電容Cs3中。舉例來說，假設在取樣階段開始之前，輸出訊號Dout的三個位元D1、D2、D3分別為(1, 0, 1)，且第2圖之第二端點N12、N22、N32的電壓準位會等於(Vr, 0, Vr)，因此，在取樣階段開始之前，透過導通第一特定開關SW1與第二特定開關SW2，第二端點N12、N22、N32的電壓準位會等於(2/3)*Vr。此外，由於三角積分ADC 104所採用的都是過取樣(over-sampling)技術，亦即緩衝後輸入訊號Vin’的電壓準位通常會很接近(2/3)*Vr，因此，輸入緩衝器110僅需要較低的驅動能力便能夠將第二端點N12、N22、N32的電壓準位充放電至緩衝後輸入訊號Vin’的電壓準位，因而降低了輸入緩衝器110的功率消耗。
在先前技術中，由於不具有電荷平均功能的第一特定開關SW1與第二特定開關SW2，故在取樣階段時需要將第一電路210的第二端點N12由Vr充放電至第一訊號V1的電壓準位、將第二電路220的第二端點N22由0V充放電至第一訊號V1的電壓準位、並將第三電路230的第二端點N32由Vr充放電至第一訊號V1的電壓準位，故輸入緩衝器110會需要較強的驅動能力，而具有很高的功耗。
簡要歸納本發明，在本發明的積分器中，透過設計具有電荷平均功能的第一特定開關SW1與第二特定開關SW2以在取樣階段開始之前便導通，並使得取樣電容的第二端點接近於欲進行取樣的第一訊號，可以讓輸入緩衝器僅需要較低的驅動能力便能夠對取樣電容進行充放電至第一訊號的電壓準位，因而降低了輸入緩衝器的功率消耗。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利範圍所做之均等變化與修飾，皆應屬本發明之涵蓋範圍。
100:錄音路徑
102:低通濾波器
104:三角積分ADC
110:輸入緩衝器
112:放大器
120:加法器
130,140:積分器
150:延遲電路
160:加法器
170:量化電路
180:數位類比轉換器
202:取樣電路
204:積分電路
210:第一電路
220:第二電路
230:第三電路
240:放大器
C1:輸出電容
Cint:積分電容
Cs1:第一取樣電容
Cs2:第二取樣電容
Cs3:第三取樣電容
D1,D2,D3:位元
CK1:第一時脈訊號
CK2:第二時脈訊號
CK1d:第三時脈訊號
CK2d:第四時脈訊號
Dout:輸出訊號
N11,N21,N31:第一端點
N12,N22,N32:第二端點
Ni1:取樣電路輸入端點
No1:取樣電路輸出端點
R1:輸入電阻
R2:回授電阻
R3:輸出電阻
SW1:第一特定開關
SW2:第二特定開關
SW11,SW21,SW31:第一開關
SW12,SW22,SW32:第二開關
SW13,SW23,SW33:第三開關
SW14,SW24,SW34:第四開關
V1:第一訊號
V2:第二訊號
V3:第三訊號
V4:第四訊號
Vcm:共模電壓
VFB:回授訊號
Vin:輸入訊號
Vin’:緩衝後輸入訊號
Vin”:延遲後輸入訊號
Vr:參考電壓
Vs:取樣後訊號
第1圖為根據本發明一實施例之三角積分類比數位轉換器的示意圖。
第2圖為根據本發明一實施例之積分器的示意圖。
第3圖為根據本發明一實施例之多個時脈訊號的示意圖。
130:積分器
202:取樣電路
204:積分電路
210:第一電路
220:第二電路
230:第三電路
240:放大器
Cint:積分電容
Cs1:第一取樣電容
Cs2:第二取樣電容
Cs3:第三取樣電容
D1,D2,D3:位元
CK1:第一時脈訊號
CK2:第二時脈訊號
CK1d:第三時脈訊號
CK2d:第四時脈訊號
N11,N21,N31:第一端點
N12,N22,N32:第二端點
Ni1:取樣電路輸入端點
No1:取樣電路輸出端點
SW1:第一特定開關
SW2:第二特定開關
SW11,SW21,SW31:第一開關
SW12,SW22,SW32:第二開關
SW13,SW23,SW33:第三開關
SW14,SW24,SW34:第四開關
V1:第一訊號
V2:第二訊號
Vcm:共模電壓
Vr:參考電壓
Vs:取樣後訊號
Claims (10)
- 一種積分器，包含有： 一取樣電路，用以對一第一訊號進行取樣操作以產生一取樣後訊號，且該取樣電路包含有： 一第一電路，包含了該第一電路之一第一開關、一第二開關、一第三開關、一第四開關及一第一取樣電容，其中該第一開關耦接於一第一端點與一共模電壓之間，該第二開關耦接於該第一端點與一取樣電路輸出端點之間，該第三開關耦接於一取樣電路輸入端點與一第二端點之間，該第四開關耦接於該第二端點與一第一電壓之間，且該第一取樣電容耦接於該第一端點與該第二端點之間； 一第二電路，包含了該第二電路之一第一開關、一第二開關、一第三開關、一第四開關及一第二取樣電容，其中該第一開關耦接於該第二電路之一第一端點與該共模電壓之間，該第二開關耦接於該第一端點與該取樣電路輸出端點之間，該第三開關耦接於該取樣電路輸入端點與該第二電路之一第二端點之間，該第四開關耦接於該第二端點與一第二電壓之間，且該第二取樣電容耦接於該第一端點與該第二端點之間；以及 一第一特定開關，耦接於該第一電路之該第二端點與該第二電路之該第二端點之間；以及 一積分電路，耦接於該取樣電路，用以對該取樣後訊號進行積分操作以產生一第二訊號。
- 如申請專利範圍第1項所述的積分器，其中該第一電路之該第一開關與該第二電路之該第一開關是由一第一時脈訊號所控制，該第一電路之該第二開關與該第二電路之該第二開關是由一第二時脈訊號所控制，該第一電路之該第三開關與該第二電路之該第三開關是由一第三時脈訊號所控制，且該第一電路之該第四開關與該第二電路之該第四開關是由一第四時脈訊號所控制；以及該第一時脈訊號與該第二時脈訊號不會同時讓對應的開關導通。
- 如申請專利範圍第2項所述的積分器，其中該第三時脈訊號是根據該第一時脈訊號所產生，該第四時脈訊號是根據該第二時脈訊號所產生，且該第三時脈訊號與該第四時脈訊號不會同時讓對應的開關導通。
- 如申請專利範圍第3項所述的積分器，其中該第三時脈訊號的相位落後於該第一時脈訊號的相位，且該第四時脈訊號的相位落後於該第二時脈訊號的相位。
- 如申請專利範圍第4項所述的積分器，其中該第一特定開關是由該第一時脈訊號所控制。
- 如申請專利範圍第1項所述的積分器，其中在該積分器操作於一取樣階段之前，該第一特定開關導通以使得該第一電路的該第二端點與該第二電路的該第二端點彼此連接；當該積分器操作於該取樣階段時，該第一電路的該第一開關與該第三開關、以及該第二電路的該第一開關與該第三開關導通，且該第一電路的該第二開關與該第四開關、以及該第二電路的該第二開關與該第四開關未導通；以及當該積分器操作於一積分階段時，該第一電路的該第一開關與該第三開關、以及該第二電路的該第一開關與該第三開關未導通，且該第一電路的該第二開關與該第四開關、以及該第二電路的該第二開關與該第四開關導通。
- 如申請專利範圍第1項所述的積分器，另包含有： 一第三電路，包含了該第三電路之一第一開關、一第二開關、一第三開關、一第四開關及一第三取樣電容，其中該第一開關耦接於該第三電路之一第一端點與該共模電壓之間，該第二開關耦接於該第一端點與該取樣電路輸出端點之間，該第三開關耦接於該取樣電路輸入端點與該第三電路之一第二端點之間，該第四開關耦接於該第二端點與該第二電壓之間，且該第三取樣電容耦接於該第一端點與該第二端點之間；以及 一第二特定開關，耦接於該第二電路之該第二端點與該第三電路之該第二端點之間。
- 如申請專利範圍第7項所述的積分器，其中在該積分器操作於一取樣階段之前，該第一特定開關與該第二特定開關導通以使得該第一電路的該第二端點、該第二電路的該第二端點與該第三電路的該第二端點彼此連接；當該積分器操作於該取樣階段時，該第一電路的該第一開關與該第三開關、該第二電路的該第一開關與該第三開關、以及該第三電路的該第一開關與該第三開關導通，且該第一電路的該第二開關與該第四開關、該第二電路的該第二開關與該第四開關、以及該第三電路的該第二開關與該第四開關未導通；以及當該積分器操作於一積分階段時，該第一電路的該第一開關與該第三開關、該第二電路的該第一開關與該第三開關、以及該第三電路的該第一開關與該第三開關未導通，且該第一電路的該第二開關與該第四開關、該第二電路的該第二開關與該第四開關、以及該第三電路的該第二開關與該第四開關導通。
- 一種三角積分類比數位轉換器，包含有： 一輸入緩衝器，用以接收一輸入訊號以產生一緩衝後輸入訊號； 一加法器，用以將該緩衝後輸入訊號減去一回授訊號以產生一第一訊號； 一積分器，用以對該第一訊號進行取樣與積分操作以產生一第二訊號； 一量化電路，用以根據該第二訊號以產生一輸出訊號；以及 一數位類比轉換器，用以對該輸出訊號進行數位類比轉換操作以產生該回授訊號； 其中該積分器包含有： 一取樣電路，用以對該第一訊號進行取樣操作以產生一取樣後訊號，且該取樣電路包含有： 一第一電路，包含了該第一電路之一第一開關、一第二開關、一第三開關、一第四開關及一第一取樣電容，其中該第一開關耦接於一第一端點與一共模電壓之間，該第二開關耦接於該第一端點與一取樣電路輸出端點之間，該第三開關耦接於一取樣電路輸入端點與一第二端點之間，該第四開關耦接於該第二端點與一第一電壓之間，且該第一取樣電容耦接於該第一端點與該第二端點之間； 一第二電路，包含了該第二電路之一第一開關、一第二開關、一第三開關、一第四開關及一第二取樣電容，其中該第一開關耦接於該第二電路之一第一端點與該共模電壓之間，該第二開關耦接於該第一端點與該取樣電路輸出端點之間，該第三開關耦接於該取樣電路輸入端點與一第二端點之間，該第四開關耦接於該第二端點與一第二電壓之間，且該第二取樣電容耦接於該第一端點與該第二端點之間；以及 一第一特定開關，耦接於該第一電路之該第二端點與該第二電路之該第二端點之間；以及 一積分電路，耦接於該取樣電路，用以對該取樣後訊號進行積分操作以產生該第二訊號。
- 如申請專利範圍第9項所述的三角積分類比數位轉換器，其中在該積分器操作於一取樣階段之前，該第一特定開關導通以使得該第一電路的該第二端點與該第二電路的該第二端點彼此連接；當該積分器操作於該取樣階段時，該第一電路的該第一開關與該第三開關、以及該第二電路的該第一開關與該第三開關導通，且該第一電路的該第二開關與該第四開關、以及該第二電路的該第二開關與該第四開關未導通；以及當該積分器操作於一積分階段時，該第一電路的該第一開關與該第三開關、以及該第二電路的該第一開關與該第三開關未導通，且該第一電路的該第二開關與該第四開關、以及該第二電路的該第二開關與該第四開關導通。
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2025
- 2025-02-07 TW TW114104611A patent/TWI902623B/zh active
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