TWI912832B - 通訊裝置的製造方法 - Google Patents

通訊裝置的製造方法

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Abstract

一種通訊裝置的製造方法,包括以下步驟:提供第一基板,其中第一基板包括第一區與第二區,且第一基板具有第一表面以及相對於第一表面的第二表面;提供第二基板;設置第一通訊元件於第一基板的第一區中的第一表面上;以密封元件組合第一基板與第二基板,以使密封元件設置於第一基板的第一表面與第二基板的第三表面之間;在組合第一基板與第二基板之前,設置第二控制元件於第二基板的第三表面上;在組合第一基板與第二基板之後,對於第一基板的第二表面進行薄化;在進行薄化之後,移除密封元件,以分離第一基板與第二基板;設置第二通訊元件於分離後的第二基板的第三表面上;以及使得第二通訊元件與第二控制元件電性連接。

Description

通訊裝置的製造方法
本揭露是有關於一種通訊裝置及其製造方法,且特別是有關於一種基板厚度減薄的通訊裝置及其製造方法。
通訊裝置已廣泛地應用於同領域中。隨著通訊裝置蓬勃發展,朝向輕薄化開發,因此對於通訊裝置的可靠度或品質要求越高。
本揭露提供一種通訊裝置及其製造方法,有助於通訊元件的訊號傳輸。
本揭露的通訊裝置的製造方法包括以下步驟:提供第一基板,其中第一基板包括第一區與第二區,且第一基板具有第一表面以及相對於第一表面的第二表面;提供第二基板;設置第一通訊元件於第一基板的第一區中的第一表面上;以密封元件組合第一基板與第二基板,以使密封元件設置於第一基板的第一表面與第二基板的第三表面之間;在組合第一基板與第二基板之前,設置第二控制元件於第二基板的第三表面上;在組合第一基板與第二基板之後,對於第一基板的第二表面進行薄化;在進行薄化之後,移除密封元件,以分離第一基板與第二基板;設置第二通訊元件於分離後的第二基板的第三表面上;以及使得第二通訊元件與第二控制元件電性連接。
本揭露的通訊裝置的製造方法包括以下步驟:提供第一基板,其中第一基板包括第一區與第二區,且第一基板具有第一表面以及相對於第一表面的第二表面;提供第二基板;設置第一通訊元件於第一基板的第一區中的第一表面上;以密封元件組合第一基板與第二基板,以使密封元件設置於第一基板的第一表面與第二基板的第三表面之間;在組合第一基板與第二基板之後,對於第一基板的第二表面進行薄化;在組合第一基板與第二基板之後,且在對於第一基板的第二表面進行薄化之前,設置光阻層於第一基板的第二區中至少一部分的第二表面上;以及在對於第一基板的第二表面進行薄化之後,移除光阻層。其中,在薄化第一基板的第二表面之後,第一基板在第一區具有第一厚度,第一基板在第二區具有第二厚度,且第一厚度小於第二厚度。
為讓本揭露的上述特徵和優點能更明顯易懂,下文特舉實施例,並配合所附圖式作詳細說明如下。
通過參考以下的詳細描述並同時結合附圖可以理解本揭露,須注意的是,為了使讀者能容易瞭解及為了圖式的簡潔,本揭露中的多張圖式只繪出通訊裝置的一部分,且圖式中的特定元件並非依照實際比例繪圖。此外,圖中各元件的數量及尺寸僅作為示意,並非用來限制本揭露的範圍。
在下文說明書與申請專利範圍中,「含有」與「包括」等詞為開放式詞語,因此其應被解釋為「含有但不限定為…」之意。
應了解到,當元件或膜層被稱為在另一個元件或膜層「上」或「連接到」另一個元件或膜層時,它可以直接在此另一元件或膜層上或直接連接到此另一元件或層,或者兩者之間存在有插入的元件或膜層(非直接情況)。相反地,當元件被稱為「直接」在另一個元件或膜層「上」或「直接連接到」另一個元件或膜層時,兩者之間不存在有插入的元件或膜層。
雖然術語「第一」、「第二」、「第三」…可用以描述多種組成元件,但組成元件並不以此術語為限。此術語僅用於區別說明書內單一組成元件與其它組成元件。申請專利範圍中可不使用相同術語,而依照申請專利範圍中元件宣告的順序以第一、第二、第三…取代。因此,在下文說明書中,第一組成元件在申請專利範圍中可能為第二組成元件。
於文中,「約」、「大約」、「實質上」、「大致上」之用語通常表示在一給定值或範圍的10%內、或5%內、或3%之內、或2%之內、或1%之內、或0.5%之內。在此給定的數量為大約的數量,亦即在沒有特定說明「約」、「大約」、「實質上」、「大致上」的情況下,仍可隱含「約」、「大約」、「實質上」、「大致上」之含義。
在本揭露一些實施例中,關於接合、連接之用語例如「連接」、「互連」等,除非特別定義,否則可指兩個結構係直接接觸,或者亦可指兩個結構並非直接接觸,其中有其它結構設於此兩個結構之間。且此關於接合、連接之用語亦可包括兩個結構都可移動,或者兩個結構都固定之情況。此外,用語「耦接」包括任何直接及間接的電性連接手段。
在本揭露一些實施例中,可使用光學顯微鏡(optical microscopy,OM)、掃描式電子顯微鏡(scanning electron microscope,SEM)、薄膜厚度輪廓測量儀(α-step)、橢圓測厚儀、或其它合適的方式量測各元件的面積、寬度、厚度或高度、或元件之間的距離或間距。詳細而言,根據一些實施例,可使用掃描式電子顯微鏡取得包括欲量測的元件的剖面結構影像,並量測各元件的面積、寬度、厚度或高度、或元件之間的距離或間距。
本揭露的通訊裝置可包括天線裝置、感測裝置或拼接裝置,但不以此為限。通訊裝置可為可彎折或可撓式通訊裝置。天線裝置可例如是液晶天線,但不以此為限。拼接裝置可例如是天線拼接裝置,但不以此為限。需注意的是,通訊裝置可為前述之任意排列組合,但不以此為限。下文將以通訊裝置說明本揭露內容,但本揭露不以此為限。
須知悉的是,以下所舉實施例可以在不脫離本揭露的精神下,可將數個不同實施例中的特徵進行替換、重組、混合以完成其它實施例。各實施例間特徵只要不違背發明精神或相衝突,均可任意混合搭配使用。
現將詳細地參考本揭露的示範性實施例,示範性實施例的實例說明於附圖中。只要有可能,相同元件符號在圖式和描述中用來表示相同或相似部分。
圖1A至圖1D為本揭露一實施例的通訊裝置的製造方法的流程的局部剖面圖。圖1E為圖1A的通訊裝置的製造方法的上視示意圖。其中,本實施例的通訊裝置100、200的製造方法可包括以下步驟:
首先,請參照圖1A與圖1E,先提供第一基板110。第一基板110包括多個元件區CR1與多個密封區SR1。每個元件區CR1相鄰於對應的密封區SR1,每個元件區CR1被對應的密封區SR1圍繞。每個元件區CR1可包括多個第一區111以及多個第二區112。為方便說明,圖1E於每個元件區CR1中示意地繪示三個第一區111和三個第二區112為例,但本揭露並不對每個元件區CR1中的第一區111的數量和第二區112的數量加以限制。圖1E中,為簡化說明,第一區111的形狀和第二區112的形狀以方形為例,但本發明不限於此,第一區111的形狀和第二區112的形狀並沒有限制。
依據一些實施例,如圖1D所示,第一區111可為後續製程中的通訊元件160的設置區,第二區112可為後續製程中的控制元件120的設置區。第一區111與第二區112彼此相鄰,第二區112位於第一區111與密封區SR1之間,且第一區111可部分重疊於第二區112(即第一區111與第二區112之間有重疊部分110P)。依據一些實施例,第一區111與第二區112的重疊部分110P可為通訊元件160與控制元件120電性連接的區域,但不限於此。在一些實施例中,第一區111也可約略大於或小於通訊元件160的設置區。在一些實施例中,第二區112也可約略大於或小於控制元件120的設置區。依據一些實施例,雖然圖未顯示,第一區111與第二區112可不具有重疊部分。
如圖1A所示,提供第一基板110和第二基板210。第一基板包括第一區111與第二區112,且第一基板具有第一表面110a以及相對於第一表面的第二表面110b。如圖1B所示,以密封元件150組合第一基板110與第二基板210,以使密封元件150設置於第一基板110的第一表面110a與第二基板210的第三表面210a之間。如圖1C所示,在組合第一基板110與第二基板210之後,對於第一基板110的第二表面110b進行薄化。例如,依據一些實施例,第一基板110的厚度,由圖1B的厚度T01減薄為圖1C的厚度T1,厚度T1小於厚度T01。如圖1D所示,設置第一通訊元件160於第一基板110’的第一區111中的第一表面110a上。設置第一通訊元件160的順序,並沒有特別限制。依據一些實施例,設置第一通訊元件160的步驟,可在組合第一基板110與第二基板210之後進行。依據一些實施例,設置第一通訊元件160的步驟,可在組合第一基板110與第二基板210之前進行。以下實施例中將再詳細說明。
如圖1A所示,第一基板110具有第一表面110a以及相對於第一表面110a的第二表面110b。在本實施例中,第一基板110可以包括硬性基板、軟性基板或前述的組合。舉例來說,第一基板110的材料可以為玻璃,但不限於此。在一些實施例中,第一基板110的材料也可以包括石英、藍寶石(sapphire)、陶瓷、聚碳酸酯(polycarbonate,PC)、聚醯亞胺(polyimide,PI)、聚對苯二甲酸乙二酯(polyethylene terephthalate,PET)、其它合適的基板材料、或前述的組合,但不限於此。依據一些實施例,第一基板110的厚度T01可為0.5 mm至3 mm之間,例如0.7 mm至2 mm之間。
然後,請繼續參照圖1A與圖1E,在組合第一基板110與第二基板210之前,設置第一控制元件120於第一基板110的第二區112中的第一表面110a上。為方便說明,圖1A僅顯示一個第一控制元件120為例作說明,但本揭露並不對每個元件區CR1中的第一控制元件120的數量加以限制。在本實施例中,每個第一控制元件120可對應於至少一個接合墊P1。一個元件區CR1中,多個第一控制元件120所對應的多個接合墊P1可彼此電性連接,且多個接合墊P1可電性連接至共用電極或接地。至少部分的接合墊P1可設置在第一基板110的第一區111內。
在本實施例中,第一控制元件120可包括閘極電極121、源極電極122、汲極電極123以及半導體124。具體來說,閘極電極121設置於第一基板110的第二區112上,且接合墊P1設置於第一基板110的第一區111上。依據一些實施例,接合墊P1和第一控制元件120中的一電極可為相同層。例如,接合墊P1和第一控制元件120中的閘極電極121可為相同層,但本發明不以此為限。閘極絕緣層130設置於閘極電極121與接合墊P1上,且閘極絕緣層130可覆蓋閘極電極121與接合墊P1。半導體124設置於閘極電極121與閘極絕緣層130上。源極電極122與汲極電極123可分別電性連接至半導體124。例如,源極電極122與汲極電極123可設置於半導體124上。絕緣層140設置於源極電極122與汲極電極123上,且絕緣層140可覆蓋源極電極122與汲極電極123。在本實施例中,雖然第一控制元件120的結構可以為底閘極式(bottom gate)電晶體,但本揭露並不對第一控制元件120的形式加以限制。在一些實施例中,第一控制元件的結構也可以為頂閘極式(top gate)電晶體或雙閘極式(dual gate或double gate)電晶體。依據一些實施例,在第一控制元件120為頂閘極式電晶體的情況下,閘極電極121設置在半導體124上方。
然後,請繼續參照圖1A,提供第二基板210,並在組合第一基板110與第二基板210之前,設置第二控制元件220於第二基板210的第三表面210a上。類似地,接合墊P2可設置在第二基板210的第三表面210a上。至少部分的接合墊P2可設置在第二基板210的第一區211內。和第一基板類似地,第二基板210包括多個元件區CR2與多個密封區SR2,每個元件區CR2相鄰於對應的密封區SR2,且每個元件區CR2被對應的密封區SR2圍繞。每個元件區CR2可包括多個第一區211以及多個第二區212。其中,第一區211以及第二區212的配置及用途大致相似於第一基板110的第一區111以及第二區112,亦可參照圖1E的第一基板110,故不再贅述。
第二基板210具有第三表面210a以及相對於第三表面210a的第四表面210b。第二基板210的材料可參照第一基板的材料,在此不再贅述。第二基板210的材料可與第一基板110的材料相同或不同。依據一些實施例,如圖1A所示,第二基板210的厚度T02可為0.5 mm至3 mm之間,例如0.7 mm至2 mm之間。在本實施例中,第二控制元件220設置於第二基板210的第二區212中的第三表面210a上,且接合墊P2設置於第二基板210的第一區211中的第三表面210a上。第二控制元件220可包括閘極電極221、源極電極222、汲極電極223以及半導體224。閘極絕緣層230設置於半導體224與閘極電極221之間,且絕緣層240設置於源極電極222與汲極電極223上。其中,第二控制元件220與接合墊P2的配置方式可大致上與第一控制元件120與接合墊P1相同,故不再贅述。
在本實施例中,半導體124與半導體224的材料可包括非晶質矽(amorphous silicon)、低溫多晶矽(LTPS; low temperaturePolysilicon)、金屬氧化物、其它合適的材料或前述的組合,但不限於此。金屬氧化物例如可為氧化銦鎵鋅(IGZO; indium gallium zinc oxide)。閘極絕緣層130、閘極絕緣層230、絕緣層140以及絕緣層240可以為單層結構或多層結構,且可例如包括有機材料、無機材料或前述的組合,但不限於此。無機材料例如可為氮化矽、氧化矽、或其組合。此外,在本實施例中,第一控制元件120與第二控制元件220可以為電晶體(thin-film transistor, TFT)或其它合適的開關元件,以將訊號傳送至通訊元件,但不限於此。
然後,請參照圖1B,以密封元件150組合第一基板110與第二基板210,以使密封元件150設置於第一基板110的第一表面110a與第二基板210的第三表面210a之間,而得到一組合板10C。具體而言,將密封元件150塗佈於第一基板110的密封區SR1上(或第二基板210的密封區SR2上)以及絕緣層140與絕緣層240之間,以使第一基板110與第二基板210可透過密封元件150組合在一起。請參照圖1E,密封元件150設置的區域,可為密封區SR1。具體來說,在本實施例中,先將設置有第一控制元件120的第一基板110上下翻轉,以使第一基板110的第一表面110a可面向第二基板210的第三表面210a,使接合墊P1在第一基板110(或第二基板210)的法線方向Z上可重疊於第二控制元件220,並使第一控制元件120在第一基板110(或第二基板210)的法線方向Z上可重疊於接合墊P2。詳細而言,依據一些實施例,如圖1B所示,將第一基板110的密封區SR1和第二基板210的密封區SR2在第一基板110的法線方向Z上對齊,而使得第一基板和第二基板組合為組合板10C。
詳細而言,依據一些實施例,如圖1B所示,第一基板110上的閘極電極121與第二基板210上的閘極電極221可在一方向D1上交錯設置,以使第一控制元件120與第二控制元件220不會有因兩基板組合堆疊而損壞的問題。方向D1可表示第一基板110的表面110a上的一方向,與法線方向Z垂直。另外,依據一些實施例,絕緣層140在法線方向Z上與閘極電極121重疊的高點140H,與絕緣層240在法線方向Z上與閘極電極221重疊的高點240H,可在方向D1上交錯設置,以使第一控制元件120與第二控制元件220不會有因堆疊而損壞的問題。換言之,第一基板110上絕緣層140在法線方向Z上的高點140H,與第二基板210上絕緣層240在法線方向Z上的高點240H,在法線方向Z上是不重疊的。高點140H可為絕緣層140最遠離第一基板110的位置,高點240H可為絕緣層240最遠離第二基板210的位置。
依據一些實施例,如圖1B所示,在第一基板110(或第二基板210)的法線方向Z上,密封元件150可重疊密封區SR1,但不重疊於第一控制元件120、第二控制元件220、接合墊P1以及接合墊P2。在本實施例中,密封元件150的材料可包括密封膠或其它防水與耐酸的膠材。在一些實施例中,密封元件150可為光可固化膠、熱可固化膠、或其組合。在一些實施例中,密封元件150可透過加熱或紫外光照射的方式固化。依據一些實施例,密封元件150可為框膠(sealant)。
在本實施例中,在利用密封元件150組合第一基板110與第二基板210時,可在絕緣層140與絕緣層240之間形成空氣間隙(air gap)G1,以使絕緣層140與絕緣層240之間在第一基板110(或第二基板210)的法線方向Z上可相隔一距離,並使絕緣層140不會接觸絕緣層240。其中,空氣間隙G1可以由絕緣層140、密封元件150以及絕緣層240所圍繞並定義。
然後,請參照圖1C,在組合第一基板110與第二基板210之後,對於第一基板110的第二表面110b進行薄化。依據一些實施例,可選擇性地對於第二基板210的第四表面210b進行薄化。具體來說,在本實施例中,利用蝕刻液對第一基板110與第二基板210進行蝕刻,以使第一基板110與第二基板210的厚度減薄。此時,由於密封元件150的設置可使蝕刻液不會進入到空氣間隙G1,因而可以保護第一控制元件120與第二控制元件220,並可減少第一控制元件120與第二控制元件220被蝕刻液損壞的問題。在本實施例中,當第一基板110為玻璃時,蝕刻液可以為玻璃蝕刻液,且玻璃蝕刻液可例如是氫氟酸(hydrogen fluoride, HF),但不限於此。
此外,在本實施例中,詳細而言,在對於第一基板110的第二表面110b進行薄化之後,如圖1B和圖1C所示,可使得第一基板110的厚度由圖1B所示的厚度T01減薄為圖1C所示的T1和T2。如圖1C所示,在第一基板110的第一區111可具有第一厚度T1,在第一基板110的第二區112可具有第二厚度T2。第一厚度T1可大致上等於第二厚度T2,但不限於此。在本實施例中,對於第二基板210的第四表面210b進行薄化之後,第二基板210的厚度可由圖1B所示的厚度T02減薄為圖1C所示的T3和T4。如圖1C所示,在第二基板210的第一區211可具有第三厚度T3,在第二基板210的第二區212可具有第四厚度T4。其中,且第三厚度T3可大致上等於第四厚度T4,但不限於此。第一厚度T1例如是第一基板110的第一區111沿著法線方向Z進行量測到的厚度。第二厚度T2例如是第一基板110中對應閘極電極121的區域沿著法線方向Z進行量測到的厚度。第三厚度T3例如是第二基板210的第一區211沿著法線方向Z進行量測到的厚度。第四厚度T4例如是第二基板210中對應閘極電極221的區域沿著法線方向Z進行量測到的厚度。上述厚度T1, T2, T3, T4可為上述對應區域中量測到的最小厚度,但不以此為限。
依據一些實施例,減薄之後,第一基板110的第一厚度T1(或第二厚度T2)和第二基板210的第三厚度T3(或第四厚度T4)可減薄至0.1 mm至1 mm的範圍內,例如0.2 mm至0.8 mm的範圍內,例如0.3 mm至0.5 mm的範圍內,但不以此為限。其中,第一基板110(或第二基板210)的厚度例如是第一基板110(或第二基板210)沿著法線方向Z進行量測的厚度。減薄之後,第一基板110的第一厚度T1和第二基板210的第三厚度T3可為相同或不同。
然後,請參照圖1D,移除密封元件150,以分離第一基板110與第二基板210。具體來說,例如,如圖1C所示,沿著切割線L進行切割,而移除位於密封區SR1的密封元件150。如此,可將組合板10C切割出多個第一基板單元和多個第二基板單元,如圖1D所示。為方便說明,圖1C僅顯示兩條切割線L,然而,如圖1E所示,切割線L可為多條。詳細而言,可沿著第一基板110上的多個切割線L進行切割。如圖1D所示,第一基板單元可包括切割後的第一基板110’和第一基板110’上的控制元件120和接合墊P1,第二基板單元可包括切割後的第二基板210’和第二基板210’上的控制元件220和接合墊P2。切割之後,第一基板110可切割出多個第一基板110’,第二基板210可切割出多個第二基板210’。
依據一些實施例,切割的方式例如可利用雷射切割的方式,或是輪刀切割的方式。可依據實際需求,採用多次切割。例如,可先切除組合板10C周圍的密封元件150,再切除元件區CR1之間的密封元件,本發明並不以此為限。依據一些實施例,可沿著位於元件區CR1與密封區SR1之間的交界處(或位於元件區CR2與密封區SR2之間的交界處)的切割線L進行切割,以移除位於第一基板110的密封區SR1的密封元件150,進而分離得到切割後的多個第一基板110’與多個第二基板210’。由於第一基板110的密封區SR1和第二基板210的密封區SR2在法線方向Z上是對齊的,因此,換言之,進行切割也是移除位於第二基板210的密封區SR2的密封元件150。
然後,請參照圖1D,設置第一通訊元件160在上述切割後的第一基板單元上。詳細而言,設置第一通訊元件160於第一基板110’的第一區111中的第一表面110a上。依據一些實施例,如圖1C所示,在進行薄化之後,移除密封元件150以分離第一基板110與第二基板210。然後,如圖1D所示,設置第一通訊元件160於分離後的第一基板110’的第一區111中的第一表面110a上,並且,使得第一通訊元件160與第一控制元件120電性連接。如此,得到圖1D所示的通訊裝置100。為簡化說明,圖1D中的通訊裝置100僅顯示一個第一控制元件120和一個第一通訊元件160,然而,事實上,在通訊裝置100中,切割後的第一基板110’上可設置複數個第一控制元件120和複數個第一通訊元件160,每個第一通訊元件160可與對應的第一控制元件120電性連接。
具體來說,在本實施例中,請參照圖1D,設置第一通訊元件160的方法可包括但不限於以下步驟:先在絕緣層140中形成開口141與開口142,並在閘極絕緣層130中形成開口131。其中,開口141可暴露出部分的汲極電極123,開口142可連接開口131以暴露出部分的接合墊P1。接著,形成第一導電件170在絕緣層140上以及開口141內,以使第一導電件170可接觸汲極電極123;形成第二導電件172在絕緣層140上以及開口142與開口131內,以使第二導電件172可接觸接合墊P1。接著,將第一通訊元件160接合至第一導電件170與第二導電件172,以使第一通訊元件160可透過第一導電件170電性連接至第一控制元件120,並使第一通訊元件160可透過第二導電件172電性連接至接合墊P1。其中,第一通訊元件160在第一基板110’的法線方向Z上可重疊於第一區111。第一通訊元件160可以為變容二極體(varactor)或其它合適的高頻元件(high-frequency component),但不限於此。
然後,請繼續參照圖1D,依據一些實施例,設置第二通訊元件260在上述切割後的第二基板單元上。詳細而言,設置第二通訊元件260於第二基板210’的第一區211中的第三表面210a上。依據一些實施例,如圖1C所示,在薄化之後,移除密封元件150以分離第一基板110與第二基板210。然後,如圖1D所示,設置第二通訊元件260於分離後的第二基板210’的第三表面210a上,並且,使得第二通訊元件260與第二控制元件220電性連接。如此,得到圖1D所示的通訊裝置200。為簡化說明,圖1D中的通訊裝置200僅顯示一個第二控制元件220和一個第二通訊元件260,然而,事實上,在通訊裝置200中,切割後的第二基板210’上可設置複數個第二控制元件220和複數個第二通訊元件260,每個第二通訊元件260可與對應的第二控制元件220電性連接。
在本實施例中,請參照圖1D,設置第二通訊元件260的方法可大致上與設置第一通訊元件160的方法相似,故不再贅述。具體來說,第一導電件270可設置在絕緣層240上以及絕緣層240的開口241內,且第一導電件270可接觸汲極電極223。第二導電件272可設置在絕緣層240上以及絕緣層240的開口242與閘極絕緣層230的開口231內,且第二導電件272可接觸接合墊P2。第二通訊元件260可接合至第一導電件270與第二導電件272,第二通訊元件260可透過第一導電件270電性連接至第二控制元件220,且第二通訊元件260可透過第二導電件272電性連接至接合墊P2。其中,第二通訊元件260在第二基板210’的法線方向Z上可重疊於第一區211。第二通訊元件260可以為變容二極體或其它合適的高頻元件,以發出高頻訊號,但不限於此。
在本實施例中,第一控制元件120的閘極電極121的電壓可用來控制第一控制元件120的開啟或關閉。當第一控制元件120開啟時,第一控制元件120可透過汲極電極123將訊號傳遞至第一通訊元件160,以改變第一通訊元件160的特性(例如電容量),進而調變高頻訊號的相位。
此外,如圖1D所示,第一通訊元件160所發出的訊號(例如,高頻訊號)會通過第一基板110’,且通過第一基板110’後的高頻訊號可能會有耗損的問題。依據一些實施例,第一基板110’的厚度減薄,可使通過第一基板110’後的高頻訊號的耗損可以減小,因而有助於通訊元件發出的高頻訊號通過第一基板110’,有助於通訊元件的訊號傳輸。類似地,第二基板210’的厚度減薄,亦有助於通訊元件260的訊號傳輸。
圖6為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。圖6所示的實施例與前述圖1D所示的實施例類似,因此,相同元件以相同標號表示,而其詳細內容將不予贅述。在圖6實施例的製造方法中,第二基板210可為單純的基板,可不設置控制元件和通訊元件於第二基板210表面上。依據一些實施例,如圖6所示,可在組合第一基板110與第二基板210之前,設置第一通訊元件160。並且,使得第一通訊元件160與第一控制元件120電性連接。詳細而言,提供第一基板110,其上設置有第一控制元件120和第一通訊元件160。如前述類似地,第一通訊元件160可經由第一導電件170而與第一控制元件120電性連接,在此不再贅述。接著,以密封元件150組合第一基板110和第二基板210。接著,進行第一基板110和/或第二基板210的薄化。薄化之後,進行切割以移除密封元件150。移除密封元件150的方式,可見前述,在此不再贅述。
具體來說,請參照圖6和圖1E,沿著多個切割線L對於組合板10C進行切割之後,可得到多個通訊裝置100。為簡化說明,圖6僅示意地繪示2個通訊裝置100為例。其中,每個通訊裝置100可至少包括1個第一控制元件120、一個第一通訊單元160、與1個接合墊P1。依據一些實施例,每個通訊裝置100可包括多個第一控制元件120、多個第一通訊單元160、與多個接合墊P1,其中每個第一通訊單元160與對應的第一控制元件120電性連接。
依據一些實施例,在第二基板上有設置第二通訊元件的情況下,雖然圖未顯示,可在組合第一基板110與第二基板210之前,設置第二控制元件220和第二通訊元件260。並且,使得第二通訊元件260與第二控制元件220電性連接。如前述類似地,如圖1D所示,第二通訊元件260可經由第一導電件270而與第二控制元件220電性連接,在此不再贅述。然後,以密封元件150組合第一基板110和第二基板210。接著,進行第一基板和/或第二基板的薄化。薄化之後,再移除密封元件150。
以下將列舉其它實施例以作為說明。在此必須說明的是,下述實施例沿用前述實施例的元件標號與部分內容,其中採用相同的標號來表示相同或近似的元件,並且省略了相同技術內容的說明。關於省略部分的說明可參考前述實施例,下述實施例不再重複贅述。
圖2A至圖2B為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。圖2A至圖2B為接續圖1B並取代圖1C至圖1D的步驟。圖2A至圖2B的實施例與圖1A至圖1D的實施例中相同或相類似的構件得以採用相同的材料或方法來進行,故下文對於兩實施例中相同與相似的描述將不再贅述,且主要針對兩實施例之間的差異處進行說明。
具體來說,本實施例的通訊裝置100a、200的製造方法更包括以下步驟:
請參照圖2A,在以密封元件150組合第一基板110與第二基板210之後,且在對於第一基板110的第二表面110b進行薄化之前,設置光阻層180於第一基板110的第二區112中至少一部分的第二表面110b上。接著,再進行薄化,例如,以蝕刻液進行薄化。由於光阻層180可覆蓋第一基板110的第二區112並暴露出第一基板110的第一區111,因此在進行薄化(例如蝕刻)時,蝕刻液會蝕刻第一基板110的第一區111以及第二基板210,但卻不會蝕刻第一基板110的第二區112。因此,在對於第一基板110的第二表面110b進行薄化之後,第一基板110在第一區111具有第一厚度T1,第一基板110在第二區112具有第二厚度T2’,且第一厚度T1可小於第二厚度T2’。依據一些實施例,第二基板210的第一區211的第三厚度T3可大致上等於第二基板210的第二區212的第四厚度T4。第三厚度T3與第四厚度T4可小於第二厚度T2’。依據一些實施例,在進行上述薄化步驟時,可僅薄化第一基板110的厚度,但不薄化第二基板210的厚度。依據一些實施例,在進行上述薄化步驟時,可同時薄化第一基板110的厚度和第二基板210的厚度。
在本實施例中,減薄後的第一厚度T1、第三厚度T3以及第四厚度T4例如可為0.1 mm至1 mm的範圍內,例如0.2 mm至0.8 mm的範圍內,例如 0.3 mm至0.5 mm的範圍內,但不以此為限。第二厚度T2’可為第一基板110未減薄的厚度,且第二厚度T2’可大致上等於前述第一基板110的原始厚度T01,依據一些實施例,第二厚度T2’可為0.5 mm至3 mm之間,例如0.7 mm至2 mm之間。第一厚度T1與第二厚度T2’的差值例如可為0.1 mm至1 mm之間,例如可為0.2 mm至0.7 mm之間,例如可為0.2 mm至0.5 mm之間,例如可為約0.4 mm (毫米),但不限於此。其中,第一厚度T1(或第三厚度T3)例如是第一基板110(或第二基板210)的第一區111(或第一區211)沿著法線方向Z進行量測到的厚度,例如,最小厚度。第二厚度T2’(或第四厚度T4)例如是第一基板110(或第二基板210)中對應閘極電極121(或閘極電極221)的區域沿著法線方向Z進行量測到的厚度。
然後,請參照圖2B,在對於第一基板110的第二表面110b進行薄化以及對於第二基板210的第四表面210b進行薄化之後,移除光阻層180。接著,以和圖1C、圖1D類似的方式,移除密封元件150,分離得到切割後的第一基板110’與第二基板210’,並分別設置第一通訊元件160與第二通訊元件260於第一基板110’與第二基板210’上,以使第一通訊元件160與第二通訊元件260可分別電性連接第一控制元件120與第二控制元件220。至此,得到本實施例的通訊裝置100a與通訊裝置200。
在本實施例中,如圖2B所示,由於第一基板110’的第一區111的厚度已被減薄,且第一通訊元件160設置於第一基板110’的第一區111中的第一表面110a上,因而使得第一通訊元件160所發出的高頻訊號在通過第一基板110’的第一區111後的耗損可以減小或可助於高頻訊號通過第一基板110’。
在本實施例中,由於第一基板110’的第二區112的厚度不會被減薄,且第一控制元件120設置於第一基板110’的第二區112中的第一表面110a上,因而使得第二區112可以提供較佳的強度來支撐第一控制元件120。
基於上述可知,如圖2B的上圖所示,本實施例的通訊裝置100a可包括第一基板110’與第一通訊元件160。第一基板110’包括第一區111與第二區112。第一基板110具有第一表面110a以及相對於第一表面110a的第二表面110b。第一通訊元件160設置於第一基板110’的第一區111中的第一表面110a上。第一基板110’在第一區111具有第一厚度T1,第一基板110’在第二區112具有第二厚度T2’,且第一厚度T1小於第二厚度T2’。
依據一些實施例,如圖2B所示,通訊元件160設置在基板110’的第一區111,控制元件120設置在基板110’的第二區112,基板110’在第一區111的第一厚度T1小於基板110’在第二區112的第二厚度T2’。如此,基板110’在第一區111的減薄設計有助於通訊元件160的訊號傳輸,基板110’在第二區112有較大的厚度則可對於控制元件120提供較佳的支撐性。
圖3A至圖3D為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。圖3A至圖3D為接續圖1B並取代圖1C至圖1D的步驟。圖3A至圖3D的實施例與圖1A至圖1D的實施例中相同或相類似的構件得以採用相同的材料或方法來進行,故下文對於兩實施例中相同與相似的描述將不再贅述,且主要針對兩實施例之間的差異處進行說明。
具體來說,本實施例的通訊裝置100a、200a的製造方法更包括以下步驟:
請參照圖3A,在以密封元件150組合第一基板110與第二基板210之後,設置光阻層180於第一基板110的第二區112中的第二表面110b上,並設置保護層190於第二基板210的第四表面210b上。接著,進行第一次薄化,例如,以蝕刻液進行薄化。由於光阻層180可覆蓋第一基板110的第二區112並暴露出第一基板110的第一區111,且保護層190可覆蓋第二基板210的第四表面210b,因此在進行薄化(例如蝕刻)時,蝕刻液會蝕刻第一基板110的第一區111,但卻不會蝕刻第一基板110的第二區112與第二基板210。因此,進行第一次薄化之後,第一基板110在第一區111的厚度,可由原始厚度T01減薄為T1,T1小於T01,第一基板110在第二區112的厚度可維持為原始厚度T01,第二基板210可維持原始厚度T02。
然後,請參照圖3B,在對於第一基板110的第一區111進行薄化之後,移除光阻層180與保護層190,並將整個結構(即組合的第一基板110與第二基板210)上下翻轉。
然後,請參照圖3C,設置光阻層182於第二基板210的第二區212中的第四表面210b上,並設置保護層192於第一基板110的第二表面110b上。接著,進行第二次薄化。由於光阻層182可覆蓋第二基板210的第二區212並暴露出第二基板210的第一區211,且保護層192可覆蓋第一基板110的第二表面110b,因此進行薄化(例如蝕刻)時,蝕刻液會蝕刻第二基板210的第一區211,但卻不會蝕刻第二基板210的第二區212與第一基板110。因此,進行第二次薄化之後,第一基板110的厚度可維持第一次薄化後的厚度,亦即,第一基板110在第一區的厚度為T1,在第二區的厚度為原始厚度T01。第二基板210在第一區211的厚度,可由原始厚度T02減薄為T3,T3小於T02,第二基板210在第二區212的第四厚度T4’可維持為原始厚度T02。
然後,請參照圖3D,在對於第一基板110的第一區111進行薄化之後,例如,進行上述兩次薄化後,移除光阻層182與保護層192。接著,以類似上述圖1C、圖1D的方式移除密封元件150、分離切割後的第一基板110’與第二基板210’、並分別設置第一通訊元件160與第二通訊元件260於第一基板110’與第二基板210’上,故不再贅述。至此,已大致上製造完成本實施例的通訊裝置100a與通訊裝置200a。
在本實施例中,由於第二基板210’的第一區211的厚度已被減薄,且第二通訊元件260設置於第二基板210’的第一區211中的第三表面210a上,因而使得第二通訊元件260所發出的高頻訊號在通過第二基板210’的第一區211後的耗損可以減小或可助於高頻訊號通過第二基板210。由於第二基板210’在第二區212的厚度沒有減薄(維持厚度T02),第二控制元件220設置於第二基板210’的第二區212中,因而使得第二區212可以提供較佳的強度來支撐第二控制元件220。
在本實施例中,保護層190與保護層192的材料可為抗酸的材料,例如為聚合物。適合的聚合物,例如是聚對苯二甲酸乙二酯(PET;Polyethylene terephthalate)、聚乙烯(PE;Polyethylene)、聚氯乙烯(PVC;Polyvinyl chloride)、或其組合。
圖4A至圖4D為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。圖4A至圖4D所示的實施例與圖1A至圖1D所示的實施例類似,因此,相同元件以相同標號表示,而其詳細內容將不予贅述。圖4A至圖4D所示的實施例與圖1A至圖1D所示的實施例的差異在於,在本實施例的通訊裝置100的製造方法中,不設置第二控制元件與接合墊於第二基板210的第三表面210a上。
具體來說,首先,請參照圖4A,以相似於圖1A的方式,提供第一基板110,並設置第一控制元件120與接合墊P1於第一基板110的第二區112中的第一表面110a上。
然後,請參照圖4B,將密封元件150塗佈於第一基板110的密封區SR1上以及絕緣層140與第二基板210之間,以使第一基板110與第二基板210可透過密封元件150組合在一起。在本實施例中,空氣間隙G2可以由絕緣層140、密封元件150以及第二基板210所圍繞並定義。
然後,請參照圖4C,以相似於圖1C的方式,利用蝕刻液對於第一基板110的第二表面110b進行薄化,以及對於第二基板210的第四表面210b進行薄化。如此,薄化之後,第一基板110的厚度,可由原始厚度T01減薄為T1、T2。第一厚度T1可為第一基板110在第一區111的厚度,第二厚度T2可為第一基板110在第二區112的厚度,第一厚度T1和第二厚度T2大致相等。第一厚度T1和第二厚度T2小於厚度T01。第二基板210的厚度,可由原始厚度T02減薄為T5,厚度T5小於厚度T02。
然後,請參照圖4D,以相似於圖1C、圖1D的方式,移除密封元件150,分離切割後的第一基板110’與第二基板210’,並設置第一通訊元件160於第一基板110’的第一區111中的第一表面110a上,以使第一通訊元件160可電性連接第一控制元件120。至此,已大致上製造完成本實施例的通訊裝置100。
圖5A至圖5B為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。圖5A至圖5B為接續圖4B並取代圖4C至圖4D的步驟。圖5A至圖5B的實施例與圖4A至圖4D的實施例中相同或相類似的構件得以採用相同的材料或方法來進行,故下文對於兩實施例中相同與相似的描述將不再贅述,且主要針對兩實施例之間的差異處進行說明。
具體來說,首先,請參照圖5A,以相似於圖2A的方式,在以密封元件150組合第一基板110與第二基板210之後且在對於第一基板110的第二表面110b進行薄化之前,先設置光阻層180於第一基板110的第二區112中的第二表面110b上。接著,進行薄化,例如,以蝕刻液對於第一基板110的第二表面110b進行薄化以及對於第二基板210的第四表面210b進行薄化,以使第一基板110的第一區111的第一厚度T1可小於第一基板110的第二區112的第二厚度T2’。第二基板210的厚度可由前述的原始厚度T02減薄為T5,厚度T5小於厚度T02。
然後,請參照圖5B,以相似於圖2B的方式,移除密封元件150,分離切割後的第一基板110’與第二基板210’,並設置第一通訊元件160於第一基板110’的第一區111中的第一表面110a上,以使第一通訊元件160可電性連接第一控制元件120。至此,已大致上製造完成本實施例的通訊裝置100a。通訊裝置100a可達到的功效,如前實施例所述,在此不再贅述。
綜上所述,在本揭露實施例的通訊裝置的製造方法中,在以密封元件組合第一基板與第二基板之後,藉由第一基板和/或第二基板的減薄,有助於通訊元件的訊號傳輸。依據一些實施例,通訊元件設置在基板的第一區,控制元件設置在基板的第二區,基板在第一區的厚度小於基板在第二區的厚度,如此,基板在第一區的減薄設計有助於通訊元件的訊號傳輸,基板在第二區有較大的厚度則可對於控制元件提供較佳的支撐性。
雖然本揭露已以實施例揭露如上,然其並非用以限定本揭露,任何所屬技術領域中具有通常知識者,在不脫離本揭露的精神和範圍內,當可作些許的更動與潤飾,故本揭露的保護範圍當視後附的申請專利範圍所界定者為準。
10C:組合板 100、100a、200、200a:通訊裝置 110、110’:第一基板 110a:第一表面 110b:第二表面 110P:重疊部分 111、211:第一區 112、212:第二區 120:第一控制元件 121、221:閘極電極 122、222:源極電極 123、223:汲極電極 124、224:半導體 130、230:閘極絕緣層 131、141、142、231、241、242:開口 140、240:絕緣層 140H、240H:高點 150:密封元件 160:第一通訊元件 170、270:第一導電件 172、272:第二導電件 180、182:光阻層 190、192:保護層 210、210’:第二基板 210a:第三表面 210b:第四表面 220:第二控制元件 260:第二通訊元件 CR1、CR2:元件區 D1:方向 G1、G2:空氣間隙 L:切割線 P1、P2:接合墊 SR1、SR2:密封區 T01、T02、T1、T2、T2’、T3、T4、T4’、T5:厚度 Z:法線方向
圖1A至圖1D為本揭露一實施例的通訊裝置的製造方法的流程的局部剖面圖。 圖1E為圖1A的通訊裝置的製造方法的上視示意圖。 圖2A至圖2B為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。 圖3A至圖3D為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。 圖4A至圖4D為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。 圖5A至圖5B為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。 圖6為本揭露另一實施例的通訊裝置的製造方法的流程的局部剖面圖。
10C:組合板
110:第一基板
110a:第一表面
110b:第二表面
110P:重疊部分
111、211:第一區
112、212:第二區
120:第一控制元件
121、221:閘極電極
122、222:源極電極
123、223:汲極電極
124、224:半導體
130、230:閘極絕緣層
140、240:絕緣層
140H、240H:高點
150:密封元件
210:第二基板
210a:第三表面
210b:第四表面
220:第二控制元件
CR1、CR2:元件區
D1:方向
G1:空氣間隙
L:切割線
P1、P2:接合墊
SR1、SR2:密封區
T01、T02:厚度
Z:法線方向

Claims (10)

  1. 一種通訊裝置的製造方法,包括: 提供第一基板,其中所述第一基板包括第一區與第二區,且所述第一基板具有第一表面以及相對於所述第一表面的第二表面; 提供第二基板; 設置第一通訊元件於所述第一基板的所述第一區中的所述第一表面上; 以密封元件組合所述第一基板與所述第二基板,以使所述密封元件設置於所述第一基板的所述第一表面與所述第二基板的第三表面之間; 在組合所述第一基板與所述第二基板之前,設置第二控制元件於所述第二基板的所述第三表面上; 在組合所述第一基板與所述第二基板之後,對於所述第一基板的所述第二表面進行薄化; 在進行薄化之後,移除所述密封元件,以分離所述第一基板與所述第二基板; 設置第二通訊元件於所述分離後的第二基板的所述第三表面上;以及 使得所述第二通訊元件與所述第二控制元件電性連接。
  2. 如請求項1所述的通訊裝置的製造方法,更包括: 在組合所述第一基板與所述第二基板之前,設置第一控制元件於所述第一基板的所述第二區中的所述第一表面上。
  3. 如請求項2所述的通訊裝置的製造方法,更包括: 設置所述第一通訊元件於所述分離後的第一基板的所述第一區中的所述第一表面上;以及 使得所述第一通訊元件與所述第一控制元件電性連接。
  4. 如請求項2所述的通訊裝置的製造方法,更包括: 在組合所述第一基板與所述第二基板之前,設置所述第一通訊元件;以及 使得所述第一通訊元件與所述第一控制元件電性連接。
  5. 如請求項1所述的通訊裝置的製造方法,其中所述第一通訊元件為變容二極體。
  6. 一種通訊裝置的製造方法,包括: 提供第一基板,其中所述第一基板包括第一區與第二區,且所述第一基板具有第一表面以及相對於所述第一表面的第二表面; 提供第二基板; 設置第一通訊元件於所述第一基板的所述第一區中的所述第一表面上; 以密封元件組合所述第一基板與所述第二基板,以使所述密封元件設置於所述第一基板的所述第一表面與所述第二基板的第三表面之間; 在組合所述第一基板與所述第二基板之後,對於所述第一基板的所述第二表面進行薄化; 在組合所述第一基板與所述第二基板之後,且在對於所述第一基板的所述第二表面進行薄化之前,設置光阻層於所述第一基板的所述第二區中至少一部分的所述第二表面上;以及 在對於所述第一基板的所述第二表面進行薄化之後,移除所述光阻層, 其中,在薄化所述第一基板的所述第二表面之後,所述第一基板在所述第一區具有第一厚度,所述第一基板在所述第二區具有第二厚度,且所述第一厚度小於所述第二厚度。
  7. 如請求項6所述的通訊裝置的製造方法,更包括: 在組合所述第一基板與所述第二基板之前,設置第一控制元件於所述第一基板的所述第二區中的所述第一表面上。
  8. 如請求項7所述的通訊裝置的製造方法,更包括: 在進行薄化之後,移除所述密封元件,以分離所述第一基板與所述第二基板; 設置所述第一通訊元件於所述分離後的第一基板的所述第一區中的所述第一表面上;以及 使得所述第一通訊元件與所述第一控制元件電性連接。
  9. 如請求項7所述的通訊裝置的製造方法,更包括: 在組合所述第一基板與所述第二基板之前,設置所述第一通訊元件;以及 使得所述第一通訊元件與所述第一控制元件電性連接。
  10. 如請求項6所述的通訊裝置的製造方法,其中所述第一通訊元件為變容二極體。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229424B (en) * 2003-12-19 2005-03-11 Advanced Semiconductor Eng Semiconductor device and method for manufacturing the same
TW200632487A (en) * 2005-03-11 2006-09-16 Toppoly Optoelectronics Corp Thinning method of flat display panel
TWI435426B (zh) * 2011-04-08 2014-04-21 華東科技股份有限公司 半導體立體封裝構造
CN103995377A (zh) * 2013-02-18 2014-08-20 群创光电股份有限公司 显示面板制造方法与系统

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI441307B (zh) * 2009-08-07 2014-06-11 新力股份有限公司 內插器、模組及包括該內插器之電子裝置
US9006896B2 (en) * 2012-05-07 2015-04-14 Xintec Inc. Chip package and method for forming the same
TWI616706B (zh) 2013-02-18 2018-03-01 群創光電股份有限公司 顯示面板製造方法與系統
CN105448898B (zh) 2014-07-28 2018-12-25 中芯国际集成电路制造(上海)有限公司 一种半导体器件及其制造方法和电子装置
US9773853B2 (en) * 2015-01-09 2017-09-26 Apple Inc. Organic light-emitting diode display with bent substrate
DE102017215354B4 (de) * 2016-10-14 2021-10-07 Infineon Technologies Ag Halbleiter und verfahren zum herstellen von halbleiterbauelementen
US10854570B2 (en) * 2017-07-27 2020-12-01 Taiwan Semiconductor Manufacturing Company, Ltd. Integrated fan-out package and method of fabricating the same
KR101901713B1 (ko) 2017-10-27 2018-09-27 삼성전기 주식회사 팬-아웃 반도체 패키지
WO2021041038A1 (en) * 2019-08-30 2021-03-04 Corning Incorporated Display protector assemblies
CN120341560A (zh) 2019-09-16 2025-07-18 群创光电股份有限公司 天线装置及其制造方法

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
TWI229424B (en) * 2003-12-19 2005-03-11 Advanced Semiconductor Eng Semiconductor device and method for manufacturing the same
TW200632487A (en) * 2005-03-11 2006-09-16 Toppoly Optoelectronics Corp Thinning method of flat display panel
TWI435426B (zh) * 2011-04-08 2014-04-21 華東科技股份有限公司 半導體立體封裝構造
CN103995377A (zh) * 2013-02-18 2014-08-20 群创光电股份有限公司 显示面板制造方法与系统

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