WO1992013348A1 - Dispositif de stockage a semiconducteur - Google Patents

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WO1992013348A1
WO1992013348A1 PCT/JP1992/000048 JP9200048W WO9213348A1 WO 1992013348 A1 WO1992013348 A1 WO 1992013348A1 JP 9200048 W JP9200048 W JP 9200048W WO 9213348 A1 WO9213348 A1 WO 9213348A1
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Yosiharu Kato
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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    • G11C11/34—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices
    • G11C11/40—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors
    • G11C11/401—Digital stores characterised by the use of particular electric or magnetic storage elements; Storage elements therefor using electric elements using semiconductor devices using transistors forming cells needing refreshing or charge regeneration, i.e. dynamic cells
    • G11C11/4063—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing
    • G11C11/407—Auxiliary circuits, e.g. for addressing, decoding, driving, writing, sensing or timing for memory cells of the field-effect type
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    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C8/00—Arrangements for selecting an address in a digital store
    • G11C8/18—Address timing or clocking circuits; Address control signal generation or management, e.g. for row address strobe [RAS] or column address strobe [CAS] signals

Definitions

  • the present invention relates to a semiconductor memory device such as a dynamic RAM, and in particular, in a double mode, can read i-th different data by changing an initial address in the same read cycle, and Applicable to dynamic RAM capable of increasing read speed.
  • DRAM dynamic RAM
  • Figure 14 shows a conventional double-bull type DRAM.
  • the memory cell array 11 is composed of a large number of memory cells.
  • the array 11 is connected to a row decoder 12, a sense amplifier and an input / output gate 13, and a column decoder 14. I have.
  • a gate circuit 15 is connected to the sensing and input / output gates 13 and a data output buffer 16 is connected to the gate circuit 15. You.
  • a row address buffer 17 is connected to the row decoder 12, and the row address buffer 17 supplies an external address signal AD composed of a plurality of bits from a control device (not shown) to the row decoder 12. I have.
  • the row controller 18 is connected to the row decoder 12 and the row address buffer 1 based on the levels of the address strobe signal bar RAS and the address strobe signal bar CAS as address activation signals. Control 7
  • a column address buffer 19 is connected to the column decoder 14, and the buffer 19 supplies an external address signal AD composed of a plurality of bits input from the control device to the column decoder 14. It has become.
  • the column controller 20 receives the control signal RASZ of the row controller 18 and the column address strobe signal bar CAS based on the level of the output signal of the AND circuit 21 based on the input signal. It controls the sense amplifier and input / output gate 13, column decoder 14 and column address buffer 19.
  • a clock generation circuit 22 composed of an odd number of inverter circuits inputs the column address strobe signal CAS, and as shown in FIG. 17, generates a clock signal CLK having a phase opposite to that of the signal bar CAS.
  • the nibble counter 23 counts the clock signal CLK input from the clock generation circuit 22 and outputs the count result to the nibble decoder 24.
  • the nibble decoder 24 is a counter of nibble counter 23 And decode the control signals ⁇ A to D shown in Fig. 17
  • the gate control circuit 25 takes the control signal ⁇ D from the nibble decoder 24 and the AND (logical product) of the clock signal CLK from the clock generation circuit 22 and outputs the AND signal as shown in FIG.
  • the control signals ⁇ 11 to 14 shown are output to the gate circuit 15 to control the gate circuit 15.
  • the data input buffer 26 is connected to the sense amplifier's input / output gate 13 so as to input write data Din based on a control signal from a light clock generator (not shown). ing.
  • FIGS. 15 and 16 show the details of the memory cell array 11, the sense amplifier / input / output gate 13, the gate circuit 15 and the data output buffer 16.
  • the data bus 30 includes four pairs of data bus lines DB0, bars DB0 to DB3, and bar DB3, and each bus line pair DB0 and bars DB0 to DB3.
  • the bit line pair BL0, the bars BL0 to BL3, and the bar BL3 are connected to the bar DB3.
  • Each of the bit line pairs BL0, BL0 to BL3, and BL3 is a memory cell having one end connected to a word line WL via a gate transistor T1 and a sense amplifier 31.
  • 3 2 c also connected with each data bus line pair DB 0, bars DB 0 ⁇ DB 3, the amplifier 3 3 respectively provided on the bar DB 3, of the amplifier 3 3
  • a gate circuit 15 composed of nMOS transistors T 2 and T 3 is provided.
  • Bus line The control signal ⁇ 11 1 is applied to the gate of the nMOS transistor T 2, ⁇ 3 of the DBO and the one DBO, and the n MOS transistor ⁇ ⁇ 2 of the bus line pair D ⁇ 1 and the bar DB1 ⁇ 2 , T3, the control signal 12; the gate of the bus line pair DB2, nM0S transistors T2, T3 of the bar DB2, the control signal ⁇ J1 3 And the nMOS transistor T of the bus line pair DB 2 and bar DB 2
  • the control signal ⁇ 14 is input to the gates 2 and T 3 c.
  • Each data bus line DB 0 to DB 3 is connected to the transistor T
  • each of the data bus lines DB 0 to DB 3 is connected to the common inverter circuit 35 in the succeeding stage of the transistor T 3.
  • the data output buffer 16 is composed of nMOS transistors T4 and T5 connected in series between the power supply VCC and GND, and the inverter surface 34 is connected to the gate terminal of the transistor T4.
  • the inverter circuit 35 is connected to the gate terminal of the star T5.
  • the data output buffer 16 is connected to the inverter circuit 34,
  • An output signal D0ut having a logical value of "1" or "0" is output based on the output signal of 35.
  • control signals # 11 to # 14 are generated by the gate control circuit 15 based on the clock signal CLK from the clock generation circuit 22 and the control signals ⁇ k to ⁇ ⁇ from the nibble decoder 2.
  • the control signals # 11 to 14 turn on the data bus line pairs DB0, the nodes DB0 to DB3, and the transistors T2 and T3 of the node DB3, turning on the data bus line pairs.
  • the data of DB 0, DB 0 to DB 3, and DB 3 are output via the successive data output buffer 16.
  • RAM address strobe signal bar Set the address of the address signal latched at the rising edge of CAS as the initial address of double counter 23, and set each data bus line pair DB0 and bar DB0 as the initial address of double counter 23.
  • the present invention has been made to solve the above-described problem, and it is possible to change the initial address in the same read cycle in a double mode mode and read different data one after another.
  • the purpose is to increase the speed of the code.
  • FIG. 1 is a block diagram illustrating the principle of the present invention.
  • FIG. 2 is a schematic configuration diagram showing a dynamic RAM of one embodiment.
  • FIG. 3 is an electric circuit diagram showing a data bus in one embodiment.
  • FIG. 4 is an electric circuit diagram showing a data latch section of one embodiment.
  • FIG. 5 is an electric circuit diagram showing an amplifier.
  • FIG. 6 is an electric circuit diagram showing a latch circuit.
  • FIG. 7 is a block diagram showing a double counter.
  • Fig. 8 is a timing chart showing the operation of the double counter.
  • FIG. 9 is a logic diagram showing the nibble decoder.
  • FIG. 10 is a logic circuit diagram showing a first gate control unit.
  • FIG. 11 is a logic circuit diagram showing a second gate control unit.
  • FIG. 12 is a timing chart showing the operation of the first embodiment.
  • FIG. 13 is a timing chart showing the operation of the second embodiment.
  • FIG. 14 is a schematic configuration diagram of a conventional DRAM.
  • FIG. 15 is an electric circuit diagram showing a conventional data bus.
  • FIG. 16 is an electric circuit diagram showing a conventional gate surface.
  • FIG. 17 is a timing chart showing the operation of the conventional example.
  • FIG. 18 is a timing chart showing the relationship between the signals for capturing the column address in the second cycle and each signal.
  • FIG. 19 is a specific electric circuit diagram of the address capturing circuit 21 (FIG. 2).
  • FIG. 20 is an electric circuit diagram showing a specific example of a column address buffer.
  • FIG. 21 shows an example of a memory characteristic table of the present invention.
  • Fig. 22 is a chart showing the timing for realizing the normal mode and nibble mode of DRAM within the standard.
  • Figure 23 is an explanatory diagram of the operation of the output latch circuit that houses the selector. is there.
  • FIG. 24 is a timing chart showing an example of a double mode read cycle. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a diagram illustrating the principle of the present invention.
  • Data bus 1 consists of several bus line pairs DB0, DBO, DB1, and bar DB1, and each bus line pair DB0, DB0, DB1, and bar DB1 has multiple latch surfaces 3.
  • a to 3D are provided.
  • Branch bus 2 consists of a pair of bus lines DB0, bars DB0, DB1, a pair of branch bus lines PB0 branching from bar DB1, bars PBO, PB1, and a bar PB1, and each branch bus line pair PB0.
  • the bars PB0, PB1 and PB1 are provided with a plurality of launch circuits 4A to 4D.
  • the memory cell array 5 has a plurality of different bit line pairs BL0, BL0 to BL3, and bar BL3 corresponding to each of the bus line pairs DB0, DB0, DB1, and DB1 of the data bus 1. It has.
  • the first selection circuit 6 provides a plurality of bits for each bus line pair DB 0, DB 0, DB 1, and DB 1 each time the column address signal is switched in the read cycle. Select and connect different bit line pairs among the pair of data lines, and output the memory cell data to each bus line pair DB0, DBO, DB1, and DB1 via each selected bit line pair. I do.
  • the second selection circuit 7 alternately selects either data bus 1 or branch bus 2 in synchronization with the selection operation of the first selection circuit 6. Then, each data read through the plurality of bit line pairs selected by the first selection circuit 6 is latched by each latch circuit of the selected bus.
  • the third selection circuit 8 alternately selects a data bus or a distribution bus based on the control signal input at a predetermined cycle according to the order selected by the second selection circuit 7, and selects the data bus or the division bus. Each latch circuit of the data bus or branch bus is sequentially selected, and the data of the selected latch circuit is output.
  • the output path 9 receives the data of one latch circuit output from the third selection circuit 8 and outputs an output signal.
  • a different bit line pair is selectively switched and connected to each bus line pair by the first selection circuit 6 based on the column address signal, and the memory is connected via each selected bit line pair.
  • the cell data is output to each bus line pair DB0, DB0, DB1. DB1.
  • the data bus 1 is selected by the second selection circuit 7 in synchronization with the selection operation of the first selection area 6, and the plurality of bit lines selected by the first selection circuit 6 are selected. Each data read via the pair is latched to each of the latch circuits 3A to 3D of the data bus 1.
  • the data bus 1 selected by the second selection circuit 7 is selected by the third selection circuit 8 based on the control signal input at a predetermined cycle, and each of the data buses 1 of the selected data bus 1 is selected.
  • Latch circuits 3A to 3D are sequentially selected, and the data of the selected latch circuit is output. This data is output by the output circuit 9. Output as an output signal.
  • each bus line pair DB0, bar DB0 , DB 1 A plurality of bit line pairs different from the previously selected bit line pair are connected to the bar DB 1 by selection switching, and the data of the memory cell is connected via each selected bit line pair. Is output to each bus line pair DB0, DB0, DB1, and DB1.
  • the branch bus 2 is selected by the second selection circuit 7, and each data read via the plurality of bit line pairs selected by the first selection circuit 6 is transmitted to each of the latches of the branch bus 2. Latches are latched to 4A to 4D.
  • the branch bus 2 is selected next, and each of the latches of the selected branch bus 2 is selected.
  • Latch circuits 4A to 4D are sequentially selected, and data of the selected latch circuit is output.
  • a data latch section 36 is connected to a sense amplifier and an input / output gate 13, and the data output buffer 16 is connected to the data launch section 36. ing.
  • the data latch section 36 is controlled by a gate control circuit 39, and the gate control circuit 39 is connected to a nibble decoder 38 for decoding the count result of the nibble counter 37. .
  • the count output of the double counter 37 is also sent to the column controller 20 via the address take-in circuit 21 together with the column address strobe signal CAS.
  • the 20 output is sent to the column decoder 14.
  • a control signal for taking in the row address is output to the row address buffer 17 by the row (ROW) controller 18. Then, the low address buffer 17 latches the address input to the address terminal as a low address.
  • the column address is sent to the column decoder 14, and the column decoder 14 selects four gate transistors (input / output gates 13).
  • the four gate transistors selected by the column decoder 14 transmit data to four data bus pairs.
  • the data is amplified by a pump, latched by a data latch section 36, and output via four data output buffers 16.
  • a control signal for fetching data is given to the data input buffer 26 at the column controller 20 and the data input buffer is input to the data terminal. Latch the data.
  • the latched data is amplified by a write amplifier (not shown) and written via a bit line pair to four memory cells selected by a row address and a column address. .
  • the most significant bit of the row address and column address is set in the nibble decoder 38 as a nibble address.
  • the nibble counter 37 counts up.
  • the nibble decoder 38 increments the set nibble address (the original nibble address is incremented four times). Dress and toggling).
  • the four gate transistors selected by the column decoder 14 transmit data to four data bus pairs.
  • the data is amplified by an amplifier, and receives a signal from the nibble decoder 38 to generate a control signal for gate control. Latched by the department.
  • the address fetch circuit 21 When the CAS bar detects the second edge of the transition from H to L, the address fetch circuit 21 performs the same operation as the above-mentioned normal read operation (1) to (5).
  • the four gate transistors selected by the column decoder 14 transmit data to the four data bus pairs, and the data is amplified by the amplifier and responds to the output of the gate control circuit 39. Latched at the second data latch.
  • the data latched in the switch section is controlled by the control signal 39 of the gate control circuit, and is output one bit at a time via the data output buffer 16.
  • Fig. 18 is a timing chart showing the relationship between the signal ⁇ L that captures the column address in the second cycle and the RAS bar, CAS bar, ⁇ , ,, ⁇ , ⁇ ⁇ , and 4.
  • FIG. 19 shows a specific circuit of the address capturing circuit 21 (FIG. 2).
  • 19-3 is a circuit that generates a pulse with a fixed width in response to the first falling edge of the CAS bar, and 19 b is reset when the RAS bar is high (nodes 19 5 This is a surface that keeps remembering that the CAS bar has become L for the first time while the RAS bar is L.
  • 199-1 c is a circuit for extracting a signal of only H from the CAS bar and the #A output from the nibble decoder immediately after the first falling edge of the CAS bar.
  • 1 9-1 d is a 0R plane, which generates the ⁇ L signal by taking the logical OR of the output of the plane in (b) and the output of the circuit in (c).
  • FIG. 20 shows a column address buffer circuit.
  • FIG. 21 shows an example of a memory characteristic table according to the present invention.
  • Fig. 22 explains the timing to realize the normal mode and nibble mode of DRAM within the standard.
  • the second column address (access time t AA) only needs to satisfy the condition that data is output at the falling edge of the fifth CAS bar, so it must be taken at least t AA before the fifth output. If this is the case, it can be guaranteed that the signal will be output at t CAC (20 ns). That is, it is the area A in FIG. In this case, since the capture clock is the CAS bar, the capture clock should be captured at the second, third, or fourth falling edge of the CAS bar signal.
  • FIG. 24 shows a timing chart of an example of a two-bleed-read cycle.
  • the data bus 30 in the present embodiment is composed of four pairs of data bus lines DB 0, —DB 0 to DB 3 and bar DB 3, and each bus line pair DB 0 and bar DB 0.
  • Pair DB3 has 8 pairs of bit lines BL0, bars BL0 ⁇ BL 3.
  • Bar BL3 is connected, bus line pair DB0, DB0 has bitline pairs BL0, bar BL0, BL4, bar BL4 power, bus wire pair DB1, bus DB1 bit line pair BL1, bus BL1, BL5, bar BL5 power, bus Line pair DB2, bar DB2 has bit line pair BL2, bars BL2, BL6, bar BL6, bus line pair DB3, bar DB3 has bit line pair BL3, bar B L 3, BL 7 and bar BL 7 are each surrounded.
  • each bit line pair BL0, bars BL0 to BL3, and bar BL3 is connected to a lead line WL via a gate transistor T6 as a first selection circuit 6 and a sense amplifier 31.
  • Each bit line pair BL4, bars BL4 to BL7, and bar BL7 are connected to a gate transistor T7 as a first selection circuit 6 and a sense amplifier (31).
  • One end is connected to a memory cell connected to a lead line in the same way as each bit line pair BL0, bars BL0 to BL3, and bar BL3 (not shown).
  • the column selection signal CL1 is input to the gate terminal of the transistor T6, and the column selection signal CL2 is input to the gate terminal of each gate transistor T7.
  • the bit line pair BL0, the bars BL0 to BL3, and the bar BL3 are connected to the respective data bus line pairs DB0, the bars DB0 to DB3, and the bar DB3, and the column selection signal CL2 is set to the logical value “1”. ”,
  • Each bit line pair BL4, bars BL4 to BL7, and bar BL7 are connected to each data bus line pair DB0, bars DB0 to DB3, and bar DB3.
  • a pair of amplifiers 33 is provided for each of the pair DB 0, bars DB 0 to DB 3, and bar DB 3.
  • Each of the amplifiers 33 includes inverter surface paths INV 1 and INV 2 as shown in FIG. As shown in Fig. 4, in each data bus line pair DB0, bars DB0 to DB3, and bar DB3, a control signal ⁇ X is input to the gate terminal when each amplifier 33 is overpowered. Gate train The transistor T8 is connected. Therefore, when the control signal ⁇ X has the logical value “0”, the data bus 30 is disconnected immediately after the amplifier 33, and when the control signal X has the logical value “1”, the amplifier 33 is connected to the data bus 30.
  • each data bus line pair D ⁇ 0, bar D ⁇ 0 to D ⁇ 3, bar D ⁇ 3 to branch bus line pair ⁇ ⁇ 0, bar ⁇ ⁇ 0 to ⁇ 3 The bus 3 is branched, and the branch bus line pair ⁇ 0, bar ⁇ 0 to ⁇ 3, and bar ⁇ 3 form a branch bus.
  • a gate transistor T9, a latch circuit 40, and a gate transistor T10 are provided in series for each data bus line pair DB0, DB0 to DB3, NO, DB3.
  • the gate transistor T11, the latch circuit 41, and the gate transistor T10 are connected in series to the branch bus line pair PB0, bars PB0 to PB3, and P'3. Is provided.
  • Latch circuits 40 and 41 are well-known latch circuits using four inverters INV3 to INV6 as shown in FIG. 6, and are gate transistors T9 or Tl1.
  • the data of the data bus line pair DB0, DB0 to DB3, and DB3 are latched.
  • the second selection circuit 7 is configured by each gate transistor T 9> T 11, a control signal 0 is input to the gate terminal of the gate transistor T 9, and the gate The inverted signal of the control signal 0 is input to the gate terminal of the transistor T11 via the inverter circuit 42. Therefore, when the control signal 0 has the logical value “1”, the gate transistor T 9 Therefore, data is latched to the latch circuits 4 of the data bus line pair DB0, DB0 to DB3, and DB3.
  • a third selection circuit 8 is constituted by each gate transistor T 10 and T 12, and the gate transistor T 10 of the data bus line pair DB 0 and the bar DB 0 is connected to the third selection circuit 8.
  • the control signal ⁇ 1 is a gate transistor of the data bus line pair DB 1 and the bar DB 1
  • the control signal 3 is a control signal 3 of the data bus line pair DB 2 and a gate transistor of the bar DB 2.
  • a control signal is input to T10, and a control signal ⁇ 7 is input to the gate transistor T10 of the data bus line pair DB3 and bar DB3.
  • the control signal ⁇ 2 is applied to the gate transistor T 12 of the branch bus line pair PB 0 and the bar PB 0, and the control signal ⁇ 2 is applied to the gate transistor T 12 of the branch bus line pair PB 1 and the bar PB 1.
  • Is the control signal ⁇ 4 the branch transistor pair PB2 and the gate transistor of the bar PB2 T12 is the control signal ⁇ 6, the branch bus line pair PB3 and the gate transistor of the bar PB3
  • the control signal ⁇ 8 is input to T 1 2.
  • Each of the data bus lines DB 0 to DB 3 and the branch bus lines PB 0 to PB 3 are connected to a common inverter circuit 34 at a stage subsequent to the gate transistors T 10 and T 12, and each data bus line
  • the line bars DB0 to DB3 and the branch bus line bars PB0 to PB3 are located after the gate transistors T10 and T12. They are connected to a common inverter circuit 35.
  • the nibble counter 37 is composed of three master-slave-type flip-flops (hereinafter, referred to as FFs) 43a to 43c, and as shown in FIG. a inverts the bit DO every time the clock signal CLK is input from the clock generation circuit 22; FF43 b sets the bit D every second clock signal CLK 1 and FF 43c inverts bit D2 every fourth clock signal CLK.Bits D0-D2 are sent to double decoder 38.
  • the output nibble decoder 38 comprises NAND circuits 44 to 47 and inverter circuits 48 to 53 as shown in FIG. 9, and the bits DO and D from the nibble counter 37 are provided. 1 and outputs the control signals 0A to ⁇ i D shown in FIG.
  • the NAND circuit 44 inputs the bit D0 and the bit bar D1. You output a control signal A via the inverter circuit 5 0.
  • the NAND circuit 45 inputs the bit D0 and the bit D1 and outputs the control signal B via the inverter circuit 51.
  • the NAND circuit 46 outputs the bit D0 and the bit D 1 is input and the control signal C is output via the inverter circuit 52.
  • the NAND circuit 47 inputs the bit bar D0 and the bit bar D1, and outputs the control signal D via the inverter circuit 53.
  • the gate control circuit 39 outputs the control signal D shown in FIG. It comprises a gate control section 54 and a second gate control section 55 shown in FIG.
  • the first gate control section 54 includes a NOR circuit 56 for inputting the control signals A and ⁇ of the nibble decoder 38 and an inverter circuit 57.
  • the control signal ⁇ X shown in FIG. 12 is output to each of the gate transistors ⁇ 8 (FIG. 4) based on the control signals ⁇ k, ⁇ ⁇ ⁇ ⁇ , so that the control signal ⁇ ⁇ or ⁇ B
  • the control signal X has the logical value "1" only during the period when the logical value is "1". At this time, the gate transistor T8 is turned on.
  • the second gate control section 55 includes first and second control signal generation sections 58> 59.
  • the first control signal generator 58 includes N0R planes 60 to 62, NAND circuits 63, and inverter circuits 64 to 66, and bits D0 to D of the double counter 37. Input 2 to generate control signal ⁇ Y. Bits D 0 and D 1 are input to the N 0 R circuit 60, and an inverter circuit 64 is connected to an output terminal thereof.
  • the NOR circuit 61 receives the bit D2 and is surrounded by the inverter surface 64, and its output terminal is connected to the NOR circuit 62.
  • the NAND circuit 63 receives the bit D2 and is connected to the inverter circuit 64, and its output terminal is connected to the NOR circuit 62 via the inverter circuit 65.
  • bit D2 is a logical "0" and at least one of bits D0 or D1 is a logical "1"
  • bit D2 is a logical "1” and bits D0
  • the control signal Y has a logic value "0”.
  • bit D2 is a logical value "1” and at least one of bits D0 or D1 is a logical value "1”
  • bit D2 is a logical value "0j and bits D0
  • the second control signal generation section 59 is composed of NAND circuits 67 to 74 and inverter circuits 75 to 83, and outputs control signals 0 to ⁇ 58 shown in FIG. That is, the inverter circuit 83 inverts the control signal ⁇ Y and outputs a control signal 00 for controlling the gate transistors T9 and T11.
  • the NAND circuit 67 receives the clock signal CLK, the control signals ⁇ 0 and ⁇ , outputs the control signal ⁇ 1 via the inverter circuit 75, and the NAND circuit 69 receives the clock signal 1 ⁇ . 1 ⁇ , the control signals 0 and B are input, and the control signal 3 is output via the inverter circuit 77.
  • the NAND circuit 71 receives the clock signal CLK, the control signals ⁇ 0 and C, and outputs the control signal ⁇ J5 via the inverter circuit 79, and the NAND circuit 73 receives the clock signal CLK.
  • the control signals 00 and (* D are input, and the control signal ⁇ 7 is output via the inverter circuit 81.
  • the NAND circuit 68 inputs the clock signal CLK, the control signal ⁇ and ⁇ 5 ⁇ , outputs the control signal 2 via the inverter circuit 76, and the NAND circuit 70 supplies the clock signal CLK. Input the clock signal CLK and the control signals ⁇ and ⁇ , and output the control signal 4 via the inverter circuit 78.
  • the NAND circuit 72 inputs the clock signal CLK, the control signal, and (* C, and outputs the control signal ⁇ J6 via the inverter circuit 80.
  • the NAND circuit 74 outputs the clock signal CLK and the control signal ⁇ J6.
  • the signal CLK, the control signals ⁇ and D are input, and the control signal 08 is output via the inverter circuit 82.
  • the control signal ⁇ A becomes a logical value “1”
  • the control signal ⁇ X> ⁇ 0 becomes a logical value “1”. It becomes.
  • the gate transistors T8, ⁇ 9 are turned on, and the latch circuits 40 of the data bus line pairs DB0, DB-, DB0 to DB3, and DB3 are turned on. Data read via each bit line pair BL0, bars BL0 to BL3, and bar BL3 is latched.
  • control signal #A has the logical value "1”
  • control signal 1 has the logical value "1”
  • only the gate transistor T10 of the data bus line pair DB0 and the bar DB0. Is turned on, and the data of the data bus line pair DB 0 and bar DB 0 is output via the data output buffer 16.
  • the column selection signal CL2 becomes H level and the column selection is made.
  • Signal CL1 goes low.
  • the data is output to the data bus line pair DB 0 and the bars DB 0 to DB 3, respectively, and the data is amplified by the amplifier 33.
  • the control signal #X has the logical value "0"
  • each gate transistor T8 is turned off, and the data of the amplifier 33 is not transferred.
  • the control signal A becomes the logical value “1”
  • the control signal ⁇ X becomes the logical value.
  • the control signal 0 becomes the logical value "0”.
  • the gate transistors T 8 and T 11 are turned on, and are read out via the bit line pair BL 4, bars BL 4 to BL 7 and bar BL 7 and amplified by the amplifiers 33.
  • the data is instantaneously latched to the respective latch circuits 41 of the branch bus line pair PB0, PB0-PB3, and PB3.
  • the control signal A has the logical value “1”
  • the control signal ⁇ 52 becomes the logical value “1”
  • the gate transistor T 1 2 of the branch bus line pair PB 0 and the bar PB 0 Is turned on, and the data of the branch bus line pair PB0 and bar PB0 is output via the data output buffer 16.
  • the control signal ⁇ B becomes the logical value “1 j”, and the control signal ⁇ 0 has the logical value “0”.
  • the value becomes “1”, and the data of the branch bus line pair PB 1 and bar PB 1 is output via the data output buffer 16.
  • the seventh and eighth clock signals CLK power when counted, the control signal #C, becomes the logical value “lj”, and the customer branch bus line pair PB2, bar PB 2 data, branch bus line pair PB 3 and bar PB 3 data are output.
  • a branch bus is provided for a data bus composed of a plurality of data bus line pairs DB0, bars DB0 to DB3, and bar DB3, and a bus line pair DB0, bar DB0.
  • Latching routes 40 and 41 are provided for DB3, DB3 and branch bus line pair PB0, bars PB0 to PB3, and bar PB3, respectively.
  • the data to be output next is read until immediately before the latch circuit 41 of the line pair, and the last data of the latch circuit 40 of the bus line pair is output, and at the same time, the latch data of the branch bus line pair is output. Since the data read out to the image path 41 is latched and sequentially output in synchronization with the clock signal, different data can be output sequentially in one read cycle, and In addition, the data read speed can be increased.
  • the DRAM is provided with only one data output buffer 16 for the data bus 30 consisting of DB 3 and DB 3, the data bus consisting of a plurality of bus line pairs is provided.
  • the present invention may be embodied in a DRAM provided with one data output buffer for each data bus.
  • the initial address can be changed within the same read cycle to sequentially read different data, and the read speed can be reduced. There is an excellent advantage that the speed can be increased. 1. Acquire the row address in response to the row address strobe signal and capture the column address in response to the first column address strobe signal.
  • a semiconductor memory device characterized by having means for taking in a column address for performing the operation.
  • First and second latch circuit groups (3A to 3D, 4A to 4D) each including a multi-bit latch circuit;
  • a second selection circuit (8) for sequentially selecting and outputting one of the plurality of latch circuits of the first or second latch circuit group in response to a second control signal; and taking in the column address Generating the first control signal in response to the activation of the column address strobe signal when performing the operation, and generating the second control signal in response to a todal of the column address strobe signal.
  • a data bus (1) consisting of a plurality of bus line pairs (DB0, bar DB0, DB1, bar DB1),
  • a first latch circuit group (3A to 3D) comprising a plurality of latch circuits provided on each bus line pair (DB0, bar DB0, DB1, bar DB1) of the data bus (1). ),
  • It comprises a plurality of latch circuits provided on each bus line pair (PB0, bus PB0> PB1, bar PB1) of the data bus (2), and is provided in parallel with the first latch circuit.
  • second latch circuit (4A ⁇ 4D)
  • a plurality of bit data are connected to the first selection circuit (6) and correspond to each bus line pair (DB0, NO, 'DB0, DB1, NODB1) of the data bus (1).
  • the first or A third selection circuit (8) for outputting data selected from one of the latch circuits of the second latch circuit group;
  • the column address is fetched in response to the activation of the first column address strobe signal and at a predetermined number of times of activation of the toggled column address strobe signal.
  • Address capture circuit (21) that outputs a third control signal for
  • a circuit for generating the second control signal in response to the toggle of the column address strobe signal and generating the first control signal for each predetermined number of activations of the column address strobe signal (38, 39),
  • a semiconductor memory device comprising:

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Description

明 細 書 半導体記憶装置 技術分野
本発明はダイ ナミ ック R A Mの如き半導体記憶装置に係り 特に二ブルモー ドにおいて、 初期ア ドレスを同一リー ドサィ クル内で変更して) i次異なるデータを読出すことが可能であ り、 かつ読出し速度を高速化するこ との可能なダイ ナ ミ ッ ク R A Mに閬する。 背景技術
近年のダイナ ミ ック R A M (以下、 D R A Mという ） にお いては、 各種モー ドでフ レキシブルな使用が要求されている, D R A Mではデータ読出しの高速化を目的として、 複数ビッ トのデータを同時に複数のバス線対に読出し、 各バス線対に 読出されたデータを順次 1 つずつ出力するようにした二ブル モー ド品種があり、 この二ブルモー ド品種の D R A Mにおい ても各種の拡張二ブルモー ドが提案されている。
従来の二ブルモー ド品種の D R A Mを第 1 4図に示す。 メ モ リ セルアレイ 1 1 は多数のメ モリ セルで構成され、 同ァレ ィ 1 1 にはロウデコーダ 1 2、 セ ンスア ンプ及び入出力ゲー ト 1 3、 及びコ ラムデコーダ 1 4が接続されている。 セ ンス ァンプ及び入出力ゲー ト 1 3にはゲー ト回路 1 5が接続され ゲー ト回路 1 5 にはデータ出力バッファ 1 6が接続されてい る。
ロウデコーダ 1 2 にはロウア ドレスバッファ 1 7が接続さ れ、 ロウア ドレスバッファ 1 7 は図示しない制御装置からの 複数ビッ トからなる外部ァ ドレス信号 A Dをロウデコーダ 1 2 に供給するようになっている。
ロウ系コ ン ト ローラ 1 8 はア ドレス活性化信号と しての口 ゥァ ドレスス ト ローブ信号バー R A S及びコ ラムァ ドレスス トローブ信号バー C A Sのレベルに基づいて前記ロウデコー ダ 1 2及びロウア ドレスバッファ 1 7を制御する。
コ ラムデコーダ 1 4 にはコ ラムア ドレスバッファ 1 9が接 続され、 同バッファ 1 9 は前記制御装置から入力された複数 ビッ トからなる外部ァ ドレス信号 A Dをコ ラムデコーダ 1 4 に供給するようになっている。
コラム系コ ン ト ローラ 2 0 は前記ロウ系コ ン ト ローラ 1 8 の制御信号 R A S Z とコ ラムア ドレスス ト ローブ信号バー C A Sとを入力する A N D面路 2 1 の出力信号のレベルに基づ いて前記センスァンプ及び入出力ゲー ト 1 3、 コラムデコー ダ 1 4及びコ ラムア ドレスバッファ 1 9を制御する。
奇数個のィ ンバータ回路からなるクロ ック生成回路 2 2 は コ ラムァ ドレスス トローブ信号バー C A Sを入力し、 第 1 7 図に示すように同信号バー C A Sとは逆相のクロ ック信号 C L Kを二ブルカウ ンタ 2 3 に出力する。 二ブルカウ ンタ 2 3 はクロ ック生成回路 2 2から入力されるクロック信号 C L K をカウ ン ト し、 そのカウ ン ト結果を二ブルデコーダ 2 4 に出 力する。 二ブルデコーダ 2 4 は二ブルカウ ンタ 2 3 のカウ ン ト値をデコー ドし、 第 1 7図に示す制御信号 ø A〜 Dをゲ
一ト制御回路 2 5 に出力する。
ゲー ト制御回路 2 5 は二ブルデコーダ 2 4からの制御信号 〜 D及びクロ ック生成回路 2 2からのク ロ ック信号 C L Kのア ン ド （論理積） を取り、 第 1 Ί図に示す制御信号 Φ 1 1 〜 1 4を前記ゲー ト回路 1 5に出力して同ゲー ト回路 1 5を制御する。
尚、 データ入力バッ フ ァ 2 6 はセ ンスア ンプ ' 入出力ゲー ト 1 3に接続され、 図示しないライ トク ロ ックジェネレータ からの制御信号に基づいて書込みデータ D i nを入力するよ う になつている。
第 1 5図、 第 1 6図は前記メ モ リ セルア レイ 1 1 、 セ ンス ア ンプ · 入出力ゲー ト 1 3、 ゲー ト回路 1 5及びデータ出力 バッファ 1 6 の詳細を示している。 第 1 5図に示すように、 データバス 3 0 は 4対のデータバス線対 D B 0、 バー D B 0 〜 D B 3、 バー D B 3からなり、 各バス線対 D B 0、 バー D B 0〜D B 3、 バー D B 3に対してビ ッ ト線対 B L 0、 バー B L 0〜B L 3、 バー B L 3がそれぞれ接続されている。 そ の各ビ ッ ト線対 B L 0、 バー B L 0〜B L 3、 バー B L 3 は ゲー ト ト ラ ンジスタ T 1及びセ ンスア ンプ 3 1 を介して一端 がワー ド線 W Lに接続されたメ モリセル 3 2 と接続している c 又、 各データバス線対 D B 0、 バー D B 0〜D B 3、 バー D B 3にはそれぞれアンプ 3 3が設けられ、 各アンプ 3 3 の
,4
出力側には第 1 6図に示すように、 n M O S ト ラ ンジスタ T 2 , T 3よりなるゲー ト回路 1 5が設けられている。 バス線 対 D B O、 ノ '一 D B Oの n M O S ト ラ ンジスタ T 2 , Τ 3の ゲー トには前記制御信号 <ί 1 1が、 バス線対 D Β 1、 バー D B 1 の n MO S トラ ンジスタ Τ 2 , T 3のゲー トには前記制 御信号 1 2が、 バス線対 D B 2、 バー D B 2の n M 0 S ト ラ ンジスタ T 2 , T 3のゲー トには前記制御信号 <J 1 3が、 更にバス線対 D B 2、 バー D B 2の n M O S ト ラ ンジスタ T
2 , T 3のゲー トには前記制御信号 Φ 1 4が入力されている c そして、 各データバス線 D B 0〜D B 3 は ト ラ ンジスタ T
2の後段において共通のィ ンバータ面路 3 4に接続され、 各 データバス線バー D B 0〜バー D B 3 は ト ラ ンジスタ T 3の 後段において共通のィ ンバータ画路 3 5に接続されている。 データ出力バッファ 1 6は電源 V C C , G N D間に直列に接 続された n M O S ト ラ ンジスタ T 4 , T 5からなり、 トラ ン ジスタ T 4のゲー ト端子にィ ンバータ面路 3 4が、 トランジ スタ T 5のゲー ト端子にィ ンバータ回路 3 5が接続されてい る。 そして、 データ出力バッファ 1 6はィ ンバータ回路 3 4 ,
3 5の出力信号に基づいて論理値 「 1 」 又は 「 0 」 の出力信 号 D 0 u tを出力するようになっている。
上記のように構成された D R AMでは、 第 1 7図に示すよ うに、 ロウァ ドレスス ト ローブ信号バー R A Sが Lレベルと なった時、 コ ラムァ ドレスス ト ローブ信号バー C A Sが Hレ ベルである と、 リー ドサイ クルとなる。 そして、 ア ドレス信 号 A Dのロウア ドレス A D Rによりいずれかのワー ド線 W L が選択された後、 コ ラムア ドレス A D Cが与えられてコ ラム 選択信号 C L 0が Hレベルになると、 各ゲー ト ト ラ ンジスタ T l を介して各ビッ ト線対 B L 0、 バ一 B L 0〜 B L 3、 バ 一 B L 3上の所定のメ モ リ セル 2 2にそれぞれ書込まれたデ —タが、 対応するデータバス線対 D B 0、 バー D B 0〜 D B 3、 バー D B 3に出力され、 各データはそれぞれアンプ 3 3 にて増幅される。
そして、 クロ ック生成回路 2 2からのクロ ック信号 C L K 及び二ブルデコーダ 2 からの制御信号 Φ k〜 φ Όに基づい てゲー ト制御回路 1 5により制御信号 # 1 1 〜 1 4が生成 され、 制御信号 # 1 1 〜 1 4 により各データバス線対 D B 0、 ノ ー D B 0〜 D B 3、 ノ ー D B 3 の ト ラ ンジスタ T 2 , T 3がオンして、 各データバス線対 D B 0、 バー D B 0〜 D B 3、 バー D B 3 のデータが噸次データ出力バッ ファ 1 6を 介して出力される。
しかしながら、 従来の D R AMでは、 第 1 7図に示すよう にロウア ドレスス ト ローブ信号バー R A Sが立ち下がつてか ら立ち上がるまでの同一サイ クル内では、 ロウァ ドレスス ト 口一ブ信号バー R A S及びコ ラムァ ドレスス ト ローブ信号バ 一 C A Sの立ち上がりエッジでラ ツチしたァ ドレス信号のコ ラムァ ドレス A D Cを二ブルカウ ンタ 2 3 の初期ァ ドレスと して設定し、 各データバス線対 D B 0、 バー D B 0〜 D B 3 , バー D B 3にデータを読出しておく ためにコ ラム選択信号 C L 0を H レベルに保持しているため、 その初期ァ ドレスから 二ブルカウ ンタ 2 3 のビッ ト数 （通常 4 ビッ ト ） 分のア ドレ スが変化すると、 又、 元の初期ア ドレスへ戻り、 出力信号 D 0 u t は再び同じデータを繰り返し出力することとなる。 この同一データの繰り返し出力を防止するためには、 ニブ ルカウ ンタ 2 3 のビッ ト数 （通常 4 ビッ ト） 分のア ドレスが 変化した時点で、 ロウア ドレスス トローブ信号バー R A Sを 立ち上げた後、 すぐに立ち下げてリードサイ クルとするよう にしているが、 この方法では第 1 7図に示すように最初のデ 一夕が出力されるまでに時間を要し、 読出し速度を高速化で きないという問題点があつた。 発明の開示
本発明は上記問題点を解決するためになされたものであつ て、 二ブルモード品種において初期ァ ドレスを同一リードサ ィ クル内で変更して頃次異なるデータを読出すことができる とともに、 読出しスピー ドを高速化できることを目的とする ものである。 面の篚単な説明
第 1図は本発明の原理を說明するブロ ック図である。
第 2図は一実施例のダイナミ ック R A Mを示す概略構成図 である。
第 3図は一実施例におけるデータバスを示す電気回路図で ある。
第 4図は一実施例のデータラ ッチ部を示す電気回路図であ る。
第 5図は増幅器を示す電気回路図である。
第 6図はラ ツチ回路を示す電気回路図である。 第 7図は二ブルカウ ンタを示すブロ ック図である。
第 8図は二ブルカウ ンタの作用を示すタイ ミ ングチヤ一ト である。
第 9図は二ブルデコーダを示す論理面路図である。
第 1 0図は第 1 ゲー ト制御部を示す論理回路図である。 第 1 1図は第 2ゲー ト制御部を示す論理回路図である。 第 1 2図は第 1 の実施例の作用を示すタイ ミ ングチャー ト である。
第 1 3図は第 2の実施例の作用を示すタイ ミ ングチャー ト である。
第 1 4図は従来の D R A Mの概略構成図である。
第 1 5図は従来のデータバスを示す電気回路図である。 第 1 6図は従来のゲー ト面路を示す電気回路図である。 第 1 7図は従来例の作用を示すタイ ミ ングチャー トである 第 1 8図は 2 サイ クル目のコ ラムァ ドレスを取り込む信号 と各信号との閩係を示すタイ ミ ングチャー トである。
第 1 9図はア ドレス取り込み回路 2 1 (第 2図） の具体的 な電気回路図である。
第 2 0図はコ ラムァ ドレスバッファ の具体例を示す電気回 路図である。
第 2 1図は本発明のメ モ リ の特性表の一例を示すものであ る。
第 2 2図は D R A Mの通常モ一 ドとニブルモー ドを規格内 で実現するためのタイ ミ ングを示すチヤ一トである。
第 2 3図はセレクタを舍む出力ラ ッチ回路の動作説明図で ある。
第 2 4図は二ブルモード リードサイ クルの一例を示すタ ィ ミ ングチヤ一トである。 発明を実施するための最良の形態
第 1図は本発明の原理説明図である。
データバス 1 は複数のバス線対 D B 0、 バー D B O , D B 1、 バー D B 1からなり、 各バス線対 D B 0、 バー D B 0 , D B 1、 バー D B 1 には複数のラ ツチ面路 3 A〜 3 Dが設け られている。 分岐バス 2は各バス線対 D B 0、 バー D B 0 , D B 1、 バー D B 1から分岐した分岐バス線対 P B 0、 バー P B O , P B 1、 バー P B 1からなり、 各分岐バス線対 P B 0、 バー P B 0 , P B 1、 バー P B 1 には複数のラ 'ンチ回路 4 A〜4 Dが設けられている。 メ モリ セルアレイ 5はデータ バス 1の各バス線対 D B 0、 バー D B 0 , D B 1、 バー D B 1 に対応するそれぞれ異なる複数のビッ ト線対 B L 0、 バー B L 0〜B L 3、 バー B L 3を備えている。
第 1 の選択回路 6はリードサイ クルにおいてコ ラムァ ドレ ス信号の切換わり毎に各バス線対 D B 0、 バー D B 0， D B 1、 バー D B 1 に対してそのバス線対に対 する複数のビッ ト線対のうち、 異なるビッ ト線対を選択切換え接続し、 選択 した各ビッ ト線対を介してメモリセルのデータを各バス線対 D B 0、 バー D B O , D B 1、 バー D B 1 に出力する。
第 2の選択回路 7は第 1 の選択回路 6の選択動作に同期し てデータバス 1又は分岐バス 2のいずれか一方を交互に選択 し、 そのとき第 1 の選択回路 6 にて選択された複数のビッ ト 線対を介して読出された各データをその選択したバスの各ラ ツチ回路にラ ッチさせる。 第 3の選択回路 8 は所定周期で入 力される制御信号に基づき、 第 2の選択回路 7にて選択され た噸序にてデータバス又は分歧バスを交互に選択するととも に、 その選択したデータバス又は分岐バスの各ラ ッチ回路を 順次選択し、 その選択したラ ッチ回路のデータを出力する。
そして、 出力面路 9は第 3 の選択回路 8から出力された 1 つのラ ッチ回路のデータを入力して出力信号を出力する。
本発明のデバイスの作用を説明する。
リ ー ドサイ クルにおいてコ ラムァ ドレス信号に基づいて第 1 の選択回路 6により各バス線対に対して異なるビッ ト線対 が選択切換え接続され、 選択された各ビッ ト線対を介してメ モリ セルのデータが各バス線対 D B 0、 バー D B 0 , D B 1 . バー D B 1 に出力される。
次に、 第 2 の選択回路 7 により第 1 の選択面路 6 の選択動 作に同期して例えばデータバス 1が選択され、 第 1 の選択回 路 6 にて選択された複数のビッ ト線対を介して読出された各 データがデータバス 1 の各ラ ツチ回路 3 A〜 3 Dにラ ツチさ れる。
そして、 所定周期で入力される制御信号に基づき、 第 3 の 選択回路 8 により第 2 の選択回路 7 にて選択されたデータバ ス 1 が選択されるとともに、 その選択されたデータバス 1 の 各ラ ッチ回路 3 A〜 3 Dが順次選択され、 その選択されたラ ツチ回路のデータが出力され、 このデータは出力回路 9 によ り出力信号として出力される。
各ラ ッチ回路 3 A〜 3 Dにラ ッチしたデータが第 3の選択 回路 8 によって順次出力される間において、 コ ラムァ ドレス 信号が切換わると、 各バス線対 D B 0、 バー D B 0 , D B 1 . バー D B 1 に対してそれぞれ先に選択したビッ ト線対とは異 なる複数のビッ ト線対が選択切換え接続され、 選択された各 ビッ ト線対を介してメ モリセルのデータが各バス線対 D B 0、 バー D B 0 , D B 1、 バー D B 1 に出力される。
このとき、 第 2の選択回路 7 により分岐バス 2が選択され、 第 1の選択回路 6にて選択された複数のビッ ト線対を介して 読出された各データが分岐バス 2の各ラ ッチ面路 4 A〜 4 D にラ ツチされる。
そして、 第 3の選択画路 8によりデータバス 1 の各ラ ッチ 回路が全て選択されると、 次に分岐バス 2が選択されるとと もに、 その選択された分岐バス 2の各ラ ッチ回路 4 A〜 4 D が順次選択され、 その選択されたラ ッチ回路のデータが出力 される。
従って、 同一リードサイ クルにおいてコラムァ ドレス信号 を切換えることにより、 顆次異なるデータを出力できるとと もに、 ラ ッチ回路にラ ッチされたデータが所定周期で入力さ れる制御信号に基づいて出力されるので、 読出しスピードが 速く なる。
次に、 本発明を具体化した D R A Mの一実旌例を第 2図〜 第 1 3図に従って説明する。
苘、 説明の便宜上、 従来例の第 1 4図〜第 1 6図同様の構 成については同一の符号を付して説明を一部省略する。
第 2図に示すように本発明の D R A Mはセ ンスアンプ及び 入出力ゲー ト 1 3にデータラ ッチ部 3 6が接続され、 同デー タラ 'ンチ部 3 6に前記データ出カバッファ 1 6が接続されて いる。 データラ ッチ部 3 6 はゲー ト制御回路 3 9によって制 御され、 ゲー ト制御回路 3 9には二ブルカウンタ 3 7 のカウ ン ト結果をデコー ドする二ブルデコーダ 3 8が接続されてい る。
二ブルカウ ンタ 3 7 のカウ ン ト出力はまたァ ド レス取込回 路 2 1を介してコ ラム系コ ン ト ローラ 2 0 にコ ラムア ド レス ス トローブ信号 C A S と共に送られ、 コ ン ト ローラ 2 0出力 はコ ラムデコーダ 1 4 に送られる。
ここでメモリ の通常リー ド動作、 通常ライ ト動作および二 ブルモー ドリ一ド動作について第 2図を参照して説明する。 A . 通常リー ド動作
① R A Sバーが H→ Lに活性化される。
② ロウ （ R O W ) 系コ ン トローラ 1 8でロウア ドレス取 り込みのための制御信号をロウア ド レスバ ッ フ ァ 1 7 に出力 する。 すると、 ロウア ド レスバッファ 1 7 はア ドレス端子に 入力されているァ ド レスをロウァ ドレスとしてラ ッチする。
③ ロウア ド レスはロウデコーダ 1 2 に送られ、 ロウデコ ーダ 1 2 は 1 つのワー ド線を選択する。 よって、 選択された ヮ一ドに接続されたメ モ リ セルからは 1 ワー ド分、 各ビッ ト 線対に対してデータが出力され、 セ ンサア ンプ 1 3で増幅さ れる。 ④ 上記②の動作後に、 C A Sバーが H→ Lに活性化され る。
⑤ コ ラム系コ ン トローラ 2 0でコラムア ドレス取り込み のための制御信号をコラムア ドレスバッ ファ 1 9 に出力する t すると、 コラムア ドレスバッファ 1 9 はア ドレス端子に入力 されているァ ドレスをコラムァ ドレスとしてラ ッチする。
⑥ コ ラムア ドレスはコ ラムデコーダ 1 4に送られ、 コラ ムデコーダ 1 4 は 4つのゲー ト ト ラ ンジスタ （入出力ゲー ト 1 3 ) を選択する。
⑦ コ ラムデコーダ 1 4により選択された 4つのゲー ト ト ランジスタは、 4つのデータバス対にデータを送出する。 デ ータは、 ァンプにより増幅されてデータチツチ部 3 6でラッ チされ、 4つのデータ出力バッファ 1 6を介して出力される。 B . 通常ライ ト動作
① 上記通常リ一ド動作の①〜③と同じである。
② ライ トイネーブル信号 （W E ) を H→Lに活性化する。 これにより、 データ出力バッファ 1 6を非活性にする。
③ 上記通常リード動作の④〜⑤と同じ。
④ 上記通常リード動作の⑤と同時に、 コ ラム系コ ン ト口 ーラ 2 0でデータを取り込みのための制御信号をデータ入力 バッファ 2 6にあたえ、 データ入力バッファはデータ端子に 入力されているデータをラ ツチする。
⑤ ラ ッチされたデータは、 ライ トアンプ （図示せず） で 増幅されて、 ロウア ドレス、 コ ラムア ドレスで選択された 4 つのメ モ リ セルに対して、 ビッ ト線対を介して書き込まれる。 C . 二ブルモー ドのリー ド動作
① 上記通常リード動作の①〜⑤と同じである。
② 上記通常リー ド動作の⑤と同時に、 ロウア ドレス、 コ ラムア ドレスの最上位の 1 ビッ トがニブルア ドレスと して二 ブルデコーダ 3 8 にセ ッ 卜 される。
③ C A Sバーが H→ Lに変化するエ ッジを検出する度に 二ブルカウ ンタ 3 7 はカウ ン トア ップをする。 カウ ン トア ツ ブに応答して、 二ブルデコーダ 3 8 は、 セ ッ トされた二ブル ア ドレスをイ ンク リ メ ン トする （ 4回イ ンク リ メ ン トされる と元の二ブルア ドレスとなり、 トグル動作する） 。
④ 上記通常リ一ド動作の⑥と同じである。
⑤ コ ラムデコーダ 1 4により選択された 4つのゲー ト ト ランジスタは、 4つのデータバス対にデータを送出する。 デ ータは、 アンプにより増幅され、 二ブルデコーダ 3 8からの 信号を受けてゲー ト制御のための制御信号を生成するゲー ト 制御回路 3 9の出力に応答して第 1 のデータラ ッチ部でラ ッ チされる。
⑥ C A Sバーが H→ Lに変化するエッジの 2回目を検出 すると、 ア ドレス取り込み回路 2 1 は、 上記通常リ一ド動作 の⑤〜⑥と同じ動作をする。 コ ラムデコーダ 1 4 により選択 された 4つのゲー ト トランジスタは 4つのデータバス対にデ ータを送出し、 データはア ンプにより増幅されて、 ゲー ト制 御回路 3 9の出力に応答して第 2のデータラ ツチ部でラ ツチ される。
⑦ 以下、 本明細書記載の通り、 第 1、 第 2のデータラ ッ チ部でラ ッチされたデータは、 ゲー ト制御回路の制御信号 3 9で制御され、 1 ビッ トづっデータ出力バッファ 1 6を介し て出力される。
第 1 8図は 2サイ クル目のコ ラムア ドレスを取り込む信号 φ L と R A Sバー、 C A Sバー、 ， Ν, , Νζ , Ι^ , 4 との関係を示すタイ ミ ングチャー トである。
第 1 9図はア ドレス取り込み回路 2 1 (第 2図） の具体的 回路を示す。 図において 1 9 — 3 は C A Sバーの 1回目の立 下がりエッジを受けて一定幅のバルスを生成する回路、 1 9 一 bは R A Sバーが Hのときにリセッ トされ （ノー ド 1 9 5 が Hレベルの状態） 、 R A Sバーが Lの期間に C A Sバーが 1 回目に Lになったことを記憶し続ける面路である。 1 9 一 c は C A Sバーと二ブルデコーダから出力される # Aとから、 CA Sバーの 1度目の立ち下がりエッジ以降直ちにく る C A Sバーが Hのみの信号を抽出する回路である。 1 9 一 dは 0 R面路であり、 （ b ) の面路の出力と （ c ) の回路の出力の 論理和をとり Φ L信号を生成するものである。
第 2 0図はコラムァ ドレスバッファ回路を示すものである。 第 2 1図に本発明のメ モリの特性表の一例を示す。
第 2 2図に D R AMの通常モードとニブルモードとを規格 内で実現させるタイ ミ ングについて説明する。 ここで t RAC = 8 0 n s , t AA= 4 0 n s , t CAC = 2 0 n s のタイ プの メ モリを用いるものとする。
コ ラムア ドレスの取り込み時間について考察する。 ロウァ ドレス · ス ト ローブ信号 · R A Sバーの立下り とコ ラムァ ド レスス ト ロ一ブ信号 C A Sバーの各波形に対し、 二ブルモー ド ' リー ド/ライ トサイ クル t N cは 5 0 n sである。
2回目のコ ラムア ドレス （アクセスタイム t AA ) は 5回目 の C A Sバーの立下りエ ッジでデータを出力するという条件 を満たせばよいので、 5回目の出力より t AA以上前に取り込 めば t CAC ( 2 0 n s ) で出力することが保証できる。 即ち 図 2 2の領域 Aである。 この場合取り込みク ロ ックは C A S バーなので 2回、 3回、 4回目のいずれかの C A Sバー信号 の立下りエッジで取り込めばよいことになる。
またセレクタを舍む出カラ 'ン チ回路は第 6図にも示す如く 第 2 3図のように動作する。 即ち出力データラ ッチ画路への 入力を切換える 。 という信号は片方のラ ッチが出力してい る時に他方のラ ッチへ入力するように動作するものである。 第 2 4図は二ブルモー ド · リー ドサイ クルの一例のタイ ミ ングチヤ一トを示す。
第 3図に示すように、 本実施例におけるデータバス 3 0 は 4対のデータバス線対 D B 0、 — D B 0〜D B 3、 バー D B 3からなり、 各バス線対 D B 0、 バー D B 0〜 D B 3、 パ 一 D B 3には 8対のビッ ト線対 B L 0、 バー B L 0〜B L 3. バー B L 3が接続されて、 バス線対 D B 0、 バー D B 0には ビッ ト線対 B L 0、 バー B L 0， B L 4、 バー B L 4力く、 バ ス線対 D B 1、 バ一 D B 1 にはビッ ト線対 B L 1、 バ一 B L 1 , B L 5、 バー B L 5力 、 バス線対 D B 2、 バー D B 2 に はビッ ト線対 B L 2、 バ一 B L 2 , B L 6、 バー B L 6が、 バス線対 D B 3、 バー D B 3にはビッ ト線対 B L 3、 バー B L 3 , B L 7、 バー B L 7がそれぞれ接繞されている。
各ビッ ト線対 B L 0、 バー B L 0〜B L 3、 バー B L 3 は 第 1 の選択回路 6 としてのゲー ト ト ラ ンジスタ T 6及びセン スアンプ 3 1を介して一端がヮード線 W Lに接続されたメ モ リ セル 3 2に接続され、 各ビッ ト線対 B L 4、 バー B L 4〜 B L 7、 バー B L 7は第 1 の選択回路 6 としてのゲー ト トラ ンジスタ T 7及びセンスアンプ ( 3 1 ' (以下図示略） を介 して各ビッ ト線対 B L 0、 バー B L 0〜B L 3、 バー B L 3 と同様に一端がヮード線に接続されたメモリセルに接続され ている。 各ゲ一 ト トランジスタ T 6のゲー ト端子にはコラム 選択信号 C L 1が、 各ゲー ト ト ラ ンジスタ T 7のゲー ト端子 にはコラム選択信号 C L 2が入力されている。 従って、 リー ドサイ クルにおいて所定のワード線 W Lが選択された状態で コラム選択信号 C L 1が論理値 「 1 」 になると、 各ビッ ト線 対 B L 0、 バー B L 0〜B L 3、 バー B L 3が各データバス 線対 D B 0、 バー D B 0〜D B 3、 バー D B 3に接続され、 コラム選択信号 C L 2が論理値 「 1 」 になると、 各ビッ ト線 対 B L 4、 バー B L 4〜B L 7、 バー B L 7が各データバス 線対 D B 0、 バー D B 0〜D B 3、 バー D B 3に接続される。 各データバス線対 D B 0、 バー D B 0〜D B 3、 バー D B 3にはそれぞれアンプ 3 3が設けられている。 各アンプ 3 3 は図 5に示すようにイ ンバータ面路 I N V 1 , I N V 2で構 成されている。 図 4に示すように、 各データバス線対 D B 0、 バー D B 0〜 D B 3、 バー D B 3において各アンプ 3 3の岀 力倒にはゲー ト端子に制御信号 ίί Xを入力するゲー ト トラ ン ジスタ T 8が接続されている。 従って、 制御信号 Φ Xが論理 値 「 0」 のときア ンプ 3 3の直後にてデータバス 3 0は分断 され、 制御信号 Xが論理値 「 1 」 のときア ンプ 3 3はデー タバス 3 0にデータを転送する。 各ゲー ト ト ラ ンジスタ Τ 8 の後段において各データバス線対 D Β 0、 バー D Β 0〜 D Β 3、 バー D Β 3から分岐バス線対 Ρ Β 0、 バー Ρ Β 0〜 Ρ Β 3、 バ一 Ρ Β 3が分岐しており、 これら分岐バス線対 Ρ Β 0 · バー Ρ Β 0〜 Ρ Β 3、 バー Ρ Β 3によ り分岐バスが構成され ている。
データバス線対 D B 0、 、'一D B 0〜D B 3、 ノ、 一D B 3 にはゲー ト ト ラ ンジスタ T 9、 ラ ッチ回路 4 0及びゲー ト ト ラ ンジスタ T 1 0が直列に設けられ、 分岐バス線対 P B 0、 バー P B 0〜 P B 3、 ノ '— P B 3にはゲー ト ト ラ ンジスタ T 1 1、 ラ ッチ回路 4 1及びゲー ト ト ラ ンジスタ T 1 0が直列 に設けられている。 ラ ッチ回路 4 0 , 4 1 は第 6図に示すよ うに 4っィ ンバータ I N V 3〜 I N V 6を用いた公知のラ ッ チ回路であって、 ゲー ト ト ラ ンジスタ T 9又は T l 1によつ てデータバス線対 D B 0、 バ一 D B 0〜D B 3、 バー D B 3 のデータをラ ツチするようになっている。
そして、 本実施例では各ゲー ト ト ラ ンジスタ T 9 > T 1 1 により第 2の選択回路 7が構成され、 ゲー ト ト ラ ンジスタ T 9のゲー ト端子には制御信号 0が入力され、 ゲー ト ト ラ ン ジスタ T 1 1のゲー ト端子にはィ ンバータ回路 4 2を介して 制御信号 0の反転信号が入力されている。 従って、 制御信 号 0が論理値 「 1 」 の場合にはゲー ト ト ラ ンジスタ T 9の みがォンするため、 データバス線対 D B 0、 バー D B 0〜 D B 3、 バー D B 3 の各ラ ッチ回路 4 ひにデータがラ ッチされ る。 又、 制御信号 ^ 0が論理値 「 0 」 の場合にはゲー ト ト ラ ンジスタ T 1 1 のみがォンするため、 分岐バス線対 P B 0、 ノ、、一 P B 0〜P B 3 、 バー P B 3 の各ラ ッチ回路 4 1 にデ一 タがラ ッチされる。
又、 各ゲー ト ト ラ ンジスタ T 1 0 , T 1 2 によ り第 3 の選 択回路 8が構成され、 データバス線対 D B 0 、 バー D B 0 の ゲー ト ト ラ ンジスタ T 1 0 には制御信号 Φ 1 が、 データバス 線対 D B 1 、 バー D B 1 のゲー ト ト ラ ンジスタ T 1 0には制 御信号 3が、 データバス線対 D B 2、 バー D B 2 のゲ一 ト ト ラ ンジスタ T 1 0には制御信号 5力 、 データバス線対 D B 3、 バー D B 3 のゲー ト ト ラ ンジスタ T 1 0 には制御信号 Φ 7が入力されている。 又、 分岐バス線対 P B 0、 バー P B 0 のゲー ト ト ラ ンジスタ T 1 2には制御信号 Φ 2が、 分岐バ ス線対 P B 1、 バー P B 1 のゲー ト ト ラ ンジスタ T 1 2 には 制御信号 Φ 4が、 分岐バス線対 P B 2 、 バー P B 2 のゲー ト ト ラ ンジスタ T 1 2 には制御信号 Φ 6が、 分岐バス線対 P B 3、 バー P B 3のゲー ト ト ラ ンジスタ T 1 2 には制御信号 Φ 8が入力されている。
各データバス線 D B 0〜D B 3及び分岐バス線 P B 0〜 P B 3 はそのゲー ト ト ラ ンジスタ T 1 0 , T 1 2 の後段におい て共通のィ ンバータ回路 3 4 に接続され、 各データバス線バ 一 D B 0 〜バー D B 3及び分岐バス線バー P B 0 〜バー P B 3 はそのゲー ト ト ランジスタ T 1 0 , T 1 2 の後段において 共通のィ ンバータ回路 3 5に接続されている。
第 7図に示すように、 二ブルカウ ンタ 3 7 は 3つのマスタ ス レーブ型フ リ ップフロ ップ （以下、 F Fという ） 4 3 a〜 4 3 cからなり、 図 8に示すように F F 4 3 a は前記クロ ッ ク生成回路 2 2からク ロ ック信号 C L Kが入力される毎にビ ッ ト D Oを反転させ、 F F 4 3 bはクロ ック信号 C L Kの 2 つ目毎にビッ ト D 1 を反転させ、 更に F F 4 3 c はク ロ ック 信号 C L Kの 4つ目毎にビッ ト D 2を反転させるようになつ ており、 ビッ ト D 0〜 D 2を二ブルデコーダ 3 8 に出力する 二ブルデコーダ 3 8 は第 9図に示すように N A N D回路 4 4〜 4 7 とィ ンバ一タ回路 4 8〜 5 3 とからなり、 二ブル力 ゥンタ 3 7からのビッ ト D O , D 1 をデコードし、 第 1 2図 に示す制御信号 0 A〜《i Dをゲー ト制御回路 3 9に出力する 即ち、 N A N D回路 4 4 はビッ ト D 0 とビッ トバー D 1 とを 入力し、 イ ンバータ回路 5 0を介して制御信号 Aを出力す る。 N A N D回路 4 5 はビッ トバ一 D 0 とビッ ト D 1 とを入 力し、 ィ ンバータ回路 5 1 を介して制御信号 Bを出力する 又、 N A N D回路 4 6 はビッ ト D 0 とビッ ト D 1 とを入力し ィ ンバータ回路 5 2を介して制御信号 Cを出力する。 更に N A N D回路 4 7 はビッ トバー D 0 とビッ トバー D 1 とを入 力し、 イ ンバータ回路 5 3を介して制御信号 Dを出力する ゲー ト制御回路 3 9 は第 1 0図に示す第 1ゲー ト制御部 5 4 と、 第 1 1図に示す第 2ゲー ト制御部 5 5 とからなる。 第 1ゲー ト制御部 5 4 は二ブルデコーダ 3 8 の制御信号 A , φ Βを入力する N O R回路 5 6 とィ ンバ一タ回路 5 7 とを備 え、 制御信号 Φ k , φ Βに基づいて第 1 2図に示す制御信号 Φ Xを前記各ゲー ト ト ラ ンジスタ Τ 8 (第 4図） に出力する, 従って、 制御信号 Φ Α又は φ Bが論理値 「 1 」 の期間におい てのみ制御信号 Xは論理値 「 1 」 となり、 このときゲー ト トランジスタ T 8がオンする。
第 2ゲー ト制御部 5 5 は第 1 1図に示すように、 第 1及び 第 2 の制御信号生成部 5 8 > 5 9からなる。 第 1 の制御信号 生成部 5 8 は N 0 R面路 6 0〜 6 2 , N A N D回路 6 3、 ィ ンバータ回路 6 4〜 6 6で構成され、 二ブルカウ ンタ 3 7の ビッ ト D 0〜D 2を入力して制御信号 Φ Yを生成する。 N 0 R回路 6 0 にはビッ ト D 0 , D 1が入力され、 その出力端子 にはィ ンバータ回路 6 4が接続されている。 N 0 R回路 6 1 はビッ ト D 2を入力するとともにィ ンバータ面路 6 4に接繞 され、 その出力端子は N 0 R回路 6 2に接続されている。 N A N D回路 6 3 はビッ ト D 2を入力するとともにィ ンバータ 回路 6 4に接続され、 その出力端子はィ ンバータ回路 6 5を 介して N O R回路 6 2に接繞されている。
従って、 ビッ ト D 2が論理値 「 0 」 でビッ ト D 0又は D 1 の少なく とも 1つが論理値 「 1 」 の場合、 及びビッ ト D 2が 論理値 「 1 」 でビッ ト D 0 , D 1が共に論理値 「 0 」 の場合 には制御信号 Yは論理値 「 0 」 となる。 又、 ビッ ト D 2が 論理値 「 1 」 でビッ ト D 0又は D 1 の少なく とも 1つが論理 値 「 1 」 の場合、 及びビッ ト D 2が論理値 「 0 j でビッ ト D 0 , D 1が共に論理値 「 0 」 の場合には制御信号 ^ Yは論理 値 「 1 j となる。 第 2の制御信号生成部 5 9 はN A N D回路 6 7〜 7 4 とィ ンバ一タ回路 7 5〜 8 3 とで構成され、 第 1 2図に示す制御 信号 0〜《5 8を出力する。 即ち、 イ ンバ一タ回路 8 3 は前 記制御信号 ^ Yを反転して前記各ゲー ト ト ラ ンジスタ T 9 , T 1 1 を制御する制御信号 0 0を出力する。 N A N D回路 6 7 はク ロ ッ ク信号 C L K、 制御信号 φ 0及び Αを入力し、 ィ ンバータ回路 7 5を介して制御信号 Φ 1 を出力し、 N A N D回路 6 9 はクロ ック信号じ 1^ 1{、 制御信号 0及び Bを 入力し、 イ ンバータ回路 7 7を介して制御信号 3を出力す る。 N A N D回路 7 1 はク ロ ック信号 C L K、 制御信号 Φ 0 及び Cを入力し、 イ ンバータ回路 7 9を介して制御信号《J 5を出力し、 N A N D回路 7 3 はク ロ ック信号 C L K制御信 号 0 0及び（* Dを入力し、 イ ンバータ回路 8 1を介して制御 信号 Φ 7を出力する。
又、 N AN D回路 6 8 はクロ ック信号 C L K、 制御信号 Φ Υ及び《5 Αを入力し、 イ ンバータ回路 7 6を介して制御信号 2を出力し、 NA N D回路 7 0 はクロ ック信号 C L K、 制 御信号 Υ及び Βを入力し、 イ ンバータ回路 7 8を介して 制御信号 4を出力する。 N A N D回路 7 2 はク ロ ッ ク信号 C L K、 制御信号 及び（* Cを入力し、 イ ンバータ回路 8 0を介して制御信号 <J 6を出力し、 N AN D回路 7 4 はク ロ ック信号 C L K、 制御信号 Υ及び Dを入力し、 ィ ンバー タ回路 8 2を介して制御信号 0 8を出力する。
次に上記のように構成された D R AMの作用を第 1 2図と 第 1 3図に従って説明する。 まず、 ロウア ド レスス ト口一ブ信号バー R A Sが L レベル となった時、 コラムア ド レスス トローブ信号バー C A Sが H レベルであると、 リー ドサイ クルとなる。 そして、 ア ドレス 信号 A Dのロウァ ドレス A D Rによりいずれかのワー ド線 W Lが選択された後、 コ ラムァ ド レス A D Cが与えられてコラ ム選択信号 C L 1が Hレベルになると、 各ゲー ト トラ ンジス タ T 6を介して各ビッ ト線対 B L 0、 —B L 0〜B L 3、 バー B L 3上の所定のメ モリ セル 2 2にそれぞれ書込まれた データが、 それぞれデータバス線対 D B 0、 バー D B 0〜 D B 3、 バー D B 3に出力され、 各データはそれぞれアンプ 3 3にて増幅される。
次に、 1つ目のクロ ック信号 C L Kが二ブルカウンタ 3 7 でカウ ン トされると制御信号 Φ Aが論理値 「 1 」 となり、 制 御信号 Φ X > Φ 0が論理値 「 1 」 となる。 これにより、 各ゲ ー ト ト ラ ンジスタ T 8， Τ 9がオンし、 データバス線対 D B 0、 、'-~D B 0〜D B 3、 バー D B 3の各ラ ッチ回路 4 0に 対して各ビッ ト線対 B L 0、 バー B L 0〜B L 3、 バー B L 3を介して読出されたデータがラ ッチされる。
又、 このとき、 制御信号 # Aが論理値 「 1 」 であるため、 制御信号 1が論理値 「 1 」 となり、 データバス線対 D B 0、 バー D B 0のゲー ト ト ラ ンジスタ T 1 0のみがオンし、 デー タバス線対 D B 0、 バー D B 0のデータがデータ出力バッフ ァ 1 6を介して出力される。
次に 2つ目のクロ ック信号 C L Kがカウ ン トされると制御 信号 4 Bが論理値 「 1 」 となるため、 制御信号 ^ 3が論理値 「 1 」 となり、 データバス線対 D B 1、 バー D B 1 のゲー ト トラ ンジスタ T 1 0のみがオンし、 データバス線対 D B 1、 バー D B 1 のデータがデータ出力バッ ファ 1 6を介して出力 される。 以下、 同様にして 3つ目のク ロ ック信号 C L Kが力 ゥ ン トされると制御信号 ^ Cが論理値 「 1 」 となり、 制御信 号 5が論理値 「 1 」 となって、 データバス線対 D B 2、 バ — D B 2のデータがデータ出力バッファ 1 6を介して出力さ れる。
第 1 3図に示す如く 4つ目のク ロ ック信号 C L Kがカウ ン 卜される以前に、 次のコラムア ドレス A D C Nが与えられる と、 コ ラム選択信号 C L 2が Hレベルとなり、 コ ラム選択信 号 C L 1 が L レベルとなる。 これにより、 各ゲー ト トラ ンジ スタ T 7を介して各ビッ ト線対 B L 4、 バー B L 4〜B L 7. バー B L 7上の所定のメ モ リ セル 2 2にそれぞれ書込まれた データが、 それぞれデータバス線対 D B 0、 バー D B 0〜D B 3 バー D B 3に出力され、 各データはそれぞれア ンプ 3 3にて増幅される。 このとき、 制御信号 # Xが論理値 「 0 」 であるため、 各ゲー ト トランジスタ T 8 はオフとなり、 アン ブ 3 3のデータは転送されない。
続いて、 4つ目のクロ ック信号 C L Kがカウン トされると, 制御信号 Dが論理値 「 1 」 となり、 制御信号 0 7が論理値 Γ 1 」 となって、 データバス線対 D B 3、 バー D B 3のデー タがデータ出力バッファ 1 6を介して出力される。
次に、 5つ目のク ロ ック信号 C L Kがカウン トされると制 御信号 Aが論理値 「 1 」 となり、 制御信号 ^ Xが論理値 「 1」 、 制御信号 0が論理値 「 0」 となる。 これにより、 各ゲー ト ト ラ ンジスタ T 8 , T 1 1がオンし、 ビッ ト線対 B L 4、 バー B L 4〜B L 7、 バー B L 7を介して読出されて 各ァンプ 3 3で増幅されたデータは分岐バス線対 P B 0、 パ — P B 0〜P B 3、 バー P B 3の各ラ ッチ回路 4 1に対して 瞬時にラ ツチされる。
又、 このとき、 制御信号 Aが論理値 「 1」 であるため、 制御信号《5 2が論理値 「 1」 となり、 分岐バス線対 P B 0、 バー P B 0のゲー ト ト ラ ンジスタ T 1 2のみがオンし、 分岐 バス線対 P B 0、 バー P B 0のデータがデータ出力バッ ファ 1 6を介して出力される。
次に 6つ目のクロ ック信号 C L Kがカウン トされると制御 信号 ίί Bが論理値 「 1 j となり、 制御信号 Φ 0が論理値 「 0」 であるため、 制御信号《J 4が論理値 「 1」 となり、 分岐バス 線対 P B 1、 バー P B 1のデータがデータ出カバッファ 1 6 を介して出力される。
以下、 同様にして 7つ目、 8つ目のクロック信号 C L K力、' カウ ン トされると順次制御信号 # C, が論理値 「 l j と なり、 顧次分岐バス線対 P B 2、 バー P B 2のデータ、 分岐 バス線対 P B 3、 バー P B 3のデータが出力される。
このように、 本実施例では、 複数のデータバス線対 D B 0、 バー D B 0〜 D B 3、 バー D B 3よりなるデータバスに対し て分岐バスを設けるとともに、 バス線対 D B 0、 バー D B 0 〜D B 3、 バー D B 3及び分岐バス線対 P B 0、 バー P B 0 〜 P B 3、 バー P B 3にそれぞれラ ッチ面路 4 0 , 4 1を設 け、 1 リー ドサイ クルにおいてまずバス線対のラ ッチ回路 4 0にデータをラ ッチしてそれをク ロ ック信号に同期して出力 させる間に、 コラムア ドレスを切換えることにより分岐バス 線対のラ ッチ回路 4 1 の直前まで次に出力すべきデータを読 出しておき、 バス線対のラ ッチ回路 4 0の最後のデータを出 力すると同時に分岐バス線対のラ ッチ画路 4 1 に読出してお いたデータをラ ッチし、 このデータをク ロ ック信号に同期し て順次出力させるようにしたので、 1 リー ドサイ クルにおい て順次異なるデータを出力できるとともに、 データ読出しス ピー ドの高速化を図ることができる。
尚、 第 3図に示す如く本実施例ではデータバス線対 D B 0 -
D B 0バ D B 3、 バー D B 3 よりなるデータバス 3 0に 対してデータ出力バッファ 1 6を 1つのみ設けた D R A Mに 具体化したが、 複数のバス線対よりなるデータバスを複数備 えるとともに、 各データバスに対して 1つずつデータ出カバ ッファを設けた D R A Mに具体化してもよい。 産業上の利用可能性
以上のように本発明によれば、 ダイナ ミ ック R A Mのニブ ルモード品種において初期ァ ド レスを同一リー ドサイ クル内 で変更して順次異なるデータを読出すことができるとともに- 読出しスビ一 ドを高速化できる優れた利点がある。 1 . ロウァ ド レスス ト ローブ信号に応答してロウァ ド レス を取り込み、 最初のコラムァ ド レスス トローブ信号に応答し てコ ラムァ ド レスを取り込み前記コ ラムァ ド レスス トローブ 信号の トグルに応答して所定ビッ ト数のメ モ リ セルをァク セ スして前記メ モ リ セルか雲 ら読出されたデータを順次シ リ アル に出力する半導体記憶装置求において、
の
前記ロウア ドレスス トローブ信号の活性化期間中で、 かつ 前記コ ラムア ドレスの取込み後に次のメ モ リ セルのアク セス 囲
を行うためのコ ラムア ドレスを取込む手段を有することを特 徴とる半導体記憶装置。
2 . 前記次のメ モ リ セルのアク セスを行うためのコ ラムァ ドレスの取込みは、 前記 トグルされたコラムァ ドレスス トロ ーブ信号に応答して行う ことを特徴とする請求項 1記載の半 導体記憶装置。
3 . 前記次のメ モ リ セルのアク セスをするためのコ ラムァ ドレスの取込みは、 トグルされた前記コ ラムァ ド レスス ト 口 ーブ信号の前記所定ビッ ト数毎に行われることを特徴とする 請求項 2記載の半導体記憶装置。
4 . メ モ リ セルア レイ （ 1 1 ) から出力される複数ビッ ト の並列データを各々受ける複数のデータバス （ D B 0 , "D^" T〜） と、
第 1 の制御信号を受けて第 1 の選択回路 （ 7 ) によりいず れか一方が交互に選択され、 複数ビッ トのラ ッチ回路からなる第 1及び第 2 のラ ッチ回 路群 （ 3 A〜 3 D 4 A〜 4 D ) と、
第 2の制御信号を受けて前記第 1又は第 2のラ ッチ回路群 の一方の複数のラ ツチ回路を順次選択し出力する第 2の選択 回路 （ 8 ) と、 前記コ ラムァ ドレスの取込みをする ときのコ ラムァ ドレスス ト ローブ信号の活性化に応答して前記第 1 の 制御信号を生成し、 前記コ ラムァ ドレスス ト ローブ信号の ト ダルに応答して前記第 2の制御信号を生成する手段 （ 3 8 , 3 9 ) とを有する、 請求項 2記載の半導体記憶装置。
5. 複数のバス線対 （ D B 0、 バー D B 0 , D B 1、 バー D B 1 ) からなるデータバス （ 1 ) 、
データバス （ 1 ) の各バス線対 （ D B 0、 バー D B 0 , D B 1、 バー D B 1 ) に設けられた複数のラ ツチ回路からなる 第 1 のラ ッチ回路群 （ 3 A〜 3 D ) 、
データバス （ 2 ) の各バス線対 （ P B 0、 バ一 P B 0 > P B 1、 バー P B 1 ) に設けられた複数のラ ッチ回路からなり、 前記第 1 のラ ッチ回路と並列に設けられた第 2のラ ッチ回路 ( 4 A〜 4 D ) 、
第 1 の選択回路 （ 6 ) に接続され、 データバス （ 1 ) の各 バス線対 （ D B 0、 ノ、'一 D B 0 , D B 1、 ノ ー D B 1 ) に対 応して複数のビッ トデータを出力するメモリセルアレイ （ 5 ) 第 1 の制御信号 （ 。 ， X ) に応答して、 前記第 1 のラ ツチ回路又は前記第 2のラ ッチ回路の一方を交互に選択する 第 2の選択回路 （ 7 ) 、
第 2の制御信号 （ 0 , 〜 ^ 8 ) に応答して、 前記第 1又は 第 2のラ ツチ回路群の一方のラ ツチ回路から選択したデータ を出力する第 3の選択回路 （ 8 ) 、
第 3の選択回路 （ 8 ) から出力された 1つのラ ッチ回路の データを入力して出力信号を出力する出力回路 （ 9 ) 、 ロウ ア ドレスス トローブ信号の活性化に応答してロウァ ド レスを 取込むロウア ドレスバッ フ ァ （ 1 7 ) 、
ロウア ド レスス トローブ信号の活性化期間中において、 最 初のコラムア ドレスス トローブ信号の活性化に応答して、 ま た トグルされたコラムア ドレスス トローブ信号の活性化の所 定回数毎にコラムァ ド レスの取込みを指示する第 3の制御信 号を出力するア ド レス取込み回路 （ 2 1 ) 、
前記ア ド レス取込み回路から出力される第 3の制御信号に 応答してコ ラムア ドレスを取込むコ ラムァ ドレスバッ ファ ( 1 9 ) .
前記コ ラムァ ドレスス ト ローブ信号の ト グルに応答して前 記第 2の制御信号を生成し、 コ ラムア ド レスス ト ローブ信号 の活性化の所定面数毎に第 1の制御信号を生成する回路 （ 3 8 , 3 9 ) 、
を具備する半導体記憶装置。

Claims

補正された請求の範囲 [1992年 7月 13日（13.07.92)国!^事務局受理；出願当初の請求の範囲 1-5は補正された請求 の範囲 1-5に置き換えられた。 （3頁)】
1. (捕正後） ロウア ド レスス ト ローブ信号に応答して外 部ロウァ ドレスを取り込み、 コラムァ ドレスス ト ローブ信号 に応答して外部コ ラ ムア ド レスを取り込み、 該外部コ ラ ム ァ ド レスに铳く 複数のコ ラ ムァ ド レスのデータを外部コ ラ ムァ ド レスの入力な しに前記コ ラ ムァ ド レスス ト ロ ー ブ信号の ト ダルに応答して順次シ リ アルに出力する動作を 1 リ一 ドサイ クルとするモー ドを備えた半導体記馆装置において、
前記外部ロウァ ド レ ス ス ト ローブ信号の活性化期間中で、 かつ前記外部コ ラ ムァ ド レ スの取込み後に次の リ一 ドサイ ク ルのための外部コラムァ ドレスを取込む手段を有する こ とを 特徴とする半導体記 ¾装置。
2. (補正後） 前記次の リ ー ドサイ ク ルのア ク セスを行う ための外部コ ラ ムァ ド レスの取込みは、 前記 ト グルさ れた コ ラムァ ドレスス ト ローブ信号に応答して行う こ とを特徴とす る請求項 1 記載の半導体記憶装置。
3. (補正後） 前記次の リ ー ドサイ クルのための外部コ ラ ムァ ド レスの取込みは、 ト グルされた前記コ ラムァ ド レスス ト ローブ信号の前記所定ビッ ト数毎に行われる こ とを特徴と する請求項 2 記載の半導体記 «装置。
4. (補正後） メ モ リ セルア レイ （ 1 1 ) から出力される 複数ビッ 卜の並列データを各々受ける複数のデータバス （ D B 0 , D B 0 - ) と、
第 1 の制御信号を受けて第 1 の選択回路 （ 7 ) によ り いず れか一方が交互に選択され、
複数ビッ トのラ ッチ回路からなる第 1及び第 2のラ ッチ回 路群 （ 3 A 3 D 4 A 4 D ) と、
第 2の制御信号を受けて前記第 1又は第 2のラ ッチ回路群 の一方の複数のラ ッチ回路を順次選択し出力する第 2の選択 回路 （ 8 ) と、 前記外部コラムア ド レスの取込みをする と き のコラムァ ド レスス ト ローブ信号の活性化に応答して前記第 1 の制御信号を生成し、 前記コ ラ ムア ド レスス ト ローブ信号 の トグルに応答して前記第 2の制御信号を生成する手段 （ 3 8 , 3 9 ) とを有する、 請求項 2記載の半導体記憶装置。
5. (補正後） 複数のバス線対 （D B 0、 バー D B 0 , D B 1 、 バー D B 1 ) からなるデータバス （ 1 )
データバス （ 1 ) の各バス線対 （ D B 0、 バー D B 0 , D B 1 、 バー D B 1 ) に設けられた複数のラ ッチ回路からなる 第 1 のラ ッチ回路群 （ 3 A 3 D )
データバス （ 2 ) の各バス線対 （ P B 0、 バー P B 0 P B 1 、 バー P B 1 ) に設けられた複数のラ ッチ回路からなり、 前記第 1 のラ ッチ回路と並列に設けられた第 2のラ ッチ回路 ( 4 A 4 D )
第 1 の選択回路 （ 6 ) に接銃され、 データバス （ 1 ) の各 バス線対 （ D B 0 D B 0 , D B 1 D B 1 ) に対 応して複数のビッ トデータを出力するメ モ リ セルア レイ （5 )、 第 1 の制御信号 （ ø。 ， ) に応答して、 前記第 1 のラ ツチ回路又は前記第 2のラ ッチ回路の一方を交互に選択する 第 2の選択回路 （ 7 ) 第 2 の制御信号 （ ø , 〜 ) に応答して、 前記第 1 又は 第 2 のラ ツ チ回路群の一方のラ ツチ回路から選択 したデータ を出力する第 3 の選択回路 （ 8 ) 、
第 3 の選択回路 （ 8 ) から出力された 1 つのラ ッチ回路の データを入力 して出力信号を出力する出力回路 （ 9 ) 、 ロウ ァ ドレスス ト ローブ信号の活性化に応答して外部ロ ウァ ド レ スを取込むロウア ド レスバッ フ ァ （ 1 7 ) 、
ロウァ ド レスス 卜 ローブ信号の活性化期間中において、 最 初のコ ラムア ドレスス ト ローブ信号の活性化に応答 して、 ま た ト グルされたコラムァ ド レスス ト ローブ信号の活性化の所 定回数毎に外部コ ラ ムァ ド レスの取込みを指示する第 3 の制 御信号を出力するア ド レス取込み回路 （ 2 1 ) 、
前記ァ ド レス取込み回路から出力される第 3 の制御信号に 応答して外部コ ラ ムァ ド レスを取込むコ ラ ムァ ド レスバ ッ フ ァ （ 1 9 ) 、
前記コラムァ ドレスス ト ローブ信号の ト グルに応答 して前 記第 2 の制御信号を生成し、 コ ラ ムア ド レスス ト ローブ信号 の活性化の所定回数毎に第 1 の制御信号を生成する回路 （ 3 8 , 3 9 ) 、
を具備する半導体記憶装置。 第 19条に基づく説明書
差替え用紙に載入した請求の範囲は最初に提出 した請求の 範囲と以下のよう に関連する。
( 1 ) 請求の範囲第 1項から第 5項までを訂正した。
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