JPH0430677B2 - - Google Patents

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JPH0430677B2
JPH0430677B2 JP60179445A JP17944585A JPH0430677B2 JP H0430677 B2 JPH0430677 B2 JP H0430677B2 JP 60179445 A JP60179445 A JP 60179445A JP 17944585 A JP17944585 A JP 17944585A JP H0430677 B2 JPH0430677 B2 JP H0430677B2
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signal
data
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clock signal
cell block
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    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/22—Read-write [R-W] timing or clocking circuits; Read-write [R-W] control signal generators or management 
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C7/00—Arrangements for writing information into, or reading information out from, a digital store
    • G11C7/10—Input/output [I/O] data interface arrangements, e.g. I/O data control circuits, I/O data buffers
    • G11C7/1015—Read-write modes for single port memories, i.e. having either a random port or a serial port
    • G11C7/103—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers
    • G11C7/1033—Read-write modes for single port memories, i.e. having either a random port or a serial port using serially addressed read-write data registers using data registers of which only one stage is addressed for sequentially outputting data from a predetermined number of stages, e.g. nibble read-write mode

Description

【発明の詳細な説明】 〔概要〕 本発明は、半導体（nibble）・モード機能を有
する半導体憶装置に於いて、第１セル・ブロツク
及び第２セル・ブロツクに分割されたメモリ・セ
ル・アレイと、該第１セル・ブロツク及び第２セ
ル・ブロツクに別個に対応するデータ・バス及び
センス・バツフア増幅器と、前記メモリ・セル・
アレイに於けるビツト線とそれに対応するデー
タ・バス間を開閉する為にクロツク信号の
立ち上がりで立ち上がり且つクロツク信号
の立ち下がりで立ち下がる信号を送出するコラ
ム・デコーダと、前記第１セル・ブロツクに関連
するセンス・バツフア増幅器及び前記第２セル・
ブロツクに関連するセンス・バツフア増幅器を選
択切り換えして出力バツフア増幅器に接続するセ
ンス・バツフア増幅器切り換え回路とを備えるこ
とに依り、、ニブル・モードに於ける書き込み時
間を充分に採ることができるようにする。
〔産業上の利用分野〕
本発明は、ニブル・モード機能を有するダイナ
ミツク・ランダム・アクセス・メモリ（dynamic
random access memory：DRAM）と呼ばれる
半導体記憶装置の改良に関する。
〔従来の技術〕
一般に、ニブル・モード機能を有するDRAM
は良く知られていて、その機能が最も特徴的であ
るのは、読み出し時に、メモリ・セル・アレイか
ら４ビツト並列にデータを読み出し、４個のリー
ド・データ・ラツチ回路に蓄え、このラツチされ
たデータをニブル・シフト・レジスタに依つて順
に出力へ転送するようにしていることであり、４
個のラツチ回路のうち、どのラツチ回路から出力
に接続するかは、列アドレス信号及び行アドレス
信号に依つて選択し、例えば、通常モードと同様
に、クロツク信号とクロツク信号の降
下エツジで任意の１ビツトを選択した後、
クロツク信号を低レベルにしたまま、クロ
ツク信号をトグルさせるだけで後続の３ビツトを
直列に高速アクセスすることができる。この動作
モードはページ（page）・モードとは異なり、
CASクロツク信号の降下エツジで列アドレス信
号を取り込む必要がない。この為、ランダム・ア
クセスはできないが、その分だけ高速化される。
例えば、256〔Ｋ〕DRAMでは直列アクセス可能
なビツト数は４ビツト、サイクル時間は最小値で
50〔ｎｍ〕である。
第４図はニブル・モード機能を有するDRAM
の要部回路説明図である。
図に於いて、CAはメモリ・セル・アレイ、
MCはメモリ・セル、CDA及びCDBはコラム・
デコーク部分、SB０〜SB３はセンス・バツフア
増幅器、OBは出力バツフア増幅器、WLはワー
ド線、DBはデータ・バス、DTはデータ出力を
それぞれ示している。
このDRAMに於けるメモリ動作の概略を説明
すると次のようである。
即ち、ワード線WLに於ける電位が上昇し、そ
れに関連したメモリ・セルMCが読み出されるの
であるが、そのうち、コラム・デコーダ部分
CDAで選択される４ビツト分のデータのみがデ
ータ・バスDBに送出され、そのデータは４個の
センス・バツフア増幅器SB０乃至SB３でラツチ
され且つ増幅される。
センス・バツフア増幅器Ｓ０乃至SB３に於け
る四つのデータは、コラム・デコーダ部分CDB
に於いて、コラム・デコーダ部分CDAに送られ
なかつたコラム・アドレス信号を用い、その一つ
だけが選択され且つ出力バツフア増幅器OBで増
幅されてからデータ出力DTとして送出される。
第５図は第４図に見られるDRAMがニブル・
モードに入つた場場合の動作を説明する為の主要
信号のタイミング・チヤートを表し、第３図に於
いて用いた記号と同記号は同部分を表すか或いは
同じ意味を持つものとする。
図に於いて、tRACはアクセス時間、tCACは
CASアクセス時間、tRCDは遅延時間をそれぞれ示
している。
さて、ニブル・モードに於いては、センス・バ
ツフア増幅器SB０乃至SB３にラツチされたデー
タをシフト・レジスタからの出力のように順番に
出力バツフア増幅器OBを介して送出する。
例えば、コラム・アドレス信号でセンス・バツ
フア増幅器SB１のデータが選択されたとすると、
次のニブル・サイクルでは、、センス・バツフア
増幅器SB２のデータが出力され、以下同様にセ
ンス・バツフア増幅器SB３のデータが出力され
るなどのように、SB１→SB２→SB３→SB０→
SB１……と繰り返すことになる。
この場合の転送クロツク信号としてはク
ロツク信号を用いるようになつていて、第５図に
見られるように、第１回目の立ち下がりでセン
ス・バツフア増幅器SB０乃至SB３へのデータの
取り込み及びセンス・バツフア増幅器SB１にラ
ツチされたデータの出力が行われ、第２回目の立
ち下がりでセンス・バツフア増幅器SB２にラツ
チされたデータの出力が行われ、以下、ク
ロツク信号が立ち下がる毎にデータが出力される
ものである。
ところで、第４図及び第５図に関して説明した
従来例は出力が一つの場合であるが、近年、多ビ
ツト出力のDRAMが多用されるようになつてき
た。
そのようなDRAMでは、一度に複数のデータ
が出力されることになるので、例えば４データ同
時出力の場合、データ・バスDBとしては、４×
４＝16の系統が必要となり、また、センス・バツ
フア増幅器は４×４＝16回路が必要になる。
従つて、その分の配線用スペース、センス・バ
ツフア増幅器用スペースなどが増大し、また、消
費電力も増大する旨の問題を生ずる。
そこで、第６図に見られるようなDRAMが提
案されている（要すれば、昭和60年度電子通信学
会総合全国大会 一般講演番号540「時分割データ
バスを用いた64K×4bニブルモードDRAM」参
照）。
第６図は従来の改良されたDRAMを表す要部
回路説明図であり、第４図及び第５図に於いて用
いた記号と同記号は同部分を表すか或いは同じ意
味を持つものとする。
図に於いて、CB１及びCB２は第１セル・ブロ
ツク及び第２セル・ブロツク、CDはコラム・デ
コーダ、SWはセンス・バツフア増幅器切り換え
回路、OB０及びOB１は出力バツフア増幅器、
CD０乃至CD３はデータ・バスDBを時分割する
為にビツト線及びデータ・バス間を開閉する信
号、DT０及びDT１はデータ出力をそれぞれ示
している。
図から判るように、このDRAMでは、メモ
リ・セル・アレイを第１セル・ブロツクCB１及
び第２セル・ブロツクCB２の二つに分け、交互
にデータを転送するようにしている。尚、この例
では、２ビツト同時出力、４ビツト・ニブル・モ
ードの場合説明する。
この改良従来例が第４図及び第５図について説
明した従来例と相違する点は、コラム・デコーダ
CDにビツト線及びデータ・バス間開閉信号CD０
乃至CD３が入力されるようになつていて、ビツ
ト線及びデータ・バス間開閉信号CD０で第１セ
ル・ブロツクCB１の２データが、ビツト線及び
データ・バス間開閉信号CD１で第２セル・ブロ
ツクCB２の２データが、ビツト線及びデータ・
バス間開閉信号CD２で第１セル・ブロツクCB１
に於ける次の２データが、ビツト線及びデータ・
バス間開閉信号CD３で第２セル・ブロツクに於
ける次の２データがデータ・バスDBにそれぞれ
転送されるようになつている。
第７図は第６図に見られるDRAMがニブル・
モードに入つた場合の動作を説明する為の主要信
号タイミング・チヤートを表し、第６図に於いて
用いた記号と同記号は同部分を表すか或いは同じ
意味を持つものとする。
このタイミング・チヤートを参照しつつ第６図
に見られるDRAMのニブル・モードに於ける動
作を説明する。
第７図に見られるクロツク信号の第１回
目の立ち下がりでビツト線及びデータ・バス間開
閉信号CD０及びCD１を立ち上げ、センス・バツ
フア増幅器SB０乃至SB３にデータを取り込むと
共にアドレス信号で決定された例えばセンス・バ
ツフア増幅器SB０及びSB１データをデータ出力
DT０及びDT１として送出するようにしている。
ここまでは通常のモードと同じであるが、次の第
２回目のクロツク信号の立ち下がりでは、
既に出力を終了したセンス・バツフア増幅器SB
０及びSB１に対し、ビツト線及びデータ・バス
間開閉信号CD２を立ち上げることに依り、デー
タの取り込みを行わせ、それと共に、前のサイク
ルで既に取り込んだセンス・バツフア増幅器SB
２及びSB３のデータを出力する。
このように、第１セル・ブロツクCB１及び第
２セル・ブロツクCB２の２ビツト・データを交
互に出力させるようにし、これに依り、データ・
バスの系統数、或いは、センス・バツフア増幅器
の回路数を増加させずに対処することを可能にし
ている。
〔発明が解決しようとする問題点〕
第６図及び第７図に関して説明したDRAMに
於けるニブル・モードでは、ビツト線及びデー
タ・バス間開閉信号CD０乃至CD３はクロツ
ク信号の立ち上がりでリセツトされるようになつ
ているから、前記説明した読み出し時よりも書き
込み時の動作に多くの問題がある。
第８図は前記改良された従来例に於ける書き込
み時間の関係を説明する為のタイミング・チヤー
トであり、第６図及び第７図に於いて用いた記号
と同記号は同部分を表すか或いは同じ意味を持つ
ものとする。
図に於いて、はライト・イネーブル信号、
CDi（ｉは０，１，２，３を代表する）はビツト
線及びデータ・バス間開閉信号、tWは書き込み動
作時間、tJは読み出し・書き込み判定時間、tNCAS
はパルス幅、tNCはニブル・モードサイク
ル・タイムをそれぞれ示している。
さて、書き込み信号はクロツク信号の立
ち下がりで取り込まれ、書き込みするか否かを判
定し、それから書き込み動作が開始され、ビツト
線及びデータ・バス間開閉信号CD０乃至CD３が
リセツトされるまでに書き込みが完了していなけ
ればならない。
一般に、ニブル・モードに於けるサイクルでは
高速転送を考えていてtNC＝40〔ns〕であり、
クロツク信号＝“Ｌ”の時間は約1/2で20〔ns〕で
あり、その間に前記の動作、即ち、読み出し・書
き込みの判定と書き込み動作が完了している必要
があるから、時間的に大変厳しい状態におかれて
いる。
本発明は、極めて簡単な手段を採ることに依
り、前記改良された従来例に於ける問題、即ち、
書き込み時間を充分にとれない欠点を解消しよう
とする。
〔問題点を解決するための手段〕
本発明に依るニブル・モード機能を有する半導
体記憶装置に於いては、第１セル・ブロツク（例
えばCB１）及び第２セル・ブロツク（例えばCB
２）に分割されたメモリ・セル・アレイと、該第
１セル・ブロツク及び第２セル・ブロツクに別個
に対応するデータ・バス（例えばDB）及びセン
ス・バツフア増幅器（例えばSB０及びSB１、或
いは、SB２及びSB３）と、前記メモリ・セル・
アレイに於けるビツト線とそれに対応するデー
タ・バス間を開閉する為にクロツク信号の
立ち上がりで立ち上がり且つクロツク信号
の立ち下がりで立ち下がる信号（例えばCD０乃
至CD３）を送出するコラム・デコーダと、前記
第１セル・ブロツクに関連するセンス・バツフア
増幅器を選択切り換えして出力バツフア増幅器
（例えばCB０及びOB１）に接続するセンス・バ
ツフア増幅器切り換え回路（例えばSW）とを備
えた特徴になつている。
〔作用〕
前記手段を採ることに依り、ニブル・モードに
於いて、クロツク信号の立ち上がり及び立
ち下がりでビツト線及びデータ・バス間開閉信号
も立ち上がり及び立ち下がることになり、その結
果、ビツト線及びデータ・バス間開閉信号は従来
に比較してクロツク信号の半周期分も長く
なるので、書き込み時間を充分に長くとることが
でき、多ビツト出力ありながらデータ・バスの系
統数或いはセンス・バツフア増幅器の回路数を節
減した形式のDRAMに適用して好適である。
〔実施例〕
本発明に依る半導体記憶装置の構成は、第６図
に見られる改良された従来の半導体記憶装置にか
なり似ているが、その半導体記憶装置に比較する
と、メモリ・セル・アレイに於けるビツト線とそ
れに対応するデータ・バス間を開閉する為に
CASクロツク信号の立ち上がり及び立ち下がり
に対応して立ち上がり及び立ち上がる信号を送出
するコラム・デコーダを有している点が相違して
いる。即ち、そのようなコラム・デコーダは、第
６図について説明されたコラム・デコーダに比較
して、動作が半周期ずれている。
このようなコラム・デコーダを実現するには、
ビツト線及びデータ・バス間開閉信号CD０乃至
CD３を得る為のクロツク信号発生回路が問題と
なる。
第１図はそのようなクロツク信号発生回路の要
部ブロツク図を表している。
図に於いて、１はクロツク信号の反転信
号であるφ0を出力する為の回路、２は信号φ0の
反転信号であるφ1を出力する為の回路、３Ａ及
び３Ｂは信号φ1を分周したクロツク信号である
φA或いはφBを出力する為の回路、４Ａ及び４Ｂ
はコラム・デコーダを駆動する信号CDA或いは
CDBを出力する為の回路、５Ａ及び５Ｂはコラ
ム・デコーダ、６Ａ及び６Ｂはセンス・バツフア
回路を駆動する信号SBA或いはSBBを出力する
為の回路、７は出力バツフア増幅器を駆動する信
号OBCを出力する為の回路、Ａ及びＢは回路グ
ループをそれぞれ示している。
第２図は第１図に示したクロツク信号発生回路
の動作を説明する為の主要信号のタイミング・チ
ヤートを表し、第１図に於いて用いた記号と同記
号は同部分を示すか或いは同じ意味を持つものと
する。
次に、第１図、第２図、第６図を参照しつつ本
発明一実施例の動作について説明する。
第１図に見られる回路は、第１セル・ブロツク
CB１に関連するグループＡと第２セル・ブロツ
クCB２に関連するグループＢとに分けられ、グ
ループＡとグループＢとは交互に動作するように
なつている。
さて、回路１にクロツク信号が入力され
るとその反転信号である信号φ0が出力され、そ
の信号φ0は回路２及び回路７を活性化する。尚、
信号φ0はクロツク信号の反転信号ではある
が所定の遅延を伴つていることは云うまでもな
い。
信号φ0の反転信号である信号φ1を出力する為
の回路２は、クロツク信号が立ち下がつた
後の最初、即ち、１回目の動作のみが異なつてい
て、第２図に記号◎で指示してあるように、信号
φ0の立ち上がりでセツトされ、回路７の出力で
ある信号OBの立ち上がりでリセツトされ、その
後は、信号φ0の反転信号が出力される。
回路３Ａ及び３Ｂは信号φ1を分周したクロツ
ク信号φA或いはφBを発生させるものであり、そ
れ等の信号φA及びφBは交互に出力されるように
なつていて、どちらが先に出力されるかは、コラ
ム・アドレス信号のうちコラム・デコーダで使用
しなかつた残りの一つ、例えばコラム・アドレス
信号Ａ８を用いて選択するようにしてある。
コラム・デコーダを駆動する信号CDA（或いは
CDB）を出力する回路４Ａ（或いは４Ｂ）は信号
φA（或いはφB）が立ち上がると共に立ち上がり、
信号φB（或いはφA）＝“Ｈ”（ハイ・レベル）と信
号φ0の立ち上がりとのアンド（AND）をとつて
リセツトされる。
回路４Ａの出力である信号CDAは、コラム・
デコーダ５Ａに於いてビツト線及びデータ・バス
間開閉信号CD０及びCD１に分けられて第１セ
ル・ブロツクCB１へ供給され、また、回路４Ｂ
の出力である信号CDBは、コラム・デコーダ５
Ｂに於いてビツト線及びデータ・バス間開閉信号
CD２及びCD３に分けられて第２セル・ブロツク
CB２へ供給される。
センス・バツフア増幅器SB０乃至SB３は回路
４Ａ或いは４Ｂの出力である信号CDA或いは
CDBの入力に依つて回路６Ａ或いは６Ｂで発生
するクロツク信号SBA或いはSBBに依つて動作
開始し、クロツク信号SBAは第１セル・ブロツ
クCB１に関連するセンス・バツフア増幅器SB０
及びSB１を動作させ、また、クロツク信号SBB
は第２セル・ブロツクCB２に関連するセンス・
バツフア増幅器SB２及及びSB３を動作させ、出
力バツフア増幅器OB０或いはOB１に情報を伝
達し、回路７からの出力バツフア増幅器を駆動す
るクロツク信号OBCの入力に依り出力ピンに出
力データDT０或いはDT１を送出する。
第３図は書き込みを行う場合を説明する為の要
部回路説明図であり、第６図に於いて用いた記号
と同記号は同部分を示すか或いは同じ意味を持つ
ものとする。
図に於いて、WA０乃至WA３は書き込み増幅
器、CBL及びは共通バス、WEA及びWEB
は書き込み増幅器を駆動する為のクロツク信号、
DINは入力データをそれぞれ示し、また、記号
SWで指示してある回路は、第６図に同記号で指
示してあるセンス・バツフア増幅器切り換え回路
を具体的に示したものである。
書き込みの場合は通常のニブル・モードと同じ
であり、クロツク信号の立ち下がりで取り
込まれ、入力バツフア増幅器に於いて同相及び逆
相の信号を発生させる。
書き込み増幅器WA０乃至WA３はデータ・バ
スDBに一つ宛、即ち、センス・バツフア増幅器
と同じ数だけ設けられていて、入力バツフア増幅
器の出力を受けてデータ・バスDBにデータを送
出する。
書き込み増幅器WA０乃至WA３を動作させる
クロツク信号はやはりWEA及びWEBの二つに分
けられていて、交互に動作するようになつてい
る。
クロツク信号WEA（或いはWEB）はクロ
ツク信号＝“Ｌ”（ロー・レベル）と信号CDA（或
いはCDB）の立ち上がりとのAND条件でセツト
され、信号CDA（或いはCDB）の立ち下がりでリ
セツトされる。
ここで、センス・バツフア増幅器SB０乃至SB
３を切り換える回路SWについて説明する。
各センス・バツフア増幅器SB０乃至SB３の出
力はトランジスタを介して共通バスCBL及び
CBLに伝達される。
第１セル・ブロツクCB１のデータ、即ち、セ
ンス・バツフア増幅器SB０及びSB１のデータは
信号SBAにて、また、第２セル・ブロツクCB２
のデータ、即ち、センス・バツフア増幅器SB２
及びSB３のデータは信号SBBにてそれぞれ伝え
られるようになつていて、まさしくスイツチ動作
をしているものである。
〔発明の効果〕
本発明のニブル・モード機能を有する半導体記
憶装置に於いては、コラム・デコーダが、メモ
リ・セル・アレイに於けるビツト線とそれに対応
するデータ・バス間を開閉する為にクロツ
ク信号の立ち上がりで立ち上がり且つクロ
ツク信号の立ち下がりで立ち下がる信号を送出す
る機能を有している。
これに依り、ビツト線及びデータ・バス間開閉
信号は従来に比較してクロツク信号の半周
期分も長くなるので書き込み時間を充分に長くと
ることができる。多ビツト出力でありながらデー
タ・バスの系統数或いはセンス・バツフア増幅器
の回路数を節減した形式のDRAMに適用して好
結果が得られる。
【図面の簡単な説明】
第１図は本発明一実施例に於けるクロツク信号
発生回路の要部ブロツク図、第２図は本発明一実
施例の動作を説明する為の主要信号のタイミン
グ・チヤート、第３図は書き込みを行う場合を説
明する為のDRAMの要部回路説明図、第４図は
ニブル・モード機能を有するDRAMの要部回路
説明図、第５図は第４図に見られるDRAMがニ
ブル・モードに入つた場合の動作を説明する為の
主要信号のタイミング・チヤート、第６図は従来
の改良されたDRAMの要部回路説明図、第７図
は第６図に見られるDRAMがニブル・モードに
入つた場合の動作を説明する為の主要信号のタイ
ミング・チヤート、第８図は前記改良された従来
例に於ける書き込み時間の関係を説明する為のタ
イミング・チヤートをそれぞれ表している。 図に於いて、CB１及びCB２は第１セル・ブロ
ツク及び第２セル・ブロツク、CDはコラム・デ
コーダ、SB０乃至SB３はセンス・バツフア増幅
器、DBはデータ・バス、SWはセンス・バツフ
ア増幅器切り換え回路、OB０及びOB１は出力
バツフア増幅器、CD０乃至CD３はデータ・バス
DBを時分割する為にビツト線及びデータ・バス
間を開閉する信号、DT０及びDT１はデータ出
力、１はクロツク信号の反転信号であるφ0
出力する為の回路、２は信号φ1の反転信号であ
るφ1を出力する為の回路、３Ａ及び３Ｂは信号
φ1を分周したクロツク信号であるφA或いはφBを
出力する為の回路、４Ａ及び４Ｂはコラム・デコ
ーダを駆動する信号CDA或いはCDBを出力する
為の回路、５Ａ及び５Ｂはコラム・デコーダ、６
Ａ及び６Ｂはセンス・バツフア回路を駆動する信
号SBA或いはSBBを出力する為の回路、７は出
力バツフア増幅器を駆動する信号OBCを出力す
る為の回路、、Ａ及びＢは回路グループ、WA０
乃至WA３は書き込み増幅器、CBL及びは
共通バス、WEA及びWEBは書き込み増幅器を駆
動する為のクロツク信号、DINは入力データを
それぞれ示している。

Claims (1)

  1. 【特許請求の範囲】 １ 第１セル・ブロツク及び第２セル・ブロツク
    に分割されたメモリ・セル・アレイと、 該第１セル・ブロツク及び第２セル・ブロツク
    に別個に対応するデータ・バス及びセンス・バツ
    フア増幅器と、 ニブル・モード時には前記メモリ・セル・アレ
    イに於けるビツト線とそれに対応するデータ・バ
    ス間を開閉する為にクロツク信号の立ち上
    がりで立ち上がり且つクロツク信号の立ち
    下がりで立ち下がる信号を送出するコラム・デコ
    ーダと、 前記第１セル・ブロツクに関連するセンス・バ
    ツフア増幅器及び前記第２セル・ブロツクに関連
    するセンス・バツフア増幅器を選択切り換えして
    出力バツフア増幅器に接続するセンス・バツフア
    増幅器切り換え回路と を備えてなることを特徴とするニブル・モード機
    能を有する半導体記憶装置。
JP60179445A 1985-08-16 1985-08-16 ニブル・モ−ド機能を有する半導体記憶装置 Granted JPS6240693A (ja)

Priority Applications (5)

Application Number Priority Date Filing Date Title
JP60179445A JPS6240693A (ja) 1985-08-16 1985-08-16 ニブル・モ−ド機能を有する半導体記憶装置
US06/895,113 US4788667A (en) 1985-08-16 1986-08-11 Semiconductor memory device having nibble mode function
KR8606634A KR900005563B1 (en) 1985-08-16 1986-08-12 Semiconductor memory device having nibble mode function
DE8686111132T DE3671123D1 (de) 1985-08-16 1986-08-12 Halbleiterspeicher mit "nibble"-betriebsweise.
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