WO1992017000A1 - Circuit de conversion de niveau - Google Patents

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WO1992017000A1
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Teruo Seki
Hiroaki Ukai
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Fujitsu VLSI Ltd
Fujitsu Ltd
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Fujitsu VLSI Ltd
Fujitsu Ltd
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    • H03K19/0175—Coupling arrangements; Interface arrangements
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    • H03K19/017554—Coupling arrangements; Impedance matching circuits using a combination of bipolar and field effect transistors [BIFET]

Definitions

  • the present invention relates to a level conversion circuit, and more particularly to a level conversion circuit for converting a first logic level to a second logic level.
  • the signal levels include an emitter-coupled logic (ECL) level, a transistor-transistor logic (TTL) level, and a CMOS level.
  • ECL emitter-coupled logic
  • TTL transistor-transistor logic
  • CMOS complementary metal-oxide-semiconductor
  • the conventional level conversion circuit after the input signal of the first logic level in which the binary logic level difference is set to the first value is level-shifted by a pair of level-shifting diodes through a pair of input transistors, respectively.
  • the two level-shifted signals are supplied to a differential amplifier, amplified to another logic level signal, and output.
  • the level conversion circuit comprises a level shift circuit 11, a switch circuit 12, and an output buffer 13.
  • the level shift circuit 11 is composed of NPN transistors Q and Q 2 , Level shifting preparative diode D] ,, D] 2, D 2] , D 22 , etc., consisting of a constant current source CS, and CS 2.
  • Suitsuchi circuit 1 2 becomes more P-channel M OS transistor Q P] and Q P2 and N-channel MOS transistors Q nl and Q n2, the drains of the MOS transistors Q P1 and Q n] is connected, M_ ⁇ S Trang Soo E The drains of Q P2 and Q n2 are connected to each other.
  • Output buffer 1 3 consists Inbata I nv and P-channel drains are connected MO S transistor Q P3 and N-channel MO S Tran Soo evening Q n3.
  • the input signal of the first logic amplitude should be level conversion is inputted in reverse polarity to each other physician.
  • the difference between the first logic amplitude is a high level and the mouth level is an ECL level of about 0.7 V
  • the input voltage V IN shown in FIG. is input to the base of the transistor Q 2 is the input voltage V 1N shown in Figure 2 are input.
  • Input voltage V IN, V IN are each input transistor, Q 2 of the base - only E Mi jitter between the potential V BE (for example 0. 75 V) is Les Berushifuto in low-level direction, Q, Q 2 'E Mi
  • the voltage V A is the voltage V B shown in FIG. 2 is level shifting bets sequentially predetermined level by the low-level direction by Daiodo DH and D 12 shown in FIG. 1, it is a V c.
  • Also, at the voltage simultaneously V A is the voltage V B shown in FIG. 2 are level shift Bok sequentially by a predetermined level Ri by the Daiodo D 21 and D 22 to a low level direction shown in FIG. 1, are Vc.
  • V A and Vc are supplied as the power supply voltage of the circuit section composed of the MOS transistors Q P1 and Q nl , and are used as the gate input voltages of the MOS transistors Q discourage 2 and Q p2 .
  • Vc is the supply voltage of the circuit portion made of M_ ⁇ S transistor evening Q P2 and Q n2 And the gate input voltage of the MOS transistors QNL and QPI.
  • a voltage having an amplitude of V A -V c (about 2 V) is extracted from the common drain connection point of the transistors Q P1 and Q N , as indicated by V 0UT in FIG.
  • a voltage having a polarity opposite to the voltage V OUT and an amplitude of VA -Vc is taken out.
  • the input voltage V 1 N, V 1 N than converted to large amplitude is in Installing issued voltage V 0ut, among Vout, V 0ut the gate one Bok of MO S tiger Njisu evening Q N 3 V 0UT is applied to the gate of the MOS transistor Q P3 through the inverter I NV .
  • the high level is the power supply voltage Vcc (for example, 5 V)
  • the low level is the ground level
  • the CMOS level is about 5 V in amplitude.
  • Output voltage D 0UT is taken out.
  • the level conversion circuit according to the above suggestions by the present applicant, in the steady state, whereas either of the transistors Q P 1 and Q NI, and one is certainly off Trang Soo evening Q P2 and Q N2 Therefore, power consumption is significantly reduced as compared with the above-described conventional level conversion circuit.
  • the level conversion can be performed at high speed by the switching operation of the switching circuit 12.
  • the power supply voltage V CC is lower than the specified value due to a system failure or the like.
  • the output voltages V A , V A , V c and V c of the level shift circuit 11 maintain their amplitudes but rise in overall level.
  • V 0UT and V of the switch circuit 12 are output.
  • the UT also rises, and in extreme cases, the output voltage V 0UT becomes higher than the threshold voltage of the transistor Q N3 of the output buffer 13 (indicated by V N and H in Fig. 3).
  • V 0UT low level is output buffer 1 3 Invar threshold I nv threshold voltage (same as V nth in Fig. 3)
  • the transistor Q n 3 becomes regularly on, the output voltage of Mati members evening I nv is always low level, the transistor Q p 3 also becomes always on. Therefore, the output buffer 13 of the applicant's proposed level conversion circuit may become inoperable due to an increase in the power supply voltage Vcc .
  • a level conversion circuit comprises a first and a second input signal, each of which has a first binary logic level and inverts a first input signal and a second input signal, respectively.
  • An input transistor, first and second level shift elements connected to respective output terminals of the first and second input transistors, each having a plurality of output terminals, and first and second level shift elements.
  • First and second constant current sources connected between the low-potential-side power supply, and first and second level shifters extracted from two of the plurality of output ends of the first level shift element, respectively.
  • the third and fourth level shift voltages extracted from two of the plurality of output terminals of the second level shift element, respectively, and the third and fourth level shift voltages are supplied.
  • a switch circuit for taking out a voltage corresponding to the voltage difference as an output voltage, an output end of the first and second level shift elements from which the second and fourth level shift voltages are taken out, and a low potential side power supply.
  • a first and a second voltage limiting element connected between the first and second switches, and an output buffer for converting an output voltage of the switch circuit into a second binary logic level signal and outputting the signal.
  • the increase in the second and fourth level shift voltages extracted from the first and second level shift elements 21 and 22 is set to a predetermined voltage. Can be restricted.
  • the output buffer can always operate normally.
  • a gate is connected to a common connection point of both drains of a first P-channel MOS transistor and a first N-channel MOS transistor constituting one bushing circuit in a switch circuit.
  • a third N-channel MOS transistor whose source is connected to the low-potential-side power supply, a second P-channel M ⁇ ⁇ S transistor and a second N-channel transistor that constitute another pushable circuit in the switch circuit.
  • An invertor whose input terminal is connected to a common connection point of both drains of the channel MOS transistor, an output terminal of this invertor is connected to the gate, a source is connected to the high-potential-side power supply, and a third N-channel MOS transistor A third P-channel MOS transistor in which the drain of the transistor is connected to the drain o
  • the ECL level or the TTL level can be converted to the CMOS level.
  • FIG. 1 is a circuit diagram of an example of a level conversion circuit previously proposed by the present applicant.
  • FIG. 2 is a waveform diagram of each part of FIG.
  • Fig. 3 shows the threshold and waveform diagram of the main part of Fig. 1,
  • FIG. 4 is a diagram showing the principle configuration of the present invention.
  • FIG. 5 is a circuit diagram of one embodiment of the present invention
  • FIG. 6 is a circuit diagram showing an example of a source of an input signal input to the circuit of the present invention
  • FIG. 7 is a circuit diagram showing another example of the source of the input signal input to the circuit of the present invention.
  • FIG. 8 is a circuit diagram showing a modification of the main part of the present invention. BEST MODE FOR CARRYING OUT THE INVENTION
  • the input transistors Q j and Q 2 have a first binary logic level and a first input signal V 1 N and a 2 input signal V IN is input.
  • Input signal V this, N and V 1 N are each input transistor Q, it is level shift preparative separately by E mission-evening than retrieved by the level shift elements 2 1 and 2 2 of Q 2.
  • the switch circuit 25 includes first and second level shift voltages extracted from two output terminals of the plurality of output terminals of the first level shift element 21, and a plurality of second level shift elements 22.
  • the third and fourth level shift voltages respectively taken out of two of the output terminals are supplied, and the difference between the third and fourth level shift voltages (or the difference between the first and second level shift voltages) is supplied.
  • a voltage corresponding to the difference is generated.
  • the voltage limiting elements 26 and 27 are connected between the output terminals from which the second and fourth level shift voltages of the first and second level shift elements 21 and 22 are taken out and the low potential side power supply. .
  • the second level shift voltage is suppressed from increasing by the first voltage limiting element 26, and the fourth level shift voltage is suppressed from increasing by the second voltage limiting element 27.
  • the output buffer 28 converts the output voltage of the switch circuit 25 into a second binary logical level signal and outputs it.
  • the second and fourth level shift voltages are limited to a predetermined value or less, the low level of the output voltage of the switch circuit 25 also increases regardless of the increase of the power supply voltage. Is suppressed. Therefore, the output buffer 28 operates normally even when the power supply voltage increases.
  • FIG. 5 shows a circuit diagram of one embodiment of the present invention.
  • the same components as those in FIGS. 1 and 4 are denoted by the same reference numerals.
  • the input transistors Q 1 and Q 2 are NPN transistors, respectively, and the emitters are connected to the diodes DH and D 21 .
  • Daio de win one de is connected to Ano de of Daio one de D 12, constitute a level shift preparative element 2 1 with Daio one de D, 2.
  • the level shift voltages V A and V B are output from the diodes of the diode and the force source, and the level shift voltage V C is output from the diodes D and 2 .
  • the level shift voltages V A and V C correspond to the first and second level shift voltages described above.
  • diode D 21 is cathode one de is connected to Ano de of Daio de D 22, constitute a level shift preparative element 2 2 with diode D 22.
  • the level shift voltages V A and V B are output from the anode and the force source of the diode D 2 ], and the level shift voltage V C is output from the force source of the diode D 22 .
  • the level shift voltages V A and V C correspond to the third and fourth level shift voltages described above.
  • N-channel MO S transistor QH and Q 21 are each a drain connected to the cathode de da Io de D, 2 and D 22, the source connected to ground de the low potential side power supply, a constant in their gate
  • the constant current sources 23 and 24 are formed by applying the voltage V REF .
  • NPN transistors Q 12 and Q 13 are connected between the base and the collector (i.e., are diode connected), also preparative Rungis evening base and collector of Q 12 is diode D 12 and M_ ⁇ S
  • the transistor Q is connected to the connection point with the drain of QH, and the emitters of transistors 2 are connected to the base and collector of transistor Q 13 , respectively.
  • E Mi jitter of the transistor Q 13 is grounded. to this More, the transistors Q 12 and Q 3 constitutes a first voltage limiting element 2 6 described above.
  • NPN transistor evening Q 2, Q, 3, Q 22, M_ ⁇ instead of Q 23 S similarly Interview two polar transistor evening such as transistors can be used to Daio one de connection 0
  • the P-channel MOS transistor Q P1 and the N-channel MOS transistor Q nI form a first push-pull circuit, and are connected together with the P-channel MOS transistor Q P2 and the N-channel MOS transistor Q n2 to the aforementioned switch. Circuit 25 is formed.
  • the P-channel MOS transistor Q P2 and the N-channel MOS transistor Q n2 constitute a second push-pull circuit.
  • MOS transistor Q P gate of the drain and M OS transistor Q n2 of] is connected to the Anodo of diode Dn
  • MO S gate one door of the transistors Q nl of the drain and M OS transistor Q P2 is cathode of the diode E 2 Connected to the same location.
  • the drain of the MOS transistor Q p2 and the gate of the MOS transistor Q nl are connected to the node of the diode D 2
  • the drain of the M ⁇ S transistor Q n2 and the gate of the MOS transistor Q Pl are connected to the diode. It is connected to the power source de of D 22.
  • MO S transistor Q PS ⁇ beauty N-channel drains are connected M_ ⁇ S transistor Q n3 constitute respectively CM_ ⁇ S invar evening, constituting the output buffer 2 8 described above with Inba Isseki I nv are doing.
  • the common connection point of the MOS transistors Q P2 and Q n2 is connected to the gate of the transistor Q P3 via the transistor I> ⁇ .
  • the common connection point of the MOS transistors Q P1 and Q nl is Njisu is connected to the gate Bok of the evening Q n3.
  • the source of the MOS transistor Q ,, 2 is a high-potential-side power supply voltage V cc is applied, the MOS transistor
  • the source of the Q [pi 3 is connected to ground de the low potential side power supply.
  • Level conversion circuit of this embodiment with such a configuration, for example, the sixth as shown in FIG. B i-CMOS Static 'random' access, memory reading signal our input transistors in ECL level, and Q 2 'in (SRAM) Supplied to the base.
  • the memory cell 31 is selected by the X address input to the address line XSEL and the Y address input to the address lines YSEL and YSEL.
  • the transfer gates 32 and 33 are switching-controlled by the Y address, respectively.
  • a low-level signal is input to the base of the NPN transistor Tr4 via the BL, the transfer gate 33, and the data line SD, respectively.
  • ⁇ transistors evening T r5 Nobesu current becomes larger than the base current of the NPN transistor T r6.
  • Transient scan evening T r3 through T r6 constitute part 3 4 of the amplifier, the remaining amplifier 3 5 is in the position away quite on the same semiconductor chip, each other by a signal line GD B and GD B Wired.
  • the ECL level signal whose amplitude is normally small, is transmitted by current driving, thereby reducing the delay due to the wiring capacitance.
  • the transistors Tr5 and T ⁇ s are connected to the long signal lines GDB and The NPN transistor evening T r7 and T r8 of amplifier 3 5 connected through a fine GDB to the current driven by the respective ECL level. That is, when the above reporting, since the large current is flow towards the T r5 of the transistors evening T r5 and T rS, a large current is flow towards the T r7 of transistors evening T r7 and T r8, the collector load the collector potential of the transistor T r Ma is lower than the collector potential of the transistor T r8 by a voltage drop due to resistance. Therefore, NPN transistors TrS and Trl . Transistor evening collector current of T r9 is reduced, transistor T rl out of.
  • the collector current of the transistor Tr9 increases, so that the collector potential of the transistor Tr9 is at a high level, and the transistor Tr1 is turned on. Is set to a low level.
  • the collector potential at the high level at the ECL level of the transistor Tr3 is applied to the base of the input transistor Q, in FIG. 5 as the input voltage V1N , and the transistor TRI . 'S collection evening the potential of the low level at the ECL level is applied to the base of the input transient scan evening Q 2 as the input voltage V IN above.
  • the input voltage V 1N is lowered from the high-level potential of ECL by the base-emitter voltage V BE (for example, about 0.7 V) of the input transistor Q, and the transistor is turned off.
  • the voltage V A is extracted from the emitter of Q, while it is further reduced by 2 V DF (where V DF is the forward voltage drop of the diode, for example, about 0.7 V) by the diodes D, i and D I2.
  • V DF is the forward voltage drop of the diode, for example, about 0.7 V
  • the level direction is level shifting bets, is taken out as a voltage V c.
  • the input voltage V 1N is defined as the voltage V A which is a voltage lower than the E CL level low level potential by V BE , and further lower by 2 V DF by the diodes D 2 ] and D 22 . level shifting bets voltage Vc force saw de force of Daio one de D 22 - et retrieved.
  • MOS transistor Q PI is voltage V c of a low level is applied to the gate, and the voltage V A of the high potential is applied to turn on the power supply
  • M_ ⁇ _S transistor Q nl is the gate-source potential It is turned off because the difference ( VA -Vc) is small. Therefore, M_ ⁇ S high leveled voltage Le approximately equal to the voltage of the transistor Q n3 V A is gate one me of is applied to turn on the transistor Q n3.
  • MO S transistor Q P3 and Gran send levels from both drain fin connection point Q n3, that is, a low level signal D 0ut at CMO S levels are retrieved.
  • M_ ⁇ S transistor Q P3 is turned on at this time, becomes Q n3 Gao off, is at a substantially equal value of the voltage (here Q P3 and the high-potential supply voltage V cc from both drain connection point Q n3 5 V), that is, a high-level signal D 0UT is extracted at the CMOS level.
  • the input voltage V, ⁇ , V 1 ⁇ at the ECL level is level-converted from the output buffer 28 to a voltage D 0UT having an amplitude of about 5 V, which is the amplitude of the CM ⁇ S level, and is taken out.
  • A, VB and VC rise respectively.
  • V c is their base 'Emi Tsu by transistors evening Q 12 and Q I 3 can not rise above the sum voltage evening between voltage (e.g. 1 about 6 V), similarly the base Ichisu 'E mission-sum voltage intercluster voltage of the voltage V C also transistors Q 22 and Q 23 It cannot rise above V L (for example, about 6 V).
  • the above sum voltage VL of about 1.6 V is shown in FIG. 3 more than the threshold voltage V NTH of the MOS transistor Q N3 and the threshold value of the inverter I ⁇ (also referred to as V nth ). It is set to such a small value.
  • the upper limits of the voltages Vc and Vc are always limited to the sum voltage VL.
  • the upper limit value of the low level of the output voltages V OUT and VOUT is also limited to the above value VL , so that the MOS transistor Q N3 is reliably turned off by the low level output of the switch circuit 25, and Isseki I nv can be turned off to M0 S transistor evening Q P3 inverted to ensure a high level of low-level output of Suitsuchi circuit 2 5.
  • Amplifying unit 4 1 and 4 2 are transistors each MOS transistor is constituted by the memory cell 3 1 T R, the side "1", the T R 2 side "0"' If it is written, assuming that the current supplied to the bit line BL is I + i, Tr2 is on and i flows through Tr2 . Therefore, S
  • the current flowing through D is I + i
  • the current flowing through SD is I.
  • a current (I + i) flows from the amplifier 42 to the amplifier 41 via the signal line GDB, and a current I flows via the signal line GDB.
  • the MOS transistor Tr2 in the amplification section 42 is turned on .
  • Tr2 ) a relatively large current flows in ⁇ and 2 ⁇ , so that the output voltage SA ⁇ (V 1N is the ECL level high level) and the output voltage SAO (V 1N ) is the ECL level Level.
  • the switch circuit 25 may have a single bush-pull circuit configuration using an MS transistor Q P2 and Q n2 as shown in FIG.
  • a common connection point of the MS transistors Q P2 and Q n2 is commonly connected to both gates of the MOS transistors Q P3 and Q n3 which constitute the output buffer 28.
  • the input voltages V 1N and V 1N are described as having an ECL level of about 0.7 V in amplitude. You can also convert to levels.
  • the level shift elements 26 and 27 may be formed of a normal diode, or a constant voltage element such as a Zener diode may be used.
  • a bipolar transistor connected to a diode and a diode may be used. Mix and cascade connected unipolar transistors Contact; may be fiTC.
  • level shift diodes D n, D 12 , D 21 and D 22 are connected in series, respectively, three or more diodes may be connected in series, and the diodes in level shift elements 26 and 27 may be connected in series. Can be set to any number according to the output voltage.
  • the level conversion circuit of the present invention converts the ECL level or TTL level to the CMOS level
  • the ECL level or TTL level signal from the memory or the like is input to the circuit operating at the CM ⁇ S level. It is suitable for application to an interface circuit.

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Description

明細書 レベル変換回路 技術分野
本発明はレベル変換回路に係り、 特に第 1 の論理レベルを第 2の 論理レベルに変換するレベル変換回路に関する。
一般に、 ディ ジタル回路素子は汎用性を持たせる必要から、 いわ ゆる標準ロジックが定められており、 信号レベルとして、 エミ ッ夕 結合論理 （E C L ) レベル、 トランジスタ . トランジスタ論理 （T T L ) レベル、 C M O Sレベルなどの種類がある。 従って、 異なつ た種類の標準口ジック間で信号を伝送するためには、 インタフエ一 ス回路として論理レベルの変換を行なうレベル変換回路が必要とさ れる。 背景技術
従来のレベル変換回路は、 2値論理のレベル差が第 1の値に設定 された第 1の論理レベルの入力信号を、 夫々一対の入力 トランジス 夕を通して一対のレベルシフ ト用ダイォードでレベルシフ 卜した後、 レベルシフ トされた 2つの信号を差動増幅器に供給して別の論理レ ベルの信号に増幅して出力する。
しかし、 この構成の従来のレベル変換回路は、 出力信号を C M〇 Sレベルとするときは、 差動増幅器を M O S トランジス夕で構成す るため電流を多く流さないと動作速度を上げることができず、 また 差動増幅器の消費電力が大きい。 - そこで、 本出願人は先に特願平 2— 1 5 2 5 1号にて第 1 図に示 す如きレベル変換回路を提案した。 第 1図中、 レベル変換回路はレ ベルシフ ト回路 1 1、 スィツチ回路 1 2及び出力バッファ 1 3 より なる。 レベルシフ ト回路 1 1 は N P Nトランジスタ Q , 及び Q 2 、 レベルシフ ト用ダイオード D】，， D ]2, D2], D22等、 定電流源 C S , 及び CS2 よりなる。
スィツチ回路 1 2は Pチャネル M OS トランジスタ QP】及び QP2 と Nチャネル MOS トランジスタ Qnl及び Qn2とよりなり、 MOS トランジスタ QP1と Qn】のドレイン同士が接続され、 M〇 S トラン ジス夕 QP2と Qn2のドレイン同士が接続された構成とされている。 出力バッファ 1 3はィンバータ I nvとドレイン同士が接続された P チャネル MO S トランジスタ QP3及び Nチャネル MO S トラン ジス 夕 Qn3よりなる。
このレベル変換回路では、 入力トランジスタ 及び Q2 の各 ベースに、 レベル変換されるべき第 1の論理振幅の入力信号が、 互 いに逆極性で入力される。 ここで、 上記の第 1の論理振幅がハイレ ベルと口一レベルの差が約 0. 7Vの ECLレベルであるものとす ると、 トランジスタ のベースには第 2図に示す入力電圧 VINか 入力され、 トランジスタ Q2 のベースには第 2図に示す入力電圧 V1Nが入力される。
入力電圧 VIN， VINは夫々入力トランジスタ , Q2 のベース -ェミ ッタ間電位 VBE (例えば 0. 75 V) だけ低レベル方向にレ ベルシフトされて、 Q! ， Q2 のェミ ッタより第 2図に示す如き電 圧 VA , VA とされて取り出される。 この電圧 VA は第 1図に示す ダイォード D H及び D12により順次所定レベルずつ低レベル方向に レベルシフ トされて第 2図に示す電圧 VB ， Vc とされる。 また、 これと同時に電圧 VA は第 1図に示すダイォード D21及び D22によ り順次所定レベルずつ低レベル方向にレベルシフ 卜されて第 2図に 示す電圧 VB , Vc とされる。
上記の電圧 VA ， Vc は MOS トランジスタ QP1及び Qnlよりな る回路部の電源電圧として供給され、 また MOS トランジスタ Q„ 2 及び Qp2のゲート入力電圧とされる。 一方、 上記の電圧 VA , Vc は M〇 S トランジス夕 QP2及び Qn2よりなる回路部の電源電圧とし て供給され、 また M0 S トランジスタ Q N L及び QPIのゲー ト入力電 圧とされる。
これにより、 トランジスタ QP 1及び QN,のドレイン共通接続点か らは第 3図に V0UT で示す如く振幅が VA - Vc (約 2 V) の電圧 が取り出される。 また、 トランジスタ QP2及び Q N2のドレイ ン共通 接続点からは第 3図に V0UT で示す如く、 上記電圧 VOUT の逆極性 で振幅が VA - Vc の電圧が取り出される。
このようにして、 入力電圧 V 1 N, V 1 Nより大振幅に変換されて取 り出された電圧 V0UT , VoUT のうち、 V0UT は MO S トラ ンジス 夕 Q N 3のゲ一 卜に印加され、 V0UT はインバータ I NVを通して M〇 S トランジスタ Q P3のゲー 卜に印加される。 これにより、 MO S ト ランジスタ Q P3及び Q n3の共通ドレイン端子からはハイレベルが電 源電圧 Vcc (例えば 5 V) で、 ローレベルがグランドレベルの、 振 幅が約 5 Vの CMO Sレベルの出力電圧 D 0UT が取り出される。 上記の本出願人の提案になるレベル変換回路では、 定常状態に あっては、 トランジスタ Q P 1及び Q N Iのいずれか一方、 及びトラン ジス夕 Q P2及び Q N2のいずれか一方は確実にオフされるため、 消費 電力は前記した従来のレベル変換回路よりも大幅に低減される。 ま た、 スィツチ回路 1 2によるスィツチング動作により、 レベル変換 を高速に行なうことができる。
しかるに、 上記の本出願人の提案になるレベル変換回路では、 レ ベルシフ ト回路 1 1 において定電流源 C S , 及び C S 2 を用いてい るため、 システム故障などにより電源電圧 VCCが規定値よりも上昇 すると、 レベルシフ ト回路 1 1 の出力電圧 V A ， VA , Vc 及び Vc はその振幅は維持するもレベル全体が上昇する。
このため、 スィッチ回路 1 2の出力電圧 V0UT 及び V。UT も上昇 し、 甚だしい場合には出力電圧 V0UT の口一レベルが出力バッファ 1 3のトランジスタ Q N3のしきい値電圧 （第 3図に VN, H で示す） より高くなり、 また出力電圧 V0UT のローレベルが出力バッファ 1 3のインバー夕 I n vのしきい値電圧 （第 3図の V n t h と同じ） より 问、な O o
この場合には、 トランジスタ Q n 3は常時オン状態となり、 またィ ンバー夕 I n vの出力電圧が常時ローレベルとなり、 トランジスタ Q p 3も常時オン状態になってしまう。 従って、 電源電圧 V c cの上昇に よって上記の本出願人の提案レベル変換回路は出力バッファ 1 3が 動作不能になることがある。
そこで、 本発明は電源電圧が上昇しても、 ローレベルの上昇を防 止するようにしたレベル変換回路を提供することを目的とする。 本発明の他の目的は、 E C Lレベル又は T T Lレベルの入力信号 を C M O Sレベルに変換するレベル変換回路を提供するにある。 発明の開示
上記目的を達成するため、 本発明のレベル変換回路は、 第 1 の 2 値論理レベルで、 かつ、 互いに反転関係にある第 1及び第 2の入力 信号が夫々入力される第 1及び第 2の入力トランジスタと、 第 1及 び第 2の入力トランジスタの各出力端に接続され、 各々複数の出力 端を有する第 1及び第 2のレベルシフ ト素子と、 第 1及び第 2のレ ベルシフ ト素子と低電位側電源との間に接続された第 1及び第 2の 定電流源と、 第 1のレベルシフ ト素子の複数の出力端のうち 2つの 出力端から夫々取り出される第 1及び第 2のレベルシフ ト電圧と、 第 2のレベルシフ ト素子の複数の出力端のうち 2つの出力端から 夫々取り出される第 3及び第 4のレベルシフ ト電圧とが夫々供給さ れ、 第 3及び第 4のレベルシフ ト電圧の差又は第 1及び第 2のレべ ルシフ ト電圧の差に応じた電圧を出力電圧として取り出すスィツチ 回路と、 第 1， 第 2のレベルシフ ト素子の前記第 2 , 第 4のレべゾ シフ ト電圧が取り出される出力端と低電位側電源との間に接続され た第 1及び第 2の電圧制限素子と、 スィツチ回路の出力電圧を第 2 の 2値論理レベルの信号に変換して出力する出力バッファとより構 成する。
本発明によれば、 電源電圧が上昇しても、 前記第 1及び第 2のレ ベルシフ ト素子 2 1及び 2 2から取り出される第 2及び第 4のレべ ルシフ ト電圧の上昇を所定電圧に制限することができる。 このこと により、 本発明によれば電源電圧が上昇しても、 前記出力バッファ を常に正常に動作させることができる。
また、 本発明は、 前記出力バッファを、 スィッチ回路内の一つの ブッシュブル回路を構成する第 1 の Pチャネル M O S トランジスタ 及び第 1の Nチャネル M O S トランジス夕の両ドレイン共通接続点 にゲー卜が接続され、 ソースが低電位側電源に接銃される第 3の N チャネル M O S トランジスタと、 上記スィッチ回路内のもう一つの プッシュブル回路を構成する第 2の Pチャネル M〇 S トランジスタ 及び第 2の Nチャネル M O S トランジスタの両ドレイン共通接続点 に入力端子が接続されるインバー夕と、 このインバー夕の出力端子 がゲートに接続され、 ソースが高電位側電源に接続され、 かつ、 第 3の Nチヤネル M O S トランジスタのドレインがドレインに接続さ れる第 3の Pチャネル M O S トランジスタとより構成したものであ る o
これにより、 スィッチ回路より取り出される、 互いに反転関係に ある 2つの出力電圧が反転するときの、 互いの位相誤差を吸収する ことができる。 更に、 本発明によれば、 E C Lレベル又は T T L レ ベルを C M O Sレベルに変換することができる。 図面の簡単な説明
第 1図は本出願人が先に提案したレベル変換回路の一例の回路図 第 2図は第 1図の各部の波形図、
第 3図は第 1図の要部のしきい値と波形図、
第 4図は本発明の原理構成図、
第 5図は本発明の一実施例の回路図、 第 6図は本発明回路に入力される入力信号の発生源の一例を示す 回路図、
第 7図は本発明回路に入力される入力信号の発生源の他の例を示 す回路図、
第 8図は本発明の要部の変形例を示す回路図である。 発明を実施するための最良の形態
本発明の原理構成図である第 4図において、 入力 卜ランジス夕 Q j 及び Q 2 には第 1の 2値論理レベルで、 かつ、 互いに反転関係に ある第 1 の入力信号 V 1 N及び第 2の入力信号 V I Nが入力される。 こ の入力信号 V , N及び V 1 Nは夫々入力トランジスタ Q , , Q 2 のェ ミ ッ夕より取り出されてレベルシフト素子 2 1及び 2 2により別々 にレベルシフ トされる。
スィッチ回路 2 5は第 1のレベルシフ ト素子 2 1の複数の出力端 のうち 2つの出力端から夫々取り出される第 1及び第 2のレベルシ フト電圧と、 第 2のレベルシフト素子 2 2の複数の出力端のうち 2 つの出力端から夫々取り出される第 3及び第 4のレベルシフ ト電圧 とが夫々供給され、 第 3及び第 4のレベルシフ ト電圧の差 （又は第 1及び第 2のレベルシフト電圧の差） に応じた電圧を発生する。 電圧制限素子 2 6及び 2 7は第 1及び第 2のレベルシフ ト素子 2 1 , 2 2の第 2 , 第 4のレベルシフ ト電圧が取り出される出力端と 低電位側電源との間に接続される。 これにより、 第 2のレベルシフ ト電圧は第 1の電圧制限素子 2 6により電圧上昇が抑えられ、 第 4 のレベルシフト電圧は第 2の電圧制限素子 2 7により電圧上昇が抑 えられる。
出力バッファ 2 8はスィッチ回路 2 5の出力電圧を第 2の 2値論 理レベルの信号に変換して出力する。 本発明では、 上記の第 2、 第 4のレベルシフ ト電圧が所定値以下に制限されているので、 スイ ツ チ回路 2 5の出力電圧のローレベルも電源電圧の上昇に拘らず上昇 が抑えられる。 このため、 出力バッファ 2 8は電源電圧が上昇して も正常に動作する。
次に本発明の一実施例の回路構成及び動作ついて説明する。 第 5 図は本発明の一実施例の回路図を示す。 同図中、 第 1 図及び第 4図 と同一構成部分には同一符合を付してある。 第 5図において、 入力 トランジスタ Q , ， Q 2 は夫々 N P N トランジスタで、 そのエミ ッ 夕がダイオー ド D H, D21のァノー ドに接続されている。
ダイォー ド はカツ一ドがダイォ一 ド D 12のァノー ドに接続さ れ、 ダイォ一 ド D , 2と共にレベルシフ ト素子 2 1 を構成している。 ダイォー ド のァノ一ド及び力ソー ドからレベルシフ ト電圧 VA ， VB が出力され、 ダイォー ド D ,2のカソ一ドからレベルシフ ト電 圧 VC が出力される。 レベルシフ ト電圧 VA , VC が前記した第 1 , 第 2のレベルシフ ト電圧に相当する。
一方、 ダイオー ド D21はカソ一ドがダイォー ド D 22のァノー ドに 接続され、 ダイオー ド D 22と共にレベルシフ ト素子 2 2を構成して いる。 ダイオー ド D 2】のアノー ド及び力ソー ドからレベルシフ ト電 圧 VA , VB が出力され、 ダイオー ド D 22の力ソー ドからレベルシ フ ト電圧 VC が出力される。 レベルシフ ト電圧 VA , VC が前記し た第 3， 第 4のレベルシフ ト電圧に相当する。
Nチャネル MO S トランジスタ Q H及び Q 21は夫々 ドレインがダ ィオー ド D ,2及び D22のカソー ドに接続され、 各ソースが低電位側 電源であるグラウン ドに接続され、 それらのゲー トに定電圧 VRE F が印加されることにより定電流源 2 3 , 2 4を構成している。
また、 N P N トランジスタ Q 12及び Q 13はベース · コレ クタ間が 接続されており （すなわち、 ダイオー ド接続されており） 、 また ト ランジス夕 Q 12のベース及びコレクタはダイオー ド D 12と M〇 S ト ランジス夕 Q Hのドレインとの接続点に接続され、 トランジスタお ,2のエミ ッ夕は トランジスタ Q 1 3のベース及びコレクタに夫々接続 れている。 トランジスタ Q 13のェミ ッタは接地されている。 これに より、 トランジスタ Q12及び Q】3は前記した第 1の電圧制限素子 2 6を構成している。
同様に、 ダイオード D 22の力ソー ド及び MO S トランジスタ Q 2 1 のドレインの共通接続点とグラウン ドとの間に接続された、 2個の ダイォー ド接続された NPNトランジスタ Q22及び Q23は前記した 第 2の電圧制限素子 27を構成している。 なお、 NPNトランジス 夕 Q 2, Q , 3, Q22, Q23の代りに M〇 S トランジスタ等のュニ ポーラ トランジス夕を同様にダイォ一 ド接続して用いることもでき 0
Pチャネル MO Sトランジス夕 QP1及び Nチャネル MO S トラン ジス夕 QnIは第 1のプッシュプル回路を構成し、 また Pチャネル M OS トランジスタ QP2及び Nチャネル MOS トランジスタ Qn2と共 に前記したスィッチ回路 25を構成している。 Pチャネル M OS 卜 ランジス夕 QP2及び Nチャネル MOSトランジスタ Qn2は第 2の プッシュプル回路を構成している。
MOSトランジスタ QP】のドレイン及び M OSトランジスタ Qn2 のゲー トはダイオード Dnのァノードに接続され、 MO S トランジ スタ Qnlのドレイン及び M OS トランジスタ QP2のゲ一 トはダイ オード E 2のカソ一ドに接続されている。 また、 M0S トランジス 夕 Qp2のドレイン及び MOS トランジスタ Qnlのゲー トはダイォー ド D 2 ,のァノー ドに接続され、 M〇S トランジスタ Qn2の ドレイ ン 及び MOS トランジスタ QPlのゲー トはダイオー ド D 22の力ソー ド に接続されている。
ドレイン同士が接続された Pチャネル MO S トランジスタ QPS及 び Nチャネル M〇 Sトランジスタ Qn3は夫々 CM〇 Sインバー夕を 構成しており、 ィンバ一夕 I nvと共に前記した出力バッファ 2 8を 構成している。 MO Sトランジス夕 QP2と Qn2の共通接続点がィン バー夕 I >^を介して1^08 トランジスタ QP3のゲー トに接続されて いる。 MOS トランジスタ QP1及び Qnlの共通接続点は MOS トラ ンジス夕 Qn3のゲー 卜に接続されている。 MOS トランジスタ Q,,2 のソースは高電位側電源電圧 Vccが印加され、 MOS トランジスタ
Q π 3のソースは低電位側電源であるグラウン ドに接続されている。 かかる構成の本実施例のレベル変換回路は、 例えば第 6図に示す 如き B i— CMOSスタティ ック ' ランダム ' アクセス ， メモリ (SRAM) の読み出し信号が E C Lレベルで入力 トランジスタお , 及び Q2 のベースに供給される。 第 6図中、 メモリセル 3 1 はァ ドレス線 XSELに入力される Xァ ドレスと、 ア ドレス線 YS E L 及び YS E Lに入力される Yァ ドレスとにより選択される。 Yア ド レスによってトランスファーゲー ト 32及び 3 3が夫々スィ ッチン グ制御される。
いま、 メモリセル 3 1が選択され、 かつ、 メモリセル 3 1内の M 〇 S トランジスタ Trlに " 1 " が書き込まれ、 MOS トランジスタ Tr2に " 0 " が書き込まれているものとすると、 ビッ ト線 B L、 卜 ランスファーゲー ト 3 2、 データ線 SDを夫々介して NPNトラ ン ジス夕 Tr3のベースにハイ レベルの信号が入力され、 またビッ 卜線
BL、 トランスファーゲー ト 3 3及びデ一夕線 SDを夫々介して N PNトランジスタ Tr4のベースにローレベルの信号が入力される。 これにより、 トランジス夕 Tr3に流れる電流がトランジスタ T,4 に流れる電流よりも大となり、 ΝΡΝトランジス夕 Tr5のべース電 流が NPNトランジスタ Tr6のベース電流より大となる。 トランジ ス夕 Tr3〜Tr6は増幅部の一部 3 4を構成しており、 残りの増幅部 3 5は同一の半導体チップ上かなり離れた位置にあり、 信号線 GD B及び GD Bにより互いに結線されている。
このように配線長が長いと、 CMOSレベル等の大振幅で電圧駆 動をすると配線容量によって波形がなまり、 かつ、 遅延量が大とな る。 従って、 通常は振幅が小なる E C Lレベルの信号を電流駆動で 伝送することにより、 配線容量による遅延を削減する。
そのため、 トランジスタ Tr5及び T\sは長距離の信号線 GDB及 び GDBを介して接続されている増幅部 3 5内の NPNトランジス 夕 Tr7及び Tr8を夫々 E C Lレベルで電流駆動する。 すなわち、 上 記の場合、 トランジス夕 Tr5及び TrSのうち Tr5の方に大電流が流 れるため、 トランジス夕 Tr7及び Tr8のうち Tr7の方に大電流が流 れ、 コレクタ負荷抵抗による電圧降下によってトランジスタ Trマの コレクタ電位がトランジスタ Tr8のコレクタ電位より低下する。 このため、 NPNトランジスタ TrS及び Trl。 のうちトランジス 夕 Tr9のコレクタ電流が少なくなり、 トランジスタ Trl。 のコレク 夕電流が多くなり、 よってトランジスタ Tr9のコレクタ電位がハイ レベル、 トランジスタ Trl。 のコレクタ電位がローレベルとされる。 このトランジスタ Tr3の ECLレベルでハイレベルのコレク夕電位 は前記した入力電圧 V1Nとして第 5図の入力トランジスタ Q, の ベースに印加され、 またトランジスタ TRI。 の ECLレベルでロー レベルのコレク夕電位は前記した入力電圧 VINとして入力トランジ ス夕 Q2 のベースに印加される。
これにより、 第 5図中、 入力電圧 V1Nは E C Lのハイレベルの電 位から入力トランジスタ Q, のベース ·エミ ッ夕間電圧 V BE (例え ば 0. 7V程度） だけレベルが低下されてトランジスタ Q, のェ ミ ツ夕より電圧 VA として取り出される一方、 ダイオード D,i及び DI2により更に 2VDF (ただし、 VDFはダイオードの順方向降下^ 圧で、 例えば 0. 7V程度） だけ低レベル方向へレベルシフ トされ、 電圧 Vc として取り出される。 同様にして、 入力電圧 V1Nは E CL レベルのローレベルの電位から VBEだけ低下した電位が電圧 VA と して、 またダイォード D2】及び D22により 2 VDFだけ更に低レベル 方向へレベルシフ トされた電圧 Vc がダイォ一ド D22の力ソー ド力- ら取り出される。
これにより、 MOSトランジスタ QPIはゲートにローレベルの電 圧 Vc が印加され、 かつ、 電源として高電位の電圧 VA が印加され てオンとなり、 M〇S トランジスタ Qnlはゲート · ソース間の電位 差 （VA - Vc ) が小であるためオフとされる。 このため、 M〇 S トランジスタ Qn3のゲ一 卜には VA の電圧に略等しい値のハイ レべ ルの電圧が印加され、 トランジスタ Qn3をオンとする。
—方、 MO S トランジスタ QP2のソース ' ゲー ト間の電位差 （V A - Vc ) は VA がローレベル、 Vc がハイ レベル （ただし、 VA > Vc ) であるためしきい値より小であるから、 QP2はオフとされ るのに対し、 MO S トランジスタ Qn2のゲー ト · ソース間の電位差
( VA - VC ) はしきい値より大であるため、 Q N 2はオンとされる c これにより、 MO S トランジス夕 Q P2及び Q π 2の共通接続点からは 口一レベルの電圧 Vc が取り出され、 インバー夕 I πνにより反転さ れ、 ハイ レベルとされて MO S トランジスタ QP3のゲー トに印加さ れるため、 MO S トランジスタ QP3がオフとされる。
従って、 このときには MO S トランジスタ QP3及び Qn3の両ドレ ィン接続点からはグラン ドレベル、 すなわち CMO Sレベルでロー レベルの信号 D0UT が取り出される。
一方、 入力電圧 V1Nが E C Lレベルの口一レベルで、 入力電圧 V I Nが E C Lレベルのハイレベルのときには、 上記の動作とは逆に、 M〇 S トランジスタ QP1がオフ、 Qnlがオン、 QP2がオン、 Qn2か オフとなるから、 MO S トランジスタ Qn3のゲー トにはローレベル の電圧 Vc が印加され、 インバ一夕 I nvにはハイ レベルの電圧 V が印加される。
従って、 このときには M〇 S トランジスタ QP3がオン、 Qn3がォ フとなり、 QP3及び Qn3の両ドレイン接続点からは高電位側電源電 圧 Vccに略等しい値の電圧 （ここでは 5 V) 、 すなわち CMO S レ ベルでハイ レベルの信号 D0UT が取り出される。 このようにして、 E C Lレベルの入力電圧 V ,Ν, V 1 Νは出力バッファ 2 8から CM〇 Sレベルの振幅である約 5 Vの振幅をもつ電圧 D 0UT にレベル変換 されて取り出される。
以上は電源電圧 Vccが正常な場合の説明であるが、 次に電源電圧 Vccが何らかの理由で異常上昇した場合の動作について説明する。 この場合、 電源電圧 Vccの上昇に伴って電圧 VA , VB , Vc , V
A , VB 及び VC が夫々上昇する。
しかし、 電圧 Vc 及び Vc が高くなろうとしても、 トランジスタ Q 12及び Q 13やトランジスタ Q22及び Q23に電流が流れ、 電圧 Vc はトランジス夕 Q 12及び Q I 3によりそれらのベース 'エミ ッ夕間電 圧の和電圧 (例えば 1. 6 V程度） 以上には上昇できず、 同様 に電圧 VC も トランジスタ Q 22及び Q 23の各べ一ス 'ェミ ッタ間電 圧の和電圧 VL (例えばし 6 V程度） 以上には上昇できない。 上記の 1 . 6 V程度の和電圧 VL は前記した MO S トランジスタ QN3のしきい値電圧 VN T H 及びインバータ I πνのしきい値 （これも Vnth とする） よりも第 3図に示す如く小なる値に設定されている。 このため、 電源電圧 Vccが異常上昇しても、 電圧 Vc 及び Vc の上 限値は常に上記の和電圧 VL に制限される。 この結果、 出力電圧 V OUT , VOUT のローレベルの上限値も上記値 VL に制限されるため、 MO S トランジスタ QN3はスイツチ回路 2 5のローレベルの出力に よって確実にオフとされ、 インバ一夕 I nvはスィツチ回路 2 5の ローレベル出力を確実にハイレベルに反転して M0 S トランジス夕 QP3をオフとすることができる。
なお、 電源電圧 Vccの上昇によって電圧 VA 及び VA が上昇して も、 M0 S トランジスタ QP3及び Q N3のオン動作は通常通り行なわ れる。
なお、 入力電圧 V1N, V1Nの発生源としては、 第 7図に示す如き 構成の S RAMの読み出し信号もある。 同図中、 第 6図と同一構成 部分には同一符号を付し、 その説明を省略する。 第 7図において、 増幅部 4 1及び 4 2は長距離の信号線 GD B及び GD Bを介して互 いに接続されている。
増幅部 4 1及び 4 2は夫々 M O S トランジスタで構成されており メモリセル 3 1 のトランジスタ T R ,側に " 1 " 、 T R 2側に " 0 " ' 書き込まれている場合、 ビッ ト線 B Lに供給される電流が I + i と すると、 Tr2がオンしているので、 Tr2に iが流れる。 従って、 S
Dに流れる電流が I + i、 S Dに流れる電流は Iとなる。 これによ り、 増幅部 42から増幅部 4 1へ信号線 GDBを介して電流 （ I + i ) が流れ、 信号線 GD Bを介して電流 Iが流れる。 これにより、 増幅部 4 2内の MOSトランジスタ Tr2。 及び Tr2) のうち Τ, 2ϋ の方に相対的に大きな電流が流れるため、 出力電圧 SA〇 (V1N が E C Lレベルのハイ レベル、 出力電圧 SAOが （V1N) が EC L レベルの口一レベルとなる。
なお、 本発明は上記の実施例に限定されるものではなく、 例えば スィッチ回路 25は第 8図に示す如き M〇 S トランジスタ QP2¾ひ Qn2による単一のブッシュプル回路構成としてもよい。 この場合、 M〇 Sトランジス夕 QP2及び Qn2の共通接続点は出力バッファ 28 を構成する MOSトランジスタ QP3及び Qn3の両ゲートに共通に接 続される。
これにより、 入力電圧 V,Nがハイレベルのときには Q ρ2がオフ、 Qn2がオンとされ、 出力電圧 D0UT は CM〇 Sレベルのハイレべ儿 (- Vcc) となる。 一方、 入力電圧 V1Nがローレベルのときには Q Ρ2がォン、 Qn2がオフとされ、 ハイレベルの電圧 VA が M〇 S ト ラ ンジス夕 Qp3及び Qn3のゲー 卜に夫々供給されて M OS トランジス 夕 Qn3をオンとするため、 出力電圧 D0UT は CMOSレベルの口一 レベル 0 V) となる。
また、 上記の実施例では入力電圧 V1N, V1Nは振幅が約 0. 7 V の EC Lレベルとして説明したが、 本発明は、 振幅が約 1. 5 Vの TTLレベルを同様にして CMOSレベルに変換することもできる。 更に、 レベルシフ ト素子 26及び 27は通常のダイォー ドで構成し てもよいし、 ツエナーダイォー ドなどの定電圧素子を用いることも 可能であり、 更にはダイォー ド接続されたバイポーラ トラ ンジスタ とダイォ一 ド接続されたュニポーラ トランジスタとを混在して縦続 接； fiTCしてもよい。
また、 レベルシフ ト用ダイオード D n, D 12, D21及び D22は 夫々 2個ずつ直列接続しているが、 3個以上直列接続してもよく、 またレベルシフト素子 26及び 2 7内のダイォードの個数は出力す る電圧に応じて任意の数に設定することができることは勿論である。 産業上の利用可能性
以上のように、 本発明のレベル変換回路は ECLレベルや TTL レベルを CMO Sレベルに変換するから、 メモリなどからの E C L レベルや TTLレベルの信号を、 CM〇 Sレベルで動作する回路に 入力するィンタフエース回路に適用して好適である。

Claims

請求の範囲
1. 第 1の 2値論理レベルで、 かつ、 互いに反転関係にある第 1 及び第 2の入力信号 （V I N, V 1 N) が夫々入力される第 1及び第 2 の入力 トランジスタ （Q Q2 ) と、
該第 1及び第 2の入力 トランジスタ （Q , , Q2 ) の各出力端に 接続され、 各々複数の出力端を有する第 1及び第 2のレベルシフ ト 素子 （ 2 し 2 2 ) と、
該第 1及び第 2のレベルシフ ト素子 （ 2 1 , 2 2 ) と低電位側電 源との間に接続された第 1及び第 2の定電流源 （ 2 3 , 2 4 ) と、 前記第 1のレベルシフ ト素子 （ 2 1 ) の複数の出力端のうち 2つ の出力端から夫々取り出される第 1及び第 2のレベルシフ ト電圧と、 前記第 2のレベルシフ ト素子 （ 2 2 ) の複数の出力端のうち 2つの 出力端から夫々取り出される第 3及び第 4のレベルシフ ト電圧とか 夫々供給され、 該第 3及び第 4のレベルシフ ト電圧の差又は該第 1 及び第 2のレベルシフ ト電圧の差に応じた電圧を出力電圧として取 り出すスィツチ回路 （ 2 5 ) と、
前記第し 第 2のレベルシフ ト素子 （ 2 1 , 2 2 ) の前記第 2 , 第 4のレベルシフ ト電圧が取り出される出力端と前記低電位側電源 との間に接続された第 1及び第 2の電圧制限素子 （ 2 6 , 2 7 ) と、 前記スィツチ回路 （ 2 5 ) の出力電圧を第 2の 2値論理レベルの 信号に変換して出力する出力バッファ （ 2 8 ) と
を有することを特徴とするレベル変換回路。
2. 前記第 1及び第 2の電圧制限素子 （ 2 6， 2 7 ) の各々は、 ダイオー ド接続されたトランジスタが複数個 （Q 12, Q 1 S> Q 2,, Q23) 直列に接統され、 前記第 2， 第 4のレベルシフ ト電圧の上昇 を所定値に制限する構成である、 請求の範囲第 1項のレベル変換回 路。
3. 前記ダイォード接続されたトランジスタは、 バイポーラ トラ ンジス夕 （Q 12， Q 13, Q22, Q23) である、 請求の範囲第 2項の レベル変換回路。
4. 前記ダイォ一ド接続された卜ランジスタはュ二ポーラ 卜ラ ン ジスタである、 請求の範囲第 2項のレベル変換回路。
5. 前記出力バッファ （ 2 8 ) は CM〇 Sインバー夕 （ I nv, Qp3, QnS) である、 請求の範囲第 1項のレベル変換回路。
6. 前記スィッチ回路 （ 2 5 ) は、 ソースに高電位側電源電圧と して前記第 1のレベルシフ ト電圧が印加され、 ゲ一トに前記第 4の レベルシフ ト電圧が印加される Pチャネル MO S トランジスタ （Q p]) と、 ソースに低電位側電源電圧として前記第 2のレベルシフ ト 電圧が印加され、 ゲートに前記第 3のレベルシフ ト電圧が印加され る Nチャネル MO S トランジスタ （QnI) とよりなり、 該 Pチヤネ ル MOS トランジスタ （QP】） 及び Nチャネル MO S トランジスタ (QnJ) の両ドレイン共通接続点より出力電圧を取り出す単一の ブッシュプル回路構成である、 請求の範囲第 1項のレベル変換回路。
7. 前記スィッチ回路 （ 2 5 ) は、 ソースに高電位側電源電圧と して前記第し 第 3のレベルシフ ト電圧が印加され、 ゲートに前記 第 4， 第 2のレベルシフ ト電圧が印加される第 1及び第 2の Pチヤ ネル MO S トランジスタ （QP1， QP2) と、 ソースに低電位側電源 電圧として前記第 2, 第 4のレベルシフ ト電圧が印加され、 ゲー ト に前記第 3， 第 1のレベルシフ ト電圧が印加される第 1及び第 2の Nチャネル M〇 S トランジスタ （Qnl, Qn2) とよりなり、 該第 1 の Pチャネル M〇 S トランジスタ （QPl) 及び第 1の Nチャネル M 0 S トランジスタ （Qnl) の両ドレイン共通接続点と、 該第 2の P チャネル M〇 S トランジスタ （QP2) 及び第 2の Nチャネル MO S トランジスタ （Qn2) の両ドレイン共通接続点とより夫々出力電圧 を取り出す、 2つのプッシュプル面路よりなる構成である、 請求の 範囲第 1項のレベル変換回路。
8. 前記出力バッファ （ 2 8 ) は、 前記第 1 の Pチャネル MO S トランジスタ （QP1) 及び第 1 の Nチャネル M〇 S トランジスタ (Qn>) の両ドレイン共通接続点にゲー トが接続され、 ソースが低 電位側電源に接続される第 3の Nチャネル M OS トランジスタ (Q π3) と、 前記第 2の Ρチャネル M〇S トランジスタ （Qp2) 及び第 2の Nチャネル MO S トランジスタ （Qn2) の両ドレイン共通接続 点に入力端子が接続されるインバー夕 （ I nv) と、 該イ ンバー夕 ( I nv) の出力端子がゲー トに接続され、 ソースが高電位側電源に 接続され、 かつ、 該第 3の Nチャネル MOS トランジスタ （Qn3) のドレインがドレインに接続される第 3の Pチャネル M〇 S トラン ジス夕 （QP3) とよりなる、 請求の範囲第 7項のレベル変換回路。
9. 前記第 1及び第 2の入力信号 （V1N, VIN) は EC Lレベル 又は TTLレベルであり、 前記出力バッファ （ 2 8) よりの前記第 2の 2値論理レベルの信号は CMOSレベルである、 請求の範囲 1項のレベル変換回路。
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