JPH02179028A - 論理レベル変換回路 - Google Patents
論理レベル変換回路Info
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- JPH02179028A JPH02179028A JP63333577A JP33357788A JPH02179028A JP H02179028 A JPH02179028 A JP H02179028A JP 63333577 A JP63333577 A JP 63333577A JP 33357788 A JP33357788 A JP 33357788A JP H02179028 A JPH02179028 A JP H02179028A
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- H03K19/00—Logic circuits, i.e. having at least two inputs acting on one output; Inverting circuits
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- H03K3/00—Circuits for generating electric pulses; Monostable, bistable or multistable circuits
- H03K3/02—Generators characterised by the type of circuit or by the means used for producing pulses
- H03K3/353—Generators characterised by the type of circuit or by the means used for producing pulses by the use, as active elements, of field-effect transistors with internal or external positive feedback
- H03K3/356—Bistable circuits
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- H03K3/356—Bistable circuits
- H03K3/356017—Bistable circuits using additional transistors in the input circuit
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- H03K3/356113—Bistable circuits using complementary field-effect transistors using additional transistors in the input circuit
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
［発明の目的］
（産業上の利用分野）
本発明は、バイポーラ（Ｂｉ）素子と相補性絶縁ゲート
型（ＣＭＯＳ）素子とを同一基板上に作り込むＢｉ−Ｃ
ＭＯ８技術を利用したエミッタ結合論理（Ｅ ＣＬ）型
の半導体集積回路の入力インターフェース部等に用いら
れてＥＣＬ論理レベルをＣＭＯＳ論理レベルに変換する
ための論理レベル変換回路に係り、例えばロジック集積
回路やメモリ集積回路に使用されるものである。
型（ＣＭＯＳ）素子とを同一基板上に作り込むＢｉ−Ｃ
ＭＯ８技術を利用したエミッタ結合論理（Ｅ ＣＬ）型
の半導体集積回路の入力インターフェース部等に用いら
れてＥＣＬ論理レベルをＣＭＯＳ論理レベルに変換する
ための論理レベル変換回路に係り、例えばロジック集積
回路やメモリ集積回路に使用されるものである。
（従来の技術）
従来のＥＣＬ型の半導体集積回路は、ＥＣＬ論理信号の
論理振幅が小さく、負荷の大きいインターフェース部で
の遅延が小さいので、高速性が要求される分野ではよく
使用される。しかし、ＥＣＬ論理回路は、電流切換型の
論理回路であるので、常に直流電流経路が存在し、消費
電流が大きいという欠点がある。また、ＥＣＬ論理回路
は、バイポーラトランジスタによりゲートが形成される
ので、集積度があまり上がらないという欠点もある。
論理振幅が小さく、負荷の大きいインターフェース部で
の遅延が小さいので、高速性が要求される分野ではよく
使用される。しかし、ＥＣＬ論理回路は、電流切換型の
論理回路であるので、常に直流電流経路が存在し、消費
電流が大きいという欠点がある。また、ＥＣＬ論理回路
は、バイポーラトランジスタによりゲートが形成される
ので、集積度があまり上がらないという欠点もある。
上記２つの欠点を解消する技術として、近年、バイポー
ラ素子とＣＭＯＳ素子とを同一基板−Ｌに作り込むＢ１
−ＣＭＯＳ集積回路技術が登場し、この技術を利用する
ことによって、低消費電力化および高集積化および高速
化が可能なＥＣＬ型半導体集積回路を実現できるように
なってきた。このようなり１−ＣＭＯＳ技術を利用した
ＥＣＬ型半導体集積回路は、内部回路をＣＭＯＳ回路お
よびＢ１−ＣＭＯＳ回路で構成し、ＣＭＯＳ論理レベル
で動作させることにより低消費電力化および高集積化を
図っている。
ラ素子とＣＭＯＳ素子とを同一基板−Ｌに作り込むＢ１
−ＣＭＯＳ集積回路技術が登場し、この技術を利用する
ことによって、低消費電力化および高集積化および高速
化が可能なＥＣＬ型半導体集積回路を実現できるように
なってきた。このようなり１−ＣＭＯＳ技術を利用した
ＥＣＬ型半導体集積回路は、内部回路をＣＭＯＳ回路お
よびＢ１−ＣＭＯＳ回路で構成し、ＣＭＯＳ論理レベル
で動作させることにより低消費電力化および高集積化を
図っている。
しかし、Ｂ ｉ−ＣＭＯＳ技術を利用したＥＣＬ型半導
体集積回路の人出力インターフェース部では、外部のＥ
ＣＬ論理レベルと内部のＣＭＯＳ論理レベルとを対応を
とるために、ＥＣＬ論理レベルをＣＭＯＳ論理レベルに
変換する論理レベル変換回路を必要とする。第５図は、
Ｂｉ−ＣＭＯＳ技術を利用したＥＣＬ型半導体集積回路
の入力インターフェース部において、外部から入力する
ＥＣＬ論理レベルを内部回路用のＣＭＯＳ論理レベルに
変換するために用いられる論理レベル変換回路の一般的
なブロック構成を示している。即ち、外部からのＥＣＬ
論理レベルの入力Ａはレシーノく部ＲＣに入り、このレ
シーバ部ＲＣの出力Ｂはノくイボーラ差動増幅部ＤＡに
入り、このバイポーラ差動増幅部ＤＡの相補的な出力Ｃ
およびＣはエミッタフォロワ部ＥＦに入り、このエミッ
タフォロワ部ＥＦの相補的な出力りおよび石は論理レベ
ル増幅部ＬＡ（論理振幅増幅部）に入り、この論理レベ
ル増幅部ＬＡからＣＭＯＳ論理レベルの相補的な出力Ｅ
およびＥが出力する。
体集積回路の人出力インターフェース部では、外部のＥ
ＣＬ論理レベルと内部のＣＭＯＳ論理レベルとを対応を
とるために、ＥＣＬ論理レベルをＣＭＯＳ論理レベルに
変換する論理レベル変換回路を必要とする。第５図は、
Ｂｉ−ＣＭＯＳ技術を利用したＥＣＬ型半導体集積回路
の入力インターフェース部において、外部から入力する
ＥＣＬ論理レベルを内部回路用のＣＭＯＳ論理レベルに
変換するために用いられる論理レベル変換回路の一般的
なブロック構成を示している。即ち、外部からのＥＣＬ
論理レベルの入力Ａはレシーノく部ＲＣに入り、このレ
シーバ部ＲＣの出力Ｂはノくイボーラ差動増幅部ＤＡに
入り、このバイポーラ差動増幅部ＤＡの相補的な出力Ｃ
およびＣはエミッタフォロワ部ＥＦに入り、このエミッ
タフォロワ部ＥＦの相補的な出力りおよび石は論理レベ
ル増幅部ＬＡ（論理振幅増幅部）に入り、この論理レベ
ル増幅部ＬＡからＣＭＯＳ論理レベルの相補的な出力Ｅ
およびＥが出力する。
従来、上記論理レベル変換回路におけるレシーバ部Ｒｃ
、バイポーラ差動増幅部ＤＡ、エミッタフォロワ部ＥＦ
および論理レベル増幅部ＬＡは、それぞれ第６図に示す
ように構成されている。」−記レシーバ部ＲＣは、Ｖｃ
ｅ電位にコレクタが接続され、ベースに入力Ａが与えら
れるＮ Ｐ Ｎ ｌ−ランジスタＱ、と、このトランジ
スタＱ１のエミ・ツタとＶＥＥ電位との間に接続される
第１の定電流源！、とからなり、このトランジスタＱ、
のエミッタと第１の定電流源１１との接続点から出力Ｂ
が取り出される。なお、上記トランジスタＱ１のエミッ
タと第１の定電流源工、との間に必要に応じてダイオー
ドＤのアノード・カソード間が挿入される。また、上記
バイポーラ差動増幅部ＤＡは、−４−記レシーバ部ＲＣ
の出力Ｂがベースに与えられるＮＰＮ トランジスタＱ
２と、このトランジスタＱ２とエミッタ相互が接続され
、ベースに第１の基ｆ［位■、が与えられるＮＰＮトラ
ンジスタＱ３と、この差動対をなす入力用のトランジス
タＱ２およびＱ３のエミッタ相互接続点とＶ ＥＥ電位
との間に接続される第２の定電流源１□と、Ｖｃｅ電位
と上記トランジスタＱ２のコレクタとの間に接続された
抵抗Ｒ１と、Ｖｃｅ電位と４−紀トランジスタＱ３のコ
レクタとの間に接続された抵抗Ｒ２とからなり、に記ト
ランジスタＱ２およびＱ、のそれぞれのコレクタから相
補的な出力ＣおよびＣが取り出される。上記エミッタフ
ォロワ部ＥＦは、上記バイポーラ差動増幅部ＤＡの相補
的な出力ＣおよびＣがそれぞれのベースに与えられ、そ
れぞれのコレクタがＶｃｅ電位に接続されたＮ Ｐ Ｎ
＋＝ランジスタＱ４．およびＱ５と、このトランジス
タＱ４およびＱ５のそれぞれのエミッタとＶＥＲ電位と
の間にそれぞれ接続される第３の定電流源１３および第
４の定電流源Ｉ４とからなり、このトランジスタＱ４お
よびＱ５のそれぞれのエミッタから相補的な出力りおよ
びＤが取り出される。１．記論理レベル増幅部ＬＡは、
上記エミッタフォロワ部ＥＦの相補的な出力りおよびＤ
がそれぞれのゲートに与えられ、それぞれのソースがＶ
ｃｅ電位に接続されたＰチャネルＭＯＳトランジスタＰ
１およびＢ２と、このＰチャネルトランジスタＰ、のド
レインとＶＥＥ電位との間にドレイン・ソース間が接続
され、ドレイン・ゲート相互が接続されたＮチャネルＭ
ＯＳトランジスタＮｌと、上記Ｐチャネルトランジスタ
Ｐ２のドレインとＶＥＥ電位との間にドレイン・ソース
間が接続され、」−記ＮチャネルトランジスタＮ１とゲ
ート相互が接続されて第１のＮチャネルカレントミラー
回路を形成するＮチャネルＭＯＳトランジスタＮ２と、
前記エミッタフォロワ部ＥＦの相補的な出力りおよびＤ
がそれぞれのゲートに与えられ、それぞれの−ソースが
Ｖｃｃ電位に接続されたＰチャネルＭＯＳトランジスタ
Ｐ３およびＢ４と、このＰチャネルトランジスタＰ３の
ドレインとＶＥＥ電位との間にドレイン・ソース間が接
続され、ドレイン・ゲート相互が接続されたＮチャネル
ＭＯＳトランジスタＮ３と、上記Ｐチャネルトランジス
タＰ４のドレインとＶＥＥ電位との間にドレイン・ソー
ス間が接続され、上記ＮチャネルトランジスタＮ３とゲ
ート相互が接続されて第２のＮチャネルカレントミラー
回路を形成するＮチャネルＭＯＳトランジスタＮ４とか
らなり、上記ＮチャネルトランジスタＮ２およびＮ４の
それぞれのドレインから相補的な出力ＥおよびＥが取り
出される。即ち、この論理レベル増幅部ＬＡは、相補型
ＣＭＯＳカレントミラー型増幅回路からなる。
、バイポーラ差動増幅部ＤＡ、エミッタフォロワ部ＥＦ
および論理レベル増幅部ＬＡは、それぞれ第６図に示す
ように構成されている。」−記レシーバ部ＲＣは、Ｖｃ
ｅ電位にコレクタが接続され、ベースに入力Ａが与えら
れるＮ Ｐ Ｎ ｌ−ランジスタＱ、と、このトランジ
スタＱ１のエミ・ツタとＶＥＥ電位との間に接続される
第１の定電流源！、とからなり、このトランジスタＱ、
のエミッタと第１の定電流源１１との接続点から出力Ｂ
が取り出される。なお、上記トランジスタＱ１のエミッ
タと第１の定電流源工、との間に必要に応じてダイオー
ドＤのアノード・カソード間が挿入される。また、上記
バイポーラ差動増幅部ＤＡは、−４−記レシーバ部ＲＣ
の出力Ｂがベースに与えられるＮＰＮ トランジスタＱ
２と、このトランジスタＱ２とエミッタ相互が接続され
、ベースに第１の基ｆ［位■、が与えられるＮＰＮトラ
ンジスタＱ３と、この差動対をなす入力用のトランジス
タＱ２およびＱ３のエミッタ相互接続点とＶ ＥＥ電位
との間に接続される第２の定電流源１□と、Ｖｃｅ電位
と上記トランジスタＱ２のコレクタとの間に接続された
抵抗Ｒ１と、Ｖｃｅ電位と４−紀トランジスタＱ３のコ
レクタとの間に接続された抵抗Ｒ２とからなり、に記ト
ランジスタＱ２およびＱ、のそれぞれのコレクタから相
補的な出力ＣおよびＣが取り出される。上記エミッタフ
ォロワ部ＥＦは、上記バイポーラ差動増幅部ＤＡの相補
的な出力ＣおよびＣがそれぞれのベースに与えられ、そ
れぞれのコレクタがＶｃｅ電位に接続されたＮ Ｐ Ｎ
＋＝ランジスタＱ４．およびＱ５と、このトランジス
タＱ４およびＱ５のそれぞれのエミッタとＶＥＲ電位と
の間にそれぞれ接続される第３の定電流源１３および第
４の定電流源Ｉ４とからなり、このトランジスタＱ４お
よびＱ５のそれぞれのエミッタから相補的な出力りおよ
びＤが取り出される。１．記論理レベル増幅部ＬＡは、
上記エミッタフォロワ部ＥＦの相補的な出力りおよびＤ
がそれぞれのゲートに与えられ、それぞれのソースがＶ
ｃｅ電位に接続されたＰチャネルＭＯＳトランジスタＰ
１およびＢ２と、このＰチャネルトランジスタＰ、のド
レインとＶＥＥ電位との間にドレイン・ソース間が接続
され、ドレイン・ゲート相互が接続されたＮチャネルＭ
ＯＳトランジスタＮｌと、上記Ｐチャネルトランジスタ
Ｐ２のドレインとＶＥＥ電位との間にドレイン・ソース
間が接続され、」−記ＮチャネルトランジスタＮ１とゲ
ート相互が接続されて第１のＮチャネルカレントミラー
回路を形成するＮチャネルＭＯＳトランジスタＮ２と、
前記エミッタフォロワ部ＥＦの相補的な出力りおよびＤ
がそれぞれのゲートに与えられ、それぞれの−ソースが
Ｖｃｃ電位に接続されたＰチャネルＭＯＳトランジスタ
Ｐ３およびＢ４と、このＰチャネルトランジスタＰ３の
ドレインとＶＥＥ電位との間にドレイン・ソース間が接
続され、ドレイン・ゲート相互が接続されたＮチャネル
ＭＯＳトランジスタＮ３と、上記Ｐチャネルトランジス
タＰ４のドレインとＶＥＥ電位との間にドレイン・ソー
ス間が接続され、上記ＮチャネルトランジスタＮ３とゲ
ート相互が接続されて第２のＮチャネルカレントミラー
回路を形成するＮチャネルＭＯＳトランジスタＮ４とか
らなり、上記ＮチャネルトランジスタＮ２およびＮ４の
それぞれのドレインから相補的な出力ＥおよびＥが取り
出される。即ち、この論理レベル増幅部ＬＡは、相補型
ＣＭＯＳカレントミラー型増幅回路からなる。
次に、上記論理レベル変換回路の動作を説明する。ここ
で、高電位側の電源電位Ｖｃｃおよび低電位側の電源電
位ＶＥＥは、通常は、接地電位および負の電位であり、
バイポーラトランジスタのカットオフ電圧Ｖｆは約０．
８ＶＳＥＣＬ論理レベルの“１”レベルＶ Ｉｔを一〇
、９Ｖ、”０’ レベルＶＬを−１，７ｖとする。外部
からのＥＣＬ論理レベルの入力Ａはレシーバ部ＲＣに入
り、トランジスタＱ、およびダイオードＤにより２・Ｖ
ｆ（ダイオードＤがない場合には、Ｖｆ）だけレベルシ
フトされた出力Ｂが得られる。この出力Ｂは、バイポー
ラ差動増幅部ＤＡに入り、第１の基準電位Ｖ、と比較さ
れ、論理振幅が２〜３倍に増幅された相補的な出力Ｃお
よびＣが得られる。ここで、上記第１の基準電位Ｖｌは
、上記出力Ｂの“１“レベル（ＶＨ−２−Ｖｆ）と″０
″レベル（￥Ｌ−２・Ｖｆ）とのほぼ中間の電位（前記
ダイオードＤがない場合には、“１ルベルであるＶＨ−
Ｖｆと“０ルベルであるＶＬ−Ｖｆとのほぼ中間の電位
）に設定する。上記相補的な出力ＣおよびＣはエミッタ
フォロワ部ＥＦに入り、トランジスタＱ４およびＱ５に
よりそれぞれＶｆだけレベルシフトされ、高い駆動力を
持った相補的な出力りおよびＤが得られる。このエミッ
タフォロワ部ＥＦの相補的な出力りおよびＤは論理レベ
ル増幅部ＬＡに入り、ここで論理振幅が増幅部されてＣ
ＭＯ５論理レベルに変換された相補的な出力ＥおよびＥ
が出力する。
で、高電位側の電源電位Ｖｃｃおよび低電位側の電源電
位ＶＥＥは、通常は、接地電位および負の電位であり、
バイポーラトランジスタのカットオフ電圧Ｖｆは約０．
８ＶＳＥＣＬ論理レベルの“１”レベルＶ Ｉｔを一〇
、９Ｖ、”０’ レベルＶＬを−１，７ｖとする。外部
からのＥＣＬ論理レベルの入力Ａはレシーバ部ＲＣに入
り、トランジスタＱ、およびダイオードＤにより２・Ｖ
ｆ（ダイオードＤがない場合には、Ｖｆ）だけレベルシ
フトされた出力Ｂが得られる。この出力Ｂは、バイポー
ラ差動増幅部ＤＡに入り、第１の基準電位Ｖ、と比較さ
れ、論理振幅が２〜３倍に増幅された相補的な出力Ｃお
よびＣが得られる。ここで、上記第１の基準電位Ｖｌは
、上記出力Ｂの“１“レベル（ＶＨ−２−Ｖｆ）と″０
″レベル（￥Ｌ−２・Ｖｆ）とのほぼ中間の電位（前記
ダイオードＤがない場合には、“１ルベルであるＶＨ−
Ｖｆと“０ルベルであるＶＬ−Ｖｆとのほぼ中間の電位
）に設定する。上記相補的な出力ＣおよびＣはエミッタ
フォロワ部ＥＦに入り、トランジスタＱ４およびＱ５に
よりそれぞれＶｆだけレベルシフトされ、高い駆動力を
持った相補的な出力りおよびＤが得られる。このエミッ
タフォロワ部ＥＦの相補的な出力りおよびＤは論理レベ
ル増幅部ＬＡに入り、ここで論理振幅が増幅部されてＣ
ＭＯ５論理レベルに変換された相補的な出力ＥおよびＥ
が出力する。
ところで、ＥＣＬ論理レベルの入力Ａを整合性よく受は
取るためには、前記レシーバ部ＲＣとしてＥＣＬ論理回
路と同様の回路形式を持つことが望ましいと考えられる
ので、第６図に示した従来の論理レベル変換回路におけ
るレシーバ部ＲＣ。
取るためには、前記レシーバ部ＲＣとしてＥＣＬ論理回
路と同様の回路形式を持つことが望ましいと考えられる
ので、第６図に示した従来の論理レベル変換回路におけ
るレシーバ部ＲＣ。
バイポーラ差動増幅部ＤＡ、エミッタフォロワ部ＥＦに
直流電流経路が存在することは容認せざるを得ない。し
かし、論理レベル増幅部ＬＡは、相補型ＣＭＯＳカレン
トミラー型増幅回路が用いられているので、ここにも直
流電流経路が存在し、従来の論理レベル変換回路の全体
でかなり大きな直流電流が流れることとなり、Ｂ １−
ＣＭＯＳ技術を利用したＥＣＬ型半導体集積回路の最大
の利点である低消費電力性を悪化させることになる。
直流電流経路が存在することは容認せざるを得ない。し
かし、論理レベル増幅部ＬＡは、相補型ＣＭＯＳカレン
トミラー型増幅回路が用いられているので、ここにも直
流電流経路が存在し、従来の論理レベル変換回路の全体
でかなり大きな直流電流が流れることとなり、Ｂ １−
ＣＭＯＳ技術を利用したＥＣＬ型半導体集積回路の最大
の利点である低消費電力性を悪化させることになる。
また、相補型ＣＭＯＳカレントミラー型増幅回路を用い
た従来の論理レベル増幅部ＬＡは、出力のＣＭＯＳレベ
ルの“０°がＶＥＲ電位とはならないので、次段のＣＭ
ＯＳ回路あるいはＢ１−ＣＭＯＳ回路（図示せず）で貫
通電流を生じるおそれがあり、低消費電力性の利点をま
すます低下させてしまうことになる。
た従来の論理レベル増幅部ＬＡは、出力のＣＭＯＳレベ
ルの“０°がＶＥＲ電位とはならないので、次段のＣＭ
ＯＳ回路あるいはＢ１−ＣＭＯＳ回路（図示せず）で貫
通電流を生じるおそれがあり、低消費電力性の利点をま
すます低下させてしまうことになる。
（発明が解決しようとする課題）
上記したように従来の論理レベル変換回路は、論理レベ
ル増幅部として相補型ＣＭＯＳカレントミラー型増幅回
路が用いられているので、ここにも直流電流経路が存在
し、論理レベル変換回路の全体でかなり大きな直流電流
が流れることとなり、また、論理レベル増幅部の出力の
ＣＭＯＳレベルの“０°がＶ ８２７１１１位とはなら
ないので、次段のＣＭＯＳ回路あるいはＢ ｉ−ＣＭＯ
Ｓ回路で貫通電流を生じるおそれがあり、ＢＬ−０ＭＯ
３技術を利用したＥＣＬ型半導体集積回路の利点である
低消費電力性を悪化させてしまうという問題がある。
ル増幅部として相補型ＣＭＯＳカレントミラー型増幅回
路が用いられているので、ここにも直流電流経路が存在
し、論理レベル変換回路の全体でかなり大きな直流電流
が流れることとなり、また、論理レベル増幅部の出力の
ＣＭＯＳレベルの“０°がＶ ８２７１１１位とはなら
ないので、次段のＣＭＯＳ回路あるいはＢ ｉ−ＣＭＯ
Ｓ回路で貫通電流を生じるおそれがあり、ＢＬ−０ＭＯ
３技術を利用したＥＣＬ型半導体集積回路の利点である
低消費電力性を悪化させてしまうという問題がある。
本発明は、上記問題点を解決すべくなされたもので、そ
の目的は、論理レベル増幅部に直流電流経路が存在しな
くなり、論理レベル増幅部の出力のＣＭ ＯＳレベルの
“０”がＶＥＥ電位となり、次段のＣＭＯＳ回路あるい
はＢ １−ＣＭＯＳ回路で貫通電流を生じるおそれがな
くなり、Ｂｉ−ＣＭＯ５技術を利用したＥＣＬ型半導体
集積回路の低消費電力性の利点を損なうことなくその入
力インターフェース部等に用いてＥＣＬ論理レベルをＣ
ＭＯＳ論理レベルに変換することが可能となる論理レベ
ル変換回路を提供することにある。
の目的は、論理レベル増幅部に直流電流経路が存在しな
くなり、論理レベル増幅部の出力のＣＭ ＯＳレベルの
“０”がＶＥＥ電位となり、次段のＣＭＯＳ回路あるい
はＢ １−ＣＭＯＳ回路で貫通電流を生じるおそれがな
くなり、Ｂｉ−ＣＭＯ５技術を利用したＥＣＬ型半導体
集積回路の低消費電力性の利点を損なうことなくその入
力インターフェース部等に用いてＥＣＬ論理レベルをＣ
ＭＯＳ論理レベルに変換することが可能となる論理レベ
ル変換回路を提供することにある。
［発明の構成］
（課題を解決するための手段）
本発明は、ＥＣＬ論理レベルの信号がベースに入力する
バイポーラトランジスタおよびこのトランジスタに接続
された定電流源を有し、レベルシフトした信号を出力す
るレシーバ部と、このレシーバ部の出力を第１の基準電
位と比較して論理レベルの１゛あるいは“Ｏ”を判定し
、論理振幅を増幅して相補的な信号を出力するエミッタ
結合型のバイポーラ差動増幅部と、このバイポーラ差動
増幅部の出力に応じて負荷を高速で駆動するための相補
的な信号を出力するエミッタフォロワ部と、このエミッ
タフォロワ部の出力の論理振幅を増幅してＣＭＯＳ論理
レベルに変換して相補的な信号を出力する論理レベル増
幅部とを具備する論理レベル■換回路において、前記論
理１ノベル増幅部は、前記エミッタフォロワ部から出力
する相補的な信号がそれぞれのソースに供給され、それ
ぞれのゲートに第２の基準電位が共通に与えられる第１
のＰチャネルＭＯＳトランジスタおよび第２のＰチャネ
ルＭＯＳトランジスタと、この２個のＰチャネルＭＯＳ
トランジスタのそれぞれのドレインと低電位側の電源電
位との間にそれぞれのドレイン・ソース間が接続され、
それそ゛れのゲートが上記第２のＰチャネルＭＯＳトラ
ンジスタおよび第１のＰチャネルＭＯＳトランジスタの
それぞれのドレインに接続された第１のＮチャネルＭＯ
Ｓトランジスタおよび第２のＮチャネルＭＯＳトランジ
スタとを有し、ＣＭＯＳフリップフロップ型の論理レベ
ル増幅回路となっていることを特徴とする。
バイポーラトランジスタおよびこのトランジスタに接続
された定電流源を有し、レベルシフトした信号を出力す
るレシーバ部と、このレシーバ部の出力を第１の基準電
位と比較して論理レベルの１゛あるいは“Ｏ”を判定し
、論理振幅を増幅して相補的な信号を出力するエミッタ
結合型のバイポーラ差動増幅部と、このバイポーラ差動
増幅部の出力に応じて負荷を高速で駆動するための相補
的な信号を出力するエミッタフォロワ部と、このエミッ
タフォロワ部の出力の論理振幅を増幅してＣＭＯＳ論理
レベルに変換して相補的な信号を出力する論理レベル増
幅部とを具備する論理レベル■換回路において、前記論
理１ノベル増幅部は、前記エミッタフォロワ部から出力
する相補的な信号がそれぞれのソースに供給され、それ
ぞれのゲートに第２の基準電位が共通に与えられる第１
のＰチャネルＭＯＳトランジスタおよび第２のＰチャネ
ルＭＯＳトランジスタと、この２個のＰチャネルＭＯＳ
トランジスタのそれぞれのドレインと低電位側の電源電
位との間にそれぞれのドレイン・ソース間が接続され、
それそ゛れのゲートが上記第２のＰチャネルＭＯＳトラ
ンジスタおよび第１のＰチャネルＭＯＳトランジスタの
それぞれのドレインに接続された第１のＮチャネルＭＯ
Ｓトランジスタおよび第２のＮチャネルＭＯＳトランジ
スタとを有し、ＣＭＯＳフリップフロップ型の論理レベ
ル増幅回路となっていることを特徴とする。
（作用）
論理レベル増幅部は、エミッタフォロワ部から出力する
相補的な信号によって２個のＰチャネルＭＯＳトランジ
スタのうちの一方だけがオンし５てフリップフロップ回
路として動作するので、この論理レベル増幅部に直流電
流経路が存在しなくなって直流的な消費電力がなくなり
、また、論理Ｌ／／（ル増幅部の出力のＣＭＯＳレベル
の“０°が低電位側の電源電位となるので次段のＣＭＯ
Ｓ回路あるいはＢｉ−ＣＭＯＳ回路で貫通電流を生じる
おそれがなくなる。
相補的な信号によって２個のＰチャネルＭＯＳトランジ
スタのうちの一方だけがオンし５てフリップフロップ回
路として動作するので、この論理レベル増幅部に直流電
流経路が存在しなくなって直流的な消費電力がなくなり
、また、論理Ｌ／／（ル増幅部の出力のＣＭＯＳレベル
の“０°が低電位側の電源電位となるので次段のＣＭＯ
Ｓ回路あるいはＢｉ−ＣＭＯＳ回路で貫通電流を生じる
おそれがなくなる。
（実施例）
以下、図面を参照して本発明の一実施例を詳細に説明す
る。第１図は、Ｂｉ−ＣＭＯ５技術を利用したＥＣＬ型
半導体集積回路の入力インターフェース部において、外
部から入力するＥＣＬ論理レベルを内部回路用のＣＭＯ
Ｓ論理レベルに変換するために用いられる論理レベル変
換回路を示している。
る。第１図は、Ｂｉ−ＣＭＯ５技術を利用したＥＣＬ型
半導体集積回路の入力インターフェース部において、外
部から入力するＥＣＬ論理レベルを内部回路用のＣＭＯ
Ｓ論理レベルに変換するために用いられる論理レベル変
換回路を示している。
即ち、レシーバ部ＲＣは、高電位側の電源電位Ｖｅｃと
低電位側の電源電位ＶＥＲとの間に、ＥＣＬ論理レベル
の信号がベースに入力する第１のバイポーラトランジス
タＱｌのコレクタ・エミッタ間および第１の定電流源１
１が直列に接続され、このトランジスタＱｌのエミッタ
と第１の定電流源１１との接続点からレベルシフトされ
た出力Ｂが取り出される。なお、上記トランジスタＱ１
のエミッタと第１の定電流ＲＩ ＋との間に必要に応じ
て、ダイオードＤのアノード争カソード間が挿入される
ものであり、本例ではダイオードＤが挿入されている。
低電位側の電源電位ＶＥＲとの間に、ＥＣＬ論理レベル
の信号がベースに入力する第１のバイポーラトランジス
タＱｌのコレクタ・エミッタ間および第１の定電流源１
１が直列に接続され、このトランジスタＱｌのエミッタ
と第１の定電流源１１との接続点からレベルシフトされ
た出力Ｂが取り出される。なお、上記トランジスタＱ１
のエミッタと第１の定電流ＲＩ ＋との間に必要に応じ
て、ダイオードＤのアノード争カソード間が挿入される
ものであり、本例ではダイオードＤが挿入されている。
エミッタ結合型のバイポーラ差動増幅部ＤＡは、上記レ
シーバ部ＲＣの出力がベースに入力する第２のバイポー
ラトランジスタＱ２と、この第２のバイポーラトランジ
スタＱ２とエミッタ相互が接続されると共に第１の基準
電位ｖ１がベースに入力する第３のバイポーラトランジ
スタＱ３と、上記２個のトランジスタＱ２およびＱ３の
エミッタ相互接続点と前記ＶＥＥ電位との間に接続され
た第２の定電流源■２と、前記Ｖ ｃｃ’ｍ位と上記２
個のトランジスタＱ２およびＱ３のそれぞれのコレクタ
との間に接続されたインピーダンス素子（例えば抵抗Ｒ
１およびＲ２）とからなり、上記２個のトランジスタＱ
２およびＱ３のそれぞれのコレクタから相補的な信号Ｃ
ＳＣを出力する。
シーバ部ＲＣの出力がベースに入力する第２のバイポー
ラトランジスタＱ２と、この第２のバイポーラトランジ
スタＱ２とエミッタ相互が接続されると共に第１の基準
電位ｖ１がベースに入力する第３のバイポーラトランジ
スタＱ３と、上記２個のトランジスタＱ２およびＱ３の
エミッタ相互接続点と前記ＶＥＥ電位との間に接続され
た第２の定電流源■２と、前記Ｖ ｃｃ’ｍ位と上記２
個のトランジスタＱ２およびＱ３のそれぞれのコレクタ
との間に接続されたインピーダンス素子（例えば抵抗Ｒ
１およびＲ２）とからなり、上記２個のトランジスタＱ
２およびＱ３のそれぞれのコレクタから相補的な信号Ｃ
ＳＣを出力する。
エミッタフォロワ部ＥＦは、上記のバイポーラ差動増幅
部ＤＡの出力に応じて負荷を高速で駆動するための４口
補的な信号り、Ｄを出力する。論理レベル増幅部ＬＡは
、上記エミッタフォロワ部ＥＦの出力の論理振幅を増幅
してＣＭＯＳ論理レベルに変換して相補的な信号Ｅ、Ｅ
を出力する。
部ＤＡの出力に応じて負荷を高速で駆動するための４口
補的な信号り、Ｄを出力する。論理レベル増幅部ＬＡは
、上記エミッタフォロワ部ＥＦの出力の論理振幅を増幅
してＣＭＯＳ論理レベルに変換して相補的な信号Ｅ、Ｅ
を出力する。
前記エミッタフォロワ部ＥＦは、バイポーラ差動増幅部
ＤＡから出力する相補的な信号Ｃ，Ｃがそれぞれのベー
スに入力し、それぞれのコレクタが前記Ｖ ｃｃｍ位に
接続された第４のバイポーラトランジスタＱ４および第
５のバイポーラトランジスタＱ５と、この２個のトラン
ジスタＱ４およびＱ５のそれぞれのエミッタとＶＥＥ電
位との間に接続された第３の定電流源■３および第４の
定電流源Ｉ４とからなり、上記２個のトランジスタＱ４
およびＱ５のそれぞれのエミッタから相補的な信号り、
Ｄを出力するように構成されている。
ＤＡから出力する相補的な信号Ｃ，Ｃがそれぞれのベー
スに入力し、それぞれのコレクタが前記Ｖ ｃｃｍ位に
接続された第４のバイポーラトランジスタＱ４および第
５のバイポーラトランジスタＱ５と、この２個のトラン
ジスタＱ４およびＱ５のそれぞれのエミッタとＶＥＥ電
位との間に接続された第３の定電流源■３および第４の
定電流源Ｉ４とからなり、上記２個のトランジスタＱ４
およびＱ５のそれぞれのエミッタから相補的な信号り、
Ｄを出力するように構成されている。
また、前記論理レベル増幅部ＬＡは、前記エミッタフォ
ロワ部ＥＦから出力する相補的な信号Ｄ１Ｄがそれぞれ
のソースに入力し、それぞれのゲートに第２の基準電位
Ｖ２が共通に与えられる第１のＰチャネルＭＯＳトラン
ジスタＰ、および第２゜のＰチャネルＭＯＳトランジス
タＰ２と、この２個のＰチャネルＭＯＳトランジスタＰ
１およびＰ２のそれぞれのドレインとＶＥＥ電位との間
にそれぞれのドレイン・ソース間が接続され、それぞれ
のゲートが上記第２のＰチャネルＭＯＳトランジスタＰ
２および第１のＰチャネルＭＯＳトランジスタＰ１のそ
れぞれのドレインに接続された第１のＮチャネルＭＯＳ
トランジスタＮ１および第２のＮチャネルＭＯＳトラン
ジスタＮ２とを有し、上記２個のＰチャネルＭＯＳトラ
ンジスタＰｌおよびＰ２のそれぞれのドレインから相補
的な信号Ｅ、Ｅを出力するように構成されている。
ロワ部ＥＦから出力する相補的な信号Ｄ１Ｄがそれぞれ
のソースに入力し、それぞれのゲートに第２の基準電位
Ｖ２が共通に与えられる第１のＰチャネルＭＯＳトラン
ジスタＰ、および第２゜のＰチャネルＭＯＳトランジス
タＰ２と、この２個のＰチャネルＭＯＳトランジスタＰ
１およびＰ２のそれぞれのドレインとＶＥＥ電位との間
にそれぞれのドレイン・ソース間が接続され、それぞれ
のゲートが上記第２のＰチャネルＭＯＳトランジスタＰ
２および第１のＰチャネルＭＯＳトランジスタＰ１のそ
れぞれのドレインに接続された第１のＮチャネルＭＯＳ
トランジスタＮ１および第２のＮチャネルＭＯＳトラン
ジスタＮ２とを有し、上記２個のＰチャネルＭＯＳトラ
ンジスタＰｌおよびＰ２のそれぞれのドレインから相補
的な信号Ｅ、Ｅを出力するように構成されている。
次に、上記論理レベル変換回路の動作を説明する。ここ
で、レシーバ部ＲＣ，バイポーラ差動増幅部ＤＡおよび
エミッタフォロワ部ＥＦの動作は、それぞれ第６図を参
照して前述した従来のレシーバ部ＲＣ，バイポーラ差動
増幅部ＤＡおよびエミッタフォロワ部ＥＦの動作と同様
であるのでその説明を省略し、以下、主に、論理レベル
増幅部ＬＡの動作を説明する。いま、バイポーラ差動増
幅部ＤＡで約２倍の利得をとった場合、エミッタフォロ
ワ部ＥＦの相補的な出力りおよびＤはそれぞれ−Ｖｆ、
−３Ｖｆとなり、これは論理レベルの“１“０”に対応
する。そこで、論理レベル増幅部ＬＡで用いる第２の基
準電位Ｖ２を、−Ｖ ｆ −Ｉ ＶＴＰＩ と−３Ｖ
ｆ −Ｉ ＶＴＰＩ （ＶＴＰハＰチャネルＭＯＳト
ランジスタの閾値電圧）とのほぼ中間の電位に設定すれ
ば、上記相補的な出力りおよびＤのうちの“１”レベル
にソースが接続されているＰチャネルＭＯＳトランジス
タＰ１またはＰ２のいずれか一方がオンし、他方のＰチ
ャネルＭＯＳトランジスタＰｌまたはＰ２は“０”レベ
ルにソースが接続されているのでオフになる。
で、レシーバ部ＲＣ，バイポーラ差動増幅部ＤＡおよび
エミッタフォロワ部ＥＦの動作は、それぞれ第６図を参
照して前述した従来のレシーバ部ＲＣ，バイポーラ差動
増幅部ＤＡおよびエミッタフォロワ部ＥＦの動作と同様
であるのでその説明を省略し、以下、主に、論理レベル
増幅部ＬＡの動作を説明する。いま、バイポーラ差動増
幅部ＤＡで約２倍の利得をとった場合、エミッタフォロ
ワ部ＥＦの相補的な出力りおよびＤはそれぞれ−Ｖｆ、
−３Ｖｆとなり、これは論理レベルの“１“０”に対応
する。そこで、論理レベル増幅部ＬＡで用いる第２の基
準電位Ｖ２を、−Ｖ ｆ −Ｉ ＶＴＰＩ と−３Ｖ
ｆ −Ｉ ＶＴＰＩ （ＶＴＰハＰチャネルＭＯＳト
ランジスタの閾値電圧）とのほぼ中間の電位に設定すれ
ば、上記相補的な出力りおよびＤのうちの“１”レベル
にソースが接続されているＰチャネルＭＯＳトランジス
タＰ１またはＰ２のいずれか一方がオンし、他方のＰチ
ャネルＭＯＳトランジスタＰｌまたはＰ２は“０”レベ
ルにソースが接続されているのでオフになる。
ここで、上記相補的な出力りおよびＤが対応して１”レ
ベル、“０°レベルである場合を考えると、トランジス
タＰ１はオン、トランジスタＰ２はオフになる。従って
、トランジスタＰ１のドレイン電位Ｅは上昇し、第２の
ＮチャネルＭＯＳトランジスタＮ２はゲート電位が上昇
するのでオンになり、トランジスタＰ２のドレイン電位
Ｅは下降する。同時に、第１のＮチャネルＭＯＳトラン
ジスタＮ１はゲート電位が下降するので伝導度が小さく
なり、トランジスタＰｌのドレイン電位Ｅはますます上
昇する。最終的には、トランジスタＰ１のドレイン電位
Ｅは、上記出力りの“１“レベルである一Ｖｆまで上昇
し、トランジスタＰ２のドレイン電位ＥはＶＥＥ電位ま
で下降し、はぼＣＭＯＳレベルとなる。この時、トラン
ジスタＮ１は完全にオフし、トランジスタＮ２は完全に
オンしているので、論理レベル増幅部ＬＡはフリップフ
ロップ回路として動作し、直流電流経路が存在しなくな
って直流的な消費電力がなくなる。
ベル、“０°レベルである場合を考えると、トランジス
タＰ１はオン、トランジスタＰ２はオフになる。従って
、トランジスタＰ１のドレイン電位Ｅは上昇し、第２の
ＮチャネルＭＯＳトランジスタＮ２はゲート電位が上昇
するのでオンになり、トランジスタＰ２のドレイン電位
Ｅは下降する。同時に、第１のＮチャネルＭＯＳトラン
ジスタＮ１はゲート電位が下降するので伝導度が小さく
なり、トランジスタＰｌのドレイン電位Ｅはますます上
昇する。最終的には、トランジスタＰ１のドレイン電位
Ｅは、上記出力りの“１“レベルである一Ｖｆまで上昇
し、トランジスタＰ２のドレイン電位ＥはＶＥＥ電位ま
で下降し、はぼＣＭＯＳレベルとなる。この時、トラン
ジスタＮ１は完全にオフし、トランジスタＮ２は完全に
オンしているので、論理レベル増幅部ＬＡはフリップフ
ロップ回路として動作し、直流電流経路が存在しなくな
って直流的な消費電力がなくなる。
また、論理レベル増幅部ＬＡの出力のＣＭＯＳレベルの
Ｏ“がＶＥＥ電位となるので、次段のＣＭＯ８回路ある
いはＢｉ−ＣＭＯＳ回路で貫通電流を生じるおそれがな
くなる。
Ｏ“がＶＥＥ電位となるので、次段のＣＭＯ８回路ある
いはＢｉ−ＣＭＯＳ回路で貫通電流を生じるおそれがな
くなる。
なお、第６図中に示した従来の論理レベル増幅部ＬＡは
、相補型ＣＭＯＳカレントミラー型増幅回路を用いてい
るので、低消費電力化の要請から、あまり大きな月決の
ＭＯＳトランジスタを用いることができず、出力駆動能
力が小さくなるが、本実施例の論理レベル増幅部ＬＡは
、直流的な消費電流がないので、用いるＭＯＳトランジ
スタの寸法に対する大きな制約がなくなり、スイッチン
グ動作を従来よりも高速化するための設計が可能となる
という利点も得られる。
、相補型ＣＭＯＳカレントミラー型増幅回路を用いてい
るので、低消費電力化の要請から、あまり大きな月決の
ＭＯＳトランジスタを用いることができず、出力駆動能
力が小さくなるが、本実施例の論理レベル増幅部ＬＡは
、直流的な消費電流がないので、用いるＭＯＳトランジ
スタの寸法に対する大きな制約がなくなり、スイッチン
グ動作を従来よりも高速化するための設計が可能となる
という利点も得られる。
なお、本発明は一ト記実施例に限られず、前記論理レベ
ル増幅部ＬＡは、第２図あるいは第３図に示すように変
形して実施することができる。
ル増幅部ＬＡは、第２図あるいは第３図に示すように変
形して実施することができる。
即ち、第２図に示す論理レベル増幅部ＬＡは、第１図中
に示した論理レベル増幅部ＬＡと比べて、前記第１のＰ
チャネルｈｉｏｓｔ−ランジスタＰ１および第２のＰチ
ャネルＭＯＳトランジスタＰ２のそれぞれのドレインと
前記第１のＮチャネルＭＯ５Ｉ−ランジスタＮ、および
第２のＮチャネルＭＯＳトランジスタＮ２のそれぞれの
ドレインとの間にそれぞれのドレイン・ソース間が接続
され、それ、ぞれのゲートが土、シ己第２のＰチャネル
ＭＯＳトランジスタＰ２および第１のＰチャネルＭＯＳ
トランジスタＰ、のそれぞれのソースに接続された第３
のＮチャネルＭＯＳトランジスタＮ、および第４のＮチ
ャネルＭＯＳトランジスタＮ４が（＝１加接続されてい
る点が異なり、その他は同じであるので第１図中と同一
符号を何している。
に示した論理レベル増幅部ＬＡと比べて、前記第１のＰ
チャネルｈｉｏｓｔ−ランジスタＰ１および第２のＰチ
ャネルＭＯＳトランジスタＰ２のそれぞれのドレインと
前記第１のＮチャネルＭＯ５Ｉ−ランジスタＮ、および
第２のＮチャネルＭＯＳトランジスタＮ２のそれぞれの
ドレインとの間にそれぞれのドレイン・ソース間が接続
され、それ、ぞれのゲートが土、シ己第２のＰチャネル
ＭＯＳトランジスタＰ２および第１のＰチャネルＭＯＳ
トランジスタＰ、のそれぞれのソースに接続された第３
のＮチャネルＭＯＳトランジスタＮ、および第４のＮチ
ャネルＭＯＳトランジスタＮ４が（＝１加接続されてい
る点が異なり、その他は同じであるので第１図中と同一
符号を何している。
上記第２図の論理レベル増幅部ＬＡの動作は、基本的に
は前記第１図中の論理レベル増幅部ＬＡの動作と同様で
あるが、第３のＮチャネルＭＯＳトランジスタＮ、およ
び第４のＮチャネルＭＯＳトランジスタＮ４がイ・１加
接続されることによって、プルダウン側のＮチャネルＭ
ＯＳトランジスタＮ、およびＮ２の伝導率に変調がかか
るようになり、スイッチング速度がより速くなるという
利点が得られる。
は前記第１図中の論理レベル増幅部ＬＡの動作と同様で
あるが、第３のＮチャネルＭＯＳトランジスタＮ、およ
び第４のＮチャネルＭＯＳトランジスタＮ４がイ・１加
接続されることによって、プルダウン側のＮチャネルＭ
ＯＳトランジスタＮ、およびＮ２の伝導率に変調がかか
るようになり、スイッチング速度がより速くなるという
利点が得られる。
また、第３図に示す論理レベル増幅部ＬＡは、第１図中
に示した論理レベル増幅部ＬＡと比べて、前記ｖｃｅ電
位にそれぞれのコレクタが接続され、それぞれのベース
が前記第１のＰチャネルＭ ＯＳトランジスタＰ１およ
び第２のＰチャネルＭＯＳトランジスタＰ２のそれぞれ
のドレインに接続された２個のバイポーラトランジスタ
ＱＩｌ、およびＱ７と、この２個のバイポーラトランジ
スタＱ６およびＱ７のそれぞれのエミッタと前記ＶＥＥ
電位との間にそれぞれのドレイン・ソース間が接続され
、それぞれのゲートが前記第１のＮチャネルＭＯＳトラ
ンジスタＮ１および第２のＮチャネルＭＯＳトランジス
タＮ２のゲートに接続された第′３のＮチャネルＭＯＳ
トランジスタＮ３および第４のＮチャネルＭＯＳトラン
ジスタＮ４とが付加接続され、Ｌ記２個のバイポーラト
ランジスタＱ６およびＱ７のそれぞれのエミッタから相
捕的な信号Ｅ、Ｅを出力する点が異なり、その他は同じ
であるので第１図中と同一符号を付している。
に示した論理レベル増幅部ＬＡと比べて、前記ｖｃｅ電
位にそれぞれのコレクタが接続され、それぞれのベース
が前記第１のＰチャネルＭ ＯＳトランジスタＰ１およ
び第２のＰチャネルＭＯＳトランジスタＰ２のそれぞれ
のドレインに接続された２個のバイポーラトランジスタ
ＱＩｌ、およびＱ７と、この２個のバイポーラトランジ
スタＱ６およびＱ７のそれぞれのエミッタと前記ＶＥＥ
電位との間にそれぞれのドレイン・ソース間が接続され
、それぞれのゲートが前記第１のＮチャネルＭＯＳトラ
ンジスタＮ１および第２のＮチャネルＭＯＳトランジス
タＮ２のゲートに接続された第′３のＮチャネルＭＯＳ
トランジスタＮ３および第４のＮチャネルＭＯＳトラン
ジスタＮ４とが付加接続され、Ｌ記２個のバイポーラト
ランジスタＱ６およびＱ７のそれぞれのエミッタから相
捕的な信号Ｅ、Ｅを出力する点が異なり、その他は同じ
であるので第１図中と同一符号を付している。
上記第３図の論理レベル増幅部ＬＡの動作は、基本的に
は前記第１図中の論理レベル増幅部ＬＡの動作と同様で
あるが、出力部にバイポーラトランジスタＱ６およびＮ
チャネルＭＯＳトランジスタＮ３からなるエミッタフォ
ロワと、バイポーラトランジスタＱ７およびＮチャネル
ＭＯＳトランジスタＮ４からなるエミッタフォロワとが
付加接続され、Ｍ ＯＳ トランジスタが電流源として
用いられているので次のような利点が得られる。即ち、
”１″レベル出力側のＮチャネルＭＯＳトランジスタは
、１０ルベル出力側のエミッタフォロワのトランジスタ
のベース電位によってオフ状態にされるので、ＭＯＳト
ランジスタ電流源の電流が減少し、“１°レベル出力は
バイポーラトランジスタにより高速にプルアップされる
ようになる。
は前記第１図中の論理レベル増幅部ＬＡの動作と同様で
あるが、出力部にバイポーラトランジスタＱ６およびＮ
チャネルＭＯＳトランジスタＮ３からなるエミッタフォ
ロワと、バイポーラトランジスタＱ７およびＮチャネル
ＭＯＳトランジスタＮ４からなるエミッタフォロワとが
付加接続され、Ｍ ＯＳ トランジスタが電流源として
用いられているので次のような利点が得られる。即ち、
”１″レベル出力側のＮチャネルＭＯＳトランジスタは
、１０ルベル出力側のエミッタフォロワのトランジスタ
のベース電位によってオフ状態にされるので、ＭＯＳト
ランジスタ電流源の電流が減少し、“１°レベル出力は
バイポーラトランジスタにより高速にプルアップされる
ようになる。
逆に、″０″レベル出力側のＮチャネルＭＯＳトランジ
スタは、“１”レベル出力側のエミッタフォロワのトラ
ンジスタのベース電位によってオン状態にされるので、
ＭＯＳトランジスタ電流源の電流が増加し、０”レベル
出力はＭＯＳトランジスタにより高速にプルダウンされ
るようになる。
スタは、“１”レベル出力側のエミッタフォロワのトラ
ンジスタのベース電位によってオン状態にされるので、
ＭＯＳトランジスタ電流源の電流が増加し、０”レベル
出力はＭＯＳトランジスタにより高速にプルダウンされ
るようになる。
つまり、電流の必要なプルダウン側のＭＯＳトランジス
タ電流源にのみ電流を多く流し、電流の不必要なプルア
ップ側のＭＯＳトランジスタ電流源には電流を流さない
ように電流を分配できるので、低消費電力を保ったまま
でスイッチング速度の一層の高速化が可能となる。
タ電流源にのみ電流を多く流し、電流の不必要なプルア
ップ側のＭＯＳトランジスタ電流源には電流を流さない
ように電流を分配できるので、低消費電力を保ったまま
でスイッチング速度の一層の高速化が可能となる。
また、第４図は本発明の他の実施例を示しており、前記
各実施例と比べて、エミッタフォロワ部ＥＦが異なり、
その他は同じであるので第１図中と同一符号を付してい
る。即ち、第４図中に示すエミッタフォロワ部ＥＦは、
前記バイポーラ差動増幅部ＤＡから出力する相補的な信
号ＣＳＣがそれぞれのベースに入力し、それぞれのコレ
クタが前記ＶＣＣ電位に接続された第４のバイポーラト
ランジスタＱ４および第５のバイポーラトランジスタＱ
、と、この２個の上記第４のトランジスタＱ４およびＱ
５のそれぞれのエミッタにそれぞれのコレクタが接続さ
れ、エミッタ相互が接続された第６のバイポーラトラン
ジスタＱ６および第７のバイポーラトランジスタＱ７と
、この第６のバイポーラトランジスタＱ６および第７の
バイポーラトランジスタＱ７のエミッタ相互接続点と前
°記ＶＥＥ電位との間に接続された定電流源Ｉとからな
り、上記第６のバイポーラトランジスタＱ６のベースに
前記レシーバ部ＲＣの出力Ｂが入力し、上記第７のバイ
ポーラトランジスタＱ７のベースに前記第１の基準電位
Ｖ１が入力し、上記２個のトランジスタＱ４およびＱ５
のそれぞれのエミッタから相補的な信号り、Ｄを出力す
るように構成されている。
各実施例と比べて、エミッタフォロワ部ＥＦが異なり、
その他は同じであるので第１図中と同一符号を付してい
る。即ち、第４図中に示すエミッタフォロワ部ＥＦは、
前記バイポーラ差動増幅部ＤＡから出力する相補的な信
号ＣＳＣがそれぞれのベースに入力し、それぞれのコレ
クタが前記ＶＣＣ電位に接続された第４のバイポーラト
ランジスタＱ４および第５のバイポーラトランジスタＱ
、と、この２個の上記第４のトランジスタＱ４およびＱ
５のそれぞれのエミッタにそれぞれのコレクタが接続さ
れ、エミッタ相互が接続された第６のバイポーラトラン
ジスタＱ６および第７のバイポーラトランジスタＱ７と
、この第６のバイポーラトランジスタＱ６および第７の
バイポーラトランジスタＱ７のエミッタ相互接続点と前
°記ＶＥＥ電位との間に接続された定電流源Ｉとからな
り、上記第６のバイポーラトランジスタＱ６のベースに
前記レシーバ部ＲＣの出力Ｂが入力し、上記第７のバイ
ポーラトランジスタＱ７のベースに前記第１の基準電位
Ｖ１が入力し、上記２個のトランジスタＱ４およびＱ５
のそれぞれのエミッタから相補的な信号り、Ｄを出力す
るように構成されている。
上記第４図中のエミッタフォロワ部ＥＦは、基本的には
前記第１図中のエミッタフォロワ部ＥＦと同様に動作す
るが、２つのエミッタフォロワに対して１個の定電流Ｎ
ＩＬか用いていない。このエミッタフォロワ部ＥＦの動
作を簡単に説明する。
前記第１図中のエミッタフォロワ部ＥＦと同様に動作す
るが、２つのエミッタフォロワに対して１個の定電流Ｎ
ＩＬか用いていない。このエミッタフォロワ部ＥＦの動
作を簡単に説明する。
まず、レシーバ部ＲＣの出力Ｂが″１″レベルのときに
は、前述したように差動増幅部ＤＡの出力Ｃ，Ｃはそれ
ぞれ“１ルベル、“０“レベルになる。一方、エミッタ
フォロワ部ＥＦのエミッタ結合したバイポーラトランジ
スタＱ６、Ｑ７は、レシーバ部ＲＣの出力ＢによってＱ
６がオンし、Ｑ７がオフする。従って、差動増幅部ＤＡ
の出力Ｃに接続されたエミッタフォロワの電流源は切断
され、出力りは高速にプルアップされる。出力Ｃに接続
されたエミッタフォロワの電流源の電流は■となり、こ
れにより出力りは高速にプルダウンされる。逆にレシー
バ部ＲＣの出力Ｂが°０”レベルのときには上記とは反
対の動作となる。このようにエミッタフォロワ部におい
ては、電流源はプルダウン側にのみ必要とされるが、こ
のエミッタフォロワ回路では、エミッタ結合されたトラ
ンジスタＱ６およびＱ７によりレシーバ部ＲＣの出力Ｂ
を第１の基準電位ｖ１と比較して上記定電流源ｌをスイ
ッチング制御することにより、エミッタフォロワ部で用
いる電流源を１つだけにできるので、エミッタフォロワ
部ＥＦの高速化と低消費電力化が可能となる。
は、前述したように差動増幅部ＤＡの出力Ｃ，Ｃはそれ
ぞれ“１ルベル、“０“レベルになる。一方、エミッタ
フォロワ部ＥＦのエミッタ結合したバイポーラトランジ
スタＱ６、Ｑ７は、レシーバ部ＲＣの出力ＢによってＱ
６がオンし、Ｑ７がオフする。従って、差動増幅部ＤＡ
の出力Ｃに接続されたエミッタフォロワの電流源は切断
され、出力りは高速にプルアップされる。出力Ｃに接続
されたエミッタフォロワの電流源の電流は■となり、こ
れにより出力りは高速にプルダウンされる。逆にレシー
バ部ＲＣの出力Ｂが°０”レベルのときには上記とは反
対の動作となる。このようにエミッタフォロワ部におい
ては、電流源はプルダウン側にのみ必要とされるが、こ
のエミッタフォロワ回路では、エミッタ結合されたトラ
ンジスタＱ６およびＱ７によりレシーバ部ＲＣの出力Ｂ
を第１の基準電位ｖ１と比較して上記定電流源ｌをスイ
ッチング制御することにより、エミッタフォロワ部で用
いる電流源を１つだけにできるので、エミッタフォロワ
部ＥＦの高速化と低消費電力化が可能となる。
［発明の効果］
上述したように本発明の論理レベル変換回路によれば、
論理レベル増幅部にＣＭＯＳ型のフリップフロップ回路
を用いることにより、論理レベル増幅部に直流電流経路
が存在しなくなり、論理レベル増幅部の出力のＣＭＯＳ
レベルの“０＃が低電位側の電源電位となり、次段のＣ
ＭＯＳ回路あるいはＢ１−ＣＭＯＳ回路で貫通電流を生
じる恐れがなくなり、高速性および低消費電力性が著し
く改善される。
論理レベル増幅部にＣＭＯＳ型のフリップフロップ回路
を用いることにより、論理レベル増幅部に直流電流経路
が存在しなくなり、論理レベル増幅部の出力のＣＭＯＳ
レベルの“０＃が低電位側の電源電位となり、次段のＣ
ＭＯＳ回路あるいはＢ１−ＣＭＯＳ回路で貫通電流を生
じる恐れがなくなり、高速性および低消費電力性が著し
く改善される。
また、本発明の論理レベル変換回路によれば、さらに、
エミッタフォロワ部の電流源をスイッチングすることに
より、−層の高速化と低消費電力化が可能となる。
エミッタフォロワ部の電流源をスイッチングすることに
より、−層の高速化と低消費電力化が可能となる。
しかも、本発明の論理レベル変換回路によれば、使用素
子数が少ないので、パターン面積も小さくて済む。
子数が少ないので、パターン面積も小さくて済む。
従って、本発明の論理レベル変換回路は、Ｂ１−ＣＭＯ
Ｓ技術を利用したＥＣＬ型半導体集積回路の低消費電力
性の利点を損なうことなくその人カインターフェース部
等に用いて好適である。
Ｓ技術を利用したＥＣＬ型半導体集積回路の低消費電力
性の利点を損なうことなくその人カインターフェース部
等に用いて好適である。
第１図は本発明の論理レベル変換回路の一実施例を示す
回路図、第２図および第３図は第１図中の論理レベル増
幅部の変形例を示す回路図、第４図は本発明の論理レベ
ル変換回路の他の実施例を示す回路図、第５図は論理レ
ベル変換回路の一般的な構成を示すブロック図、第６図
は従来の論理レベル変換回路を示す回路図である。 ＲＣ・・・レシーバ部、ＤＡ・・・バイポーラ差動増幅
部、ＥＦ・・・エミッタフォロワ部、ＬＡ・・・論理レ
ベル増幅部、Ｑｌ−Ｑ７・・・バイポーラトランジスタ
、Ｐ、、Ｐ２・・・ＰチャネルＭＯＳトランジスタ、Ｎ
１〜Ｎ４・・・ＮチャネルＭＯＳトランジスタ、！、〜
１４，１・・・定電流源、Ｒ，、Ｒ２・・・抵抗。 出願人代理人 弁理士 鈴江武彦
回路図、第２図および第３図は第１図中の論理レベル増
幅部の変形例を示す回路図、第４図は本発明の論理レベ
ル変換回路の他の実施例を示す回路図、第５図は論理レ
ベル変換回路の一般的な構成を示すブロック図、第６図
は従来の論理レベル変換回路を示す回路図である。 ＲＣ・・・レシーバ部、ＤＡ・・・バイポーラ差動増幅
部、ＥＦ・・・エミッタフォロワ部、ＬＡ・・・論理レ
ベル増幅部、Ｑｌ−Ｑ７・・・バイポーラトランジスタ
、Ｐ、、Ｐ２・・・ＰチャネルＭＯＳトランジスタ、Ｎ
１〜Ｎ４・・・ＮチャネルＭＯＳトランジスタ、！、〜
１４，１・・・定電流源、Ｒ，、Ｒ２・・・抵抗。 出願人代理人 弁理士 鈴江武彦
Claims (5)
- （１）高電位側の電源電位と低電位側の電源電位との間
に、ＥＣＬ論理レベルの信号がベースに入力する第１の
バイポーラトランジスタのコレクタ・エミッタ間および
第１の定電流源が直列に接続され、レベルシフトした信
号を出力するレシーバ部と、このレシーバ部の出力がベ
ースに入力する第２のバイポーラトランジスタ、この第
２のバイポーラトランジスタとエミッタ相互が接続され
ると共に第１の基準電位がベースに入力する第３のバイ
ポーラトランジスタ、上記２個のトランジスタのエミッ
タ相互接続点と前記低電位側の電源電位との間に接続さ
れた第２の定電流源および前記高電位側の電源電位と上
記２個のトランジスタのそれぞれのコレクタとの間に接
続されたインピーダンス素子とからなり、上記２個のト
ランジスタのそれぞれのコレクタから相補的な信号を出
力するエミッタ結合型のバイポーラ差動増幅部と、 このバイポーラ差動増幅部の出力に応じて負荷を高速で
駆動するための相補的な信号を出力するエミッタフォロ
ワ部と、 このエミッタフォロワ部の出力の論理振幅を増幅してＣ
ＭＯＳ論理レベルに変換して相補的な信号を出力する論
理レベル増幅部 とを具備する論理レベル変換回路において、前記論理レ
ベル増幅部は、前記エミッタフォロワ部から出力する相
補的な信号がそれぞれのソースに入力し、それぞれのゲ
ートに第２の基準電位が共通に与えられる第１のＰチャ
ネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳ
トランジスタと、この第１のＰチャネルＭＯＳトランジ
スタおよび第２のＰチャネルＭＯＳトランジスタのそれ
ぞれのドレインと低電位側の電源電位との間にそれぞれ
のドレイン・ソース間が接続され、それぞれのゲートが
上記第２のＰチャネルＭＯＳトランジスタおよび第１の
ＰチャネルＭＯＳトランジスタのそれぞれのドレインに
接続された第１のＮチャネルＭＯＳトランジスタおよび
第２のＮチャネルＭＯＳトランジスタとを有し、上記２
個のＰチャネルＭＯＳトランジスタのそれぞれのドレイ
ンから相補的な信号を出力する ことを特徴とする論理レベル変換回路。 - （２）高電位側の電源電位と低電位側の電源電位との間
に、ＥＣＬ論理レベルの信号がベースに入力する第１の
バイポーラトランジスタのコレクタ・エミッタ間および
第１の定電流源が直列に接続され、レベルシフトした信
号を出力するレシーバ部と、このレシーバ部の出力がベ
ースに入力する第２のバイポーラトランジスタ、この第
２のバイポーラトランジスタとエミッタ相互が接続され
ると共に第１の基準電位がベースに入力する第３のバイ
ポーラトランジスタ、上記２個のトランジスタのエミッ
タ相互接続点と前記低電位側の電源電位との間に接続さ
れた第２の定電流源および前記高電位側の電源電位と上
記２個のトランジスタのそれぞれのコレクタとの間に接
続されたインピーダンス素子とからなり、上記２個のト
ランジスタのそれぞれのコレクタから相補的な信号を出
力するエミッタ結合型のバイポーラ差動増幅部と、この
バイポーラ差動増幅部の出力に応じて負荷を高速で駆動
するための相補的な信号を出力するエミッタフォロワ部
と、 このエミッタフォロワ部の出力の論理振幅を増幅してＣ
ＭＯＳ論理レベルに変換して相補的な信号を出力する論
理レベル増幅部 とを具備する論理レベル変換回路において、前記論理レ
ベル増幅部は、前記エミッタフォロワ部から出力する相
補的な信号がそれぞれのソースに入力し、それぞれのゲ
ートに第２の基準電位が共通に与えられる第１のＰチャ
ネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳ
トランジスタと、この第１のＰチャネルＭＯＳトランジ
スタおよび第２のＰチャネルＭＯＳトランジスタのそれ
ぞれのドレインと低電位側の電源電位との間にそれぞれ
のドレイン・ソース間が接続され、それぞれのゲートが
上記第２のＰチャネルＭＯＳトランジスタおよび第１の
ＰチャネルＭＯＳトランジスタのそれぞれのドレインに
接続された第１のＮチャネルＭＯＳトランジスタおよび
第２のＮチャネルＭＯＳトランジスタと、上記第１のＰ
チャネルＭＯＳトランジスタおよび第２のＰチャネルＭ
ＯＳトランジスタのそれぞれのドレインと上記第１のＮ
チャネルＭＯＳトランジスタおよび第２のＮチャネルＭ
ＯＳトランジスタのそれぞれのドレインとの間にそれぞ
れのドレイン・ソース間が接続され、それぞれのゲート
が上記第２のＰチャネルＭＯＳトランジスタおよび第１
のＰチャネルＭＯＳトランジスタのそれぞれのソースに
接続された第３のＮチャネルＭＯＳトランジスタおよび
第４のＮチャネルＭＯＳトランジスタとからなり、前記
２個のＰチャネルＭＯＳトランジスタのそれぞれのドレ
インから相補的な信号を出力することを特徴とする論理
レベル変換回路。 - （３）高電位側の電源電位と低電位側の電源電位との間
に、ＥＣＬ論理レベルの信号がベースに入力する第１の
バイポーラトランジスタのコレクタ・エミッタ間および
第１の定電流源が直列に接続され、レベルシフトした信
号を出力するレシーバ部と、このレシーバ部の出力がベ
ースに入力する第２のバイポーラトランジスタ、この第
２のバイポーラトランジスタとエミッタ相互が接続され
ると共に第１の基準電位がベースに入力する第３のバイ
ポーラトランジスタ、上記２個のトランジスタのエミッ
タ相互接続点と前記低電位側の電源電位との間に接続さ
れた第２の定電流源および前記高電位側の電源電位と上
記２個のトランジスタのそれぞれのコレクタとの間に接
続されたインピーダンス素子とからなり、上記２個のト
ランジスタのそれぞれのコレクタから相補的な信号を出
力するエミッタ結合型のバイポーラ差動増幅部と、この
バイポーラ差動増幅部の出力に応じて負荷を高速で駆動
するための相補的な信号を出力するエミッタフォロワ部
と、 このエミッタフォロワ部の出力の論理振幅を増幅してＣ
ＭＯＳ論理レベルに変換して相補的な信号を出力する論
理レベル増幅部 とを具備する論理レベル変換回路において、前記論理レ
ベル増幅部は、前記エミッタフォロワ部から出力する相
補的な信号がそれぞれのソースに入力し、それぞれのゲ
ートに第２の基準電位が共通に与えられる第１のＰチャ
ネルＭＯＳトランジスタおよび第２のＰチャネルＭＯＳ
トランジスタと、この２個のＰチャネルＭＯＳトランジ
スタのそれぞれのドレインと前記低電位側の電源電位と
の間にそれぞれのドレイン・ソース間が接続され、互い
のドレイン・ゲート相互が交差接続された第１のＮチャ
ネルＭＯＳトランジスタおよび第２のＮチャネルＭＯＳ
トランジスタと、前記高電位側の電源電位にそれぞれの
コレクタが接続され、それぞれのベースが前記第１のＰ
チャネルＭＯＳトランジスタおよび第２のＰチャネルＭ
ＯＳトランジスタのそれぞれのドレインに接続された２
個のバイポーラトランジスタと、この２個のバイポーラ
トランジスタのそれぞれのエミッタと前記低電位側の電
源電位との間にそれぞれのドレイン・ソース間が接続さ
れ、それぞれのゲートが前記第１のＮチャネルＭＯＳト
ランジスタおよび第２のＮチャネルＭＯＳトランジスタ
のゲートに接続された第３のＮチャネルＭＯＳトランジ
スタおよび第４のＮチャネルＭＯＳトランジスタとから
なり、上記２個のバイポーラトランジスタのそれぞれの
エミッタから相補的な信号を出力する ことを特徴とする論理レベル変換回路。 - （４）請求項１または２または３記載の論理レベル変換
回路において、 前記エミッタフォロワ部は、前記バイポーラ差動増幅部
から出力する相補的な信号がそれぞれのベースに入力し
、それぞれのコレクタが前記高電位側の電源電位に接続
された２個のバイポーラトランジスタと、この２個のト
ランジスタのそれぞれのエミッタと前記低電位側の電源
電位との間に接続された２個の定電流源とからなり、上
記２個のトランジスタのそれぞれのエミッタから相補的
な信号を出力する ことを特徴とする論理レベル変換回路。 - （５）請求項１または２または３記載の論理レベル変換
回路において、 前記エミッタフォロワ部は、前記バイポーラ差動増幅部
から出力する相補的な信号がそれぞれのベースに入力し
、それぞれのコレクタが前記高電位側の電源電位に接続
された第４のバイポーラトランジスタおよび第５のバイ
ポーラトランジスタと、この２個のトランジスタのそれ
ぞれのエミッタにそれぞれのコレクタが接続され、エミ
ッタ相互が接続され、一方のベースに前記レシーバ部の
出力が入力すると共に他方のベースに前記第１の基準電
位が入力する第６のバイポーラトランジスタおよび第７
のバイポーラトランジスタと、この第６のバイポーラト
ランジスタおよび第７のトランジスタのエミッタ相互接
続点と前記低電位側の電源電位との間に接続された定電
流源とからなり、上記第４のバイポーラトランジスタお
よび第５のトランジスタのそれぞれのエミッタから相補
的な信号を出力する ことを特徴とする論理レベル変換回路。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333577A JPH0777346B2 (ja) | 1988-12-28 | 1988-12-28 | 論理レベル変換回路 |
| US07/451,316 US4992681A (en) | 1988-12-28 | 1989-12-15 | Logic level converting circuit |
| KR1019890019733A KR930000636B1 (ko) | 1988-12-28 | 1989-12-27 | 논리레벨 변환회로 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP63333577A JPH0777346B2 (ja) | 1988-12-28 | 1988-12-28 | 論理レベル変換回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02179028A true JPH02179028A (ja) | 1990-07-12 |
| JPH0777346B2 JPH0777346B2 (ja) | 1995-08-16 |
Family
ID=18267601
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP63333577A Expired - Fee Related JPH0777346B2 (ja) | 1988-12-28 | 1988-12-28 | 論理レベル変換回路 |
Country Status (3)
| Country | Link |
|---|---|
| US (1) | US4992681A (ja) |
| JP (1) | JPH0777346B2 (ja) |
| KR (1) | KR930000636B1 (ja) |
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|---|---|---|---|---|
| JPH04278715A (ja) * | 1991-02-28 | 1992-10-05 | Internatl Business Mach Corp <Ibm> | レベルシフタ回路 |
| JPH06196995A (ja) * | 1992-12-22 | 1994-07-15 | Nec Corp | 論理レベル変換回路及びそれを用いた論理回路 |
| JPH06311014A (ja) * | 1993-04-23 | 1994-11-04 | Nec Corp | レベル変換回路 |
| KR100444179B1 (ko) * | 2002-01-16 | 2004-08-09 | 한국전자통신연구원 | 반전 회로를 이용한 국부 발진기 발룬 |
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| JP2546004B2 (ja) * | 1989-12-28 | 1996-10-23 | 日本電気株式会社 | レベル変換回路 |
| JP2540971B2 (ja) * | 1990-03-13 | 1996-10-09 | 日本電気株式会社 | レベル変換回路 |
| JP2547893B2 (ja) * | 1990-07-25 | 1996-10-23 | 株式会社東芝 | 論理回路 |
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-
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1989
- 1989-12-15 US US07/451,316 patent/US4992681A/en not_active Expired - Lifetime
- 1989-12-27 KR KR1019890019733A patent/KR930000636B1/ko not_active Expired - Fee Related
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|---|---|
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| JPH0777346B2 (ja) | 1995-08-16 |
| KR930000636B1 (ko) | 1993-01-28 |
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