WO1997025744A1 - Hochintegrierter halbleiterspeicher und verfahren zur herstellung des halbleiterspeichers - Google Patents

Hochintegrierter halbleiterspeicher und verfahren zur herstellung des halbleiterspeichers Download PDF

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Definitions

  • the EPROM cells are preferably manufactured using silicon technology.
  • the principle of the semiconductor memory according to the invention is also conceivable in germanium or gallium arsenide technology.
  • FIG. 7 and 8 show how the second polysilicon layer 13 is anisotropically etched, so that a second spacer ring is formed which completely surrounds the first spacer ring.
  • This second spacer ring forms the control gate 15 of the split gate flash EPROM cell, which completely surrounds the floating gate 14.
  • the thickness of the second polysilicon layer 13 is selected such that it is etched back in one direction up to the etched-back substrate base during the anisotropic etching. This is shown in FIG. 7. 8 shows a section through the direction perpendicular thereto, in which the columns 4 are somewhat closer to one another, so that the control gates 15 each have an overlap with the control gate 15 of the neighboring cell.
  • a self-aligned word gate self-aligned control gate

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  • Non-Volatile Memory (AREA)
  • Semiconductor Memories (AREA)

Abstract

Die Erfindung betrifft einen hochintegrierten Halbleiterspeicher mit einer säulenförmig ausgebildeten EPROM Zelle mit einem Floating Gate und einem Control Gate und ein Verfahren zur Herstellung desselben. Die EPROM Zelle ist dabei so dünn ausgebildet, dass sie vollständig verarmt ist. Das Control Gate der bevorzugt verwendeten Split Gate Flash EPROM Zelle oder der Dual Gate Flash EPROM Zelle besteht aus p<+-> dotiertem Halbleitermaterial, so dass die vollständig verarmten Zylinder ein sehr gutes Unterschwellenverhalten erwarten lassen.

Description

Beschreibung
Hochintegrierter Halbleiterspeicher und Verfahren zur Herstellung des Halbleiterspeichers
Die Erfindung betrifft einen hochintegrierten Halbleiterspei¬ cher mit einer säulenförmig ausgebildeten EPROM Zelle mit einem Floating Gate und einem Control Gate. Weiterhin betrifft die Erfindung ein Verfahren zur Herstellung eines solchen Halblei¬ terspeichers.
Bei hochintegrierten Halbleiterspeichern, insbesondere bei elektrisch programmierbaren, nicht flüchtigen Speichern (EPROM) ist die Integrationsdichte unter anderem durch die Struktur¬ feinheit der Photolitographie begrenzt. Mit einer lateralen In¬ tegration von Stacked Gate Flash Zellen in NAND-Anordnung wer¬ den bereitε minimale Zellflächen von etwa 7*FJ hergestellt. F bezeichnet dabei die minimale durch die Photolitographie er- reichbare Länge (minimal feature size) .
Eine höhere Integrationsdichte ist mit einer vertikalen Ausfüh¬ rung der EPROM Zellen in Form von zylinderförmigen oder säulen¬ förmigen Transistoren erreichbar. Mit lμm Zylindern können Stacked Gate Flash Zellen mit einer Zellfläche von ungefähr
4,4*F2 hergestellt werden. Kleinere Zellflächen sind nach die¬ ser Technik nicht herstellbar, da die Zylinder bereits an der Grenze der Strukturfeinheit der Phototechnik liegen. Außerdem sind bei weiterer Verkleinerung der Zylinderdurchmesser diese vollständig verarmt, so daß die Zelltransistoren im entladenen Zustand nicht mehr sperren. Dieser Effekt ist vergleichbar mit dem Overerase Problem bei Stacked Gate Speichern.
Der Erfindung liegt die Aufgabe zugrunde, einen Halbleiterspei- eher der eingangs genannten Art zu schaffen, der auch mit sub- lithographischen Abmessungen zuverlässig arbeitet. Außerdem soll ein Verfahren zur Herstellung eines solchen Speichers geschaffen werden.
Zur Lösung der Aufgabe werden nach dem Grundgedanken der Erfin¬ dung gemäß Anspruch l die säulen- oder zylinderförmigen EPROM- Zellen so dünn auεgebildet, daß sie vollständig verarmt sind, das Control Gate zumindest in einem Teilbereich mit einer da¬ zwischen- liegenden Isolatorschicht direkt auf der Säule ange- ordnet und das Control Gate aus p+-dotiertem Halbleitermaterial gebildet.
Die vollständig verarmten Zylinder gewährleisten ein sehr gutes Unterschwellenverhalten. Durch das p+-dotierte Control Gate iεt die EinsatzSpannung des Transistors auf der Drain Seite auch bei kleiner Oxiddicke ausreichend groß, wodurch sicheres Sperr¬ verhalten gewährleistet wird. Die Einsatzspannung beträgt dabei etwas mehr als 0,9 V. Im Anfangszustand leitet der Floating Gate Transistor, da die EinεatzSpannung bei vollständig verarm- ten (fully depleted) NMOS mit n+"dotiertem Floating Gate wegen der Austrittsarbeit negative Werte annimmt. Durch Programmie¬ rung, vorzugsweise mit heißen Ladungsträgern mit positiver Spannung am Drain, können die EPROM Zellen durch Verschiebung der Einsatzspannung zu positiveren Werten programmiert werden. Durch die extrem dünnen Zylinder wird eine sehr hohe Integrati¬ onsdichte mit einer Zellfläche von ungefähr 1,5*F2 erreicht, wenn die Ätzmasken für die Zylinder durch eine orthogonale Spacertechnik hergestellt werden, wie sie in der älteren deut¬ schen Patentanmeldung 195 26 011 beschrieben ist.
In einer bevorzugten Ausführungsform werden die EPROM Zellen als Split Gate Flash Zellen ausgebildet. Bei dieser Technik ist das Control Gate in einem Teilbereich nur durch eine dünne Iso¬ latorschicht von dem vollständig verarmten Zylinder getrennt. Die Erfindung läßt sich jedoch auch mit Stacked Gate Flash Zel¬ len realisieren.
Bevorzugt werden die EPROM Zellen in Siliziumtechnologie herge- stellt. Das Prinzip des erfindungsgemäßen Halbleiterspeicherε ist jedoch auch in Germanium- oder Galliumarsenidtechnologie denkbar.
Zur verfahrensmäßigen Herstellung eines derartigen hochinte- grierten Halbleiterspeichers ist es erfindungsgemäß vorgesehen, daß auf einem p dotierten Substratwafer Ätzmasken hergestellt werden, mit den Ätzmasken eine anisotrope Ätzung zur Herstel¬ lung der Säulen durchgeführt wird, eine n+-Implantation in den Sourcebereichen durchgeführt wird, die Säulen gesäubert und ein Oxid auf den Säulen und den dazwischenliegenden Flächen aufge¬ wachsen wird, n+-dotiertes Polysilizium zur Bildung deε Floa¬ ting Gate abgeεchieden und im Bereich der zwiεchen den Säulen liegenden Flächen durch anisotrope Ätzung wieder entfernt wird, auf dem n+-dotierten Polysilizium ein Interpolydielektrikum abgeschieden wird, ein planarisierendes Medium abgeschieden und auf den unteren Säulenbereich zurückgeätzt wird, das Interpoly¬ dielektrikum und die erste Polysiliziumschicht oberhalb des planarisierenden Mediums isotrop geätzt werden, daε planarisie- rende Medium wieder entfernt, auf die freigeätzten Bereiche ein Gateoxid gewachsen wird, darauf eine p+-dotierte Polysilizium- εchicht zur Bildung deε Control Gate abgeschieden wird, die zweite Polysiliziumschicht anisotrop geätzt wird, so daß die zweite Polysiliziumschicht die erste Polysiliziumschicht noch vollständig umschließt und an den Säulenspitzen die ursprüngli- ehe Ätzmaske entfernt wird und dort die Drainkontakte erzeugt werden.
In einer bevorzugten Ausführung des erfindungsgemäßen Verfah¬ rens wird die Ätzmaske durch Ätzen einer Hilfεεchicht mit zwei εich kreuzenden Spacerlinien erzeugt, wobei das von den Kreu- zungsbereichen der Spacerlinien gebildete Raster die Ätzmaske bildet. Der Abstand der parallelen Spacerlinien voneinander wird durch die photolitographisch erreichbare Größe F bestimmt. Die Breite der einzelnen Spacerlinien wird jedoch lediglich durch die verwendete Schichtdicke der Spacerschicht und die Spacertechnik bestimmt und nicht von der Strukturfeinheit der Fototechnik. Die so gebildeten Kreuzungsbereich der Spacerli¬ nien lassen sich daher also um fast einen Faktor 4 kleiner her- εtellen als die direkt photolithographisch erzeugten Struktu- ren.
Zur n+-Dotierung der Sourcebereiche wird vorzugsweise ein Ele¬ ment der fünften Hauptgruppe und insbesondere Arsen verwendet. Die vor der Dotierung beim Ätzen der Säulen entstandenen Sei- tenwandpolymere, die auch die Implantation maskieren, werden günstigerweise nach der Implantation isotrop geätzt. So können die als Nebenprodukt bei der Ätzung entstandenen Seitenwandpo- lymere gleichzeitig als Implantationsmaεke einen εauberen Her- stellungsprozeß gewährleisten.
Auf die erste, n+"dotierte Polysiliziumεchicht, die daε Floa¬ ting Gate bildet, wird bevorzugt ONO als Interpolydielektrikum durch Oxidation hergestellt oder abgeschieden. Als planarisie- rendeε Medium wird vorzugsweise Lack verwendet, da dieεer leicht aufbringbar und zurückätzbar iεt, und selektiv zu den übrigen Materialien wieder entfernt werden kann.
In einer besonderε bevorzugten Ausführung werden die Säulen in Wortleitungsrichtung mit einem kleineren Abεtand zueinander er- zeugt alε in Bitleitungεrichtung. Dabei ist es besonders gün¬ stig, die zweite Polysiliziumschicht, die das Control Gate bil¬ det, so weit zurückzuätzen, daß in Wortleitungsrichtung eine Verbindung zwischen den Control Gates der einzelnen Säulen bzw. Zellen besteht und in Bitleitungsrichtung nicht. Auf diese Weise entsteht eine selbstjustierte (selfaligned) Wortleitung. Im folgenden wird die Erfindung anhand eines in der schemati¬ schen Zeichnung dargestellten Ausführungsbeispiels weiter er¬ läutert. Im einzelnen zeigen
Fig. 1 bis 7,
9 und 10 schematische Darstellungen in verschiedenen
Stadien des Verfahrensablaufeε anhand eines Querschnittε in Bitleitungsrichtung;
Fig. 8 und 11 Verfahrenεεtände anhand eineε Querschnitts entlang der Wortleitung, die denen in Fig. 7 und 10 entsprechen; und
Fig. 12 eine Draufsicht auf das periodische Speicher¬ zellenfeld.
In Fig. 1 ist ein p+-dotiertes Substrat 1 dargestellt, welcheε einen Teil eines Wafers bildet. Auf diesen ebenen Substratwafer werden durch Aufbringen einer Oxidschicht und einer darüberlie- genden Hilfspolyεiliziumschicht sublithographische Ätzmasken geschaffen, indem mit Hilfe sich kreuzender Spacerlinien eine Ätzmaεke 2 erzeugt wird, deren Strukturgröße nur durch die ab- geεchiedene Schichtdicke und die Spacertechnik bestimmt wird. Auf diese Weise entstehen die dargestellten Ätzmasken 2 mit der dünnen noch darüber befindlichen Restεchicht aus amorphen Sili¬ zium oder Polysilizium 3. Die Oxidätzmasken werden entweder thermisch oxidiert oder durch eine TEOS Abscheidung erzeugt. Auch die Verwendung von Nitrid iεt möglich.
In Fig. 2 iεt dargeεtellt, wie daε Subεtrat 1 mit dieser Ätz¬ maske 2 aniεotrop geätzt wird, so daß die Säulen 4 entstehen.
Die in Fig. 3 mit 5 bezeichneten Pfeile symboliεieren die ge- meinsame Sourceimplantation (Common Source Implantation) in die zurückgeätzten Substratbereiche. Die mit Arsen n+"dotierten Substratbereiche sind mit Bezugszeichen 6 versehen. Beim RIE Ätzen (Reactive ion etching) sind an den Seitenwänden der Säu¬ len 4 Polymere entstanden, die eine Schutzschicht 7 auf den Säulen bilden und so eine Implantation in die Säulen verhin¬ dern. Nach der Implantation werden die Polymere der Schutz¬ schicht 7 entfernt, und das Silizium isotrop überätzt, um sau¬ bere Flächen an den Seitenwänden der Säulen 4 zu erhalten.
In Fig. 4 ist dargestellt, daß auf die solchermaßen gesäuberten Säulen 4 ein Tunneloxid 8 vorzugsweise durch Aufwachsen aufge¬ bracht worden ist und eine Schicht n+"dotiertes Polysilizium abgeschieden worden ist. Diese Polysiliziumεchicht 9 dient zur Bildung des Floating Gate.
Die nächsten Verfahrensschritte werden anhand der Darstellung in Fig. 5 erläutert. Zunächst wird in einer anisotropen selek¬ tiven Ätzung die Polyεiliziumεchicht 9 auf den zurückgeätzten Substratbereichen geätzt. Dabei wird auch der Teil der Polysi- liziumschicht auf den Spitzen der Säulen 4 entfernt und es ent¬ stehen an den Ecken der Säulenspitzen Abrundungen oder Ausbuch¬ tungen. Dann wird ein Interpolydielektrikum 10 durch Oxidation oder Abscheidung hergestellt. Vorzugsweiεe wird dazu ONO ver¬ wendet. Darauf wird ein planariεierendeε Medium 11, inεbeson- dere Lack, abgeschieden und so weit zurückgeätzt, daß der un¬ tere Bereich der Säulen 4 bedeckt wird.
Das Sandwich aus Interpolydielektrikum 10 und der n+"dotierten Polysiliziumschicht 9 wird oberhalb des planarisierenden Medi- ums 11 isotrop und bevorzugterweise durch Plasmaätzung, bis auf die Säule 4 zurückgeätzt. Dann wird das planarisierende Medium 11 vollständig entfernt und ein Gateoxid 12 des Serientransi¬ stors der Split Gate Zelle thermisch gewachsen. Im unteren Be¬ reich der Säulen 4 ist also ein n+~dotierter Ring von der ersten Polysiliziumschicht 9 zurückgeblieben, der das Floating Gate 14 bildet. Auf das Gateoxid 12 bzw. die verbliebene Inter- polydielektrikumschicht 10 wird eine zweite Polysiliziumschicht 13 abgeschieden, die p+"dotiert wird. Diese zweite Silizium¬ schicht 13 dient zur Bildung des Control Gate. Dieser Verfah- rensstand ist in Fig. 6 dargestellt.
In den Fig. 7 und 8 ist dargestellt, wie die zweite Polysilizi¬ umschicht 13 anisotrop geätzt wird, so daß ein zweiter Spacer- ring entsteht, der den ersten Spacerring vollständig um- schließt. Dieser zweite Spacerring bildet das Control Gate 15 der Split Gate Flash EPROM Zelle, die das Floating Gate 14 vollständig umschließt. Die Dicke der zweiten Polysilizium¬ schicht 13 ist so gewählt, daß sie bei der anisotropen Ätzung in einer Richtung biε auf den zurückgeätzten Subεtratgrund zu- rückgeätzt wird. Dieε ist in Fig. 7 gezeigt. In Fig. 8 ist ein Schnitt durch die dazu senkrechte Richtung dargestellt, in der die Säulen 4 etwas enger zueinander stehen, so daß die Control Gates 15 jeweilε einen Überlapp mit dem Control Gate 15 der Nachbarzelle haben. In dieser Richtung entsteht somit eine selbstjustierte Wortleitung (Selfaligned Control Gate) .
Im nächsten Schritt wird die ursprüngliche Ätzmaεke 2 (εiehe Fig. 1) entfernt, wie es in Fig. 9 dargestellt ist.
In weiterer Folge wird, so wie in Fig. 10 gezeigt, die verblie¬ bene Spitze der Säule 4 n+-dotiert. Dieser n+"dotierte Bereich ist in Fig. 10 mit Bezugszeichen 16 gekennzeichnet. Die Säulen¬ spitze dient zur Ausbildung deε Drainanschluß und ist mit dem gleichen Leitungstyp wie der Sourceanschluß in den ebenfalls n+"dotierten Substratbereichen 6 dotiert. Vor der Implantation in den oberen Säulenbereichen 16 wird jedoch ein planarisieren- des Oxid 17 aufgebracht und bis zur Obergrenze der Säulen 4 zu¬ rückgeätzt. Ebenfalls kann eine TEOS Schicht mit geeigneter Dicke abgeschieden und durch CMP (Chemo Mechanical Polishing) zurückgeätzt werden. Erst im Anschluß daran erfolgt die Implan- tation in den Bereichen 16, da εo die darunterliegenden Gate Bereiche durch das planarisierende Oxid 17 geschützt sind. Wie ebenfalls in Fig. 10 dargestellt, werden die Drainkontakte durch eine Metallbahn 18 verbunden. Die Metallbahn ist in Rich- tung der Bitlinie durchgehend.
Fig. 11 entspricht vom Verfahrensstand der Fig. 10, stellt je¬ doch einen Querschnitt in Wortleitungsrichtung dar. Die Metall- bahnen 18 εind alεo nur entlang der Bitleitungsrichtung ausge- bildet. Im Fall, daß die Ätzmasken der Säulen durch Spacertech- nik hergeεtellt wurden, werden auch die Metallbahnen 18 durch Spacertechnik hergeεtellt, z.B. durch CVD-Abscheidung von Wolf¬ ram an einer Oxidhilfsschicht.
Eine Draufsicht auf ein solchermaßen hergestelltes, querge- schnittenes periodisches Speicherzellenfeld ist in Fig. 12 wie¬ dergegeben. Darin εind die Säulen 4 mit dem sie umgebenden Floating Gate 14 und dem darum herum ausgebildeten Control Gate 15 dargeεtellt. In Wortleitungεrichtung bilden die Control Ga- teε 15 einen Überlapp, so daß eine selbstjustierte Wortleitung ausgebildet wird. In Bitleitungsrichtung sind die Control Gates 15 voneinander getrennt, jedoch besteht eine Verbindung durch die geεtrichelt angedeuteten Metallbahnen 18. Eine Speicher¬ zelle hat eine Größe von ungefähr 1,0 F in Richtung der Wort- leitung und 1,5 F in Richtung der Bitleitung. In bezug auf die Funktionalität entsprechen die einzelnen Speicherzellen den konventionellen Split Gate Flash Zellen. Die vollständig ver¬ armten Zylinder lassen ein sehr gutes Unterschwellenverhalten erwarten. Durch das p+"dotierte Control Gate ist die Einsatz- Spannung des Split Gate Transistors auf der Drainseite auch bei kleiner Oxiddicke ausreichend groß. Bezugszeichenliste
1 Substrat 2 Ätzmaske
3 Polysilizium
4 Säulen
5 Pfeile
6 dotierte Substratbereiche 7 Schutzschicht
8 Tunneloxid
9 n+-dotierteε Polyεilizium
10 Interpolydielektrikum
11 planariεierendes Medium 12 Gateoxid
13 p+-dotiertes Polysilizium
14 Floating Gate
15 Control Gate
16 n+dotierter Säulenbereich 17 planarisierendes Medium
18 Metallbahnen

Claims

Patentansprüche
1. Hochintegrierter Halbleiterspeicher mit einer EPROM Zelle in Form einer Säule mit einem Floating Gate und einem Control Gate, d a d u r c h g e k e n n z e i c h n e t , daß die Säule (4) so dünn ausgebildet ist, daß sie vollständig verarmt ist, daß das Control Gate (15) zumindeεt in einem Teilbereich mit einer dazwischenliegenden Isolatorεchicht direkt auf der Säule (4) angeordnet ist, daß das Control Gate (15) aus p+"dotiertem Halbleitermaterial gebildet ist.
2. Hochintegrierter Halbleiterspeicher nach Anspruch 1, d a d u r c h g e k e n n z e i c h n e t , daß die EPROM Zelle als Split Gate Flaεh Zelle ausgebildet ist.
3. Hσchintegrierter Halbleiterspeicher nach einem der vorher gehenden Ansprüche, d a d u r c h g e k e n n z e i c h n e t , daß die EPROM Zelle in Siliziumtechnologie hergestellt ist.
4. Verfahren zur Herstellung eines hochintegrierten Halbleiter¬ speichers nach Anspruch 1, bei dem a) auf einem p+"dotierten Substrat (1) Ätzmasken (2) herge¬ stellt werden, b) mit den Ätzmasken (2) eine anisotrope Ätzung zur Herstel¬ lung der Säulen (4) durchgeführt wird, c) eine n+"Implantation in den zurückgeätzten Substratberei¬ chen (6) durchgeführt wird, d) die Säulen (4) gesäubert und ein Oxid (8) auf den Säulen (4) und den dazwischenliegenden Flächen aufgewachsen wird, e) n+"dotiertes Polysilizium (9) zur Bildung des Floating Gate abgeschieden und im Bereich der zwischen den Säulen (4) liegenden Flächen durch anisotrope Ätzung wieder entfernt wird, f) auf dem n+"dotierten Polysilizium (9) ein Interpolydielek¬ trikum (10) abgeschieden wird, g) ein planarisierendes Medium (11) abgeschieden und auf den unteren Säulenbereich zurückgeätzt wird, h) das Interpolydielektrikum (10) und die erste Polysilizium¬ schicht (9) oberhalb des planarisierenden Mediums (11) isotrop geätzt werden, i) auf die freigeätzten Bereiche ein Gateoxid (12) gewachsen wird, j) darauf eine p+"dotierte Polysiliziumschicht (13) zur Bil¬ dung des Control Gate abgeschieden wird, k) die zweite Polysiliziumεchicht (13) iεotrop geätzt wird, so daß die zweite Polysiliziumschicht (13) die erste Poly¬ siliziumschicht (12) noch vollständig umschließt,
1) an den Spitzen der Säule (4) die ursprüngliche Ätzmaske (2) entfernt wird, und dort Kontakte erzeugt werden.
5. Verfahren nach Anspruch 4, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt a) die Ätzmaske (2) durch Ätzen einer Hilfsεchicht mit zwei sich kreuzenden Spacerlinien erzeugt wird, wobei das von den Kreuzungsbereichen der Spacerlinien gebildete Raster die Ätz- maske bildet.
6. Verfahren nach einem der Ansprüche 4 oder 5, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt c) mit einem Element der fünften Hauptgruppe, insbeεondere Arεen, dotiert wird.
7. Verfahren nach einem der Anεprüche 4 bis 6, d a d u r c h g e k e n n z e i c h n e t , daß die im Schritt b) entstandenen Seitenwandpolymere nach der Implanta- tion im Schritt c) isotrop geätzt werden.
8. Verfahren nach einem der Ansprüche 4 bis 7, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt f) ONO als Interpolydielektrikum verwendet wird.
9. Verfahren nach einem der Ansprüche 4 bis 8, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt g) Lack als planarisierendeε Medium (11) verwendet wird.
10. Verfahren nach einem der Anεprüche 4 biε 9, d a d u r c h g e k e n n z e i c h n e t , daß die Säulen (4) in Wortleitungεrichtung mit einem kleineren Abstand zuein¬ ander erzeugt werden als in Bitleitungsrichtung.
ll. Verfahren nach Anspruch 10, d a d u r c h g e k e n n z e i c h n e t , daß im Schritt k) die zweite Polysiliziumschicht (13) so weit geätzt wird, daß das von der zweiten Polysiliziumschicht gebildete Control Gate (15) in Wort1eitungsrichtung in Verbindung mit dem nächεten Control Gate iεt und in Bitleitungsrichtung nicht.
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