WO1997034373A1 - Circuit de sortie - Google Patents

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Definitions

  • the present invention relates to a semiconductor integrated circuit, and more particularly to an output circuit using a MOS transistor. Background art
  • Conventional output circuits include signal input terminal 1, enable signal input terminal 2, inverter 3, 2-input NAND circuit 4, 2-input NOR circuit 5, PMOS transistor Pl, NMOS transistor Nl, 3V It is composed of a power supply terminal 6 to which a power supply potential is applied, a ground terminal 7 to which a ground potential is applied, and an output terminal 8.
  • the signal input terminal 1 is connected to one input terminal of each of the two-input NAND circuit 4 and the two-input NOR circuit 5.
  • the enable signal input terminal 2 is connected to the other input terminal of the two-input NAND circuit 4 and the input terminal of the inverter circuit 3.
  • the output terminal of the inverter circuit 3 is connected to the other input terminal of the two-input NOR circuit 5.
  • the output terminal of the two-input NAND circuit 4 is connected to the gate electrode of the PM0S transistor P1, and the output terminal of the two-input NOR circuit 5 is connected to the gate electrode of the NMOS transistor N1.
  • the PMOS transistor P1 is connected between the power supply terminal 6 (3 V) and the output terminal 8.
  • the N-pole which is the substrate of the PMOS transistor P1, is connected to the 3V power supply terminal 6.
  • NM0 S Transistor N1 is connected between ground terminal 7 and output terminal 8. I have.
  • the substrate (P-cell) of the NMOS transistor Nl is connected to the ground terminal 7.
  • a representative of the present invention is a gate connected to a first node, one terminal connected to a first power supply terminal having a first potential, and a terminal connected to a second node.
  • FIG. 1 is a circuit diagram showing an output circuit according to a first embodiment of the present invention.
  • FIG. 2 is a circuit diagram showing an output circuit according to a second embodiment of the present invention.
  • FIG. 3 is a diagram showing a relationship between a voltage applied to the output terminal 8 and a leakage current according to the first embodiment of the present invention.
  • FIG. 4 is a diagram showing a relationship between a voltage applied to a signal input terminal and a voltage of each unit according to the first embodiment of the present invention.
  • FIG. 5 is a diagram showing the relationship between the voltage applied to the output terminal 8 and the leakage current in the second embodiment of the present invention.
  • FIG. 6 is a diagram illustrating a relationship between a voltage applied to a signal input terminal and a voltage of each unit according to the second embodiment of the present invention.
  • FIG. 7 is a circuit diagram showing an output circuit according to a third embodiment of the present invention.
  • FIG. 8 is a diagram showing a conventional output circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 is a circuit diagram showing an output circuit according to a first embodiment of the present invention. Parts common to those in FIG. 8 are denoted by the same reference numerals.
  • the output circuit of the present invention will be described with reference to FIG.
  • the signal input terminal 1 is connected to one input terminal of each of the two-input NAND circuit 4 and the two-input NOR circuit 5, and the enable signal input terminal 2 is the other input terminal of the two-input NAND circuit 4 and an inverter. Connected to input terminal of circuit 3.
  • the output terminal of the inverter circuit 3 is connected to the other input terminal of the two-input NOR circuit 5.
  • the output terminal of the 2-input NAND circuit 4 is connected to the gate electrode of the PMOS transistor PI and the source of the NM0S transistor Nil.
  • the source of the PMOS transistor P1 is connected to the power supply terminal 6 (3 V), and the drain is connected to the source of the PM0S transistor P12 and the source of the PMOS transistor P13.
  • NM 0 S transistor Nil's gate electrode is power supply terminal 6 (3 V), and drain is the PMOS transistor P12 and P13 gate electrode. And the source of the PMOS transistor P14.
  • the drain of the PMOS transistor P12 is connected to the N-well B1, which is the substrate of the PMOS transistors P12, P13 and P14.
  • the NMOS transistor B12, which is the substrate of the PMOS transistors P12, P13, and P14, is not connected to the power supply terminal 6 (3 V), and the entire resistor is in a floating state.
  • the PMOS transistors P12, P13, and P14 are transistors formed in the floating N-well B1.
  • the drain of the PM0S transistor P13 and the drain of the PMOS transistor P14 are connected to the output terminal 8.
  • the gate electrode of the PMOS transistor P14 is connected to the power supply terminal 6 (3 V).
  • the output terminal of the 2-input NOR circuit 5 is connected to the gate electrode of the NMOS transistor N1, the source of the NMOS transistor N1 is connected to the ground terminal 7, and the drain is connected to the source of the NM0S transistor N12. ing.
  • the drain of the NMOS transistor N12 is connected to the output terminal 8, and the gate electrode is connected to the power supply terminal 6 (3V).
  • the substrate of the PMOS transistor P1 is connected to the power supply terminal 6.
  • both the PMOS transistor Pl and the NMOS transistor N1 are turned off. That is, the output terminal 8 is in a floating state regardless of the input signal to the signal input terminal 1.
  • the PMOS transistor P 13 A forward voltage is biased to the diode between the drain and the substrate of P14. Therefore, current flows from the P-active of the drain to the N-well B1 of the substrate, and the potential of the N-well B1 in the floating state rises to around 5 V.
  • the substrate potential becomes higher than the gate potential (3V) of the PMOS transistor P14 because the N-pole B1 rises to around 5 V. Therefore, the PMOS transistor P14 is turned on with a channel formed. Since the PMOS transistor P14 is turned on, the source of the PMOS transistor P14 also has the voltage (5V) applied to the output terminal 8.
  • the gate potential of the PMOS transistors P12 and P13 connected to the source of the PMOS transistor P14 also becomes 5V. Therefore, there is no difference in gate potential between the PMOS transistors P12 and P13 and the substrate N1 B1. Therefore, no channel is formed in the PMOS transistors P12 and P13, and the transistors are turned off.
  • the N-well B1 which is the substrate of the PMOS transistors P12 and P13, is in a floating state and is not connected to the 3V power supply terminal 6. That is, there is no fear that a leak current flows to the power supply terminal 6 due to the drain-substrate diode of the PMOS transistors P12 and P13.
  • An NMOS transistor Nil exists between the source of the PM0S transistor P14 and the output of the 2-input NAND circuit 4.
  • Output terminal 8 flows In the case of timing, the output of the two-input NAND circuit 4 is at the "H" level, so that the gate potential and the source potential of the NMOS transistor Nil are the same, and the transistor Nil is turned off. Therefore, 5V applied to the output terminal 8 is not applied to the output terminal of the two-input NAND circuit 4 via the PMOS transistor N14. That is, there is no possibility that a leak current flows through a transistor included in the two-input NAND circuit 4.
  • the upper diagram in Fig. 3 shows the potential change of the N-pole B1 in the floating state when the voltage applied to the output terminal 8 is 0 UT and OUT is changed from 0 to 5.5V, and the PMOS transistors P12 and P13.
  • This graph shows the change in the potential (S13) applied to the gate electrode.
  • the lower diagram in Fig. 3 shows the current I M1 as seen from the power supply terminal 6 (3 V) side of this circuit, as I M1.
  • the N-level B1 in the floating state rises to around 5 V when 5 V is applied to the output terminal 8.
  • S13 applied to the gate electrodes of the PMOS transistors P12 and P13 is 5V.
  • the current I Ml flowing in the circuit is about 8 nA. Therefore, it can be seen that the leakage current is much smaller than the conventional leakage current of several mA.
  • the 2-input NAND circuit 4 outputs Becomes "H” level. Therefore, the PM0S transistor P1 is turned off.
  • the 2-input N0R circuit 5 outputs an "H” level because a "L” level signal is input to both input terminals. Therefore, the NM 0 S transistor N1 is turned on. As a result, the output terminal 8 outputs an "L” level signal.
  • Fig. 4 shows the case where the potential applied to the signal input terminal 1 when the "H" level signal is input to the enable signal input terminal 2 is IN and the IN is changed to 0-3V (L-H) Output terminal 8 potential 0UT, PMOS transistor PI gate potential S11, NMOS transistor N1 gate potential S12, PMOS transistor P12, P13 gate potential S13, floating N-level This is the potential of B1.
  • signal IN applied to signal input terminal 1 is at "L” level
  • output terminal 8 is at "L” level as 0 UT
  • signal IN is at "H” level
  • output terminal 8 is at "H” as 0 UT.
  • an output signal similar to that of a conventional output circuit is output from the output terminal 8 for an input signal given to each input terminal.
  • the floating N1 B1 which is a substrate of the PMOS transistors P12, P13, and P14, is used.
  • the PMOS transistor P12, P13 is turned off.
  • FIG. 2 is a circuit diagram showing an output circuit according to a second embodiment of the present invention. Parts common to those in FIG. 1 are denoted by the same reference numerals.
  • an output circuit according to the second embodiment of the present invention will be described with reference to FIG.
  • the signal input terminal 1 is connected to one input terminal of each of the 2-input NAND circuit 4 and the 2-input N0R circuit 5, and the enable signal input terminal 2 is the other input terminal of the 2-input NAND circuit 4 and an inverter circuit. 3 is connected to the input terminal.
  • the output terminal of the inverter circuit 3 is connected to the other input terminal of the two-input NOR circuit 5.
  • the output terminal of the 2-input NAND circuit 4 is connected to the gate electrode of the PMOS transistor P1 and the source of the NMOS transistor Nil.
  • the source of the PMOS transistor PI is connected to the power supply terminal 6 (3 V), and the drain is connected to the source of the PM0S transistor P12 and the source of the PMOS transistor P13.
  • the gate electrode of the NMOS transistor Nil is connected to the power supply terminal 6 (3 V), and the drain is connected to the gate electrodes of the PM0S transistors P12 and P13 and the source of the PMOS transistor P14. .
  • the drain of the PMOS transistor P12 is connected to the N-well B1, which is the substrate of the PM0S transistors P12, P13, P14, and P25, and this N-well is the same as in the first embodiment. It is in a floating state. That is, in the second embodiment, the PMOS transistors P12, P13, P14, and P25 are formed in the N-well B1 in a floating state.
  • the source of the PM0S transistor P25 is connected to the N-level B1 in this floating state.
  • the drains of the PMOS transistors P13, P14 and P25 are connected to the output terminal 8.
  • the gate electrodes of PM0 S transistors P14 and P25 are connected to power supply terminal 6 (3V).
  • the output terminal of the 2-input N0R circuit 5 is connected to the gate electrode of the NMOS transistor N1, the source of the NM0S transistor N1 is the ground terminal 7, and the drain is the NM0S transistor.
  • the drain of NMOS transistor N12 is connected to output terminal 8, and the gate electrode is connected to power terminal 6 (3V).
  • the board of the PMOS transistor P1 is connected to the power supply terminal 6.
  • the PMOS transistor P14 Since the PMOS transistor P14 is turned on, 5V applied to the output terminal appears at the source of the PMOS transistor P14, and this PMOS transistor P14?
  • the potential of the NMOS B1 is 5V instead of around 5V (5-H) as in the first embodiment, and the NMOS B1 and the PMOS transistor of the substrate are at a potential of 5V.
  • the gate potentials of the transistors P12 and P13 are exactly the same. For this reason, the PMOS transistors P12 and P13 are turned off by a more stable operation than in the first embodiment.
  • the N-well B1 which is the substrate of the PM0S transistors P12, P13, and P25, is in a floating state as in the first embodiment, so that the PM0S transistor There is no fear that leakage current flows to the power supply terminal 6 through the N-pole B1 of the substrate due to the drain-to-substrate diode of the capacitors P12, P13, and P25.
  • An NMOS transistor Nil exists between the source of the PMOS transistor P14 and the output of the two-input NAND circuit 4.
  • the upper diagram in Fig. 5 shows the potential change of the N-pole B1 in the floating state when the voltage applied to the output terminal 8 is 0 UT and OUT changes from 0 to 5.5V, and the gates of the PMOS transistors P12 and P13. It shows a change in the potential (S23) applied to the electrode.
  • the lower diagram in Fig. 5 shows the current seen from the power supply terminal (3V) side of this circuit as I M2 and I M2.
  • the N-well B1 in the floating state rises to 5V when 5V is applied to the output terminal 8, and the same 5V is applied to the gate electrodes of the PM0S transistors P12 and P13. Voltage is applied.
  • the operation of the circuit becomes more stable as the potentials applied to the substrate and the gate completely match, and the current ⁇ 2 flowing in the circuit is about 3 ⁇ , which is smaller than that of the first embodiment. You can see that there is.
  • the output of the 2-input N0R circuit 5 becomes "L" level, and the NMOS transistor N1 is turned off. Since the NMOS transistor Nil is in the ON state, the gate electrode of the PMOS transistors P12 and P13 is supplied with the "L" level signal output from the two-input NAND circuit 4.
  • the N-well B1 which is the substrate of the PMOS transistors P12, P13, and P14, has risen to around 3V due to the diode between the source of the PM0S transistor P12 and P13 and the substrate, so that the PMOS transistor P12 In P13, the substrate has a relatively higher potential and both are turned on. As a result, output terminal 8 outputs an "H" level (3V) signal.
  • Fig. 6 shows the potential applied to the signal input terminal 1 when an "H" level signal is input to the enable signal input terminal 2 and the potential of IN is changed to 0-3 V (L-H).
  • the gate potential S21 of the PMOS transistor PI the gate potential S22 of the NMOS transistor N1
  • the gate potential S23 of the PMOS transistor P12 the gate potential S23 of the floating state. This is the potential of N-pole B1.
  • signal IN applied to signal input terminal 1 is at "L” level
  • output terminal 8 is at "L” level as 0 UT
  • signal IN is at "H” level
  • output terminal 8 is at "H” as 0 UT.
  • an output signal similar to that of the conventional output circuit is output to the output terminal 8 for an input signal applied to each signal input terminal.
  • a potential (5V) higher than the potential (3V) of the power supply terminal 6 is input to the output terminal 8 from an external circuit or the like, the substrate of the PMOS transistors P12, P13, etc. is operated by the PMOS transistor P25.
  • N1 is the same potential as the gate potential of the PMOS transistors P12 and P13. Up to 5 V. This allows the PMOS transistors P12 and P13 to operate more stably than in the first embodiment, and to more reliably prevent a leak current from flowing from the output terminal 8 to the power supply terminal 6. Also, there is no danger of leak current flowing through the two-input NAND circuit 4 due to the NMOS transistor Nil.
  • FIG. 7 is a circuit diagram showing an output circuit according to a third embodiment of the present invention. 1 and 2 are denoted by the same reference numerals. Hereinafter, the output circuit of the present invention will be described with reference to FIG.
  • the signal input terminal 1 is connected to one input terminal of the two-input NAND circuit 4 and one input terminal of the two-input N0R circuit 5 and the gate electrode of the NM0S transistor N75, respectively.
  • Input The other input terminal of the NAND circuit 4, the input terminal of the inverter circuit 3, and the gate electrode of the NMOS transistor N76.
  • the output terminal of the inverter circuit 3 is connected to the other input terminal of the 2-input NOR circuit 5.
  • the output terminal of the 2-input NAND circuit 4 is connected to the gate electrode of the PMOS transistor 6 and the source of the NMOS transistor Nil.
  • the source of the PMOS transistor P1 is connected to the power supply terminal 6 (3V), and the drain is connected to the source of the PMOS transistor P12 and the source of the PMOS transistor P13.
  • Drain of NMOS transistor Nil is gate electrode of PMOS transistor P12 and P13, source of PMOS transistor P14, and drain of NMOS transistor N74 Is connected to.
  • the source of NMOS transistor N74 is connected to the drain of NM0S transistor N75.
  • the source of the NMOS transistor N75 is connected to the drain of the NMOS transistor N76, and the source of the NMOS transistor N76 is connected to the ground terminal 7.
  • the drain of the PMOS transistor P12 is connected to the PM1S transistor P12, P13 and P14, which is the substrate of the floating state N-pole B1, and the PMOS transistor P13 And the drain of the PMOS transistor P14 are connected to the output terminal 8.
  • the gate electrode of the PMOS transistor P14 is connected to the power supply terminal 6 (3 V).
  • the output terminal of the 2-input N0R circuit 5 is connected to the gate electrode of the NMOS transistor N1, the source of the NMOS transistor N1 is connected to the ground terminal 7, and the drain is connected to the source of the NMOS transistor N12. It has been.
  • the drain of NM 0 S transistor N12 is connected to output terminal 8, and the gate electrode is connected to power supply terminal 6 (3V).
  • the substrate of the PMOS transistor P1 is connected to the power supply terminal 6.
  • the source of the PMOS transistor P14 also becomes the voltage (5 V) applied to the output terminal 8, and the PMOS transistor P14 connected to the source of the PMOS transistor P14 is turned on.
  • the gate potential of the transistors P12 and P13 is also 5V.
  • the gate potential of the PMOS transistors P12 and P13 reaches 5V, the PMOS transistors P12 and P13 are turned off. Therefore, 5V applied to the output terminal 8 is transmitted to the PM0S transistor P1 and leakage current does not flow through the substrate of P1.
  • the N-well B1 which is the substrate of the PMOS transistors P12 and P13, is in a floating state, a leakage current flows to the power supply terminal 6 due to the diode between the drains of the PMOS transistors P12 and P13. There is no worry about the flow.
  • An NMOS transistor Nil exists between the source of the PMOS transistor P14 and the output of the two-input NAND circuit 4.
  • the output of the two-input NAND circuit 4 is at the "H" level, so that the gate potential and the source potential of the NMOS transistor Nil become the same, and the NMOS transistor Nil is turned off. Therefore, 5V given to the output terminal 8 is not given to the output terminal of the two-input NAND circuit 4 via the PMOS transistor N14. That is, there is no possibility that a leak current flows through a transistor included in the two-input NAND circuit 4.
  • the NMOS transistors '74, N75, and N76 are connected to the source of the PMOS transistor P14, that is, the portion that becomes 5 V when 5 V is applied to the output terminal. In this case, a leakage current from the output terminal 8 to the ground terminal 7 is considered.
  • NM0S transistor N76 is always in the off state. Therefore, even if the signal applied to the signal input terminal 1 changes to “H” level and the NMOS transistor N75 is turned on, the signal applied to the enable signal input terminal 2 remains “L”. Output terminal as long as it is at level Therefore, it is unlikely that a leak current will flow to the ground terminal 7 in the route from the transistor P14— ⁇ 74 ⁇ ⁇ ⁇ 75—N76.
  • an “H” level signal is given to the enable signal input terminal 2 as an input signal, and the input signal given to the signal input terminal 1 changes from “L” to “H” level Considering the case, the NM 0 S transistor N74 is always on, and the gate potential of the NMOS transistor N75 changes from “L” to “H” level according to the change of the input signal IN. In the transistor N76, the signal supplied to the enable signal input terminal 2 is '' H '' It is in the ON state for the level.
  • NMOS transistor N75 Gate potential of NMOS transistor N75; When it changes to "H” level, NMOS transistor N75 is turned on and NMOS transistors N74 and N75 are turned on, so PMOS transistor The potential applied to the gate of the transistor P13 changes from “H” to "L” level without passing through the 2-input NAND circuit 4 and the NMOS transistor Nil.
  • the PMOS transistor When a high-level signal is supplied as an input signal to the enable signal input terminal 2 and the input signal supplied to the signal input terminal 1 changes from “L” to "H” level, the PMOS transistor The operation of the transistor P13 in the OFF state-ON state becomes faster than in the first and second embodiments.
  • an output signal similar to that of the conventional output circuit is output to the output terminal 8 for the input signal given to each input terminal.
  • the N-well (B1) which is a substrate of the PM0S transistors P12, P13, and P14 is used.
  • the PMOS transistors P12 and P13 are turned off to prevent a leakage current from flowing from the output terminal 8 to the power supply terminal 6.
  • the signal applied to enable input signal terminal 2 is at “H” level, and the input signal applied to signal input terminal 1 is changed from “L” to “H” level (that is, the output level is “L”).
  • the potential applied to the gate of the PMOS transistor P13 is “' ⁇ '-” L without passing through the 2-input NAND circuit 4 and the NMOS transistor Nil.
  • the PM0S transistor # 13 changes from OFF to ON faster, and the output signal changes faster.
  • the signal applied to the enable signal terminal 2 is "L".
  • the NM0S transistor N76 is always off. Therefore, even if the signal applied to input signal terminal 1 changes to "H” level, a leakage current flows from output terminal 8 to ground terminal 7 as long as the signal applied to enable signal terminal 2 is at "L” level. It cannot happen.
  • the embodiment of the present invention is not limited to a tri-state output circuit as described in the text, and the same effects can be obtained even when used in a normal push-pull output circuit.
  • the NMOS transistor N12 in FIGS. 1 and 2 and the NMOS transistor N12 and 74 in FIG. 7 are used to prevent the possibility of damaging other elements by applying a 5 V voltage to the output terminal 8. If there is no risk that other elements will be destroyed at 5 V, removing them will not hinder the effect of suppressing leakage current.
  • the invention according to the present invention is suitable for use as an output circuit of a semiconductor device, particularly as an output circuit used for an interface portion of a 5 V to 13 V system.

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Description

明細書 出力回路 技術分野
本発明は半導体集積回路に関するものであり特に MO S ト ランジスタ を利用した出力回路に関するものである。 背景技術
従来、 半導体集積回路の出力回路には第 8図に示すようなものがあつ た。 以下、 第 8図を用いて従来の出力回路について説明する。
従来の出力回路は信号入力端子 1、 ィネーブル信号入力端子 2、 イ ン バ一タ 3、 2入力 NAN D回路 4、 2入力 NOR回路 5、 PMO S トランジス タ Pl、 NMO S ト ランジスタ Nl、 3 Vの電源電位が与えられた電源端 子 6、 接地電位が与えられた接地端子 7、 及び出力端子 8から構成されてい る。
信号入力端子 1は 2入力 N A N D回路 4、 2入力 N 0 R回路 5のそれぞれ一 方の入力端子に接続される。 ィネーブル信号入力端子 2は 2入力 N A N D 回路 4の他方の入力端子及びィ ンバータ回路 3の入力端子に接続されてい る。 イ ンバータ回路 3の出力端子は 2入力 N 0 R回路 5の他方の入力端子に 接続されている。 2入力 N A N D回路 4の出力端子は PM 0 S トランジス タ P1のゲー ト電極に接統され、 2入力 N 0 R回路 5の出力端子は NMO S トランジスタ N1のゲー ト電極に接続されている。 PMO S ト ランジスタ P1は電源端子 6 ( 3 V) と出力端子 8の間に接続されている。 PMO S 卜 ランジスタ P1の基板である Nゥヱルは 3 Vの電源端子 6に接続されてい る。 NM0 S トランジスタ N1は接地端子 7と出力端子 8の間に接続されて いる。 NMO S ト ランジスタ Nlの基板 （Pゥヱル） は接地端子 7に接続 されている。
つぎにこの回路の動作を説明する。 まずィネーブル信号入力端子 2に入 力信号として" L" レベル （0V) の信号が入力された場合、 2入力 NA ND回路 4の出力が" H" レベル、 2入力 N 0 R回路 5の出力が" L" レべ ルとなる。 したがって PMO S ト ランジスタ Pl、 NMOS ト ランジスタ Nlはォフ状態となる。 この結果出力端子 8は信号入力端子 1への入力信号 に係わらずフローティ ングの状態となる。
つぎにィネーブル信号入力端子 2に入力信号として" H" レベルの信号 が入力された場合、 信号入力端子 1に" L" レベルの信号が入力されると PM0 S ト ランジスタ P1はオフ状態、 NMO S ト ランジスタ N1はォン 状態となる。 その結果出力端子 8は" L" レベルの信号を出力する。 一方 信号入力端子 1に" H" レベルの信号が入力されると PM0 S トランジス タ P1はオン状態、 NMO S トランジスタ Nlはオフ状態となる。 その結 果出力端子 8は" H" レベルの信号を出力する。
しかしながら第 8図の様な従来の出力回路では、 出力端子 8に 3Vよりも 高い電源電圧の外部素子、 例えば 5Vの信号が与えられるバスなどを接続 した場合、 出力端子 8がフローティ ング状態となっているときに出力端子 8にバスに与えられた 5Vの電圧が加わる場合がある。 出力端子 8に 5 Vの 電圧が加えられると P M 0 S ト ランジスタ P 1のドレイ ン （Pァクティ ブ） 力; 5Vとなる。 この PMO S トランジスタ P1の基板 （Nゥエル） は 3 Vの電源端子 6に接続されているため、 ドレイ ン （Pアクティブ） —基板 (Nゥヱル） 間のダイオードに順方向の電圧が加わることとなる。 よつ てこのドレイ ン一基板間ダイオードに電流が流れてしまう。 このように 出力端子 8に、 5Vの信号が与えられるバス等の影響により 5Vの電圧が印 加されると、 5 Vの信号が与えられるパス—出力端子 8— PMO S ト ラン ジス タ P Iの ドレイ ン" * P M O S ト ラ ンジス タ P Iの基板-出力回路の電 源端子 6という経路で数 m Aという単位のリーク電流が流れてしまうとい う可能性がある。 本発明はこのような点を改善することを目的としたも のである。 発明の開示
本発明の代表的なものは第 1のノー ドに接続されたゲ— トと、 第 1の電 位を持つ第 1の電源端子に接続された一方の端子と、 第 2のノードに接続 された他方の端子を有する第 1の M O S トランジスタと、 第 1のノードに 接続されたゲートと、 第 2のノー ドに接続された一方の端子と、 出力端子 に接続された他方の端子とを有するフローティ ング状態のゥヱル内に形 成された第 2の M O S ト ランジスタと、 第 1の電位を持つ第 1の電源端子に 接続されたゲー トと、 第 1のノー ドに接続された一方の端子と、 出力端子 に接続された他方の端子を有するフローティ ング状態のゥュル内に形成 された第 3の M O S トランジスタとを有することを特徴としている。
このことにより出力端子に電源端子の電位 （例えば 3 V ) よりも高い電 位 （例えば 5 V ) が外部回路などより入力された場合、 フローティ ング状 態のゥエルが外部回路などより入力された高い電位付近まで上昇する。 その結果、 このゥエル内に形成された第 2のトランジスタがオフ状態とな り第 1のトランジスタに対して外部回路などより入力された高い電位が加 わることはない。 また第 2のトランジスタの基板であるフローティ ング状 態のゥエル自体は電源端子に接続されていないので出力端子から電源端 子へリ一ク電流が流れてしまうことを防ぐことができる。 図面の簡単な説明
第 1図は、 本発明第 1の実施の形態の出力回路を示す回路図である。 第 2図は、 本発明第 2の実施の形態の出力回路を示す回路図である。
第 3図は、 本発明第 1の実施の形態における出力端子 8に与えられる電圧 とリーク電流の関係を示す図である。
第 4図は、 本発明第 1の実施の形態における信号入力端子に与えられる 電圧と各部の電圧の関係を示す図である。
第 5図は、 本発明第 2の実施の形態における出力端子 8に与えられる電圧 とリーク電流の関係を示す図である。
第 6図は、 本発明第 2の実施の形態における信号入力端子に与えられる 電圧と各部の電圧の関係を示す図である。
第 7図は、 本発明第 3の実施の形態の出力回路を示す回路図である。
第 8図は、 従来の出力回路を示す図である。 発明を実施するための最良の形態
第 1図は本発明第 1の実施の形態の出力回路を示す回路図である。 なお 第 8図と共通する部分には同一の符号を付してある。 以下、 第 1図を用い て本発明の出力回路について説明する。
信号入力端子 1は 2入力 N A N D回路 4、 2入力 N 0 R回路 5のそれぞれ一 方の入力端子に接続され、 ィネーブル信号入力端子 2は 2入力 N AND回 路 4の他方の入力端子、 ィ ンバータ回路 3の入力端子に接続されている。 ィ ンバ—タ回路 3の出力端子は 2入力 N 0 R回路 5の他方の入力端子に接続 されている。 2入力 NAN D回路 4の出力端子は PM OS ト ランジスタ PI のゲ一 ト電極、 NM0 S ト ラ ンジス タ Nilのソ一スに接続されている。 PMOS ト ラ ンジスタ P1のソースは電源端子 6 ( 3 V) に、 ドレイ ンは P M 0 S ト ラ ンジス タ P 12のソース及び PMO S ト ラ ン ジス タ P 13の ソースに接続されている。 N M 0 S ト ラ ンジスタ Nilのゲー ト電極は電 源端子 6 ( 3 V) 、 ドレイ ンは PMO S ト ラ ンジス タ P 12及び P 13のゲー ト電極及び P M OS ト ランジスタ P14のソ一スへと接続されている。 P MO S ト ランジスタ P12の ドレイ ンは PMO S ト ランジスタ P 12、 P 13 及び P14の基板である Nゥエル B1に接続されている。 この PMOS トラ ンジスタ P12、 P13及び P14の基板である Nゥヱル B1は電源端子 6 (3 V) には接続されておらず、 ゥヱル全体がフローティ ング状態となって いる。 言い換えれば PMO S ト ラ ンジス タ P12、 P 13, P 14はフロー ティ ング状態の Nゥエル B1内に形成されている ト ランジスタである。 P M 0 S ト ランジスタ P 13のドレイ ン及び PMO S ト ラ ンジス タ P 14のド レィンは出力端子 8に接続されている。 PMOS トランジスタ P 14のゲー ト電極は電源端子 6 ( 3 V) に接続されている。 2入力 N O R回路 5の出 力端子は NMO S ト ランジスタ N1のゲ— ト電極に接続され、 NMO S 卜 ランジスタ N1のソースは接地端子 7と ドレイ ンは N M 0 S トランジスタ N 12のソースと接続されている。 NMO S ト ランジスタ N 12のドレイ ン は出力端子 8、 ゲー ト電極は電源端子 6 (3V) に接続されている。 なお P MO S ト ランジスタ P1の基板は電源端子 6に接続されている。
次にこの回路の動作について説明する。
まずイ ネ一ブル信号入力端子 2に入力信号と して" L" レベル （0V) の信号が入力された場合、 2入力 N A N D回路 4の出力は" H" レベル （3 V) となり PMO S トランジスタ P1はオフ状態となる。 またイ ンバ一タ 回路 3を介して" H" レベルの信号が 2入力 N 0 R回路 5に入力されるため 2入力 N 0 R回路 5の出力は" L" レベルとなる。 従って NMO S ト ラン ジスタ N1はオフ状態となる。
このようにィネーブル信号入力端子 2への入力信号が " L" レベルの場 合、 PMO S ト ランジスタ Pl、 NMO S ト ランジスタ N1がともにオフ 状態となる。 つまり信号入力端子 1への入力信号に係わらず出力端子 8は フローティ ングな状態となる。 この状態で出力端子 8に対して外部の電源端子等より 5 Vが印加された 場合、 （例えば出力端子 8が接続されているバス力; 5 Vになった場合な ど） PMO S トランジスタ P 13、 P 14の ドレイ ン一基板間のダイォ一 ド に順方向の電圧がバイァスされる。 よってドレイ ンの Pアクティブから 基板の Nゥエル B1へと電流が流れ、 フローティ ング状態である Nゥエル B 1は 5 V付近まで電位が上昇する。
Nゥヱル B1が 5 V付近まで上昇するため、 基板電位の方が PMO S ト ランジスタ P 14のゲー ト電位 （3V) よりも高くなる。 従って PMOS ト ランジスタ P 14はチャネルが形成されオン状態になる。 PMO S トラン ジスタ P14がォン状態になるため PMO S ト ランジスタ P14はソ一スも 出力端子 8に印加された電圧 （5V) となる。
この PMO S ト ランジスタ P 14のソースに接続されている PMO S ト ランジスタ P12、 P 13のゲー ト電位も 5Vとなる。 このため PMO S トラ ンジスタ P12、 P13は基板である Nゥヱル B1とゲー ト電位に差がなくな る。 従って PMO S トランジスタ P12、 P13にはチャネルが形成されず オフ状態となる。
PMO S ト ランジスタ P12、 P 13がオフ状態となることにより出力端 子 8に与えられた 5Vが PMO S ト ランジスタ P1に伝わることはない。 よって PMO S トランジスタ P1の基板を通してリ一ク電流が流れてしま うことはない。
またこの PMO S トランジスタ P 12、 P 13の基板である Nゥエル B1は フローティ ング状態であり、 3 Vの電源端子 6には接続されていない。 つ まり PMO S トランジスタ P 12、 P 13のドレイ ン -基板間ダイォ一ドによ り電源端子 6にリ—ク電流が流れてしまう心配もない。
また P M 0 S ト ランジスタ P 14のソース部分と 2入力 N A N D回路 4の 出力の間には NMO S トランジスタ Nilが存在する。 出力端子 8がフロー ティ ングとなる場合は 2入力 N A N D回路 4の出力は" H" レベルである ため、 NMO S トランジスタ Nilはそのゲー ト電位とソース電位が同一 となりオフ状態になる。 よって出力端子 8に与えられた 5Vが PMO S ト ランジスタ N 14を介して 2入力 N A N D回路 4の出力端子に与えられてし まうこともない。 つまり 2入力 N A N D回路 4の内部に含まれる トランジ スタを通してリーク電流が流れてしまう恐れもなくなる。
第 3図の上図は出力端子 8に加えられる電圧を 0 U Tとして OUTを 0— 5.5Vと変化させた場合のフローティ ング状態の Nゥヱル B1の電位変化、 PMO S ト ラ ンジスタ P 12、 P13のゲ一 卜電極に与えられる電位 （S 13) の変化を表したものである。 第 3図の下図はこの回路の電源端子 6 (3 V) 側からみた電流を I M1として I M1を示したものである。 前述で説 明したとおりフローティ ング状態の Nゥエル B1は出力端子 8に 5Vが加え られた場合、 5 V付近まで上昇する。 また PMO S ト ランジスタ P12、 P 13のゲー ト電極に与えられる S13は 5Vとなっている。 回路に流れる電流 I Mlは 8 n A程度である。 よって従来の数 m Aという リーク電流に比べ はるかに小さくなつている二とが分かる。
つぎにィネーブル信号入力端子 2に入力信号として" H" レベルの信号 が入力されている場合、 信号入力端子 1に入力信号として" L" レベルの 信号が入力されると 2入力 N A N D回路 4の出力は" H" レベルとなる。 したがって P M 0 S トランジスタ P 1はオフ状態となる。 2入力 N 0 R回 路 5はどちらの入力端子にも" L" レベルの信号が入力されるため、 出力 は" H" レベルとなる。 したがって NM 0 S トランジスタ N1はオン状態 となる。 その結果出力端子 8は" L" レベルの信号を出力する。
信号入力端子 1に入力信号として'' H" レベルの信号が入力されると 2 入力 N A N D回路 4の出力は" L" レベルとなり PMO S トランジスタ P 1はオン状態となる。 2入力 NO R回路 5の出力は" L" レベルとなり NM O S トランジスタ N 1はオフ状態となる。 また NMO S ト ランジスタ Nil もオン状態となる。 よって PMO S ト ランジスタ P 12、 P 13のゲー ト電 極には 2入力 N A N D回路 4の出力である" L" レベルの信号が与えられ る。 PM 0 S ト ランジスタ P12、 P13にはソース一基板間のダイオー ド が存在するの。 よって基板の Nゥエル B1の電位が 3Vよりも低い場合は このダイォ一 ドに順方向の電圧が加わることになり、 このソース一基板 間のダイォ一 ドに電流が流れる。 この電流により PMO S ト ランジスタ P12、 P13、 P14の基板である Nゥエル B1は 3V付近まで上昇してい る。 したがって PMO S ト ラ ンジスタ P12、 P13のゲー ト電位よりも基 板電位の方が相対的に高くなる。 P M 0 S ト ランジスタ P12、 P13には チャネルが形成されがオン状態となる。 PMO S ト ランジスタ P12はォ ン状態になることによりフローティ ング状態の Nゥエル B 1の電位を 3 V まで確実に上昇させ PMO S ト ランジスタ P 13の動作をより安定させる 効果がある。 以上の動作の結果出力端子 8は" H" レベル （3V) の信号 を出力する。
第 4図はィ ネーブル信号入力端子 2に" H" レベルの信号が入力されて いる場合の信号入力端子 1に与える電位を I Nとして I Nを 0—3V (L— H) と変化させた場合の出力端子 8の電位 0UT、 PMO S トランジスタ PIのゲー ト電位 S 11、 NMO S ト ランジスタ N1のゲー ト電位 S12、 P MO S トランジスタ P12、 P 13のゲー ト電位 S 13、 フローティ ング状態 の Nゥヱル B1の電位である。 図のように信号入力端子 1に与えられる信 号 I Nが" L" レベルで出力端子 8は 0 U Tとして" L" レベル、 信号 I Nが" H" レベルで出力端子 8は 0 UTとして" H" レベルの信号を出力 している。
なおこの回路において NMO S ト ラ ンジスタ N12は出力端子 8に 5Vの 電圧が印加された場合、 その 5Vが直接 NMO S ト ランジスタ N1等にか かって NMO S トランジスタ N1等が破壊されてしまうおそれを防ぐ役割 をはたしている。
以上本発明第 1の実施の形態による出力回路によれば、 各入力端子に与 えられる入力信号に対しては従来の出力回路と同様の出力信号を出力端 子 8から出力する。 一方出力端子 8に電源端子 6の電位 （3V) よりも高い 電位 （5V) が外部回路などより入力された場合、 PMO S ト ランジスタ P12、 P13、 P14の基板であるフローティ ング状態の Nゥヱル B1力; 5V 付近まで上昇することにより PMO S ト ラ ンジス タ P 12、 P 13がオフ状 態となる。 このように PMO S ト ラ ンジス タ P 12、 P 13がオフ状態とな れば PMO S ト ラ ンジスタ P1に対して 5Vの電位が加わり PMO S ト ラ ンジスタ P1のドレィ ン—基板を通して電源端子 6にリ 一ク電流が流れて しまうことはない。 また PMO S ト ラ ンジスタ P12、 P13、 P14の基板 であるフローティ ング状態の Nゥヱル B 1自体は 3 Vの電源端子 6には接続 されていないので出力端子 8から電源端子 6ヘリ一ク電流が流れてしまう ことを防ぐことができる。 また NMO S ト ランジス タ Nilがオフ状態と なることにより 2入力 N A N D回路 4を介してリーク電流が流れてしまう のを防ぐことができる。
第 2図は本発明第 2の実施の形態の出力回路を示す回路図である。 なお 第 1図と共通する部分には同一の符号を付してある。 以下、 第 2図を用い て本発明第 2の実施の形態の出力回路について説明する。
信号入力端子 1は 2入力 N A N D回路 4、 2入力 N 0 R回路 5のそれぞれ一 方の入力端子に接続され、 ィネーブル信号入力端子 2は 2入力 NAN D回 路 4の他方の入力端子、 ィンバータ回路 3の入力端子に接続されている。 ィンバータ回路 3の出力端子は 2入力 N 0 R回路 5の他方の入力端子に接続 されている。 2入力 NAN D回路 4の出力端子は PMO S ト ランジス タ P1 のゲ一 ト電極、 NMO S ト ランジス タ Nilのソースに接続されている。 PMO S ト ラ ンジスタ PIのソースは電源端子 6 (3V) に、 ドレイ ンは P M 0 S ト ラ ンジスタ P 12のソース及び PM O S ト ランジスタ P 13のソ一 スに接続されている。 NMO S トランジスタ Nilのゲ一 ト電極は電源端 子 6 (3V) に、 ドレイ ンは P M 0 S ト ランジスタ P12及び P13のゲー ト 電極及び P MO S ト ランジス タ P14のソースへと接続されている。 PM O S ト ラ ンジスタ P12の ドレイ ンは P M 0 S ト ラ ンジス タ P12、 P13、 P 14及び P 25の基板である Nゥエル B 1に接続され、 この Nゥエルは第 1 の実施の形態と同様にフローティ ングの状態である。 つまり第 2の実施の 形態では PMO S ト ラ ンジス タ P12、 P13、 P14及び P25がフローティ ング状態の Nゥエル B1内に形成されている。 PM0 S ト ランジスタ P 25 のソースはこのフローティ ング状態の Nゥエル B1に接統されている。 P MO S ト ラ ンジスタ P13、 P14及び P25の ドレィ ンは出力端子 8に接続さ れている。 PM0 S トランジスタ P14及び P25のゲー ト電極は電源端子 6 (3V) に接続されている。 2入力 N 0 R回路 5の出力端子は NMO S ト ラ ンジス タ N1のゲー ト電極に接続され、 NM0 S ト ラ ンジス タ N1のソー スは接地端子 7と ドレイ ンは N M 0 S ト ラ ンジス タ N 12のソースと接続さ れている。 NMO S ト ランジスタ N12のドレイ ンは出力端子 8、 ゲー ト電 極は電源端子 6 (3V) に接続されている。 なお PMO S ト ラ ンジス タ P1 の基板は電源端子 6に接続されている。
次にこの回路の動作について説明する。
まずイネ一ブル信号入力端子 2に入力信号と して" L" レベル （0V) の信号が入力された場合、 2入力 N A N D回路 4の出力は" H" レベル （3 V) となり PM 0 S ト ランジスタ P1はオフ状態となる。 またイ ンバータ 回路 3を介して" H" レベルの信号力; 2入力 NOR回路 5に入力されるため 2入力 N 0 R回路 5の出力は" L" レベルとなり NM0 S ト ランジス タ N1 はオフ状態となる。 このようにィネーブル信号入力端子 2への入力信号 力；" L" レベルの場合、 PMOS ト ランジスタ Pl、 NMO S ト ランジス タ N1がともにオフ状態となり出力端子 8は信号入力端子 1への入力信号に 係わらずフ口一ティ ングの状態となる。
この状態で出力端子 8に対して外部の電源端子等より 5 Vが印加された 場合 （例えば出力端子 8が接続されているバスが 5 Vになった場合な ど） 、 P M 0 S ト ラ ンジス タ P13、 P14、 P25のドレイ ン一基板間のダ ィォ一ドに順方向の電圧が加わることになり、 これらのダイオードに電 流が流れる。 この結果、 基板である Nゥヱル B1が 5V付近まで上昇す る。 Nゥエル B1が 5V付近まで上昇した結果 PMO S ト ラ ンジスタ P14 及び P25はゲー ト電位が 3Vであるため基板電位の方が相対的に高くなり ォン状態になる。 PMO S ト ラ ン ジス タ P14がオン状態になるため出力 端子に印加された 5Vは PMO S ト ランジスタ P 14のソースに現われ、 こ の PMO S ト ラ ンジス タ？ 14のソースに接続されている P M 0 S ト ラ ン ジスタ P12、 P13のゲ一ト電極力; 5Vとなる。 また PMOS ト ランジス タ P25もオン状態になるため Nゥヱル B1の電位は第 1の実施の形態のよう に 5V付近 （5-ひ ） ではなく 5Vとなっており基板の Nゥエル B1と PMO S ト ラ ンジス タ P12、 P13のゲ一 ト電位が全く同じ電位となる。 このた め PMOS ト ランジスタ P 12、 P 13は第 1の実施の形態よりも安定した動 作でオフ状態となる。 PMO S ト ランジスタ P12、 P13がオフ状態にな れば出力端子 8に与えられた 5Vが PMO S トランジスタ P1に伝わり PM OS トランジスタ P1の基板を通してリ一ク電流が流れてしまうことはな い。 なおこの第 2の実施の形態において P M 0 S ト ラ ンジス タ P12、 P 13、 P25の基板である Nゥエル B1は第 1の実施の形態同様フローティ ン グ状態であるため P M 0 S ト ラ ンジス タ P12、 P13、 P25の ドレイ ン一 基板間ダイオー ドにより基板の Nゥヱル B 1を通して電源端子 6にリーク 電流が流れてしまう心配もない。 また PMO S ト ランジスタ P14のソ一ス部分と 2入力 N A N D回路 4の 出力の間には NMO S トランジスタ Nilが存在する。 出力端子 8がフロー ティ ングとなる場合は 2入力 NAN D回路 4の出力は" H" レベルである ため、 NMO S ト ランジスタ Nilはそのゲー 卜電位とソース電位が同一 となりオフ状態になる。 よって出力端子 8に与えられた 5Vが PMO S ト ランジスタ N 14を介して 2入力 N A N D回路 4の出力端子に与えられてし まうこともない。 つまり 2入力 N A N D回路 4の内部に含まれる ト ランジ スタを通してリーク電流が流れてしまう恐れもなくなる。
第 5図の上図は出力端子 8に加える電圧を 0 UTとして OUTを 0— 5.5V と変化させた場合のフローティ ング状態の Nゥヱル B1の電位変化、 PM O S トランジスタ P12、 P 13のゲー ト電極に与えられる電位 （S23) の 変化を示したものである。 第 5図の下図はこの回路の電源端子 （3V) 側 からみた電流を I M2として I M2を示したものである。 前述で説明した とおりフローティ ング状態の Nゥエル B1は出力端子 8に 5 Vが加えられた 場合、 5Vまで上昇しており PM 0 S ト ランジスタ P12、 P 13のゲー ト電 極には同じ 5Vの電圧が加えられている。 このように基板とゲ一 トに与え られる電位が完全に一致した結果回路の動作はさらに安定し回路に流れ る電流 ΓΜ2は 3 η Α程度であり第 1の実施の形態に比べさらに小さくなつ ていることが分かる。
つぎにィネーブル信号入力端子 2に入力信号と して'' H" レベルの信号 が入力された場合、 信号入力端子 1に入力信号として" L" レベルの信号 が入力されると 2入力 N A N D回路 4の出力は" H" レベルとなり PMO S ト ランジスタ P1はオフ状態となる。 2入力 N 0 R回路 5はどちらの入力 端子にも" L" レベルの信号が入力されるため、 出力は" H" レベルと なり NMO S ト ランジス タ N1はオン状態となる。 その結果出力端子 8 は" L" レベル （0V) の信号を出力する。 信号入力端子 1に入力信号として" H" レベルの信号が入力されると 2 入力 N A N D回路 4の出力は" L" レベルとなり PMOS トランジスタ P 1はオン状態となる。 2入力 N 0 R回路 5の出力は" L" レベルとなり NM O S トランジスタ N1はオフ状態となる。 また NMOS ト ランジスタ Nil はオン状態であるため PMOS トランジスタ P12、 P 13のゲー ト電極には 2入力 N A N D回路 4の出力である" L" レベルの信号が与えられてい る。 PM 0 S ト ランジスタ P12、 P13のソース一基板間のダイオー ドに より PMO S トランジスタ P 12、 P13、 P 14の基板である Nゥエル B1は 3V付近まで上昇しているため、 PMO S ト ランジスタ P12、 P13は相対 的に基板の方が高い電位となり共にオン状態となる。 その結果出力端子 8 は" H" レベル （3V) の信号を出力する。
第 6図はイネ—ブル信号入力端子 2に" H" レベルの信号が入力されて いる場合の信号入力端子 1に与える電位を I Nとして I Nを 0— 3 V (L— H) と変化させた場合の出力端子 8の電位 OUT、 PMO S トランジスタ PIのゲー ト電位 S21、 NMO S ト ランジスタ N1のゲー ト電位 S22、 P MO S ト ランジスタ P12、 P 13のゲー ト電位 S 23、 フローティ ング状態 の Nゥヱル B1の電位である。 図のように信号入力端子 1に与えられる信 号 I Nが" L" レベルで出力端子 8は 0 U Tとして" L" レベル、 信号 I Nが" H" レベルで出力端子 8は 0 U Tとして" H" レベルの信号を出力 している。
以上本発明第 2の実施の形態による出力回路によれば、 各信号入力端子 に加えられる入力信号に対しては従来の出力回路と同様の出力信号を出 力端子 8に出力する。 また出力端子 8に電源端子 6の電位 （3V) よりも高 い電位 （5V) が外部回路などより入力されても PMO S トランジスタ P 25の働きにより PMO S ト ラ ンジスタ P12、 P 13等の基板であるの N ゥエル B1が PMO S トランジスタ P12、 P13のゲ一 ト電位と同電位であ る 5 Vまで上昇する。 このことにより PMO S ト ラ ンジスタ P 12、 P13は 第 1の実施の形態よりさらに安定した動作を行ない出力端子 8から電源端 子 6ヘリーク電流が流れてしまうことをより確実に防ぐことができる。 ま た NMO S トランジスタ Nilによって 2入力 N A N D回路 4を通してリ― ク電流が流れてしまう恐れもなくなる。
第 7図は本発明第 3の実施の形態の出力回路を示す回路図である。 なお 第 1図、 第 2図と共通する部分には同一の符号を付してある。 以下、 第 3図 を用いて本発明の出力回路について説明する。
信号入力端子 1は 2入力 N A N D回路 4、 2入力 N 0 R回路 5のそれぞれ一 方の入力端子及び NM 0 S ト ラ ンジス タ N 75のゲー ト電極に接続され、 ィネーブル信号入力端子 2は 2入力 N A N D回路 4の他方の入力端子、 ィン バータ回路 3の入力端子及び NMO S ト ラ ンジスタ N76のゲー ト電極に接 続されている。 ィンバータ回路 3の出力端子は 2入力 NOR回路 5の他方の 入力端子に接続されている。 2入力 N A N D回路 4の出力端子は P MO S ト ランジス タ 6のゲー ト電極、 NMO S ト ランジス タ Nilのソースに接続 されている。 PMO S ト ランジス タ P1のソースは電源端子 6 (3V) に、 ドレイ ンは PMO S ト ラ ンジス タ P 12のソース及び PMO S ト ラ ン ジス タ P13のソ一スに接続されている。 NMO S ト ラ ンジスタ Nilの ドレィ ンは PMO S ト ラ ンジス タ P 12及び P 13のゲー ト電極、 及び PMO S ト ラ ンジス タ P 14のソース、 NMO S ト ラ ンジス タ N 74の ド レイ ンと接続 されている。 NMO S ト ラ ン ジス タ N 74のソースは N M 0 S ト ラ ンジス タ N 75の ドレイ ンと接続されている。 NMO S ト ラ ンジス タ N 75のソ一 スは NMO S ト ラ ンジスタ N 76の ドレイ ンと、 NMO S ト ラ ンジスタ N 76のソースは接地端子 7と接続されている。 PMO S トラ ンジスタ P12の ドレイ ンは P M 0 S ト ラ ン ジス タ P 12、 P 13及び P 14の基板であるフ 口一ティ ング状態の Nゥヱル B1に接続され、 PMO S ト ラ ンジス タ P13 のドレイ ン及び P MO S トランジスタ P14のドレイ ンは出力端子 8に接続 されている。 PMO S ト ランジス タ P 14のゲー ト電極は電源端子 6 (3 V) に接続されている。 2入力 N 0 R回路 5の出力端子は NMO S トラン ジスタ N1のゲ一 卜電極に接続され、 NMO S ト ランジスタ N1のソース は接地端子 7と ドレイ ンは NMO S ト ランジスタ N 12のソースと接続され ている。 NM 0 S トランジスタ N12のドレイ ンは出力端子 8、 ゲー ト電極 は電源端子 6 (3V) に接続されている。 なお PMO S ト ランジスタ P1の 基板は電源端子 6に接続されている。
次にこの回路の動作について説明する。
まずイネ一ブル信号入力端子 2に入力信号として" L" レベルの信号が 入力された場合、 2入力 N A N D回路 4の出力は" H" レベルとなり PM 0 S ト ラ ンジス タ P1はオフ状態となる。 またィ ンバータ回路 3を介し て" H" レベルの信号が 2入力 N 0 R回路 5に入力されるため 2入力 N 0 R 回路 5の出力は" L" レベルとなり N M 0 S ト ランジスタ N1はオフ状態 となる。 このようにィ ネーブル信号入力端子 2への入力信号が" L" レべ ルの場合、 PMO S ト ランジスタ Pl、 NMO S ト ランジスタ N1がとも にオフ状態となり出力端子 8は信号入力端子 1への入力信号に係わらずフ 口一ティ ングの状態となる。
この状態で出力端子 8に対して外部の電源端子等より 5 Vが印加された 場合 （例えば出力端子 8が接続されているバスが 5 Vになつた場合な ど） 、 PMO S トランジスタ P 13、 P 14の ドレイ ン一基板間のダイォー ドに順方向の電圧が加わることになり、 このダイオードに電流が流れる ことにより PMO S トランジスタ P 13、 P14の基板である Nゥエル B1が 5Vi寸近まで上昇する。 Nゥヱル B1力; 5V付近まで上昇した結果、 PMO S トランジスタ P14のゲ一 ト電位は 3 Vであるため基板電位の方が相対的 に高くなり PMO S ト ランジスタ P 14がオン状態になる。 PMO S ト ラ ンジスタ P14がォン状態になるため PMO S ト ラ ンジスタ P 14はソース も出力端子 8に印加された電圧 （5V) となり、 この PMO S ト ランジス タ P 14のソースに接続されている PMO S ト ランジスタ P 12、 P13の ゲー ト電位も 5Vとなる。 PMO S ト ランジスタ P12、 P 13のゲート電位 力; 5Vとなると PMO S トランジスタ P12、 P13はオフ状態となる。 その ため出力端子 8に与えられた 5Vが PM 0 S トランジスタ P1に伝わり P1 の基板を通してリ一ク電流が流れてしまうことはない。 またこの PMO S ト ランジスタ P12、 P 13の基板である Nゥエル B1はフローティ ング状 態であるため PMO S ト ランジスタ P 12、 P 13のドレイ ン一基板間のダ ィォードにより電源端子 6にリーク電流が流れてしまう心配もない。
また PMO S トランジスタ P14のソ一ス部分と 2入力 N A N D回路 4の 出力の間には NMO S トランジスタ Nilが存在する。 出力端子 8がフロー ティ ングとなる場合は 2入力 N AND回路 4の出力は" H" レベルである ため、 NMO S ト ランジスタ Nilはそのゲー ト電位とソース電位が同一 となりオフ状態になる。 よって出力端子 8に与えられた 5Vが PMO S ト ラ ンジスタ N 14を介して 2入力 N A N D回路 4の出力端子に与えられてし まうこともない。 つまり 2入力 N A N D回路 4の内部に含まれる トランジ スタを通してリーク電流が流れてしまう恐れもなくなる。
またこの回路構成では PMO S ト ランジスタ P 14のソースつまり出力 端子に 5Vが加えられた場合に 5Vとなる部分に NMO S ト ランジスタお' 74、 N75、 N76が接続されている。 この場合出力端子 8から接地端子 7へ のリ一ク電流が考えられる。 しかしィ ネーブル信号入力端子 2に与えられ る信号が" L" レベルの場合、 N M 0 S ト ランジスタ N76は常にオフ状 態となつている。 そのため信号入力端子 1に与えられる信号が'' H" レべ ルに変化して NMO S トランジスタ N 75がォン状態になってもイ ネ一ブ ル信号入力端子 2に与えられる信号が" L" レベルであるかぎり出力端子 から ト ランジスタ P14— Ν74·→Ν75— N76という順路で接地端子 7に リーク電流が流れてしまうことはありえない。
つぎにィネーブル信号入力端子 2に入力信号として" H" レベルの信号 が入力された場合、 信号入力端子 1に入力信号として" L" レベルの信号 が入力されると 2入力 N A N D回路 4の出力は" H" レベルとなり PMO S ト ランジスタ P1はオフ状態となる。 2入力 N 0 R回路 5はどちらの入力 端子にも" L" レベルの信号が入力されるため、 出力は" H" レベルと なり NMO S ト ラ ンジス タ N1はオン状態となる。 その結果出力端子 8 は" L" レベルの信号を出力する。
信号入力端子 1に入力信号として" H" レベルの信号が入力されると 2 入力 NAN D回路 4の出力は" L" レベルとなり PMO S ト ランジスタ P 1はオン状態となる。 2入力 N 0 R回路 5の出力は'' L" レベルとなり NM O S ト ランジスタ N1はオフ状態となる。 また NMOS ト ランジスタ Nil はオン状態であるため PMO S トランジスタ P12、 P13のゲー ト電極に は 2入力 N A N D回路 4の出力である" L" レベルの信号が与えられてい る。 PMO S ト ランジスタ P 12、 P 13のソース一基板間のダイォ一 ドに より PMO S ト ランジスタ P12、 P13、 P 14の基板である Nゥヱルは 3 V 付近まで上昇しているため、 P M 0 S ト ランジスタ P12、 P 13共にオン 状態となる。 その結果出力端子 8は'' H" レベル （3V) の信号を出力す る。
ここでイネ一ブル信号入力端子 2に入力信号と して'' H" レベルの信号 が与えられており、 信号入力端子 1に与えられる入力信号が" L" から" H" レベルへと変化する場合を考えると、 NM 0 S ト ランジスタ N74は 常にオン状態、 NMO S ト ランジスタ N75のゲー ト電位は入力信号 I N の変化に応じて" L" →" H" レベルへと変化する。 また NMO S ト ラ ンジスタ N76はィネーブル信号入力端子 2に与えられている信号が'' H" レベルのためォン状態である。 NMO S ト ラ ンジスタ N 75のゲー ト電位 力；" H" レベルへと変化すると NMO S ト ランジス タ N75はオン状態と なり NMO S ト ランジス タ N74、 N75共にオン状態となるため PMO S ト ラ ンジスタ P13のゲ一 トに与えられる電位が 2入力 N A N D回路 4、 N MO S ト ラ ンジス タ Nilを介さずに" H" — " L" レベルへと変化す る。 つまりネーブル信号入力端子 2に入力信号として" H" レベルの信号 が与えられており、 信号入力端子 1に与えられる入力信号が" L" から" H" レベルへと変化する場合、 PMO S ト ラ ンジス タ P13のオフ状態— ォン状態の動作が第 1、 第 2の実施の形態よりも高速になる。
以上本発明第 3の実施の形態による出力回路によれば、 各入力端子に与 えられる入力信号に対しては従来の出力回路と同様の出力信号を出力端 子 8に出力する。 また出力端子 8に電源端子 6の電位 （3V) よりも高い電 位 （5V ) が外部回路などより入力されても P M 0 S ト ランジスタ P 12、 P13、 P14の基板である Nゥエル （B1) 力; 5V付近まで上昇することに よ り PMO S ト ランジスタ P12、 P13がオフ状態となり出力端子 8から電 源端子 6へリ一ク電流が流れてしまうことを防ぐことができる。 また N M O S ト ラ ンジスタ Nilによって 2入力 N A N D回路 4を通してリ一ク電流 が流れてしまう恐れもなくなる。
またイネ—ブル入力信号端子 2に与えられる信号が" H" レベルで、 信 号入力端子 1に与えられる入力信号が" L" — " H" レベルへと変化する (つまり出力レベルが" L" — " H" レベルへと変化する） 場合、 PM O S ト ラ ンジス タ P 13のゲー トに与えられる電位が 2入力 N A N D回路 4、 NMO S ト ランジスタ Nilを介さずに" Η·' ―" L" レベルへと変化 するので PM0 S トランジスタ Ρ 13のオフからオン状態への変化がより 速くなり出力信号の変化もより高速になる。
またこの回路構成ではィネーブル信号端子 2に与えられる信号が" L" レベルの場合、 NM0 S ト ラ ン ジス タ N76は常にオフ状態となってい る。 そのため入力信号端子 1に与えられる信号が" H" レベルに変化して もィネーブル信号端子 2に与えられる信号が" L" レベルであるかぎり出 力端子 8から接地端子 7にリ一ク電流が流れてしまうことはあり得ない。 なお本発明の実施の形態は本文中説明したような トライステー トの出 力回路に限定されるものではなく、 通常のプッシュプル出力回路に用い ても同様の効果を奏するものである。 また第 1図、 第 2図における NMO S ト ランジスタ N12及び第 7図における NMO S ト ラ ンジスタ N12、 74 は出力端子 8への 5 Vの電圧印加により他の素子が破壊される恐れを防ぐ ためのもので、 他の素子が 5 Vで破壊される恐れがなければ、 削除しても リーク電流を抑える効果には何ら支障はない。 産業上の利用性
このように本発明にかかる発明は半導体装置の出力回路として、 特に 5 V系一 3V系のィンターフェース部分等に用いられる出力回路として用い るのに適している。

Claims

請求の範囲
1 . 第 1のノー ドに接続されたゲー トと、 第 1の電源端子に接続された 一方の端子と、 第 2のノードに接続された他方の端子と、 前記第 1の電源 端子に接続された基板端子を有する第 1の M O S トランジスタと、
前記第 1のノー ドに接続されたゲー トと、 前記第 2のノー ドに接続さ れた一方の端子と、 出力端子に接統された他方の端子と、 フローテイ ン グ状態である第 3のノードに接続された基板端子を有する第 2の M O S ト ランジスタと、
前記第 1の電源端子に接続されたゲー トと、 前記第 1のノー ドに接続 された一方の端子と、 前記出力端子に接続された他方の端子と、 前記第 3 のノー ドに接続された基板端子を有する第 3の M 0 S トランジスタとを有 することを特徴とする出力回路。
2 . 前記第 1のノー ドに接続されたゲー トと、 前記第 2のノー ドに接続 された一方の端子と、 前記第 3のノードに接続された他方の端子と、 前記 第 3のノー ドに接続された基板端子を有する第 4の M O S ト ランジスタを 有する二とを特徴とする請求項 1記載の出力回路。
3 . 前記第 1の電源端子に接続されたゲー トと、 前記第 3のノー ドに接 続された一方の端子と、 前記出力端子に接続された他方の端子と、 前記 第 3のノー ドに接続された基板端子を有する第 4の M O S トランジスタを 有することを特徴とする請求項 1記載の出力回路。
4 . 前記第 1のノー ドに接続されたゲー トと、 前記第 2のノー ドに接続 された一方の端子と、 前記第 3のノードに接続された他方の端子と、 前記 第 3のノ一 ドに接続された基板端子を有する第 4の M O S ト ラ ンジスタ と、
前記第 1の電源端子に接続されたゲー トと、 前記第 3のノー ドに接統さ れた一方の端子と、 前記出力端子に接続された他方の端子と、 前記第 3の ノ一ドに接続された基板端子を有する第 5の M O S ト ラ ンジスタとを有す ることを特徴とする請求項 1記載の出力回路。
5 . 第 1の入力信号が与えられる第 1の入力信号端子と、
第 2の入力信号が与えられる第 2の入力信号端子と、
第 1のノードに接続されたゲー ト と、 第 1の電位を持つ第 1の電源端子に 接続された一方の端子と、 第 2のノー ドに接続された他方の端子と、 前記 第 1の電位を持つ第 1の電源端子に接続された基板端子を有する第 1の M 0 S ト ランジスタと、
前記第 1のノ ― ドに接続されたゲ— ト と、 前記第 2のノー ドに接続され た一方の端子と、 出力端子に接続された他方の端子と、 フローティ ング 状態の第 3のノ一ドに接続された基板端子を有する第 2の M O S ト ランジ スタと、
前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前記第 1の ノ一ドに接続された一方の端子と、 前記出力端子に接続された他方の端 子と、 前記第 3のノー ドに接続された基板端子を有する第 3の M O S トラ ンジスタと、
前記第 1の入力端子に接続されたゲー ト と、 前記第 1のノー ドに接続さ れた一方の端子と、 第 4のノー ドに接続された他方の端子と、 第 2の電位 を持つ第 2の電源端子に接続された基板端子とを有する第 4の M O S トラ ンジスタと、
前記第 2の入力端子に接続されたゲ一 トと、 前記第 4のノードに接続さ れた一方の端子と、 前記第 2の電位を持つ第 2の電源端子に接続された他 方の端子と、 前記第 2の電位を持つ第 2の電源端子に接続された基板端子 とを有する第 5の M O S ト ラ ンジス タを有することを特徴とする出力回 路。
6 . 前記第 1のノ一 ドに接続されたゲー トと、 第 2のノ ードに接統され た一方の端子と、 前記第 3のノー ドに接続された他方の端子と、 該第 3の ノ― ドに接続された基板端子を有する第 6の M O S ト ランジスタを有する ことを特徴とする請求項 5記載の出力回路。
7 . 前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前記 第 3のノードに接続された一方の端子と、 前記出力端子に接続された他方 の端子と、 前記第 3のノ— ドに接続された基板端子を有する第 6の M O S トランジスタを有することを特徴とする請求項 5記載の出力回路。
8 . 前記第 1のノー ドに接続されたゲー ト と、 前記第 2のノ ー ドに接続 された一方の端子と、 前記第 3のノードに接続された他方の端子と、 前記 第 3のノ一ドに接続された基板端子を有する第 6の M 0 S ト ラ ンジスタ と、
前記第 1の電位を持つ第 1の電源端子に接続されたゲー 卜と、 前記第 3の ノ ー ドに接続された一方の端子と、 前記出力端子に接続された他方の端 子と、 前記第 3のノー ドに接続された基板端子を有する第 7の M O S ト ラ ンジスタを有することを特徴とする請求項 5記載の出力回路。
9 . 第 1のノー ドに接続されたゲー トと、 第 1の電源端子に接続された —方の端子と、 第 2のノ ー ドに接続された他方の端子を有する第 1の M O S トランジスタと、
前記第 1のノー ドに接続されたゲー ト と、 前記第 2のノ一 ドに接続され た一方の端子と、 出力端子に接続された他方の端子とを有するフロー ティ ング状態のゥエル内に形成された第 2の M O S ト ランジスタと、 前記第 1の電源端子に接続されたゲー トと、 前記第 1のノードに接続さ れた一方の端子と、 前記出力端子に接続された他方の端子を有する前記 フローティ ング状態のゥヱル内に形成された第 3の M O S トランジスタと を有することを特徴とする出力回路。
1 0 . 前記第 1のノー ドに接続されたゲー トと、 前記第 2のノー ドに接 続された一方の端子と、 前記フローティ ング状態のゥヱルに接続された 他方の端子とを有する前記フローティ ング状態のゥエル内に形成された 第 4の M 0 S ト ランジスタを有することを特徴とする請求項 9記載の出力 回路。
1 1 . 前記第 1の電源端子に接続されたゲー トと、 前記フローティ ング 状態のゥニルに接続された一方の端子と、 前記出力端子に接続された他 方の端子とを有する前記フローテイ ング状態のゥュル内に形成された第 4 の M 0 S ト ランジスタを有することを特徴とする請求項 9記載の出力回 路。
1 2 . 前記第 1のノー ドに接統されたゲー トと、 前記第 2のノードに接 続された一方の端子と、 前記フローティ ング状態のゥヱルに接続された 他方の端子とを有する前記フローティ ング状態のゥエル内に形成された 第 4の M O S トランジスタと、
前記第 1の電源端子に接続されたゲー トと、 前記フローティ ング状態の ゥュルに接続された一方の端子と、 前記出力端子に接続された他方の端 子とを有する前記フローティ ング状態のゥヱル内に形成された第 5の M O S トランジスタを有することを特徴とする請求項 9記載の出力回路。
1 3 . 第 1の入力信号が与えられる第 1の入力信号端子と、
第 2の入力信号が与えられる第 2の入力信号端子と、
第 1のノー ドに接続されたゲー トと、 第 1の電位を持つ第 1の電源端子に 接続された一方の端子と、 第 2のノ—ドに接続された他方の端子とを有す る第 1の M O S トランジスタと、
前記第 1のノ一ドに接続されたゲ一 トと、 前記第 2のノ一ドに接続され た一方の端子と、 出力端子に接続された他方の端子とを有する前記フ 口一ティ ング状態のゥエル内に形成された第 2の M O S トランジスタと、 前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前記第 1の ノ一ドに接続された一方の端子と、 前記出力端子に接続された他方の端 子とを有する前記フローティ ング状態のゥヱル内に形成された第 3の M 0 S トランジスタと、
前記第 1の入力端子に接続されたゲー トと、 前記第 1のノードに接続さ れた一方の端子と、 第 4のノー ドに接続された他方の端子とを有する第 4 の M O S トランジスタと、
前記第 2の入力端子に接続されたゲー トと、 前記第 4のノードに接続さ れた一方の端子と、 前記第 2の電位を持つ第 2の電源端子に接続された他 方の端子とを有する第 5の M O S ト ランジスタを有することを特徴とする 出力回路。
1 4 . 前記第 1のノー ドに接続されたゲー トと、 第 2のノー ドに接続さ れた一方の端子と、 前記フローティ ング状態のゥヱル内に接続された他 方の端子とを有する前記フローティ ング状態のゥエル内に形成された第 6 の M O S トランジスタを有することを特徴とする請求項 13記載の出力回 路。
1 5 . 前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前 記フローティ ング状態のゥエルに接続された一方の端子と、 前記出力端 子に接続された他方の端子とを有する前記フローティ ング状態のゥエル 内に形成された第 6の M O S トランジスタを有することを特徴とする請求 項 13記載の出力回路。
1 6 . 前記第 1のノー ドに接続されたゲー トと、 前記第 2のノー ドに接 続された一方の端子と、 前記フローティ ング状態のゥヱルに接続された 他方の端子とを有する前記フローテイ ング状態のゥェル内に形成された 第 6の M O S トランジスタと、
前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前記フ ローティ ング状態のゥエルに接続された一方の端子と、 前記出力端子に 接続された他方の端子とを有する前記フローテイ ング状態のゥュル内に 形成された第 7の M O S ト ランジスタを有することを特徴とする請求項 13 記載の出力回路。
1 7 . 第 1のノードに接続されたゲー トと、 第 1の電源端子に接続され た一方の端子と、 第 2のノー ドに接続された他方の端子と、 前記第 1の電 源端子に接続された基板端子を有する第 1の M O S ト ラ ンジスタと、
第 3のノ一ドに接続されたゲ一 トと、 前記第 2のノ一 ドに接続された 一方の端子と、 出力端子に接続された他方の端子と、 フローティ ング状 態である第 4のノ― ドに接続された基板端子を有する第 2の M O S トラン ジスタと、
前記第 1の電源端子に接続されたゲ— トと、 前記第 3のノー ドに接続さ れた一方の端子と、 前記出力端子に接続された他方の端子と、 前記第 4の ノー ドに接統された基板端子を有する第 3の M O S ト ラ ンジス タと、 前記第 1の電源端子に接統されたゲー トと、 前記第 1のノ—ドに接続さ れた一方の端子と、 前記第 3のノー ドに接続された他方の端子と、 前記第 1の電源端子に接続された基板端子を有する第 4の M 0 S ト ラ ンジスタ と を有することを特徴とする出力回路。
1 8 . 前記第 3のノー ドに接続されたゲー トと、 前記第 2のノー ドに接 続された一方の端子と、 前記第 4のノードに接続された他方の端子と、 前 記第 4のノ一 ドに接続された基板端子を有する第 5の M 0 S ト ラ ンジス タ を有することを特徴とする請求項 17記載の出力回路。
1 9 . 前記第 1の電源端子に接続されたゲー トと、 前記第 4のノー ドに 接続された一方の端子と、 前記出力端子に接続された他方の端子と、 前 記第 4のノ一 ドに接続された基板端子を有する第 5の M O S ト ラン ジスタ を有することを特徴とする請求項 17記載の出力回路。
2 0 . 前記第 3のノー ドに接統されたゲー ト と、 前記第 2のノー ドに接 続された一方の端子と、 前記第 4のノードに接続された他方の端子と、 前 記第 4のノ一ドに接続された基板端子を有する第 5の M O S トランジスタ と、
前記第 1の電源端子に接統されたゲ— ト と、 前記第 4のノ—ドに接続さ れた一方の端子と、 前記出力端子に接続された他方の端子と、 前記第 4の ノ一ドに接続された基板端子を有する第 6の M O S ト ランジスタとを有す ることを特徴とする請求項 17記載の出力回路。
2 1 . 第 1の入力信号が与えられる第 1の入力信号端子と、
第 2の入力信号が与えられる第 2の入力信号端子と、
第 1のノードに接続されたゲー トと、 第 1の電位を持つ第 1の電源端子に 接続された一方の端子と、 第 2のノードに接続された他方の端子と、 前記 第 1の電位を持つ第 1の電源端子に接続された基板端子を有する第 1の M O S トランジスタと、
第 3のノー ドに接続されたゲー ト と、 前記第 2のノー ドに接続された一 方の端子と、 出力端子に接続された他方の端子と、 フローティ ング状態 の第 4のノ一ドに接続された基板端子を有する第 2の M O S ト ランジスタ と、
前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前記第 3の ノ一 ドに接続された一方の端子と、 前記出力端子に接続された他方の端 子と、 前記第 4のノー ドに接続された基板端子を有する第 3の M O S トラ ンジスタと、
前記第 1の電源端子に接続されたゲー トと、 前記第 1のノー ドに接続さ れた一方の端子と、 前記第 3のノードに接続された他方の端子と、 前記第 1の電源端子に接続された基板端子を有する第 4の M O S ト ラ ンジスタ と、
前記第 1の入力端子に接続されたゲ一 卜と、 前記第 3のノ— ドに接続さ れた一方の端子と、 第 5のノ ー ドに接続された他方の端子と、 第 2の電位 を持つ第 2の電源端子に接続された基板端子とを有する第 5の M O S トラ ンジスタと、
前記第 2の入力端子に接続されたゲ一 トと、 前記第 5のノードに接統さ れた一方の端子と、 前記第 2の電位を持つ第 2の電源端子に接続された他 方の端子と、 前記第 2の電位を持つ第 2の電源端子に接続された基板端子 とを有する第 6の M O S ト ラ ンジスタを有することを特徴とする出力回 路。
2 2 . 前記第 3のノー ドに接続されたゲー ト と、 第 2のノー ドに接続さ れた一方の端子と、 前記第 4のノー ドに接続された他方の端子と、 該第 4 のノー ドに接続された基板端子を有する第 7の M O S ト ランジスタを有す ることを特徴とする請求項 21記載の出力回路。
2 3 . 前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前 記第 4のノ一ドに接続された一方の端子と、 前記出力端子に接続された他 方の端子と、 前記第 4のノー ドに接続された基板端子を有する第 7の M O S ト ランジスタを有することを特徴とする請求項 21記載の出力回路。
2 4 . 前記第 3のノー ドに接続されたゲー トと、 前記第 2のノー ドに接 続された一方の端子と、 前記第 4のノー ドに接続された他方の端子と、 前 記第 4のノ一 ドに接続された基板端子を有する第 7の M O S ト ランジスタ と、
前記第 1の電位を持つ第 1の電源端子に接続されたゲ— 卜と、 前記第 4の ノ一ドに接続された一方の端子と、 前記出力端子に接続された他方の端 子と、 前記第 4のノー ドに接続された基板端子を有する第 8の M O S ト ラ ンジスタを有することを特徴とする請求項 21記載の出力回路。
2 5 . 第 1のノードに接続されたゲー トと、 第 1の電源端子に接続され た一方の端子と、 第 2のノ一ドに接続された他方の端子を有する第 1の M O S トランジスタと、
前記第 1の電源端子に接統されたゲ一 トと、 前記第 1のノ一 ドに接続さ れた一方の端子と、 第 3のノー ドに接続された他方の端子と、 前記第 1の 電源端子に接続された基板端子を有する第 2の M O S ト ランジスタと 前記第 3のノー ドに接続されたゲー トと、 前記第 2のノー ドに接統され た一方の端子と、 出力端子に接続された他方の端子とを有するフロー ティ ング状態のゥヱル内に形成された第 3の M O S トランジスタと、
前記第 1の電源端子に接続されたゲ一 卜と、 前記第 3のノー ドに接続 された一方の端子と、 前記出力端子に接続された他方の端子を有する前 記フローティ ング状態のゥエル内に形成された第 4の M O S ト ランジスタ とを有することを特徴とする出力回路。
2 6 . 前記第 3のノー ドに接続されたゲ— 卜と、 前記第 2のノ一ドに接 続された一方の端子と、 前記フローティ ング状態のゥヱルに接続された 他方の端子とを有する前記フローティ ング状態のゥエル内に形成された 第 5の M O S ト ランジスタを有することを特徴とする請求項 25記載の出力 回路。
2 7 . 前記第 1の電源端子に接続されたゲー ト と、 前記フローティ ング 状態のゥニルに接続された一方の端子と、 前記出力端子に接続された他 方の端子とを有する前記フローテイ ング状態のゥ ル内に形成された第 5 の M O S ト ランジスタを有することを特徴とする請求項 25記載の出力回 路。
2 8 . 前記第 3のノー ドに接続されたゲー ト と、 前記第 2のノー ドに接 続された一方の端子と、 前記フローティ ング状態のゥヱルに接続された 他方の端子とを有する前記フローテイ ング状態のゥュル内に形成された 第 5の M O S トランジスタと、
前記第 1の電源端子に接続されたゲ— トと、 前記フローティ ング状態の ゥエルに接続された一方の端子と、 前記出力端子に接続された他方の端 子とを有する前記フローティ ング状態のゥヱル内に形成された第 6の M 0 S ト ランジスタを有することを特徴とする請求項 25記載の出力回路。
2 9 . 第 1の入力信号が与えられる第 1の入力信号端子と、
第 2の入力信号が与えられる第 2の入力信号端子と、
第 1のノ―ドに接続されたゲー トと、 第 1の電位を持つ第 1の電源端子に 接続された一方の端子と、 第 2のノ—ドに接続された他方の端子とを有す る第 1の M O S ト ランジスタと、
前記第 1の電源端子に接続されたゲー トと、 前記第 1のノ一 ドに接統さ れた一方の端子と、 第 3のノードに接続された他方の端子と、 前記第 1の 電源端子に接続された基板端子を有する第 2の M O S トランジスタと、 前記第 3のノ一ドに接続されたゲ一 トと、 前記第 2のノ一ドに接続され た一方の端子と、 出力端子に接続された他方の端子とを有する前記フ ローティ ング状態のゥエル内に形成された第 3の M O S トランジスタと、 前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前記第 3の ノ一ドに接続された一方の端子と、 前記出力端子に接続された他方の端 子とを有する前記フローティ ング状態のゥヱル内に形成された第 4の M O S ト ランジスタと、
前記第 1の入力端子に接続されたゲ一 トと、 前記第 3のノー ドに接続さ れた一方の端子と、 第 4のノー ドに接続された他方の端子とを有する第 5 の M O S ト ラ ンジスタと、
前記第 2の入力端子に接続されたゲ一 トと、 前記第 4のノードに接続さ れた一方の端子と、 前記第 2の電位を持つ第 2の電源端子に接続された他 方の端子とを有する第 6の M O S ト ラ ンジス タを有することを特徴とする 出力回路。
3 0 . 前記第 3のノードに接続されたゲ一 卜と、 第 2のノードに接続さ れた一方の端子と、 前記フローティ ング状態のゥヱル内に接続された他 方の端子とを有する前記フローティ ング状態のゥエル内に形成された第 7 の M O S トランジスタを有することを特徴とする請求項 29記載の出力回 路。
3 1 . 前記第 1の電位を持つ第 1の電源端子に接統されたゲー 卜と、 前 記フローティ ング状態のゥエルに接続された一方の端子と、 前記出力端 子に接続された他方の端子とを有する前記フローテイ ング状態のゥエル 内に形成された第 6の M O S トランジスタを有することを特徴とする請求 項 29記載の出力回路。
3 2 . 前記第 3のノー ドに接続されたゲートと、 前記第 2のノー ドに接 続された一方の端子と、 前記フローティ ング状態のゥヱルに接続された 他方の端子とを有する前記フローティ ング状態のゥニル内に形成された 第 7の M O S トランジスタと、
前記第 1の電位を持つ第 1の電源端子に接続されたゲー トと、 前記フ ローティ ング状態のゥエルに接続された一方の端子と、 前記出力端子に 接続された他方の端子とを有する前記フローテイ ング状態のゥエル内に 形成された第 8の M O S トランジスタを有することを特徴とする請求項 29 記載の出力回路。
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