JPH11317652A

JPH11317652A - 出力回路

Info

Publication number: JPH11317652A
Application number: JP11030887A
Authority: JP
Inventors: Katsuya Arai; 勝也荒井; Shoichi Yoshizaki; 昇一吉崎
Original assignee: Matsushita Electric Industrial Co Ltd
Current assignee: Panasonic Holdings Corp
Priority date: 1998-02-13
Filing date: 1999-02-09
Publication date: 1999-11-16

Abstract

(57)【要約】【課題】電源電圧よりも高い電圧の信号を入力した場
合であっても、不要な電流発生及びゲート酸化膜破壊を
起こすことなく、遅延時間の短い出力回路を提供する。【解決手段】第１のＰチャネル型ＭＯＳトランジスタ
１２と第２のＰチャネル型ＭＯＳトランジスタ１１とが
直列接続される。前記第１のＰチャネル型ＭＯＳトラン
ジスタ１２の一端は入出力端子ＩＯに接続される。ゲー
ト制御回路４０は、前記入出力端子ＩＯに入力される信
号の電圧が電源電圧を越えるときに、前記第１のＰチャ
ネル型ＭＯＳトランジスタ１２を遮断状態にする。ＮＡ
ＮＤ回路１９にはイネーブル信号ＥＮ及び入力信号ＩＮ
が入力され、このＮＡＮＤ回路１９の出力信号により前
記第２のＰチャネル型ＭＯＳトランジスタ１１のゲート
を制御して、前記入出力端子ＩＯから信号を出力する。

Description

【発明の詳細な説明】

【０００１】

【発明の属する技術分野】本発明は、半導体集積回路の
インターフェースに関する。

【０００２】

【従来の技術】近年、半導体集積回路（以下、ＬＳＩと
呼ぶ）が高集積化及び高速化するに伴って消費電力が増
加してきている。消費電力の増加を抑える手段として、
電源電圧を下げてＬＳＩを動作させる手段が多く採用さ
れる。しかしながら、全てのＬＳＩにおいて電源電圧を
下げられない場合には、高い電源電圧（例えば５Ｖ）で
動作させるＬＳＩと低い電源電圧（例えば３．３Ｖ）で
動作させるＬＳＩとのインターフェースが重要になって
きた。５Ｖ等の高電源電圧で動作するＬＳＩの入出力端
子と３．３Ｖ等の低電源電圧で動作するＬＳＩの入出力
端子を接続した場合、次の二点が問題となる。

【０００３】第一点は、３．３Ｖで動作するＬＳＩにお
いて、電源電圧（３．３Ｖ）よりも高い電圧（５Ｖ）が
入力された場合、入出力回路の出力回路部分を構成する
Ｐチャネル型ＭＯＳトランジスタが導通状態となり、入
出力端子からＰチャネル型ＭＯＳトランジスタを通して
ＬＳＩ内部の電源ラインに電流を流し込んでしまう点で
ある。入出力端子は入力状態の時はハイインピーダンス
状態である必要があるので、電流を流し込んでしまう
と、消費電力の不要な増加を招く。

【０００４】第二点は、３．３Ｖで動作するＬＳＩ内部
のＭＯＳトランジスのゲート酸化膜は、その電源電圧
（３．３Ｖ）を越える耐圧を持っていない場合が多く、
そこに５Ｖ等の高電圧を入力すると、ゲート酸化膜の耐
圧を越えてしまい、ＭＯＳトランジスの破壊を招くとい
う点である。

【０００５】そこで、前記課題を解決する手段として、
既に、例えばＵＳＰ５５５５１４９が提案されている。

【０００６】以下、図面を用いて従来の入出力回路につ
いて説明する。尚、以下で説明する入出力回路では、前
記二点の課題は既に解決されている。

【０００７】図３は従来の入出力回路の構成図を示す。

【０００８】図３において、ＩＯは入出力端子であっ
て、ＬＳＩ外部と信号の授受を行う端子である。ＩＮは
入力端子であって、ＬＳＩ内部からの信号を入力する端
子である。ＯＵＴは出力端子であって、ＬＳＩ内部に信
号を出力する端子である。更に、ＥＮはイネーブル端子
であって、入出力端子ＩＯの出力状態と入力状態との切
り替えを行う端子である。

【０００９】１は出力回路であって、イネーブル端子Ｅ
Ｎがハイレベル（以下”Ｈ”と記す）のとき、入力端子
ＩＮからの信号を入出力端子ＩＯから出力し、イネーブ
ル端子ＥＮがロウレベル（以下”Ｌ”と記す）のとき、
入出力端子ＩＯをハイインピーダンス状態とする。

【００１０】１１、１２、１３はＰチャネル型ＭＯＳト
ランジスタ（以下ＰＭＯＳと記す）、１４、１５、１
６、１７はＮチャネル型ＭＯＳトランジスタ（以下、Ｎ
ＭＯＳと記す）である。１８はインバータ回路、１９は
ＮＡＮＤ回路、２０はＮＯＲ回路である。更に、２１は
電源端子、２２はグランド端子である。ＰＭＯＳ１１、
１２は電源端子２１と入出力端子ＩＯとの間に直列接続
される。また、ＮＭＯＳ１４、１５は入出力端子ＩＯと
グランド端子２２との間に直列接続される。

【００１１】ＮＡＮＤ回路１９の出力は、ＰＭＯＳ１１
のゲートに入力されると共に、直列接続されたＮＭＯＳ
１７、１６を順に介してＰＭＯＳ１２のゲートに入力さ
れ、且つインバータ回路１８を介してＮＭＯＳ１７のゲ
ートに入力される。ＮＡＮＤ回路１９の一方の入力端子
はイネーブル端子ＥＮに接続され、他方の端子は入力端
子ＩＮに接続される。また、入出力端子ＩＯとＰＭＯＳ
１２のゲートとはＰＭＯＳ１３を介して接続される。Ｐ
ＭＯＳ１３、ＮＭＯＳ１４、ＮＭＯＳ１６のゲートは電
源端子２１に接続される。

【００１２】ＮＯＲ回路２０の出力はＮＭＯＳ１５のゲ
ートに入力され、ＮＯＲ回路２０の一方の入力端子には
イネーブル端子ＥＮの反転信号が入力され、他方の端子
は入力端子ＩＮに接続される。

【００１３】尚、２は入力回路であって、入出力端子Ｉ
Ｏからの信号を出力端子ＯＵＴから出力して、ＬＳＩ内
部に伝える役割である。

【００１４】以上のように構成された入出力回路におい
て、特に、出力回路１における内部回路から入出力端子
ＩＯへの信号の出力動作について、以下、説明する。

【００１５】入出力端子ＩＯから信号を出力するには、
イネーブル端子ＥＮを”Ｈ”とする。先ず、入力端子
ＩＮが”Ｈ”のときの入力端子ＩＮから入出力端子ＩＯ
への出力動作について説明する。この時、ＮＡＮＤ回路
１９及びＮＯＲ回路２０の出力は共に”Ｌ”となる。Ｐ
ＭＯＳ１３、ＮＭＯＳ１４、ＮＭＯＳ１６のゲートは、
電源端子２１に接続されているので、ゲートには常に”
Ｈ”の信号が入力され、ＰＭＯＳ１３は遮断状態、ＮＭ
ＯＳ１４は導通状態、ＮＭＯＳ１６は導通状態となって
いる。インバータ回路１８には、ＮＡＮＤ回路１９か
ら”Ｌ”の信号が入力されるので、”Ｈ”を出力し、Ｎ
ＭＯＳ１７を導通状態とする。この時、ＰＭＯＳ１１、
ＰＭＯＳ１２、ＮＭＯＳ１５のゲートは全て”Ｌ”とな
り、ＰＭＯＳ１１、１２は導通状態、ＮＭＯＳ１５は遮
断状態である。従って、電源端子２１、２個のＰＭＯＳ
１１、ＰＭＯＳ１２を介して入出力端子ＩＯからは、”
Ｈ”の信号が出力される。

【００１６】次に、入力端子ＩＮが”Ｌ”のときの入力
端子ＩＮから入出力端子ＩＯへの出力動作について説明
する。このとき、ＮＡＮＤ回路１９及びＮＯＲ回路２０
の出力は共に”Ｈ”となる。ＰＭＯＳ１３、ＮＭＯＳ１
４及びＮＭＯＳ１６のゲートは、電源端子２１に接続さ
れているので、ゲートには常に”Ｈ”の信号が入力さ
れ、ＰＭＯＳ１３は遮断状態、ＮＭＯＳ１４は導通状
態、ＮＭＯＳ１６は導通状態となっている。インバータ
回路１８には、ＮＡＮＤ回路１９から”Ｈ”の信号が入
力されるので、”Ｌ”を出力し、ＮＭＯＳ１７を遮断状
態とする。この時、ＰＭＯＳ１３のゲートは”Ｈ”であ
って遮断状態であるので、ＰＭＯＳ１２のゲート電圧は
不定となる。また、ＰＭＯＳ１１、ＮＭＯＳ１５のゲー
トは”Ｈ”であるので、ＰＭＯＳ１１は遮断状態、ＮＭ
ＯＳ１５は導通状態である。ＮＭＯＳ１４もゲートが”
Ｈ”であって導通状態である。従って、グランド端子２
２、ＮＭＯＳ１５、ＮＭＯＳ１４を介して入出力端子Ｉ
Ｏからは”Ｌ”の信号が出力される。

【００１７】尚、ＰＭＯＳ１２の状態は不定であるが、
このＰＭＯＳ１２に直列接続されたＰＭＯＳ１１が遮断
状態であるので、電源端子２１から入出力端子ＩＯへの
電流は発生しない。

【００１８】次に、入出力端子ＩＯから内部回路への信
号の入力動作について、以下、説明する。

【００１９】入出力端子ＩＯから信号を入力するにはイ
ネーブル端子ＥＮを”Ｌ”とする。この時、出力回路１
は入出力端子ＩＯに対してハイインピーダンス状態とな
っている。以下、ハイインピーダンス状態の時の出力回
路１の動作について、以下、説明する。

【００２０】イネーブル端子ＥＮを”Ｌ”とすると、Ｎ
ＡＮＤ回路１９の出力は”Ｈ”、ＮＯＲ回路２０の出力
は”Ｌ”となる。ＰＭＯＳ１１のゲートには”Ｈ”の信
号が入力され、ＮＭＯＳ１５のゲートには”Ｌ”の信号
が入力され、それぞれ遮断状態となる。従って、入出力
端子ＩＯからの電流経路はなくなる。つまり、ＰＭＯＳ
１１及びＮＭＯＳ１５が遮断状態となると、電源端子２
１及びグランド端子２２と入出力端子ＩＯとを接続する
電流経路がなくなる。この時、出力回路１はハイインピ
ーダンス状態となっている。

【００２１】この状態で入出力端子ＩＯから信号が入力
されると、入力回路２を通じて出力端子ＯＵＴから内部
回路に信号が入力される。

【００２２】ここで、入出力端子ＩＯから電源電圧より
も高い電圧が入力された場合の出力回路１の動作につい
て説明する。電源端子２１の電源電圧が３．３Ｖであっ
て、入出力端子ＩＯから電源電圧を越える電圧（例えば
５Ｖ）の信号が入力された場合を例に挙げて説明する。

【００２３】ＰＭＯＳ１３においてはゲート電圧（３．
３Ｖ）より一端の電圧が高くなる（５Ｖになる）ことに
よって、ＰＭＯＳ１３が導通状態となり、入出力端子Ｉ
Ｏからの入力信号（５Ｖ）がＰＭＯＳ１２のゲートに伝
搬される。これにより、ＰＭＯＳ１２は、ゲートが５Ｖ
になって遮断状態になる。従って、入出力端子ＩＯから
電源端子２１への電流は遮断される。

【００２４】一方、ＮＭＯＳ１６にも入出力端子ＩＯか
らの信号（５Ｖ）が伝搬されるが、ゲート電圧（３．３
Ｖ）が一端の電圧（５Ｖ）及び他端の電圧（３．３Ｖ）
に比べ低いので、遮断状態となる。従って、入出力端子
ＩＯからＰＭＯＳ１３を介して伝搬してきた５Ｖの入力
信号はＮＭＯＳ１７には伝わらない。

【００２５】更に、ＮＭＯＳ１５も遮断状態であるの
で、入出力端子ＩＯからグランド端子２２への電流も発
生しない。

【００２６】また、ＮＭＯＳ１４、ＮＭＯＳ１６の一端
に５Ｖが印加されるが、ゲート電圧が３．３Ｖであるの
で、ゲート酸化膜には５Ｖと３．３Ｖの差、即ち１．７
Ｖしかかからず、ゲート酸化膜は破壊するに至ることは
ない。ＰＭＯＳ１３においては、両端に５Ｖが印加され
るが、ゲート電圧が３．３Ｖであるので、ゲート酸化膜
には５Ｖと３．３Ｖの差、即ち１．７Ｖしかかからず、
ゲート酸化膜は破壊に至ることはない。ＰＭＯＳ１２に
おいては、ゲートに５Ｖが印加されるが、一端の電圧も
５Ｖ、他端の電圧は３．３Ｖであるので、ゲート酸化膜
の電圧は１．７Ｖである。ＮＭＯＳ１４の他端の電圧は
ゲート電圧（３．３Ｖ）からＮＭＯＳ１４の閾値電圧
（バックバイアス効果を考慮して１Ｖとする）を差し引
いた電圧（２．３Ｖ）となり、ＮＭＯＳ１５に悪影響を
及ぼすことはない。

【００２７】

【発明が解決しようとする課題】しかしながら、図３を
参照しながら既述した図３の従来の入出力回路において
は、出力回路１では、入力端子ＩＮから入出力端子ＩＯ
へ”Ｈ”信号を出力するとき、入力端子ＩＮからの信号
はＮＡＮＤ回路１９、インバータ回路１８、ＮＭＯＳ１
７、ＮＭＯＳ１６、ＰＭＯＳ１２を経て入出力端子ＩＯ
から出力される構成をとっている。このため、入力端子
ＩＮに入力された信号を入出力端子ＩＯから出力までの
遅延時間が非常に長くなってしまうという問題があっ
た。

【００２８】また、半導体集積回路技術において、電源
電圧を下げる目的は、ＬＳＩの集積度を高め且つ動作速
度を速くした際の消費電力増加を抑えるためであるの
で、出力回路の遅延時間の増加は、この目的に相反する
ものであって、受け入れることは困難である。

【００２９】また、ＮＡＮＤ回路１９は、インバータ回
路１８、ＮＭＯＳ１７、ＮＭＯＳ１６、ＰＭＯＳ１１、
ＰＭＯＳ１２、ＰＭＯＳ１３を駆動する必要があって、
これ等を高速に駆動しようとすると、ＮＡＮＤ回路１９
を構成するトランジスタのサイズを大きくする必要があ
る。しかしながら、集積度の向上及び消費電力の低減に
背反してしまう。

【００３０】本発明の目的は、電源電圧よりも高い電圧
の信号を入力した場合であっても、不要な電流発生及び
ゲート酸化膜の破壊を起こすことなく、従来よりも更に
遅延時間の短い出力回路を提供することにある。

【００３１】

【課題を解決するための手段】前記目的を達成するため
に、請求項１記載の発明の出力回路は、入出力端子を有
する出力回路であって、一端が前記入出力端子に接続さ
れた第１のＰチャネル型ＭＯＳトランジスタと、前記第
１のＰチャネル型ＭＯＳトランジスタの他端に直列接続
された第２のＰチャネル型ＭＯＳトランジスタと、前記
入出力端子に接続され、前記第１のＰチャネル型ＭＯＳ
トランジスタのゲート電圧を制御するゲート制御回路と
を備え、前記第２のＰチャネル型ＭＯＳトランジスタの
ゲートには信号が入力され、この入力信号に従って前記
入出力端子から信号が出力されることを特徴とする。

【００３２】請求項２記載の発明は、前記請求項１記載
の出力回路において、前記ゲート制御回路は、出力イネ
ーブル時は、前記第１のＰチャネル型ＭＯＳトランジス
タのゲート電圧を電源電圧よりも低下させて前記第１の
Ｐチャネル型ＭＯＳトランジスタを導通状態とし、一
方、出力ディセーブル時は、前記入出力端子の電圧が電
源電圧を越えるときに、前記第１のＰチャネル型ＭＯＳ
トランジスタのゲートを前記入出力端子に接続して前記
第１のＰチャネル型ＭＯＳトランジスタを遮断状態とす
ることを特徴とする。

【００３３】請求項３記載の発明は、前記請求項１記載
の出力回路において、前記ゲート制御回路は、第３のＰ
チャネル型ＭＯＳトランジスタ及び第１のＮチャネル型
ＭＯＳトランジスタを有し、前記第３のＰチャネル型Ｍ
ＯＳトランジスタは、一端が前記入出力端子に接続さ
れ、他端が前記第１のＰチャネル型ＭＯＳトランジスタ
のゲートに接続され、ゲート電圧は電源電圧とされ、前
記第１のＮチャネル型ＭＯＳトランジスタは、一端が前
記第１のＰチャネル型ＭＯＳトランジスタのゲートに接
続され、他端の電圧は接地電圧又は電源電圧以下の電圧
とされ、ゲートにはイネーブル信号が入力されることを
特徴とする。

【００３４】請求項４記載の発明は、前記請求項３記載
の出力回路において、前記ゲート制御回路は、電圧降下
回路を有し、前記電圧降下回路は、前記第１のＰチャネ
ル型ＭＯＳトランジスタのゲートと前記第１のＮチャネ
ル型ＭＯＳトランジスタの前記一端との間に配置される
ことを特徴とする。

【００３５】請求項５記載の発明は、前記請求項３記載
の出力回路において、別途、第４のＰチャネル型ＭＯＳ
トランジスタを有し、前記第４のＰチャネル型ＭＯＳト
ランジスタは、一端の電圧が電源電圧とされ、他端が前
記第１、第２及び第３のＰチャネル型ＭＯＳトランジス
タの基板に接続され、ゲートが前記入出力端子に接続さ
れることを特徴とする。

【００３６】請求項６記載の発明は、前記請求項１記載
の出力回路において、前記ゲート制御回路は、前記入出
力端子の電圧が電源電圧以下のとき、前記第１のＰチャ
ネル型ＭＯＳトランジスタのゲート電圧を電源電圧より
も低下させて前記第１のＰチャネル型ＭＯＳトランジス
タを導通状態とし、一方、前記入出力端子の電圧が電源
電圧を越えるとき、前記第１のＰチャネル型ＭＯＳトラ
ンジスタのゲートを前記入出力端子に接続して前記第１
のＰチャネル型ＭＯＳトランジスタを遮断状態とするこ
とを特徴とする。

【００３７】請求項７記載の発明は、前記請求項６記載
の出力回路において、前記ゲート制御回路は、第３及び
第４のＰチャネル型ＭＯＳトランジスタ、第１及び第２
のＮチャネル型ＭＯＳトランジスタを有し、前記第３の
Ｐチャネル型ＭＯＳトランジスタの一端、前記第１のＮ
チャネル型ＭＯＳトランジスタの一端、及び前記第２の
Ｎチャネル型ＭＯＳトランジスタのゲートは、各々、前
記第１のＰチャネル型ＭＯＳトランジスタのゲートに接
続され、前記第４のＰチャネル型ＭＯＳトランジスタ
は、一端が前記第１のＮチャネル型ＭＯＳトランジスタ
のゲート及び第２のＮチャネル型ＭＯＳトランジスタの
一端に接続され、他端の電圧は電源電圧とされ、前記第
３のＰチャネル型ＭＯＳトランジスタは、ゲート電圧が
電源電圧とされ、一端が前記第４のＰチャネル型ＭＯＳ
トランジスタのゲートに接続され、他端が前記入出力端
子に接続されることを特徴とする。

【００３８】請求項８記載の発明は、前記請求項７記載
の出力回路において、前記ゲート制御回路は、第５のＰ
チャネル型ＭＯＳトランジスタを有し、前記第５のＰチ
ャネル型ＭＯＳトランジスタは、ゲートが前記入出力端
子に接続され、一端が前記第２のＮチャネル型ＭＯＳト
ランジスタの一端に接続され、他端の電圧が電源電圧と
されることを特徴とする。

【００３９】請求項９記載の発明は、前記請求項７又は
請求項８記載の出力回路において、ゲート制御回路は、
第１及び第２の電圧降下回路を有し、前記第１の電圧降
下回路は、前記第１のＰチャネル型ＭＯＳトランジスタ
のゲートと前記第１のＮチャネル型ＭＯＳトランジスタ
の一端との間に配置され、前記第２の電圧降下回路は、
前記第４のＰチャネル型ＭＯＳトランジスタの一端と、
前記第１のＮチャネル型ＭＯＳトランジスタのゲートと
前記第２のＮチャネル型ＭＯＳトランジスタの一端との
接続点との間に配置されることを特徴とする。

【００４０】請求項１０記載の発明は、前記請求項９記
載の出力回路において、ゲート制御回路は、第３の電圧
降下回路を有し、前記第３の電圧降下回路は、電圧降下
機能を行う回路部分と、第６のＰチャネル型ＭＯＳトラ
ンジスタとを有し、前記第６のＰチャネル型ＭＯＳトラ
ンジスタは、一端が前記第５のＰチャネル型ＭＯＳトラ
ンジスタの一端に接続され、他端が前記第１のＮチャネ
ル型ＭＯＳトランジスタのゲートと前記第２のＮチャネ
ル型ＭＯＳトランジスタの一端との前記接続点に接続さ
れ、ゲートが前記電圧降下機能を行う回路部分を介して
前記入出力端子に接続されることを特徴とする。

【００４１】請求項１１記載の発明は、前記請求項７記
載の出力回路において、別途、第７のＰチャネル型ＭＯ
Ｓトランジスタを有し、前記第７のＰチャネル型ＭＯＳ
トランジスタは、一端の電圧が電源電圧とされ、他端が
前記第１、第２及び第３のＰチャネル型ＭＯＳトランジ
スタの基板に接続され、ゲートが前記入出力端子に接続
されることを特徴とする。

【００４２】請求項１２記載の発明は、前記請求項４記
載の出力回路において、前記電圧降下回路は、ゲートを
電源電圧としたＮチャネル型ＭＯＳトランジスタ、ゲー
トを電源電圧以下にしたＰチャネル型ＭＯＳトランジス
タ、ダイオード、又はこれ等を複数直列接続した回路で
構成されることを特徴とする。

【００４３】請求項１３記載の発明は、前記請求項９又
は請求項１０記載の出力回路において、前記第１の電圧
降下回路は、ゲートを電源電圧としたＮチャネル型ＭＯ
Ｓトランジスタ、ゲートを電源電圧以下にしたＰチャネ
ル型ＭＯＳトランジスタ、ダイオード、又はこれ等を複
数直列接続した回路で構成されることを特徴とする。

【００４４】請求項１４記載の発明は、前記請求項９又
は請求項１０記載の出力回路において、前記第２の電圧
降下回路は、ゲートを電源電圧としたＮチャネル型ＭＯ
Ｓトランジスタ、ゲートを電源電圧以下にしたＰチャネ
ル型ＭＯＳトランジスタ、ダイオード、又はこれ等を複
数直列接続した回路で構成されることを特徴とする。

【００４５】請求項１５記載の発明は、前記請求項１０
記載の出力回路において、前記第３の電圧降下回路は、
ゲートを電源電圧としたＮチャネル型ＭＯＳトランジス
タ、ゲートを電源電圧以下にしたＰチャネル型ＭＯＳト
ランジスタ、ダイオード、又はこれ等を複数直列接続し
た回路で構成されることを特徴とする。

【００４６】前記の構成によれば、電源電圧より高い電
圧の信号を入力した場合でも、不要な電流発生及びゲー
ト酸化膜破壊を起こすことなく、更に遅延時間の小さい
出力回路を得ることができる。

【００４７】

【発明の実施の形態】以下本発明の実施の形態につい
て、図面を参照しながら説明する。

【００４８】（第１の実施の形態）図１は本発明の第１
の実施の形態における入出力回路の構成図である。

【００４９】尚、本発明は入出力回路を構成する出力回
路部に特に特徴があるものである。従って、入出力回路
の別の構成要素の１つである入力回路については、内部
の構成の説明を省略する。

【００５０】図１において、ＩＯは入出力端子であっ
て、ＬＳＩ外部と信号の授受を行う端子である。ＩＮは
入力端子であって、ＬＳＩ内部からの信号を入力する端
子である。ＯＵＴは出力端子であって、ＬＳＩ内部に信
号を出力する端子である。更に、ＥＮはイネーブル端子
であって、入出力端子ＩＯの出力状態と入力状態の切り
替えを行う端子である。

【００５１】１は出力回路であって、イネーブル端子
が”Ｈ”のとき、入力端子ＩＮからの信号を入出力端子
ＩＯから出力し、イネーブル端子が”Ｌ”のとき、入出
力端子ＩＯをハイインピーダンス状態とする。

【００５２】１２は第１のＰＭＯＳ、１１は第２のＰＭ
ＯＳ、１３は第３のＰＭＯＳ、３１は第４のＰＭＯＳで
ある。１４、１５、１６はＮＭＯＳ、１７は第１のＮＭ
ＯＳである。１９はＮＡＮＤ回路、２０はＮＯＲ回路で
ある。更に、２１は電源端子、２２はグランド端子であ
る。また、４０は、前記第１のＰＭＯＳ１２のゲート電
圧を制御するゲート制御回路であって、前記ＰＭＯＳ１
３及び２個のＮＭＯＳ１６、１７から成る。前記ＮＭＯ
Ｓ１６は電圧降下回路を構成する。

【００５３】ＰＭＯＳ１１、ＰＭＯＳ１２は、電源端子
２１と入出力端子ＩＯとの間に直列接続されている。ま
た、ＮＭＯＳ１４、ＮＭＯＳ１５はグランド端子２２と
入出力端子ＩＯ間に直列接続されている。ＮＡＮＤ回路
１９の出力は、ＰＭＯＳ１１のゲートに入力されてお
り、ＮＡＮＤ回路１９の一方の入力端子は、イネーブル
端子ＥＮに接続され、他方の端子は入力端子ＩＮに接続
される。ＮＯＲ回路２０の出力はＮＭＯＳ１５のゲート
に入力され、ＮＯＲ回路２０の一方の入力端子には、イ
ネーブル端子ＥＮの反転信号が入力され、他方の端子は
入力端子ＩＮが接続される。また、ＰＭＯＳ１２のゲー
トは、直列接続されたＮＭＯＳ１６、ＮＭＯＳ１７を介
してグランド端子２２に接続されると共に、ＰＭＯＳ１
３を介して入出力端子ＩＯと接続される。

【００５４】ＰＭＯＳ１３、ＮＭＯＳ１４、ＮＭＯＳ１
６のゲートは電源端子２１に接続され、ＮＭＯＳ１７の
ゲートはイネーブル端子ＥＮに接続される。

【００５５】更に、ＰＭＯＳ１１、ＰＭＯＳ１２、ＰＭ
ＯＳ１３、ＰＭＯＳ３１の基板は、ゲートを入出力端子
ＩＯに接続したＰＭＯＳ３１を介して電源端子２１に接
続される。

【００５６】尚、ＰＭＯＳ１１の基板は必ずしも、ＰＭ
ＯＳ１２の基板と共通接続される必要はないが、共通接
続すれば、設計上、少面積化が実現できるという効果が
得られる。

【００５７】尚、ＮＭＯＳ１４及びＮＭＯＳ１６は、そ
の各ゲートが電源に接続されており、一端に電源電圧を
越える電圧が印加された場合であっても、他端には（ゲ
ート電位−しきい値電圧）の電圧しか伝わらないので、
電圧降下回路としての役割を果たす。

【００５８】２は入力回路であって、入出力端子ＩＯに
入力された信号を出力端子ＯＵＴを介してＬＳＩ内部に
伝える役割をする。

【００５９】以上のように構成された入出力回路につい
て、特に、出力回路１について、以下、その動作を説明
する。

【００６０】先ず、内部回路から入力端子ＩＮ、出力回
路１、入出力端子ＩＯを介して信号を出力する際の動作
について説明する。

【００６１】入出力端子ＩＯから信号を出力するには、
イネーブル端子ＥＮを”Ｈ”とする。入力端子ＩＮが”
Ｈ”であれば、ＮＡＮＤ回路１９及びＮＯＲ回路２０の
出力は共に”Ｌ”となる。ＰＭＯＳ１３、ＮＭＯＳ１
４、ＮＭＯＳ１６は共にゲートが電源端子２１に接続さ
れて”Ｈ”であるので、ＰＭＯＳ１３は遮断状態、ＮＭ
ＯＳ１４、ＮＭＯＳ１６は導通状態である。ＰＭＯＳ１
１はゲートは”Ｌ”であって導通状態、ＮＭＯＳ１５は
ゲートが”Ｌ”であって遮断状態、ＮＭＯＳ１７はゲー
トが”Ｈ”であって導通状態にある。ＮＭＯＳ１６、Ｎ
ＭＯＳ１７は導通状態にあるので、ＰＭＯＳ１２のゲー
トは”Ｌ”となって導通状態となる。

【００６２】従って、ＰＭＯＳ１１、ＰＭＯＳ１２、Ｎ
ＭＯＳ１４は導通状態、ＮＭＯＳ１５は遮断状態である
ので、電源端子２１から入出力端子ＩＯに”Ｈ”の信号
が出力される。

【００６３】また、この時、ＰＭＯＳ３１はゲートが”
Ｈ”となるので遮断状態となり、ＰＭＯＳ１１、ＰＭＯ
Ｓ１２、ＰＭＯＳ１３、ＰＭＯＳ３１の基板はフローテ
ィング状態となる。この場合は、ＰＭＯＳ１１、ＰＭＯ
Ｓ１２及びＰＭＯＳ３１のドレイン拡散層−基板の寄生
ダイオードによって、基板電位は電源電圧からダイオー
ドのビルトイン電圧（約０．７Ｖ）を差し引いた電圧と
なり、電源電圧が３．３Ｖであれば、基板電圧は２．６
Ｖである。

【００６４】次に、入力端子ＩＮが”Ｌ”のときの出力
回路１の動作について説明する。尚、この時には、イネ
ーブル端子ＥＮからは”Ｈ”の信号が出力される。

【００６５】入力端子ＩＮが”Ｌ”のとき、ＮＡＮＤ回
路１９及びＮＯＲ回路２０の出力は共に”Ｈ”となる。
この時、ＮＭＯＳ１７、ＮＭＯＳ１６は共に導通状態で
あるので、ＰＭＯＳ１２のゲートにはグランド端子２２
から”Ｌ”の信号が入力され、ＰＭＯＳ１２は導通状態
のままである。一方、ＰＭＯＳ１１のゲートにはＮＡＮ
Ｄ回路１９から”Ｈ”の信号が入力されるので、ＰＭＯ
Ｓ１１は遮断状態となり、電源端子２１から入出力端子
ＩＯへの経路は遮断される。

【００６６】また、ＮＭＯＳ１４、ＮＭＯＳ１５は導通
状態であるので、グランド端子２２から入出力端子ＩＯ
に”Ｌ”の信号が出力される。

【００６７】このとき、ＰＭＯＳ３１はゲートが”Ｌ”
となるので導通状態となる。従って、ＰＭＯＳ１１、Ｐ
ＭＯＳ１２、ＰＭＯＳ１３、ＰＭＯＳ３１の基板は電源
電圧の電位（３．３Ｖ）となる。

【００６８】次に、入出力端子ＩＯから入力回路２、出
力端子ＯＵＴを介して内部回路に信号が入力される際の
動作について説明する。

【００６９】この時、イネーブル端子ＥＮには”Ｌ”の
信号を入力して、出力回路１を入出力回路ＩＯに対して
ハイインピーダンス状態とする。

【００７０】この際の出力回路１の動作について、更に
詳細に説明する。

【００７１】イネーブル端子ＥＮを”Ｌ”とすると、Ｎ
ＡＮＤ回路１９の出力は”Ｈ”、ＮＯＲ回路２０の出力
は”Ｌ”となる。これにより、ＰＭＯＳ１１のゲート
は”Ｈ”、ＮＭＯＳ１５のゲートは”Ｌ”となり、それ
ぞれ遮断状態となる。また、ゲートが電源端子２１に接
続されているＰＭＯＳ１３も遮断状態である。従って、
入出力端子ＩＯからの電流経路はなくなり、出力回路１
はハイインピーダンス状態となる。この状態で、入出力
端子ＩＯから信号を入力すると、この信号は入力回路２
を通じて出力端子ＯＵＴから出力される。

【００７２】更に、電源電圧よりも高い電圧が入力され
た場合、例えば電源電圧が３．３Ｖであって５Ｖの信号
が入出力端子ＩＯに入力された場合には、ＰＭＯＳ１３
ではゲート電圧（３．３Ｖ）よりも一端の電圧が高くな
る（５Ｖになる）ことによって、ＰＭＯＳ１３が導通状
態となり、５Ｖの入力信号がＰＭＯＳ１２のゲートに伝
搬される。これによりＰＭＯＳ１２は、ゲート電圧が５
Ｖになって遮断状態になり、入出力端子ＩＯから電源端
子２１への電流を遮断する。一方、ＮＭＯＳ１６にも５
Ｖが伝搬されるが、ＮＭＯＳ１６のゲートは３．３Ｖで
あるので、ＮＭＯＳ１７にはゲート電圧（３．３Ｖ）か
らＮＭＯＳ１６の閾値電圧（バックバイアス効果を考慮
して１Ｖとする）を差し引いた電圧（２．３Ｖ）しか伝
わらない。そして、ＮＭＯＳ１７は遮断状態であるの
で、入出力端子ＩＯからの信号がＰＭＯＳ１３、ＮＭＯ
Ｓ１６、ＮＭＯＳ１７を介してグランド端子２２に流れ
込むことはない。更に、ＮＭＯＳ１５も遮断状態である
ので、入出力端子ＩＯからＮＭＯＳ１４、ＮＭＯＳ１５
を介してグランド端子２２への電流も発生しない。

【００７３】また、ＮＭＯＳ１４、ＮＭＯＳ１６の一端
に５Ｖが印加されるが、ゲート電圧が３．３Ｖであるの
で、ゲート酸化膜には５Ｖと３．３Ｖの差、即ち１．７
Ｖしかかからず、そのゲート酸化膜は破壊に至ることは
ない。また、ＰＭＯＳ１３においては、両端に５Ｖが印
加されるが、ゲート電圧が３．３Ｖであるので、ゲート
酸化膜には５Ｖと３．３Ｖの差、即ち１．７Ｖしかかか
らず、そのゲート酸化膜は破壊に至ることはない。更
に、ＰＭＯＳ１２においては、ゲートに５Ｖが印加され
るが、一端の電圧も５Ｖ、他端の電圧は３．３Ｖである
ので、ゲート酸化膜の電圧は１．７Ｖである。更に、Ｎ
ＭＯＳ１４の他端の電圧はゲート電圧（３．３Ｖ）から
ＮＭＯＳ１６の閾値（バックバイアス効果を考慮して１
Ｖとする）を差し引いた電圧（２．３Ｖ）となり、ＮＭ
ＯＳ１５に悪影響を及ぼすことはない。また、ＰＭＯＳ
１１及びＰＭＯＳ３１のドレイン拡散層−基板の寄生ダ
イオードによって、ＰＭＯＳ１１、ＰＭＯＳ１２、ＰＭ
ＯＳ１３、ＰＭＯＳ３１の基板電位は、入出力端子ＩＯ
の電圧（５Ｖ）からダイオードのビルトイン電圧（約
０．７Ｖ）を差し引いた電圧（４．３Ｖ）となる。

【００７４】以上のような構成によれば、入出力端子Ｉ
Ｏから信号を出力する際には、ＰＭＯＳ１２は常に導通
状態にあり、入力端子ＩＮからの信号はＮＡＮＤ回路１
９、ＰＭＯＳ１１、ＰＭＯＳ１２を経て入出力端子ＩＯ
から出力されるので、従来の出力回路と比べて、入力端
子ＩＮに入力された信号を入出力端子ＩＯから出力する
までの遅延時間を短縮することができる。

【００７５】また、ＮＡＮＤ回路１９からの信号により
駆動する素子はＰＭＯＳ１１だけであるので、ＮＡＮＤ
回路１９のトランジスタサイズを大きくする必要はな
く、ＬＳＩの高集積化に貢献できる。また、ＮＡＮＤ回
路１９が駆動する負荷は小さく、更にＮＡＮＤ回路１９
のトランジスタサイズ自身も小さいので、消費電力の低
減にも効果がある。

【００７６】尚、ＬＳＩを構成する各トランジスタの耐
圧が５Ｖであり、電源電圧のみが３．３Ｖの場合は、Ｎ
ＭＯＳ１４、ＮＭＯＳ１６を必ずしも設ける必要はな
い。

【００７７】また、ＰＭＯＳ１１、ＰＭＯＳ１２、ＰＭ
ＯＳ１３の基板は、従来例のように入出力端子ＩＯに接
続してもよい。しかし、本実施の形態のようにＰＭＯＳ
３１を介して電源端子２１に接続すると、基板の電圧が
従来例では０Ｖから５Ｖまで変動するのに対し、本実施
の形態では基板電圧の変動幅が３．３Ｖから５Ｖまでと
小さな振幅にできるので、消費電力を下げることができ
る。

【００７８】（第２の実施の形態）図２は本発明の第２
の実施の形態における入出力回路の構成図を示す。

【００７９】尚、図１を用いて説明した第１の実施の形
態と同様の構成については、同一の符号を付している。

【００８０】図２において、ＩＯは入出力端子、ＩＮは
入力端子、ＯＵＴは出力端子、ＥＮはイネーブル端子、
１は出力回路である。１２は第１のＰＭＯＳ、１１は第
２のＰＭＯＳ、１３は第３のＰＭＯＳ、３６は第４のＰ
ＭＯＳ、３２は第５のＰＭＯＳ、３５は第６のＰＭＯ
Ｓ、３１は第７のＰＭＯＳ、３７は他のＰＭＯＳであ
る。また、１４、１５、１６はＮＭＯＳ、３８は第１の
ＮＭＯＳ、３９は第２のＮＭＯＳ、３４は他のＮＭＯＳ
である。１９はＮＡＮＤ回路、２０はＮＯＲ回路であ
る。前記ＮＭＯＳ１６は第１の電圧降下回路を構成し、
前記ＰＭＯＳ３７は第２の電圧降下回路を構成する。更
に、２１は電源端子、２２はグランド端子、３３は第３
の電圧降下回路であって、前記ＮＭＯＳ３４と第６のＰ
ＭＯＳ３５とにより構成される。前記ＮＭＯＳ３４は電
圧降下機能を行う回路部分である。４１は、前記第１の
ＰＭＯＳ１２のゲート電圧を制御するゲート制御回路で
あって、前記第３〜第６のＰＭＯＳ１３、３６、３２、
３５及び前記他のＰＭＯＳ３７と、第１及び第２のＮＭ
ＯＳ３８、３９並びに他のＮＭＯＳ３４とから成る。

【００８１】前記ＰＭＯＳ３２は、ゲートが入出力端子
ＩＯに接続され、一端が電源端子２１に、他端がＰＭＯ
Ｓ３５を介してＮＭＯＳ３８のゲート、ＰＭＯＳ３７の
一端、ＮＭＯＳ３９の一端に接続される。また、ＰＭＯ
Ｓ３２のゲートは、ＮＭＯＳ３４を介してＰＭＯＳ３５
のゲートに接続される。ＮＭＯＳ３４のゲートは電源端
子２１に接続される。ＰＭＯＳ３７及びＮＭＯＳ３９の
ゲートは互いに接続され、更にＮＭＯＳ１６とＮＭＯＳ
３８との中間節点にも接続される。ＰＭＯＳ３７の他端
はＰＭＯＳ３６を介して電源端子２１に接続され、ＰＭ
ＯＳ３６のゲートはＮＭＯＳ１６とＰＭＯＳ１３との中
間節点に接続される。ＮＭＯＳ３８及びＮＭＯＳ３９の
他端はグランド端子２２に接続される。

【００８２】本実施の形態において、前記第１の実施の
形態と異なる部分は、前記第１の実施の形態ではＰＭＯ
Ｓ１２のゲートが入出力端子ＩＯの電位及びイネーブル
端子ＥＮの信号によって制御されているのに対し、本実
施の形態では、ＰＭＯＳ１２のゲートが入出力端子ＩＯ
の電位のみによって制御されている点である。

【００８３】以上のように構成された入出力回路におい
て、特に出力回路１の動作について、以下、説明する。

【００８４】先ず、電源電圧を初めて加えた初期状態に
おいては、通常は入出力端子ＩＯは０Ｖである。この
時、ＮＭＯＳ３４のゲートは電源端子２１と接続されて
いるので導通状態、ＰＭＯＳ３２、ＰＭＯＳ３５のゲー
トには入出力端子ＩＯから０Ｖが印加され、導通状態と
なる。続いて、ＮＭＯＳ３８は、そのゲートに電源端子
２１、ＰＭＯＳ３２、ＰＭＯＳ３５を介して”Ｈ”の信
号が入力されるので、導通状態となる。ＮＭＯＳ１６
は、ゲートが電源端子２１（３．３Ｖ）に接続されてい
るので導通状態である。従って、ＰＭＯＳ１２、ＰＭＯ
Ｓ３６、ＰＭＯＳ３７、ＮＭＯＳ３９のゲート電圧は０
Ｖとなる。これにより、ＰＭＯＳ１２、ＰＭＯＳ３６、
ＰＭＯＳ３７は導通状態、ＮＭＯＳ３９は遮断状態とな
るので、ＮＭＯＳ３８のゲート電圧は３．３Ｖで安定す
る。

【００８５】また、ＰＭＯＳ１２も導通状態であり、更
にＮＭＯＳ１４も導通状態である。従って、入出力端子
ＩＯから”Ｈ”の信号を出力するときには、イネーブル
端子ＥＮを”Ｈ”、入力端子ＩＮを”Ｈ”とすることに
よって、ＮＡＮＤ回路１９、ＮＯＲ回路２０の出力が共
に”Ｌ”となり、ＰＭＯＳ１１が導通状態、ＮＭＯＳ１
５が遮断状態となり、入出力端子ＩＯからは”Ｈ”の信
号が出力される。

【００８６】一方、入出力端子ＩＯから”Ｌ”を出力す
るときには、イネーブル端子ＥＮを”Ｈ”、入力端子Ｉ
Ｎを”Ｌ”とすることによって、ＮＡＮＤ回路１９、Ｎ
ＯＲ回路２０の出力が共に”Ｈ”となり、ＰＭＯＳ１１
が遮断状態、ＮＭＯＳ１５が導通状態となり、入出力端
子ＩＯからは”Ｌ”の信号が出力される。

【００８７】入出力端子ＩＯから信号を入力するには、
イネーブル端子ＥＮを”Ｌ”として、出力回路１をハイ
インピーダンス状態とする。即ち、イネーブル端子ＥＮ
を”Ｌ”とすると、ＮＡＮＤ回路１９の出力は”Ｈ”、
ＮＯＲ回路２０の出力は”Ｌ”となる。これによりＰＭ
ＯＳ１１のゲートは”Ｈ”、ＮＭＯＳ１５のゲートは”
Ｌ”となり、それぞれ遮断状態となる。従って入出力端
子ＩＯからの電流経路はなくなり、出力回路１はハイイ
ンピーダンス状態となる。この状態で入出力端子ＩＯか
ら内部回路へ信号入力するときは、入出力回路ＩＯから
入力回路２、出力端子ＯＵＴを介して内部回路に信号が
入力される。

【００８８】更に、電源電圧よりも高い電圧が入力され
た場合、例えば電源電圧が３．３Ｖであって５Ｖの信号
が入力された場合には、ＰＭＯＳ１３ではゲート電圧
（３．３Ｖ）よりも一端の電圧が高くなる（５Ｖにな
る）ことによって、ＰＭＯＳ１３が導通状態となり、５
Ｖの入力信号がＰＭＯＳ１２のゲートに伝搬される。こ
れによりＰＭＯＳ１２は、そのゲートが５Ｖになって遮
断状態になり、入出力端子ＩＯから電源端子２１への電
流を遮断する。

【００８９】また、ＮＭＯＳ１６にも５Ｖが伝搬される
が、ＮＭＯＳ１６のゲートは３．３Ｖであるので、ゲー
ト電圧（３．３Ｖ）からＮＭＯＳ１６の閾値電圧（バッ
クバイアス効果を考慮して１Ｖとする）を差し引いた電
圧（２．３Ｖ）がＮＭＯＳ３８の一端、ＰＭＯＳ３７の
ゲート、ＮＭＯＳ３９のゲートに印加されることにな
る。このため、ＮＭＯＳ３９は導通状態となる。ＰＭＯ
Ｓ３２はゲートが５Ｖであるので遮断状態である。ＰＭ
ＯＳ３２、ＰＭＯＳ３６が遮断状態、ＮＭＯＳ３９が導
通状態であるので、ＮＭＯＳ３８のゲートは０Ｖとな
り、ＮＭＯＳ３８は遮断状態となる。このため、入出力
端子ＩＯからＰＭＯＳ１３、ＮＭＯＳ１６を通じて流れ
込んできた電流はＮＭＯＳ３８により遮断される。ＰＭ
ＯＳ３２においては、ゲートが５Ｖとなるが、ＰＭＯＳ
３５のゲート電圧もＮＭＯＳ３４の効果で２．３Ｖとな
り、これによりＰＭＯＳ３２の一端の電圧は、２．３Ｖ
にＰＭＯＳ３５の閾値電圧を加えた電圧（ＰＭＯＳ３５
の閾値電圧を０．６Ｖとすると２．９Ｖ）までしか下が
らないため、ＰＭＯＳ３２のゲート酸化膜の電圧は２．
１Ｖにしかならない。

【００９０】尚、万が一、電源電圧を初めて加えた初期
状態において入出力端子が３．３Ｖである場合は、ＰＭ
ＯＳ３２が遮断状態のため、出力回路１の状態が不定に
なる。このような場合は、先ず、入出力端子ＩＯから”
Ｌ”の信号を出力するか、又はＮＭＯＳ３８のゲートに
高抵抗のプルアップ抵抗を挿入すれば、前記状態の不定
を解決できる。

【００９１】以上のような構成によれば、入出力端子Ｉ
Ｏから外部へ信号を出力する際には、ＰＭＯＳ１２は常
に導通状態にあり、入力端子ＩＮからの信号はＮＡＮＤ
回路１９、ＰＭＯＳ１１、ＰＭＯＳ１２を経て入出力端
子ＩＯから出力されるので、従来の出力回路よりも遅延
時間を短くすることができる。

【００９２】また、ＮＡＮＤ回路１９が駆動する素子は
ＰＭＯＳ１１だけであるので、ＮＡＮＤ回路１９のトラ
ンジスタサイズを大きくする必要はなく、ＬＳＩの高集
積化に貢献できる。また、ＮＡＮＤ回路１９が駆動する
負荷は小さく、更にＮＡＮＤ回路１９のトランジスタサ
イズ自身も小さいので、消費電力の低減にも効果があ
る。

【００９３】更に、本実施の形態では、前記第１の実施
の形態には無い次の効果をも奏する。即ち、前記第１の
実施の形態では、イネーブル端子ＥＮの電圧が"Ｈ"のま
までは第１のＮＭＯＳ１７は導通状態であるため、電源
電圧を越える電圧の信号が入出力端子ＩＯに入力された
際には、この入出力端子ＩＯからＰＭＯＳ１３、ＮＭＯ
Ｓ１６、ＮＭＯＳ１７を経てグランド端子２２に至る電
流経路が作られて、不要な電流が流れる。しかし、本実
施の形態では、イネーブル端子ＥＮの電圧が"Ｈ"のまま
であっても、電源電圧を越える電圧の信号が入出力端子
ＩＯに入力された際には、ゲート制御回路４１内の第１
のＮＭＯＳ３８が遮断状態となり、これにより、入出力
端子ＩＯからＰＭＯＳ１３、ＮＭＯＳ１６、ＮＭＯＳ３
８を経てグランド端子２２に至る電流経路が遮断される
ので、不要な電流は流れない。従って、本実施の形態の
構成によれば、イネーブル信号を使わずに電源電圧より
も高い電圧の信号を入力できるので、イネーブル端子Ｅ
Ｎがなくてハイインピーダンスにできない出力回路にお
いても、電源電圧よりも高い電圧が印加された場合に出
力回路１を保護することができる。

【００９４】尚、出力回路１を構成する各トランジスタ
の耐圧が５Ｖであり、電源電圧のみが３．３Ｖの場合に
は、ＮＭＯＳ１４、ＮＭＯＳ１６、ＮＭＯＳ３４、ＰＭ
ＯＳ３５、ＰＭＯＳ３６は必ずしも設ける必要はない。

【００９５】また、ＰＭＯＳ１１、ＰＭＯＳ１２、ＰＭ
ＯＳ１３の基板は、従来例のように入出力端子ＩＯに接
続しても良い。しかし、本実施の形態のようにＰＭＯＳ
３１を介して電源端子２１に接続すると、基板の電圧が
従来例では０Ｖから５Ｖまで変動するのに対し、本実施
の形態では基板電圧の変動幅が３．３Ｖから５Ｖまでと
小さな振幅となるので、消費電力を下げることができ
る。

【００９６】尚、前記第１及び第２の実施の形態では、
第１及び第３の電圧降下回路は、ゲートを電源電圧とし
たＮチャネル型ＭＯＳトランジスタ１６、３４で構成
し、前記第２の実施の形態では、第２の電圧降下回路
は、ゲートを電源電圧以下にしたＰチャネル型ＭＯＳト
ランジスタ３７で構成したが、各電圧降下回路の構成
は、これ等の構成の他、図４（ａ）に示すようにダイオ
ードＤで構成したり、図４（ｂ）、（ｃ）、（ｄ）に示
すように、前記Ｎチャネル型ＭＯＳトランジスタ１６、
前記Ｐチャネル型ＭＯＳトランジスタ３７、又はダイオ
ードＤを各々複数直列接続した回路等、何れの構成を採
用してもよいのは勿論である。

【００９７】

【発明の効果】以上説明したように、本発明の出力回路
によれば、電源電圧よりも高い電圧の信号を入力した場
合であっても、不要な電流の発生及びゲート酸化膜の破
壊を起こすことなく、従来よりも更に遅延時間の短い出
力回路を得ることができる。

【図面の簡単な説明】

【図１】本発明の第１の実施の形態における入出力回路
の構成を示す図である。

【図２】本発明の第２の実施の形態における入出力回路
の構成を示す図である。

【図３】従来の入出力回路の構成を示す図である。

【図４】本発明の第１及び第２の実施の形態の入出力回
路が備える電圧降下回路の変形例を示す図である。

【符号の説明】

ＩＮ入力端子ＯＵＴ出力端子ＥＮイネーブル端子ＩＯ入出力端子１出力回路２入力回路１１第２のＰチャネル型ＭＯＳトランジスタ１２第１のＰチャネル型ＭＯＳトランジスタ１３第３のＰチャネル型ＭＯＳトランジスタ１６Ｎチャネル型ＭＯＳトランジスタ（電圧
降下回路及び第１の電圧降下回路）１７第１のＮチャネル型ＭＯＳトランジスタ１９ＮＡＮＤ回路２０ＮＯＲ回路２１電源端子２２グランド端子３１第４及び第７のＰチャネル型ＭＯＳトラ
ンジスタ３２第５のＰチャネル型ＭＯＳトランジスタ３３第３の電圧降下回路３４Ｎチャネル型ＭＯＳトランジスタ３５第６のＰチャネル型ＭＯＳトランジスタ３６第４のＰチャネル型ＭＯＳトランジスタ３７Ｐチャネル型ＭＯＳトランジスタ（第２
の電圧降下回路）３８第１のＮチャネル型ＭＯＳトランジスタ３９第２のＮチャネル型ＭＯＳトランジスタ４０、４１ゲート制御回路

Claims

【特許請求の範囲】

【請求項１】入出力端子を有する出力回路であって、一端が前記入出力端子に接続された第１のＰチャネル型
ＭＯＳトランジスタと、前記第１のＰチャネル型ＭＯＳトランジスタの他端に直
列接続された第２のＰチャネル型ＭＯＳトランジスタ
と、前記入出力端子に接続され、前記第１のＰチャネル型Ｍ
ＯＳトランジスタのゲート電圧を制御するゲート制御回
路とを備え、前記第２のＰチャネル型ＭＯＳトランジスタのゲートに
は信号が入力され、この入力信号に従って前記入出力端
子から信号が出力されることを特徴とする出力回路。
【請求項２】前記ゲート制御回路は、出力イネーブル時は、前記第１のＰチャネル型ＭＯＳト
ランジスタのゲート電圧を電源電圧よりも低下させて前
記第１のＰチャネル型ＭＯＳトランジスタを導通状態と
し、一方、出力ディセーブル時は、前記入出力端子の電圧が電源電
圧を越えるときに、前記第１のＰチャネル型ＭＯＳトラ
ンジスタのゲートを前記入出力端子に接続して前記第１
のＰチャネル型ＭＯＳトランジスタを遮断状態とするこ
とを特徴とする請求項１記載の出力回路。
【請求項３】前記ゲート制御回路は、第３のＰチャネル型ＭＯＳトランジスタ及び第１のＮチ
ャネル型ＭＯＳトランジスタを有し、前記第３のＰチャネル型ＭＯＳトランジスタは、一端が
前記入出力端子に接続され、他端が前記第１のＰチャネ
ル型ＭＯＳトランジスタのゲートに接続され、ゲート電
圧は電源電圧とされ、前記第１のＮチャネル型ＭＯＳトランジスタは、一端が
前記第１のＰチャネル型ＭＯＳトランジスタのゲートに
接続され、他端の電圧は接地電圧又は電源電圧以下の電
圧とされ、ゲートにはイネーブル信号が入力されること
を特徴とする請求項１記載の出力回路。
【請求項４】前記ゲート制御回路は、電圧降下回路を
有し、前記電圧降下回路は、前記第１のＰチャネル型ＭＯＳトランジスタのゲートと
前記第１のＮチャネル型ＭＯＳトランジスタの前記一端
との間に配置されることを特徴とする請求項３記載の出
力回路。
【請求項５】別途、第４のＰチャネル型ＭＯＳトラン
ジスタを有し、前記第４のＰチャネル型ＭＯＳトランジスタは、一端の
電圧が電源電圧とされ、他端が前記第１、第２及び第３
のＰチャネル型ＭＯＳトランジスタの基板に接続され、
ゲートが前記入出力端子に接続されることを特徴とする
請求項３記載の出力回路。
【請求項６】前記ゲート制御回路は、前記入出力端子の電圧が電源電圧以下のとき、前記第１
のＰチャネル型ＭＯＳトランジスタのゲート電圧を電源
電圧よりも低下させて前記第１のＰチャネル型ＭＯＳト
ランジスタを導通状態とし、一方、前記入出力端子の電圧が電源電圧を越えるとき、前記第
１のＰチャネル型ＭＯＳトランジスタのゲートを前記入
出力端子に接続して前記第１のＰチャネル型ＭＯＳトラ
ンジスタを遮断状態とすることを特徴とする請求項１記
載の出力回路。
【請求項７】前記ゲート制御回路は、第３及び第４のＰチャネル型ＭＯＳトランジスタ、第１
及び第２のＮチャネル型ＭＯＳトランジスタを有し、前記第３のＰチャネル型ＭＯＳトランジスタの一端、前
記第１のＮチャネル型ＭＯＳトランジスタの一端、及び
前記第２のＮチャネル型ＭＯＳトランジスタのゲート
は、各々、前記第１のＰチャネル型ＭＯＳトランジスタ
のゲートに接続され、前記第４のＰチャネル型ＭＯＳトランジスタは、一端が
前記第１のＮチャネル型ＭＯＳトランジスタのゲート及
び第２のＮチャネル型ＭＯＳトランジスタの一端に接続
され、他端の電圧は電源電圧とされ、前記第３のＰチャネル型ＭＯＳトランジスタは、ゲート
電圧が電源電圧とされ、一端が前記第４のＰチャネル型
ＭＯＳトランジスタのゲートに接続され、他端が前記入
出力端子に接続されることを特徴とする請求項６記載の
出力回路。
【請求項８】前記ゲート制御回路は、第５のＰチャネ
ル型ＭＯＳトランジスタを有し、前記第５のＰチャネル型ＭＯＳトランジスタは、ゲート
が前記入出力端子に接続され、一端が前記第２のＮチャ
ネル型ＭＯＳトランジスタの一端に接続され、他端の電
圧が電源電圧とされることを特徴とする請求項７記載の
出力回路。
【請求項９】ゲート制御回路は、第１及び第２の電圧
降下回路を有し、前記第１の電圧降下回路は、前記第１のＰチャネル型Ｍ
ＯＳトランジスタのゲートと前記第１のＮチャネル型Ｍ
ＯＳトランジスタの一端との間に配置され、前記第２の電圧降下回路は、前記第４のＰチャネル型Ｍ
ＯＳトランジスタの一端と、前記第１のＮチャネル型Ｍ
ＯＳトランジスタのゲートと前記第２のＮチャネル型Ｍ
ＯＳトランジスタの一端との接続点との間に配置される
ことを特徴とする請求項７又は請求項８記載の出力回
路。
【請求項１０】ゲート制御回路は、第３の電圧降下回
路を有し、前記第３の電圧降下回路は、電圧降下機能を行う回路部
分と、第６のＰチャネル型ＭＯＳトランジスタとを有
し、前記第６のＰチャネル型ＭＯＳトランジスタは、一端が
前記第５のＰチャネル型ＭＯＳトランジスタの一端に接
続され、他端が前記第１のＮチャネル型ＭＯＳトランジ
スタのゲートと前記第２のＮチャネル型ＭＯＳトランジ
スタの一端との前記接続点に接続され、ゲートが前記電
圧降下機能を行う回路部分を介して前記入出力端子に接
続されることを特徴とする請求項９記載の出力回路。
【請求項１１】別途、第７のＰチャネル型ＭＯＳトラ
ンジスタを有し、前記第７のＰチャネル型ＭＯＳトランジスタは、一端の
電圧が電源電圧とされ、他端が前記第１、第２及び第３
のＰチャネル型ＭＯＳトランジスタの基板に接続され、
ゲートが前記入出力端子に接続されることを特徴とする
請求項７記載の出力回路。
【請求項１２】前記電圧降下回路は、ゲートを電源電圧としたＮチャネル型ＭＯＳトランジス
タ、ゲートを電源電圧以下にしたＰチャネル型ＭＯＳト
ランジスタ、ダイオード、又はこれ等を複数直列接続し
た回路で構成されることを特徴とする請求項４記載の出
力回路。
【請求項１３】前記第１の電圧降下回路は、ゲートを電源電圧としたＮチャネル型ＭＯＳトランジス
タ、ゲートを電源電圧以下にしたＰチャネル型ＭＯＳト
ランジスタ、ダイオード、又はこれ等を複数直列接続し
た回路で構成されることを特徴とする請求項９又は請求
項１０記載の出力回路。
【請求項１４】前記第２の電圧降下回路は、ゲートを電源電圧としたＮチャネル型ＭＯＳトランジス
タ、ゲートを電源電圧以下にしたＰチャネル型ＭＯＳト
ランジスタ、ダイオード、又はこれ等を複数直列接続し
た回路で構成されることを特徴とする請求項９又は請求
項１０記載の出力回路。
【請求項１５】前記第３の電圧降下回路は、ゲートを電源電圧としたＮチャネル型ＭＯＳトランジス
タ、ゲートを電源電圧以下にしたＰチャネル型ＭＯＳト
ランジスタ、ダイオード、又はこれ等を複数直列接続し
た回路で構成されることを特徴とする請求項１０記載の
出力回路。