WO1998035348A1 - Equipment with digital interface and method for digital interfacing - Google Patents

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WO1998035348A1
WO1998035348A1 PCT/JP1998/000473 JP9800473W WO9835348A1 WO 1998035348 A1 WO1998035348 A1 WO 1998035348A1 JP 9800473 W JP9800473 W JP 9800473W WO 9835348 A1 WO9835348 A1 WO 9835348A1
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    • H04N9/8042—Transformation of the television signal for recording, e.g. modulation, frequency changing; Inverse transformation for playback involving pulse code modulation of the colour picture signal components involving data reduction

Definitions

  • the present invention relates to a device having a digital interface suitable for dubbing recording by a network conforming to the IEEE 1394 standard, and a digital interface method.
  • VTR magnetic recording / reproducing device
  • VTR Magnetic Tape Recorder
  • An HD standard for compressing an HD (High Definiton) signal such as a baseband signal of (High Definition TV) and recording it as a digital signal has been determined.
  • Consumer digital VTRs (hereinafter referred to as DVTRs) that comply with these standards are also being commercialized.
  • FIG. 1 is an explanatory diagram for explaining a tape recording format in the SD standard.
  • FIG. 1 shows a recording track 16 formed on a tape 15.
  • the recording track 16 has a plurality of areas corresponding to the types of data, namely, an ITI (INSERT AND TRACK INFORMATION) including an SSA (Start-Sync Block Area) and a TIA (Track ID Area), and It has a video area, a video area, a subcode area, and the like. These areas are sequentially arranged from the lower end to the upper end of the tape 15. Note that gaps GAP1 to GAP3 and an amble portion (AMBLE) are provided between these regions.
  • the ITI, the audio area, the video area, and the sub-code area are sequentially recorded and reproduced by the head trace.
  • the head traces in the evening of the head switch pulse shown in Fig. 2. Trace is performed by the rotating head at the rising and falling timings of the head switch pulse in FIG.
  • the head switch pulse is generated in synchronization with the frame pulse shown in FIG. 2.
  • 10 traces are performed in one frame period. That is, one frame is recorded on 10 tracks.
  • Figure 3 shows the data transmitted during this one track period. As shown in Fig. 3, one track period is 3.33 msec. During this period, the data written in the ITI, audio area, video area, and subcode area described above is transmitted. .
  • the head switch pulse is a signal that provides a reference for recording a track in DVTR, and the head switch pulse enables cylinder servo to be applied.
  • each sync block is 90 bytes long and has a 2-byte synchronization signal (S YN C) and a 3-byte ID.
  • the video area shown in FIG. 1 has SYNC of 2 bytes, ID of 3 bytes, video data area of 77 bytes, horizontal parity C1 of 8 bytes, and vertical parity C2 of 77 bytes.
  • the video area includes a video auxiliary data area (VAUX 0 to VAUX 2) for each one sync port, a video data area of 135 sync blocks, and a vertical parity C2 of 11 sync blocks.
  • FIG. 4 is a block diagram showing the related technology of DVTR that inputs and outputs only digital data.
  • IEEE 1394 is capable of multiplex transfer of multiple channels.
  • IEEE 1394 has an isochronous transfer function that guarantees that video and audio data is transferred within a certain period of time, it is a digital interface suitable for image transmission. ing. It should be noted that IEEEE1394 is described in detail in JP-A-8-279818.
  • such a cable of the IEEE 1394 standard is connected to the terminal 1.
  • the 1394 circuit 2 controls the link layer and the physical layer in the digital interface of the IEEE 1394 standard, and transmits data over a 1394 cable (not shown) connected to the terminal 1. Take The data is supplied to the digital I / F bucket conversion circuit 3 and the data from the digital I / F bucket conversion circuit 3 is transmitted to the 1394 cable.
  • the digital I / F bucket conversion circuit 3 performs packet conversion between an IEEE1394 standard packet and an SD standard packet.
  • the packet is converted into an SD standard bucket by a digital I / F bucket conversion circuit 3 and supplied to a correction encoding / decoding circuit 5.
  • the digital I / F packet conversion circuit 3 converts the input data of one sync block into an IDIF (digital interface) block, and converts one track of data into a 150 DIF block.
  • the data is converted to data and input / output is performed in units of 150 DIF blocks.
  • the output of the digital I / F packet conversion circuit 3 is rearranged by, for example, the correction encoding / decoding circuit 5 so as to be in the order of the data in FIG.
  • the correction encoding / decoding circuit 5 reads the data written in the memory 6, arranges a vertical parity C 2 (outer code) for error correction with respect to the data in the track direction in FIG.
  • the horizontal parity C 1 (inner code) is arranged for.
  • the error correction coding / decoding circuit 5 adds the outer code and the inner code and outputs the data to the modulation / demodulation circuit 7 in the recording format order shown in FIG.
  • Such error correction processing is controlled by the microcomputer 10.
  • the output of the correction encoding / decoding circuit 5 is recorded on a tape 9 via an amplifier equalization detection circuit 8 after being modulated by a modulation / demodulation circuit 7.
  • one frame is recorded on 10 tracks, but it is not allowed by the standard to change the contents of system data within the recording unit of one frame, and the middle of one frame is not allowed. Track from the day Evening is not rewritten.
  • the Consumer Digital VTR Council has decided to use MPEG2 as the compression method for ATV and DVB, the next-generation digital broadcasting.
  • the ATV and DVB standards adopt a method of recording data compressed in the MPEG2 format as it is.
  • the SD and HD standards use the intra-frame compression method, but MPE G2 uses not only intra-frame compression but also encoding using inter-frame compression.
  • the length of the MPEG 2 data is not a fixed frame length, and the number of tracks required to record 1 frame data is undefined. Therefore, recording is performed in track units, and subcode, VAUX and AAUX are completed in track units. Therefore, in this case, it is conceivable that the error correction encoding / decoding circuit 5 can perform the error correction process using memories for several tracks.
  • the correction encoding / decoding circuit 5 needs to store the data in the track direction necessary for generating the outer code. Therefore, encoding of the outer code requires a memory for storing data for one track and a memory for one track for reading data from this memory and creating an outer code.
  • the encoding of the inner code is performed in sync block units, it can be performed simultaneously with the output processing to the modulation / demodulation circuit 7. Since these processes are performed cyclically for data sequentially input in units of tracks, the memory for one track corresponds to each of the above-described processes, so that the memory for n tracks can be used for input. Process and outer code addition process and inner code addition process And output processing.
  • the apparatus of FIG. 4 can record digital data of a plurality of standards.
  • the transmitting side converts the isochronous data into an IEEE 1394 standard isochronous bucket and transmits it.
  • the reference timing signal of the original data to be transmitted is used.
  • the data is a reference signal in the header data of the isochronous bucket when packetizing a data group with the same timing as, for example, a data group including the first data of one frame. A flag such as a frame pulse is inserted.
  • the header flag of the received packet is extracted, and the start timing of the frame is adjusted by the flag indicating the beginning of one frame. This allows synchronization between the transmitter and the receiver.
  • FIG. 5 is a timing chart for explaining such a synchronization operation.
  • FIG. 5 illustrates synchronization in a plurality of devices.
  • Fig. 5 shows the 1394 bucket at the top, showing the head switch pulse of receiver A, error correction processing and recording processing from the top, and the head switch pulse of receiver B (B).
  • 2 shows an error correction process (B) and a recording process (B), and shows a head switch pulse (C) of the receiver C, an error correction process (C), and a recording process (C).
  • the receiver DVTR uses the correction coding / decoding circuit shown in Fig. 4.
  • a delay time of n track periods usually occurs. That is, the output of the digital I / F packet conversion circuit 3 in FIG. 4 is recorded on the tape 9 with a delay time of n track periods for error correction processing and recording processing.
  • FIG. 5 shows an example in which the error correction process requires one cycle of the head switch pulse, that is, two track periods (the recording processing delay amount in FIG. 5).
  • the rotation servo of the cylinder is a head switch that represents one track period.
  • the modulation / demodulation processing is currently processed in units of 24 bits, and the time delay due to the modulation / demodulation processing can be ignored.
  • the output timing of the correction encoding / decoding circuit 5 substantially coincides with the timing stored on the tape 9.
  • the input start of the error correction processing is also a recording start timing signal using the head switch pulse as a reference signal. To synchronize.
  • the output of the digital I / F packet conversion circuit 3 based on the 1394 bucket is corrected and decoded.
  • the error correction process requires two track periods, and after two track periods from the input to the error correction / encoding / decoding circuit 5, the magnetic recording is performed on the tape 9 from the pump equalization detection circuit 8.
  • the head switch pulses (B) As for other receivers B and C, as shown in FIG. 5, the head switch pulses (B),
  • Error correction processing and recording processing are performed at the timing according to (C).
  • the error correction input processing is performed by the heads of the receivers A, B, and C. Since it is performed in synchronization with the switch pulse, it is necessary to hold the input 1394 packets by the delay amount shown in Fig. 5. For this reason, the device shown in FIG. 4 has a non-soap memory 4, and the digital I / F packet conversion circuit 3 uses the buffer memory 4 to output to the error correction encoding / decoding circuit 5.
  • FIG. 6 is an explanatory diagram for explaining a tracking pilot signal.
  • pilot signals F0, F1, and F2 are used as pilot signals for tracking, and pilot signals are used for each track.
  • Fl, F0, F2, F0, Fl, F0, F2, F0, ... are sequentially superimposed and recorded.
  • the levels of the pilot signals Fl and F2 included in the playback signal are compared, and the pilot signals F0 and F0 are superimposed so that the comparison levels match.
  • Control is performed so that the track phase matches the track. In this case, the track phase can be made coincident with the track of the pilot signal F 0 every four tracks, considering the track phase shift direction.
  • the receiver of FIG. 4 uses the buffer memory 4 to start the output of the correction coding / decoding circuit 5 at a timing n tracks (two tracks in the example of FIG. 5) before the first track. Keep data as it is.
  • the digital I / F packet conversion circuit 3 outputs the data read from the buffer memory 4 to the correction encoding / decoding circuit 5.
  • the running of the tape 9 is started, and the recording data from the amplifier equalization detection circuit 8 is magnetically recorded on the tape 9.
  • the sofa memory 4 needs to have a capacity to store a maximum of one frame (10 tracks) of data overnight. The circuit scale increases.
  • a method in which the transmitter adjusts data transmission timing can be considered. That is, the transmitter may adjust the transmission timing so that the receiver can receive the data at a timing n tracks before the first frame so that the recording is performed at the timing of the first frame.
  • this method it is possible to use a buffer couch with a relatively small capacity as a buffer memory 4 for adjusting the timing of data input to the correction encoding / decoding circuit 5 in the receiver. Become.
  • the transmitters need to have the same number of frame memories as the number of receivers.
  • a method of inserting a servo reference signal into the isochronous data may be considered.
  • synchronization is achieved using the servo reference signal.
  • the receiver since the receiver starts the servo retract operation after receiving the isochronous data, it takes a relatively long time until the servo phases of all the receivers are locked. After that, each receiving device must temporarily hold data in a buffer until the phases match. Therefore, in this case also, a large-capacity memory is required as the buffer memory.
  • a large-capacity buffer is required for synchronization, and there is a problem that the circuit scale is increased.
  • a large-capacity buffer is required to perform synchronized dubbing using a plurality of devices, and there is a problem that a circuit scale is increased.
  • the present invention provides a digital camera capable of synchronously recording and recording data without requiring a large-capacity buffer, making it possible to take a continuous shot, and enabling dubbing of a sink using a plurality of devices. It is an object of the present invention to provide an apparatus having an interface and a method for digital interface. Disclosure of the invention
  • An apparatus having a digital interface according to claim 1 of the present invention includes one or more first devices in a network including a plurality of devices.
  • a timing reference signal transmitting means provided in the device, for converting an original timing reference signal into first synchronously transmitted data, and transmitting the converted data to a transmission line constituting the network; and
  • a timing reference signal generating means provided in a second device other than the first device to obtain a timing reference signal based on the original timing reference signal transmitted through the transmission path; and
  • a transmission which is synchronized with the original timing reference signal or the timing reference signal converts a predetermined transmission data into a second synchronously transmitted data, and transmits the data to the transmission path.
  • Means, provided in a device in the network, for receiving the second synchronously transmitted data via the transmission path and receiving the original synchronous reference data. are those provided with the recording means performs recording in synchronization with the No. or said timing reference signal,
  • the original timing reference signal is converted into a first synchronously transmitted data by the original timing reference signal transmitting means of the first device and transmitted to the transmission line.
  • the timing reference signal generating means of the second device other than the first device receives the transmitted original evening reference signal and obtains its own timing reference signal. Thereby, the second devices other than the first device are synchronized with each other.
  • the device having the transmitting means converts predetermined transmission data into second synchronously transmitted data based on the original timing reference signal or the evening reference signal, and transmits the data to the transmission path.
  • the second synchronously transmitted data is received by the recording means of the receiving device, and is recorded in synchronization with the original timing reference signal or the timing reference signal.
  • a digital signal interface method is a method for transmitting an original timing reference signal from one or more first devices in a network formed by a plurality of devices in a first synchronous manner.
  • a timing reference signal transmitting procedure for converting the original timing reference signal transmitted through the transmission path into the first timing reference signal transmitted through the transmission path.
  • a synchronization procedure for performing synchronization by obtaining a recording timing reference signal based on the transmitted original timing reference signal received by a second device other than the second device, and a device in the network.
  • a predetermined transmission time is converted into second synchronously transmitted data.
  • the first device transmits the first synchronously transmitted data based on the original evening reference signal to the transmission path.
  • a second device other than the first device obtains a timing reference signal based on the transmitted original timing reference signal '. This synchronizes the devices in the network.
  • a second synchronous transmission based on the transmission data is transmitted from the transmitting device to the transmission path.
  • This transmission is performed in synchronization with the original timing reference signal or the timing reference signal.
  • the receiving device receives and records the second synchronously transmitted data in synchronization with the original timing reference signal or the timing reference signal. This enables synchronous recording and splicing recording.
  • FIG. 1 is an explanatory diagram for explaining a recording format of the SD standard
  • FIG. 2 is an explanatory diagram for explaining a frame pulse and a headswitch pulse
  • FIG. 3 is an explanatory diagram showing a data recorded on a tape.
  • 4 is a block diagram showing the related technology of D ⁇ TR
  • FIG. 5 is a timing chart for explaining the operation of the DVTR in FIG. 4
  • FIG. 6 is an explanatory diagram for explaining the pilot signal
  • FIGS. 8 is a block diagram showing an embodiment of a device having a digital interface according to the present invention
  • FIG. 9 is constituted by a device having a digital interface according to the embodiment of FIGS. 7 and 8.
  • FIG. 10 is an explanatory diagram illustrating an isochronous packet
  • FIG. 10 is an explanatory diagram illustrating an isochronous packet
  • FIG. 11 is a timing chart illustrating the operation of the embodiment of FIGS. 7 and 8, and FIG. 1 and 2 correspond to Figs. 7 and 8.
  • Facilities in the form Furochiya Ichito for explaining the operation of FIG. 1 3 and 1 4 is a blanking-locking diagram showing another embodiment of the present invention.
  • FIG. 7 and FIG. 8 are block diagrams showing an embodiment of a device having a digital interface according to the present invention.
  • FIG. 7 shows the transmitting side
  • FIG. 8 shows the receiving side.
  • FIG. 9 is an explanatory diagram for explaining a network configured using the device having the digital interface according to the present embodiment.
  • FIG. 9 shows an example in which a network is configured by one transmitter 15 and three receivers 16 to 18.
  • Transmitter 15 and receivers 16 to 18 are, for example, For example, a digital VTR.
  • the transmission path 19 for example, an IEEE 1394 cable capable of transmitting and receiving isochronous data is employed.
  • transmission path 19 for example, an IEEE 1394 cable capable of transmitting and receiving isochronous data is employed.
  • transmission of data for synchronization is performed prior to transmission of data to be recorded.
  • FIG. 7 shows a specific configuration of the transmitter 15 in FIG. 9, and FIG. 8 shows a specific configuration of the receivers 16 to 18 in FIG.
  • a playback signal from a source is input to an input terminal 21 (not shown).
  • This reproduced signal is supplied to a reproduced signal processing circuit 22.
  • the reproduction signal processing circuit 22 performs a predetermined signal processing on the reproduction signal to create a dubbing image for dubbing.
  • the reproduction signal processing circuit 22 can have a configuration similar to the configuration in which the 1394 circuit 2 and the digital I / F bucket conversion circuit 3 are deleted from the reproduction side circuit in FIG.
  • the reproduction signal processing circuit 22 obtains reproduction data by performing demodulation processing after waveform equalization of the reproduction signal.
  • the reproduction signal processing circuit 22 performs error correction decoding processing on the reproduction data to perform error correction, and performs data reordering to obtain, for example, an SD standard bucket from the reproduction data. .
  • the reproduction signal processing circuit 22 controls the reproduction signal processing by a cylinder servo circuit and a tape running servo circuit 26.
  • the cylinder servo circuit and the tape running servo circuit 26 generate, for example, a head switch pulse and a frame pulse as a reproduction reference signal and a frame reference signal.
  • the head switch pulse serves as a reference signal for head switching and cylinder rotation in the DVTR.
  • the frame pulse indicates the head position of the frame of the reproduction signal.
  • the output of the reproduction signal processing circuit 22 is supplied to the isochronous packet conversion circuit 23 as dubbing data.
  • the isochronous packet conversion circuit 23 converts the reproduced data into an isochronous packet and outputs it.
  • the output of the isochronous packet conversion circuit 23 is a digital interface transmission circuit 25 via a switch 24. It is supplied to.
  • the cylinder servo circuit and the tape running servo circuit 26 output the generated reference signal and the frame reference signal to the isochronous packet conversion circuit 27.
  • the isochronous packet conversion circuit 27 has the same configuration as the isochronous packet conversion circuit 23, and converts an input reference signal (original timing reference signal) to an output signal and outputs it.
  • FIG. 10 is an explanatory diagram showing an example of an isochronous bucket output from the asynchronous bucket converter 27.
  • headers are arranged at the beginning of the isochronous packet, then headers CRC and CIP headers are arranged, and then an isochronous area including the isochronous area is arranged. It is arranged, and finally the data CRC is arranged.
  • the CIP header has an FDF area.
  • the frame pulse is inserted as a flag in the FDF area.
  • the data of the reference signal such as a head switch pulse is inserted into an isochronous data area.
  • the output of the isochronous bucket conversion circuit 27 is supplied to a digital interface transmission circuit 25 via a switch 24.
  • the switch 24 switches and selects the output of the isochronous bucket conversion circuits 23 and 27 and supplies the output to the digital-in-interface transmission circuit 25.
  • the digitizer interface transmission circuit 25 controls the link layer and the physical layer of IEEE1394, and uses the input isochronous bucket as an isochronous packet of the IEEE1394 standard to set the output terminal 28. Via a 1394 cable (not shown).
  • the reference signal and the frame reference signal from the cylinder servo circuit and the tape running servo circuit 26 are transmitted before the dubbing data is transmitted.
  • an isochronous packet from a 1,394 cable (not shown) is input to the input terminal 31 in FIG.
  • This isochronous packet is supplied to the digit line receiver circuit 32.
  • the digital interface receiving circuit 32 controls the link layer and the physical layer of the IEEE 1394, receives the input IEEE 1394 standard isochronous packet, and switches the switch 33 Output.
  • the switch 33 supplies the isochronous packet of the dubbing data of the input data to the isochronous packet conversion circuit 34, and the isochronous packet of the reference signal to the isochronous packet conversion circuit 36.
  • the isochronous bucket conversion circuits 34 and 36 have the same configuration.
  • the isochronous packet conversion circuit 34 converts the input IEEE 1394 standard isochronous packet into dubbing data and outputs it to the recording processing circuit 35.
  • the isochronous packet conversion circuit 36 converts the input IEEE 1394 standard isochronous packet into a reference signal and a frame reference signal, and outputs the reference signal and the frame reference signal to the cylinder servo circuit and the tape running servo circuit 37. I have.
  • the recording processing circuit 35 performs predetermined recording processing on the input dubbing data. To the head via the output terminal 38.
  • the word recording processing circuit 35 can have a configuration similar to the configuration in which the 1394 circuit 2 and the digital I / F bucket conversion circuit 3 are deleted from the circuit on the recording side in FIG.
  • the recording processing circuit 35 performs correction coding and reordering of the input SD standard packets so that the SD standard recording format data is obtained. I'm sorry. Further, the recording processing circuit 35 modulates and amplifies the dubbing data subjected to the error correction processing, and supplies it to a head (not shown) via a terminal 38.
  • the recording processing circuit 35 is controlled by a cylinder servo circuit and a tape running servo circuit 37.
  • the cylinder servo circuit and the tape running servo circuit 37 create a reference signal and a frame reference signal to be used in the own machine based on the input reference signal and the frame reference signal. For example, a headswitch pulse and a frame pulse are used as a reference signal and a frame reference signal, respectively.
  • the cylinder servo circuit and tape running servo circuit 37 control the rotation of the cylinder and the tape running in synchronization with the head switch pulse and the frame pulse.
  • the cylinder rotation and the tape running of the own machine are transmitted. This is synchronized with the cylinder rotation of the machine 15 and the tape running.
  • the cylinder servo circuit and the tape running servo circuit 37 supply the generated reference signal and the frame reference signal to the recording processing circuit 35.
  • the recording processing circuit 35 has a timing based on the reference signal and the frame reference signal. For example, error correction processing or the like is performed.
  • the dubbing data is transmitted in synchronization with the reference signal and the frame reference signal of the transmitter 15, and the receivers 16 to 18 use the reference signal and the frame reference signal based on the standard signal and the frame reference signal of the transmitter 15. Since recording processing is performed, synchronization can be performed without holding received data in the buffer memory.
  • FIG. 11 shows, from above, the headswitch pulse of the transmitter 15, the 1394 isochronous packet from the isochronous bucket conversion circuit 27, the isochronous packet on the 1394 cable, and the receiver. 16 to 18 key switch, isochronous bucket conversion circuit 23 13 9 isochronous bucket, 13 9 4 data on cable, isochronous bucket restored in receivers 16 to 18, reception 14 shows an error correction process of the receivers 16 to 18 and a recording process of the receivers 16 to 18.
  • the period of the head switch pulse is 3.33 ms
  • the length of the isochronous cycle is 125 ⁇ seconds.
  • the receivers 16 to 18 receive and record the isochronous data reproduced by the DVTR as the transmitter 15. It is assumed that the DVTRs, which are the receivers 16 to 18, perform splicing recording on a tape on which recording has already been performed.
  • transmission of isochronous data from transmitter 15 is notified (dubbing instruction is generated) (step S 1), and receivers 16 to 18 are set in a recordable state. Until That is, a status command indicating, for example, "under preparation” is transmitted to the transmitter until the synchronization with the transmitter 15 is completed (step S6). In this case, the receivers 16 to 18 send a “synchronizing” command to the transmitter 15 as a status command. As a result, the transmitter 15 is in a standby state for transmission of the dubbing overnight.
  • each of the receivers 16 to 18 performs the cylinder rotation and the tape running based on the mutually independent reference signals, and also exchanges the reference signals such as the torque and the frame. Has an independent phase.
  • the synchronization may be performed before the dubbing data is transmitted.
  • the synchronization may be performed at the same time as connecting the device to the 1394 cable.c In this case, the receivers 16 to 18 are preparing. Can be shortened.
  • FIG. 11 the transmission of the dubbing and the transmission of the reference signal are shown at the same timing to simplify the drawing.
  • the transmitter 15 is performing head rotation and tape running using the head switch pulse shown in FIG. 11 as a reference signal.
  • the transmitter 15 transmits a reference signal for synchronization before transmitting the dubbing data (step S2). That is, the cylinder servo circuit and the tape running servo circuit 26 of the transmitter 15 supply the head switch pulse to the isochronous bucket conversion circuit 27. The head switch pulse is converted into an isochronous packet in an isochronous packet conversion circuit 27, and the isochronous packet shown in FIG. Supplied.
  • the digitizer interface transmission circuit 25 controls the link layer and the physical layer of the IEEE 1394 standard to transmit an isochronous packet for transmitting a reference signal from a terminal 28 to a not-shown 1394 cable. To send to. Note that The processing of the interface transmission circuit 25 generally requires a predetermined time of about one isochronous cycle (125 milliseconds), and the iso-noise packet is, as shown in FIG. The signal is transmitted over the 1394 cable at the transmission rate specified in IEEE 1394 with a delay of a predetermined delay time.
  • the isochronous packet shown in FIG. 11 is taken into the digital interface receiving circuit 32 via the terminals 31 of the receivers 16 to 18.
  • the digital interface receiving circuit 32 controls the link layer and the physical layer of the IEEE 1394 standard, receives the isochronous packet, and supplies it to the isochronous packet converting circuit 36 via the switch 33. I do. Note that, due to the processing of the digital interface receiving circuit 32, a delay time of, for example, about one isochronous cycle is generated similarly to the transmitting side.
  • the isochronous packet is returned to the original reference signal in the isochronous bucket conversion circuit 36 and supplied to the cylinder servo circuit and the tape running servo circuit 37.
  • the cylinder servo circuit and the tape running servo circuit 37 generate a reference signal whose phase is synchronized with the input reference signal and use it as a reference signal of the own machine (step S7).
  • the cylinder servo circuit and the tape running servo circuit 37 control cylinder rotation, tape running, recording processing, and the like based on the reference signal (step S8).
  • the receivers 16 to 18 require, for example, two traffic periods for error correction processing, the receivers 16 to 18 receive two isochronous cycles + two tracks with respect to the head switch pulse of the transmitter 15. A frame pulse delayed by a period is used.
  • the reproduction timing of the transmitter 15 and the recording timing of the receivers 16 to 18 are synchronized with a delay time of 2 isochronous cycles + 2 track periods.
  • the receivers 16 to 18 transport the tape to the recording position (the position of the first frame) of the receiver itself (step S 9), and then pause and stand by.
  • the cylinder rotates based on the reference signal.
  • the receivers 16 to 18 output an ASYNCHRONUS (asynchronous) signal indicating that they can be received or transmitted to the transmitter 15 (step S10).
  • the transmitter 15 can transmit the dubbing data.
  • the transmitter 15 performs head tracing based on the head switch pulse in FIG. 11 and reproduces data recorded on a tape (not shown) (step S3).
  • the reproduced signal is supplied to a reproduction processing circuit 22, where waveform equalization, demodulation, error correction processing and the like are performed.
  • the reproduced signal is supplied to the isochronous packet conversion circuit 23 as dubbing data, and as shown in FIG. 11, an isochronous packet is obtained from the frame start timing in synchronization with the head switch pulse.
  • This isochronous packet is supplied to the digit-in-time transmitter circuit 25 via the switch 24, and is delayed by one isochronous cycle, and the IEEE1394 standard cable is connected from the terminal 28 to the 1394 cable.
  • the isochronous bucket of dubbing shown in Fig. 11 is transmitted over the 1394 cable.
  • This isochronous packet is input to the digitizer receiver circuit 32 of each of the receivers 16 to 18 (step S11). As shown in FIG. 11, the digital interface receiving circuit 32 delays the input isochronous packet by one isochronous cycle, and delays the isochronous packet through the switch 33 via the isochronous packet. Output to the conversion circuit 34.
  • the isochrono packet is returned to the original dubbing data, for example, an SD standard image and audio packet by the isochrono packet conversion circuit 34 and supplied to the recording processing circuit 35 ( Step S12). That is, a bucket of dubbing data is input to the recording processing circuit 35 at the timing shown in FIG. This timing is a timing preceding, for example, two track periods with respect to the frame start timing of the receivers 16 and 18.
  • the recording processing circuit 35 performs error correction coding on the input bucket, performs data rearrangement, and converts the data into, for example, an SD standard recording format. Further, the recording processing circuit 35 modulates and amplifies the dubbing data which has been subjected to the error correction coding, and supplies the resulting data to a head (not shown) via a terminal 38.
  • the cylinder servo circuit and the tape running servo circuit 37 start the tape running after the recording processing delay amount required for the processing in the recording processing circuit 35, perform head tracing, and record the dubbing time.
  • Start (step S13) The recording processing delay amount required for the processing in the recording processing circuit 35 is a two-track period, and the head starts recording on the tape at the head timing of the frame as shown in FIG. Since the receivers 16 to 18 perform the processing using the synchronizing soft switch pulses, the recording is started from the head timing of the frame in any of the receivers 16 to 18. Since the receivers 16 to 18 are in the standby state at the position of the first frame, the splicing recording is reliably performed in any of the receivers 16 to 18.
  • the reference signal is transmitted prior to the transmission of the dubbing data, and the dubbing data is transmitted after achieving synchronization between the receivers using the reference signal. It has become.
  • synchronizing can be performed without requiring a large-capacity buffer on the receiver side.
  • the receiver uses a reference signal based on the reference signal of the transmitter, and even if the transmitter sends out the dubbing data reproduced in accordance with the reference signal of its own device, the receiver side has a large-capacity buffer. It is possible to perform splicing recording in which recording is performed from the frame start timing without the need for a frame. It is also clear that a large-capacity buffer is not required on the transmitter side. That is, it is possible to perform recording from a predetermined recording position on the receiving side without requiring a large-capacity buffer in any of the transmitter and the receiver, and it is possible to reduce the circuit scale in a dubbing apparatus. it can.
  • the transmission delay is described as 1 or 2 isochronous cycles.
  • the present invention is not limited to this, and may be any delay amount.
  • FIG. 13 and FIG. 9 is a block diagram showing an example in which one of the transmitters transmits a reference signal, and another receiver and a transmitter generate a reference signal based on the transmitted reference signal.
  • FIG. 13 shows the transmitting side
  • FIG. 14 shows one receiving side that transmits the reference signal.
  • the configuration of the other receiving side is the same as in FIG. In FIGS. 13 and 14, the same components as those in FIGS. 7 and 8 are denoted by the same reference numerals, and description thereof will be omitted.
  • the transmitter shown in FIG. 13 includes an isochronous bucket converting circuit 27, a cylinder servo circuit and a tape running servo circuit 37 instead of an isochronous bucket converting circuit 27, a cylinder servo circuit and a tape running servo circuit 26, respectively. 7 in that a digital interface transmission / reception circuit 41 is used instead of the digital interface transmission circuit 25.
  • the digital interface transmitting / receiving circuit 41 has functions of a digital interface transmitting circuit 25 and a digital interface receiving circuit 32.
  • a digital interface transmitting circuit 25 For example, the link layer and the physical layer of the IEEE 1394 standard are provided.
  • the layer is controlled so that the isochronous packet from the switch 24 is sent out to the 1394 cable, and the isochronous packet flowing through the 1394 cable is taken in and output to the switch 24. It has become.
  • one receiver for transmitting the reference signal is replaced by a cylinder servo circuit, a tape running servo circuit 37, and an isochronous packet conversion circuit 36, and is replaced by a cylinder sensor.
  • a tape running servo circuit 26 and an isochronous packet conversion circuit 27 a digital signal-in-one-face transmission is performed in place of the digital signal-in-one-face receiving circuit 32.
  • the difference from the receiver in FIG. 8 is that a receiver circuit 42 is employed.
  • a reference signal is transmitted from the receiver shown in FIG. 14 before transmitting the dubbing data. That is, the cylinder servo circuit and the tape running servo circuit 26 output a reference signal used by the own machine to the isochronous package / socket conversion circuit 27. This reference signal is converted into an isochronous packet by an isochronous packet conversion circuit 27, and then supplied to a digit line interface transmission / reception circuit 42 via a switch 33 to be connected to a 1394 cable. Sent out.
  • the reference signal flowing through the 1394 cable is input to the transmitter shown in Fig. 13 and another receiver having the same configuration as that shown in Fig. 8.
  • the isochronous bucket is taken in by the digital transmitting / receiving circuit 41 and supplied to the isochronous bucket converting circuit 36 via the switch 24.
  • the isochronous packet is returned to the original reference signal by the isochronous packet conversion circuit 36 and supplied to the cylinder servo circuit and the tape running servo circuit 37.
  • the cylinder servo circuit and the tape running servo circuit 37 generate their own reference signals based on the input reference signals.
  • the cylinder servo circuit and the tape running servo circuit 37 generate a reference signal having a timing that takes into account the delay time of the bucket conversion processing and the recording / reproducing processing.
  • another receiver having the same configuration as that of FIG. 8 generates a reference signal having a timing in consideration of a delay time of a packet conversion process, a recording / reproducing process, and the like for the transmitted reference signal.
  • the transmitter After synchronization is achieved between the transmitter and the receiver, the transmitter sends out dubbing data.
  • the operation during transmission and recording in the dubbing process is the same as in the embodiment of FIGS. 7 and 8.
  • the isochronous transmission of a plurality of channels is performed. It is possible to transmit data, and it is also possible to transmit data from a plurality of transmitters in a network by multi-channel and record the data by one or more receivers. It can be applied to such a case.
  • the reference signal may be different for each channel, and the same phase may be used. It may be.
  • a head switch pulse is used as a reference signal by taking a DVTR as an example of a transmitter and a receiver. It is clear that you can. '
  • the device having the digital interface and the digital interface method according to the present invention are connected via a network. It is useful for recording control between a plurality of devices that have been connected, for example, for performing continuous recording by dubbing on a network that complies with the IEEE1394 standard.

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Description

明 細 書
ディジ夕ルイン夕ーフヱ一スを有する装置及びディジ夕ルイン夕一 フェース方法
技術分野
本 ¾明は、 I E E E 1394規格に対応したネヅ トワークによるダビ ング記録に好適なディジ夕ルインターフェースを有する装置及びディジ 夕ルインターフェース方法に関する。 背景技術
近年、 画像のディジタル処理が検討されている。 ディジタル画像デー 夕の磁気記録再生装置 （VTR) よる記録についても各種方式が検討さ れている。 例えば、 日本国における民生用ディジタル VTR (ビデオテ ープレコーダ） の協議会においては、 NT S C信号及び PAL信号等の SD (Standerd definition ) 信号を圧縮してディジタル信号のまま記 録するための SD規格及び HDTV (High Definition TV) のベースバ ンド信号等の HD (High Definiton) 信号を圧縮してディジ夕ル信号の まま記録するための H D規格が決定している。 これらの規格に対応した 民生用ディジタル VTR (以下、 DVTRともいう） も商品化されよう としている。
一般的に、 映像信号をディジタル化すると、 その情報量は膨大となり、 情報を圧縮することなく伝送又は記録等を行うことは、 通信速度及び費 用等の点で困難である。 このため、 SD, HD規格においては、 デイジ タル映像信号をフレーム内圧縮するようになっている。
図 1は SD規格におけるテープの記録フォーマツ トを説明するための 説明図である。 図 1はテープ 15上に形成される記録トラツク 16を示している。 図 1に 示すように、 記録トラック 16はデータの種類に対応した複数の領域、 即 ち、 S S A ( Start-Sync Block Area ) 及び T I A (Track ID Area ) を含む I T I ( INSERT AND TRACK INFORMATION) 、 ォ一ディォ領域、 ビ デォ領域並びにサブコ一ド領域等を有している。 これらの領域はテープ 15の下端から上端に向かって順次配列される。 なお、 これらの領域相互 間にはギャップ G A P 1乃至 G A P 3及びアンブル部 （ AMBLE ) が設け られている。 ヘッ ドのトレースによって、 I T I、 オーディオ領域、 ビ デォ領域及びサブコ一ド領域が順次記録再生される。
へッ ドは、 図 2に示すへッ ドスィツチパルスの夕ィミングでトレース を行う。 図 2のへッ ドスィツチパルスの立上り及び立下りタイミングで、 回転ヘッ ドによって、 トレースが行われる。 ヘッ ドスィッチパルスは図 2に示すフレームパルスに同期して発生するようになっており、 S D規 格では、 図 2に示すように、 1 フレーム期間に 1 0回のトレースが行わ れる。 即ち、 1フレームは 1 0 トラックに記録される。
1 トラックのトレースに要する時間は 1 フレーム期間の 1 / 1 0であ る。 図 3はこの 1 トラック期間に伝送されるデ一夕を示している。 1 ト ラック期間は、 図 3に示すように、 3 . 3 3 m秒であり、 この期間に上 述した I T I、 オーディオ領域、 ビデオ領域及びサブコード領域に書込 むデ一夕が伝送される。 なお、 ヘッ ドスィッチパルスは、 D V T Rにお けるトラックの記録の基準を与える信号であり、 このへッ ドスィツチパ ルスによってシリンダサーボがかけられるようになついる。
民生用ディジ夕ル V T Rの S Dフォーマヅ トにおいては、 各トラック に 1シンクブロックを記録単位としてデ一夕を記録するようになってい る。 各シンクプロヅクは 9 0バイ ト長であり、 2バイ トの同期信号 （S YN C) と 3バイ トの I Dとを有している。
また、 図 1に示すビデオ領域は、 2バイ トの SYNC、 3バイ トの I D、 77バイ 卜のビデオデ一夕領域、 8バイ トの水平パリティ C1 及び 77バイ 卜の垂直パリティ C2 を有する。 また、 ビデオ領域は、 各 1シ ンクブ口 'メクずつのビデオ補助データ領域 （VAUX 0乃至 VAUX 2) 、 1 35シンクブロックのビデオデータ領域及び 1 1シンクプロヅクの 垂直パリティ C2 を有している。
ところで、 DVTRにおいては、 アナログテレビジョン信号を圧縮し て記録するだけでなく、 ディジタルデータを直接記録することも可能で ある。 図 4はディジ夕ルデータのみを入出力する DVTRの関連技術を 示すブロック図である。
ディジ夕ル画像機器相互間で、 デ一夕の送受を行うためのディジ夕ル ィン夕一フエ一ス方式の統一規格としては、 マルチメディア用途に適し た低コス卜の周辺ィンターフェ一スである I EEE (The Institute of Electrical and Electronics Engineers, Inc. ) 1 394が普及しつ つある。 I EEE 1394は、 複数のチャンネルの多重転送が可能であ る。 また、 I EEE 1394は、 映像及び音声デ一夕等を一定時間以内 で転送することを保証するァイソクロノス （isochronous ) 転送機能を 有していることから、 画像伝送に適したディジ夕ルインターフェースと なっている。 なお、 I E E E 1394については特開平 8— 2798 1 8号公報等に詳述されている。
図 4の装置は、 端子 1にこのような I E E E 1394規格のケ一ブル が接続される。 1394回路 2は I EEE 1 394規格のディジ夕ルイ ン夕一フェースにおけるリンク層及び物理層を制御するものであり、 端 子 1に接続された 1394ケーブル （図示せず） 上に流れるデ一夕を取 り込んでディジ夕ル I / Fバケツ ト変換回路 3に供給すると共に、 ディ ジ夕ル I / Fバケツ ト変換回路 3からのデ一夕を 1 3 9 4ケーブルに送 出する。
ディジタル I / Fバケツ ト変換回路 3は I E E E 1 3 9 4規格のパケ ッ トと S D規格のパケッ トとのパケッ ト変換を行う。 1 3 9 4パケ 'ソ ト は、 ディジ夕ル I / Fバケツ ト変換回路 3によって S D規格のバケツ ト に変換されて訂正符号化復号化回路 5に供給される。 S D規格において は、 ディジタル I / Fパケッ ト変換回路 3は、 入力された 1シンクプロ ヅク分のデ一夕を I D I F (ディジタルインターフェース） ブロックに 変換すると共に、 1 トラヅク分のデータを 1 5 0 D I Fプロックに変換 して 1 5 0 D I Fプロヅク単位でデ一夕の入出力を行うようになってい る。
更に、 ディジタル I / Fパケッ ト変換回路 3の出力は、 図 1のデ一夕 順となるように、 例えば訂正符号化復号化回路 5によって並べ替えられ る。 訂正符号化復号化回路 5は、 メモリ 6に書込まれたデータを読出し、 図 1のトラック方向のデータに対して誤り訂正用の垂直パリティ C 2 (外符号） を配列し、 シンク方向のデータに対して水平パリティ C 1 (内符号） を配列する。 誤り訂正符号化復号化回路 5は、 外符号及び内 符号を付加してデ一夕を図 1の記録フォーマツ ト順で変復調回路 7に出 力する。 このようなエラ一訂正処理はマイコン 10によって制御される。 訂正符号化復号化回路 5の出力は変復調回路 7によって変調された後 アンプ等化検出回路 8を介してテープ 9に記録される。
上述したように S D規格では、 1フレームは 1 0 トラックに記録され るが、 この 1フレームの記録単位内でシステムデータの内容が変更され ることは規格上許されておらず、 1フレームの途中のトラックからデー 夕が書換えられることはない。
ところで、 民生用ディジタル VTR協議会では、 次世代ディジタル放 送である AT V及び DVBの圧縮方式として、 MP E G 2を採用するこ とを決定している。 ATV, D VB規格では MP E G 2方式で圧縮され たデータをそのまま記録する方式を採用する。
SD, HD規格ではフレーム内圧縮方式が採用されているが、 MPE G 2ではフレーム内圧縮だけでなく、 フレーム間圧縮を用いた符号化が 行われる。 つまり、 MP EG 2デ一夕はフレーム固定長ではなく、 1フ レームデータの記録に必要なトラック数は不定である。 従って、 記録は トラック単位で行われ、 サブコード、 VAUX及び AAUXも トラック 単位で完結する。 従って、 この場合には、 訂正符号化復号化回路 5は、 数トラック分のメモリによってエラ一訂正処理が可能となることが考え られる。
即ち、 訂正符号化においては先ず外符号 （C2 ) の符号化を行った後 に、 この外符号も含むデータに対して内符号 （C1 ) の符号化を行って いる。 従って、 訂正符号化復号化回路 5は先ず外符号を付加するために、 この外符号の生成に必要となるトラック方向のデータを記憶する必要が ある。 従って、 外符号の符号化には 1 トラック分のデータを格納するた めのメモリと、 このメモリからデータを読出して外符号を作成するため の 1 トラック分のメモリが必要である。
内符号の符号化はシンクプロック単位で行われるので、 変復調回路 7 への出力処理と同時に行うことができる。 これらの処理は順次入力され るトラック単位のデ一夕に対してサイクリヅクに行われるので、 各 1 ト ラック分のメモリを上述した各処理に対応させることにより、 nトラッ ク分のメモリによって、 入力処理と外符号の付加処理と内符号の付加及 び出力処理とが可能になる。
このように、 図 4の装置は複数の規格のディジ夕ルデータを記録する ことができる。
ところで、 これらの M P E G 2及び D V T R等の規格相互間における 伝送プロ トコル及び同期方法は、 I E C 1 8 8 3において規格化が進め られている。
現在のプロ トコル案においては、 送信側では、 ァイソクロノスデータ を I E E E 1 3 9 4規格のァイソクロノスバケツ 卜に変換して伝送する c この場合には、 送信する元のデータの基準タイミング信号と同一タイミ ングのデ一夕、 例えば、 1 フレームの先頭データを含むデ一夕群をパケ ッ ト化する際に、 ァイソクロノスバケツ トのヘッダデータ内に基準の信 号であることを示すフレームパルス等のフラグを揷入するようになって いる。
一方、 受信側においては、 受信したパケッ トのヘッダフラグを抽出し、 1フレームの先頭を示すフラグによってフレームの開始タイミングを合 わせるようになつている。 これにより、 送受信機間の同期をとることが できる。
図 5はこのような同期化の動作を説明するためのタイミングチヤート である。 図 5は複数の機器における同期化を説明するためのものである。 図 5は最上段に 1 3 9 4バケツ トを示し、 上段側から受信機 Aのへヅ ド スィッチパルス、 エラ一訂正処理及び記録処理を示し、 受信機 Bのへッ ドスイッチパルス （B ) 、 エラ一訂正処理 （B ) 及び記録処理 （B ) を 示し、 受信機 Cのヘッ ドスィッチパルス （C ) 、 エラー訂正処理 （C ) 及び記録処理 （C ) を示している。
上述したように、 受信側 D V T Rでは、 図 4の訂正符号化復号化回路 5による誤り訂正処理において、 通常 nトラック期間の遅延時問が発生 する。 即ち、 図 4のディジタル I / Fパケッ ト変換回路 3の出力は、 誤 り訂正処理及び記録処理のために、 n トラック期間の遅延時間を要して、 テープ 9に記録される。 図 5においては、 エラー訂正処理にヘッ ドスィ ツチパルスの 1周期分、 即ち、 2 トラック期間 （図 5の記録処理遅延量） を要している例を示している。
シリンダの回転サ一ボは 1 トラック期間を表すへッ ドスィ 'ソチパルス
(図 5参照） を基準信号としており、 変復調回路 7からアンプ等化検出 回路 8にデ一夕が出力されるタイ ミングも、 へッ ドスィツチパルスによ つて規定される。 変復調処理は現在 2 4ビッ ト単位で処理されており、 変復調処理による時間遅延は無視することができる。
従って、 訂正符号化復号化回路 5の出力タイミングは、 テープ 9に記 憶されるタイミングと略々一致している。 そして、 エラ一訂正処理によ つて nトラック遅延されるので、 一般的には、 図 5に示すように、 エラ —訂正処理の入力夕ィミングもヘッ ドスィツチパルスを基準信号とした 記録開始タイミング信号に同期させるようになつている。
例えば、 受信機 Aについては、 図 5に示すように、 ヘッ ドスイッチパ ルスのタイミングで、 1 3 9 4バケツ 卜に基づくディジタル I / Fパケ ッ ト変換回路 3の出力を訂正符号化復号化回路 5に供給してエラー訂正 処理を開始させる。 エラー訂正処理は 2 トラック期間を要し、 エラ一訂 正符号化復号化回路 5への入力から 2 トラック期間後にァンプ等化検出 回路 8からテープ 9に磁気記録が行われる。 他の受信機 B， Cについて も、 図 5に示すように、 各受信機 B， Cのヘッ ドスィッチパルス （B ) ,
( C ) に応じたタイミングで、 エラ一訂正処理及び記録処理が行われる。 このように、 エラ一訂正の入力処理は、 各受信機 A , B , Cのヘッ ド スィ ッチパルスに同期して行われるので、 図 5に示す遅延量だけ、 入力 された 1 394パケッ トを保持する必要がある。 このため、 図 4の装置 においては、 ノ ソファメモリ 4を有しており、 ディジタル I/Fパケヅ ト変換回路 3はバッファメモリ 4を用いて、 エラ一訂正符号化復号化回 路 5への出力をへッ ドスィ ヅチパルスに同期化させるようになつている c ところで、 D VTRから： D VTRにダビング記録を行う場合には、 受 信側の D VTRが 1フレームのデータを 10 トラヅクに記録するので、 フレームの先頭データはこの 10 トラックの 1 トラヅク目に記録するよ うにする必要がある。
D VTRに入力するディジ夕ルデ一夕をテープの記録開始位置、 即ち、 1フレームの先頭トラックに記録するように同期化する方法としては、 受信側で同期をとる方法と送信側で同期をとる方法とが考えられる。 いま、 記録側の D VTRにおいて、 既に記録が行われているテープに、 連続して記録を行うつなぎ撮り記録を行うものとする。 つなぎ撮り記録 においては、 サーボを同期化させるためのトラッキングパイ口ッ ト信号 を連続的に記録するために、 1フレームの先頭トラック、 即ち、 フレ一 ム単位 （ 1 0 トラック単位） で記録されているデ一夕に連続したトラヅ ク （以下、 先頭トラックという） から記録が開始される必要がある。 図 6はトラッキングパイ口ッ ト信号を説明するための説明図である。 図 6の例では、 トラッキング用のパイロッ ト信号として周波数が fO , f 1 , f 2 の三種類の信号 （以下、 パイロヅ ト信号 F0 , F1 ， F2 と いう） を用い、 各トラックにパイロッ ト信号 Fl , F0 , F2 , F0 , Fl , F0 , F2 , F0 , …を順に重畳して記録する。 再生時には、 再 生信号に含まれるパイロッ ト信号 Fl , F2 のレベルを比較し、 比較レ ベルが一致するように、 即ち、 パイロッ ト信号 F0 が重畳されているト ラヅクにトラック位相を合わせるように制御する。 この場合には、 トラ ック位相のずれ方向を考慮すると、 4 トラック毎にトラック位相をパイ ロヅ ト信号 F 0 のトラヅクに一致させることができることになる。 仮に、 図 6に示す各フレームの先頭トラツク以外のトラックから記録 を開始するものとする。 そうすると、 パイロッ ト信号の順序がずれてし まい、 トラヅキングサーボが正常に機能しなくなってしまう。 従って、 新たな記録は前記録の最後のフレームの最後のトラックの次のトラック (図 6の先頭トラック） から行う必要があるのである。
受信側で同期化を行う場合には、 受信機を記録されているフレームの 最後のトラックで記録待機状態にする。 即ち、 テープの走行は停止させ るが、 サ一ボを基準信号 （へッ ドスイッチパルス） に同期させてシリン ダは回転させる。 この場合でも、 先頭フレームから記録を行うために、 フレーム基準信号 （フレームパルス） は発生させておく。
このような受信機の待機状態において、 送信装置から 1 3 9 4ケープ ルを介してデータを送信する。 図 4の受信機は、 データを受信した後、 バッファメモリ 4を用いて、 訂正符号化復号化回路 5の出力が先頭トラ ヅクから nトラック （図 5の例では 2 トラヅク） 前のタイミングで開始 されるようにデータを保持する。 先頭トラックから nトラック前のタイ ミングで、 ディジタル I / Fパケッ ト変換回路 3はバッファメモリ 4か ら読出したデ一夕を訂正符号化復号化回路 5に出力する。 先頭トラック のタイミングになると、 テープ 9の走行を開始させ、 アンプ等化検出回 路 8からの記録データをテープ 9に磁気記録する。 こうして、 フレーム の先頭のデータを先頭トラックから正しく記録することができる。 しかしながら、 この方法では、 ノ ソファメモリ 4として最大で 1フレ —ム （ 1 0 トラック） 分のデ一夕を記憶する容量を有する必要があり、 回路規模が増大してしまう。
一方、 送信側で同期化を行う方法としては、 送信機がデータの送信夕 ィミングを調整する方法が考えられる。 即ち、 記録が先頭フレームの夕 ィミングで行われるように、 先頭フレームの nトラヅク前のタイミング で受信機がデ一夕を受信することができるように送信機が送出タイミン グを調整すればよい。 この方法を採用した場台には、 受信機において訂 正符号化復号化回路 5へのデータ入力のタイ ミング台わせのためのバツ ファメモリ 4として比較的小さな容量のバ'ソファ用いることが可能とな る。
しかしながら、 現在はこの方法に適したプロ トコルは存在しない。 しかも、 この方法は送信機と受信機とが 1対 1の場合にはよいが、 図 5の例のように、 1台の送信機からのデータを複数の受信機によって受 信する場合には採用することができない。 即ち、 図 5に示すように、 各 受信機の基準信号 （へッ ドスィツチパルス） は相互に独立して発生して おり、 各受信機の先頭トラックのタイミングは相互に異なる。 従って、 送信機が 1台の受信機に同期させてデータを送出すると、 他の受信機に 入力されるデ一夕は自機の基準信号とは同期化されていないものとなる。 各受信機相互間では、 フレーム基準信号のタイミングが最大で 1フレー ム期間相違することから、 同期化されているデータを受信した受信機は 最大で 1フレーム分のバッファメモリを必要とする。
また、 送信側で全受信機に同期化したデ一夕を送出させるためには、 送信機が受信機の数分のフレームメモリを備える必要がある。
なお、 同期化の方法として、 ァイソクロノスデータにサ一ボ基準信号 を挿入する方法も考えられる。 受信側においては、 サーボ基準信号を用 いて同期化を図るのである。 しかしながら、 受信機では、 ァイソクロノスデータを受 ί言後に、 サー ボの引込み動作を開始するようになっているので、 全ての受信機のサ一 ボ位相がロックするまでに比較的長時間が経過してしまい、 各受信機器 は位相が合うまではデータをバッファに一旦保持させる必要がある。 こ のため、 この場合もバッファメモリとして大容量のメモリが必要である。 このように、 伝送されたディジタルデ一夕を記録するためには、 同期 化のために大容量のバッファが必要であり、 回路規模が増大してしまう という問題点があった。
また、 受信したデータを正確な記録開始位置から記録させるためには 大容量のバツファが必要であり、 回路規模が増大してしまうという問題 点があった。
また、 受信したデータをつなぎ撮りするためには大容量のバッファが 必要であり、 回路規模が増大してしまうという問題点があつた。
また、 複数の機器を用いたシンクロダビングを行うためには大容量の バッファが必要であり、 回路規模が増大してしまうという問題点があつ た。
そこで、 本発明は、 大容量のバッファを必要とすることなく、 デ一夕 を同期化して記録し、 つなぎ撮りが可能で、 複数の機器を用いたシンク 口ダビングを可能にすることができるディジタルイン夕一フェースを有 する装置及びディジ夕ルイン夕ーフェース方法を提供することを目的と する。 発明の開示
本発明の請求項 1に係るディジ夕ルインタ一フエ一スを有する装置は、 複数の機器によって構成されるネッ トワーク内の 1又は 2以上の第 1の 機器に設けられ、 オリジナルタイ ミング基準信号を第 1の同期伝送され るデータに変換して前記ネ 'ソ トワークを構成する伝送路に送出するタイ ミング基準信号送出手段と、 前記ネッ トワーク内の前記第 1の機器以外 の第 2の機器に設けられ、 前記伝送路を介して伝送された前記オリジナ ル夕イミング基準信号に基づくタイ ミング基準信号を得るタイミング基 準信号発生手段と、 前記ネッ トワーク内の機器に設けられ、 前記オリジ ナルタイ ミング基準信号又は前記タイミング基準信号に同期化して所定 の伝送デ一夕を第 2の同期伝送されるデ一夕に変換して前記伝送路に送 出する送信手段と、 前記ネッ トワーク内の機器に設けられ、 前記第 2の 同期伝送されるデータを前記伝送路を介して受信して前記ォリジナル夕 ィミング基準信号又は前記タイミング基準信号に同期化して記録を行う 記録手段とを具備したものであり、
本発明の請求項 1においては、 第 1の機器のォリジナルタイミング基 準信号送出手段によって、 オリジナルタイミング基準信号が第 1の同期 伝送されるデ一夕に変換されて伝送路に送出される。 第 1の機器以外の 第 2の機器のタイミング基準信号発生手段は、 伝送されたオリジナル夕 ィミング基準信号を受信して自機のタイミング基準信号を得る。 これに より、 第 1の機器以外の第 2の機器同士は同期化される。 送信手段を有 する機器は、 所定の伝送データをオリジナルタイミング基準信号又は夕 ィミング基準信号に基づいて、 第 2の同期伝送されるデータに変換して 伝送路に送出する。 この第 2の同期伝送されるデータは、 受信する機器 の記録手段によって受信され、 オリジナルタイミング基準信号又はタイ ミング基準信号に同期化して記録される。 送信手段を有する機器及び記 録手段を有する機器は、 いずれもオリジナルタイミング基準信号に基づ 、て同期化されているので、 同期記録及びつなぎ撮り記録が可能となる 本発明の請求項 6に係るディジ夕ルイン夕ーフェース方法は、 複数の 機器によって溝成されるネつ トワーク内の 1又は 2以上の第 1の機器か らオリジナルタイミング基準信号を第 1の同期伝送されるデ一夕に変換 して前記ネッ トワークを構成する伝送路に送出するタイミング基準信号 送出手順と、 前記伝送路を介して伝送された前記オリジナルタイミング 基準信号を前記ネッ トワーク内の前記第 1の機器以外の第 2の機器によ つて受信して、 伝送された前記ォリジナルタイミング基準信号に基づく 記録タイミング基準信号を得ることにより同期化を行う同期化手順と、 前記ネツ トワーク内の機器が、 前記オリジナルタイ ミング基準信号又は 前記タイ ミング基準信号に同期化して、 所定の伝送デ一夕を第 2の同期 伝送されるデータに変換して前記伝送路に送出する送信手順と、 前記ネ 'ソ 卜ワーク内の機器が前記第 2の同期伝送されるデ一夕を前記伝送路を 介して受信して前記オリジナルタイミング基準信号又は前記タイミング 基準信号に同期化して記録を行う記録手順とを具備したものである。 本発明の請求項 6においては、 第 1の機器から伝送路にオリジナル夕 ィミング基準信号に基づく第 1の同期伝送されるデ一夕が送出される。 第 1の機器以外の第 2の機器は、 伝送されたオリジナルタイミング基準 信号に基づくタイミング基準信号を得る'。 これにより、 ネッ トワーク内 の機器の同期化が行われる。 同期化が達成されると、 送信側の機器から 伝送データに基づく第 2の同期伝送されるデ一夕が伝送路に送出される。 この送信はオリジナルタイミング基準信号又はタイミング基準信号に同 期化して行われる。 受信側の機器は、 オリジナルタイミング基準信号又 はタイミング基準信号に同期化して、 第 2の同期伝送されるデータを受 信して記録を行う。 これにより、 同期記録及びつなぎ撮り記録を可能に する。 図面の簡単な説明
図 1は S D規格の記録フォーマッ トを説明するため説明図、 図 2はフ レームパルス及びへツ ドスィ ツチパルスを説明するための説明図、 図 3 はテープに記録するデ一夕を示す説明図、 図 4は D ^ T Rの関連技術を 示すプロック図、 図 5は図 4の D V T Rの動作を説明するためのタイミ ングチャート、 図 6はパイロッ ト信号を説明するための説明図、 図 7及 び図 8は本発明に係るディジタルイン夕一フェースを有する装置の一実 施の形態を示すプロック図、 図 9は図 7及び図 8の実施の形態のディジ 夕ルインターフェ一スを有する装置によって構成したネヅ トワークを説 明するための説明図、 図 1 0はアイソクロノスパケッ トを示す説明図、 図 1 1は図 7及び図 8の実施の形態の動作を説明するためのタイミング チャート、 図 1 2は図 7及び図 8の実施の形態の動作を説明するための フローチヤ一ト、 図 1 3及び図 1 4は本発明の他の実施の形態を示すブ 口ック図である。 発明を実施するための最良の形態
以下、 図面を参照して本発明の実施の形態について詳細に説明する。 図 7及び図 8は本発明に係るディジ夕ルイン夕ーフェースを有する装置 の一実施の形態を示すブロック図である。 図 7は送信側を示し、 図 8は 受信側を示している。 また、 図 9は本実施の形態に係るディジタルイン 夕一フェースを有する装置を用いて構成したネッ トワークを説明するた めの説明図である。
図 9では、 1台の送信機 15と 3台の受信機 16乃至 18によってネッ トヮ —クを構成した例を示している。 送信機 15及び受信機 16乃至 18は、 例え ば、 ディジタル V T Rである。 図 9においては、 伝送路 19としてはアイ ソクロノスデータの送受が可能な例えば I E E E 1 3 9 4ケーブルが採 用される。 本実施の形態におけるネッ トワークにおいては、 記録するデ 一夕の伝送に先立って、 同期化のためのデ一夕を伝送するようになって いる。
図 7は図 9中の送信機 15の具体的な構成を示し、 図 8は図 9中の受信 機 16乃至 18の具体的な構成を示している。 図 7において入力端子 21には 図示しないへ、ソ ドからの再生信号が入力される。 この再生信号は再生信 号処理回路 22に供給される。 再生信号処理回路 22は、 再生信号に対して 所定の信号処理を施してダビング用のダビングデ一夕を作成するように なっている。 例えば、 再生信号処理回路 22は、 図 4の再生側の回路から 1 3 9 4回路 2及びディジ夕ル I / Fバケツ ト変換回路 3を削除した構 成と同様の構成にすることができる。
この場合には、 再生信号処理回路 22は、 再生信号を波形等化した後復 調処理を行って再生データを得るようになつている。 再生信号処理回路 22は再生データに誤り訂正復号化処理を施してエラー訂正を行うと共に、 デ一夕の並べ換えを行って、 例えば再生デ一夕から S D規格のバケツ ト を得るようになつている。
再生信号処理回路 22は、 シリンダサ一ボ回路及びテープ走行サーボ回 路 26によって再生信号処理が制御されるようになつている。 シリンダサ ーボ回路及びテープ走行サーボ回路 26は、 再生基準信号及びフレーム基 準信号として、 例えばへッ ドスイッチパルス及びフレームパルスを発生 するようになつている。 ヘッ ドスィツチパルスは、 D V T Rにおけるへ ッ ド切換え及びシリンダ回転の基準信号となる。 また、 フレームパルス は、 再生信号のフレームの先頭位置を示すものである。 再生信号処理回路 22の出力はダビングデ一夕としてアイソクロノスパ ケッ ト変換回路 23に供給される。 ァイ ソクロノスパケッ ト変換回路 23は、 再生デ一夕をアイソクロノスバケツ トに変換して出力する c ァイソクロ ノスバケツ ト変換回路 23の出力はスィ ツチ 24を介してディジタルイン夕 一フェース送信回路 25に供給されるようになっている。
本実施の形態においては、 シリンダサーボ回路及びテープ走行サーボ 回路 26は、 発生した基準信号及びフレーム基準信号をアイソクロノスパ ケッ ト変換回路 27に出力するようになっている。 ァイソクロノスパケヅ ト変換回路 27はアイソクロノスバケツ ト変換回路 23と同様の構成であり、 入力された基準信号 （オリジナルタイ ミング基準信号） をァイソクロノ スパケッ 卜に変換して出力する。
図 1 0はァソクロノスバケツ ト変換回路 27から出力されるアイソクロ ノスバケツ トの一例を示す説明図である。
図 1 0に示すように、 ァイソクロノスパケッ トには先頭にへヅダが配 列され、 次に、 ヘッダ C R C , C I Pヘッダが配列され、 次いでァイソ クロノスデ一夕を含むアイソクロノスデ一夕エリアが配列され、 最後に データ C R Cが配列される。 なお、 C I Pヘッダには F D Fエリアを有 している。 なお、 フレームパルスは F D Fエリア内にフラグとして挿入 される。 へッ ドスィツチパルス等の基準信号のデータはアイソクロノス データエリァに挿入されるようになっている。
アイソクロノスバケツ ト変換回路 27の出力はスィ ヅチ 24を介してディ ジ夕ルインターフェ一ス送信回路 25に供給されるようになっている。 ス ィツチ 24はアイソクロノスバケツ ト変換回路 23, 27の出力を切換え選択 してディジ夕ルイン夕ーフェース送信回路 25に供給するようになってい る。 ディジ夕ルイン夕ーフェース送信回路 25は I E E E 1 394のリンク 層及び物理層を制御するものであり、 入力されたァイソクロノスバケツ トを I EE E 1 394規格のアイソクロノスパケッ 卜として出力端子 28 を介して図示しない 1394ケーブルに送出するようになっている。 本実施の形態においては、 ダビングデータの送出以前に、 シリンダサ ーボ回路及びテープ走行サーボ回路 26からの基準信号及びフレーム基準 信号を送出するようになっている。
受信側においては、 図 8の入力端子 31には、 図示しない 1 394ケ一 ブルからのアイソクロノスパケッ 卜が入力される。 このアイソクロノス パケッ トはディジ夕ルイン夕一フヱ一ス受信回路 32に供給される。 ディ ジ夕ルインタ一フェース受信回路 32は、 I EEE 1 394のリンク層及 び物理層を制御するものであり、 入力された I E E E 1 394規格のァ イソクロノスパケヅ トを受信して、 スィヅチ 33に出力するようになって いる。
スィツチ 33は入力されたデータのうちダビングデ一夕のアイソクロノ スパケヅ 卜についてはアイソクロノスパケヅ ト変換回路 34に供給し、 基 準信号のアイソクロノスパケヅ 卜についてはアイソクロノスバケツ ト変 換回路 36に供給するようになっている。 ァイソクロノスバケツ ト変換回 路 34, 36は同様の構成である。 ァイソクロノスパケッ ト変換回路 34は、 入力された I EEE 1 394規格のァイソクロノスバケツ トをダビング データに戻して記録処理回路 35に出力する。 また、 ァイソクロノスパケ ヅ ト変換回路 36は、 入力された I E EE 1394規格のァイソクロノス バケツ トを基準信号及びフレーム基準信号に戻してシリンダサーボ回路 及びテープ走行サーボ回路 37に出力するようになっている。
記録処理回路 35は入力されたダビングデータに所定の記録処理を施し て出力端子 38を介してヘッ ドに供給するようになっている。 例えば、 言己 録処理回路 35は、 図 4の記録側の回路から 1 3 9 4回路 2及びディジ夕 ル I / Fバケツ ト変換回路 3を削除した構成と同様の構成にすることが できる。
この場合には、 記録処理回路 35は、 入力された S D規格のパケッ トに 対して、 訂正符号化を行うと共にデ一夕の並べ換えを行って、 S D規格 の記録フォーマッ トのデータを得るようになつている。 更に、 記録処理 回路 35は、 ェラー訂正処理されたダビングデ一夕を変調処理し増幅した 後端子 38を介して図示しないヘッ ドに供給するようになっている。
本実施の形態においては、 記録処理回路 35はシリンダサーボ回路及び テープ走行サ一ボ回路 37によって制御されるようになっている。
シリンダサ一ボ回路及びテープ走行サーボ回路 37は、 入力された基準 信号及びフレーム基準信号に基づいて、 自機で用いる基準信号及びフレ ーム基準信号を作成する。 例えば、 基準信号及びフレーム基準信号とし て夫々へヅ ドスィ ツチパルス及びフレームパルスが用いられる。 シリン ダサーボ回路及びテープ走行サ一ボ回路 37は、 へッ ドスィ ツチパルス及 びフレームパルスに同期させてシリンダの回転及びテープ走行を制御す るようになっている。
シリンダサーボ回路及びテープ走行サ一ボ回路 37が用いる基準信号及 びフレーム基準信号は、 送信機 15の基準信号及びフレーム基準信号に基 づくものであるので、 自機のシリンダ回転及びテープ走行を送信機 15の シリンダ回転及びテープ走行に同期化したものとなる。 シリンダサ一ボ 回路及びテープ走行サーボ回路 37は、 発生した基準信号及びフレーム基 準信号を記録処理回路 35に供給する。
記録処理回路 35は、 基準信号及びフレーム基準信号に基づくタイミン グで、 例えばエラー訂正処理等を行うようになっている。 ダビングデ一 夕が送信機 15の基準信号及びフレーム基準信号に同期して送出され、 受 信機 16乃至 18が送信機 15の¾準信号及びフレーム基準信号に基づく基準 信号及びフレーム基準信号を用いて記録処理を行うので、 受信データを バッファメモリに保持することなく、 同期化が可能である。
次に、 このように構成された実施の形態の動作について図 1 1のタイ ミングチヤ一ト及び図 1 2のフローチャートを参照して説明する。 図 1 1は、 上から送信機 15のヘッ ドスィ ッチパルス、 ァイソクロノスバケツ ト変換回路 27からの 1 3 9 4アイソクロノスパケヅ ト、 1 3 9 4ケープ ル上のアイソクロノスパケッ ト、 受信機 16乃至 18のへ'ソ ドスィツチパル ス、 アイソクロノスバケツ ト変換回路 23からの 1 3 9 4ァイソクロノス バケツ 卜、 1 3 9 4ケーブル上のデータ、 受信機 16乃至 18において復元 したアイソクロノスバケツ ト、 受信機 16乃至 18のエラー訂正処理及び受 信機 16乃至 18の記録処理を示している。 なお、 実際の D V T Rでは、 へ ッ ドスィッチパルスの周期は 3 . 3 3 m秒であり、 ァイソクロノスサイ クルは 1 2 5〃秒であるので、 へッ ドスィツチパルスの半周期に 2 6ァ イソクロノスサイクルのパケ 'ソ トが伝送されるが、 図面の簡略化のため に、 図 1 1ではパケッ ト数を正確に示していない。
いま、 図 9に示すネッ トワーク構成において、 送信機 15である D V T Rが再生したアイソクロノスデ一夕を受信機 16乃至 18において受信して 記録するものとする。 受信機 16乃至 18である D V T Rは既に記録が行わ れているテープにつなぎ撮り記録を行うものとする。
本実施の形態におけるネッ トワークでは、 送信機 15からのァイソクロ ノスデータの送出が通知される （ダビング命令が発生する） （ステップ S 1 ) と、 受信機 16乃至 18においては、 記録が可能な状態になるまで、 即ち、 送信機 15との同期化が終了するまで、 例えば"準備中"を表わすス テ一タスコマンドを送信機に送出する （ステップ S 6 ) 。 この場合には、 受信機 16乃至 18はステ一タスコマンドとして「同期合わせ中」のコマンド を送信機 15に送出する。 これにより、 送信機 15はダビングデ一夕の送信 の待機状態となる。
同期化が終了するまでは、 各受信機 16乃至 18は、 相互に独立した基準 信号に基づいてシリンダ回転及びテープ走行が行われており、 また、 ト ラ 'ソク及びフレーム等の基準信号も相互に独立した位相となっている。 なお、 同期合わせは、 ダビングデータの送出前に行えばよく、 例えば、 機器を 1 3 9 4ケーブルに接続すると同時に同期合わせを行ってもよい c この場合には、 受信機 16乃至 18において準備中となる時間を短縮するこ とができる。 なお、 図 1 1においては、 図面の簡略化のために、 ダビン グデ一夕の伝送と基準信号の伝送とを同一タイミングで示している。 ここで、 送信機 15が図 1 1に示すへッ ドスィ ヅチパルスを基準信号と して、 へッ ド回転及びテープ走行を行っているものとする。 送信機 15は、 ダビングデ一夕の送出前に、 同期合わせのための基準信号の送出を行う (ステップ S 2 ) 。 即ち、 送信機 15のシリンダサ一ボ回路及びテープ走 行サーボ回路 26は、 へッ ドスィツチパルスをアイソクロノスバケツ ト変 換回路 27に供給する。 へッ ドスィツチパルスはアイソクロノスパケヅ ト 変換回路 27においてァイソクロノスバケツ トに変換され、 図 1 1に示す ァイソクロノスパケヅ トがスィツチ 24を介してディジ夕ルインターフエ ース送信回路 25に供給される。
ディジ夕ルイン夕ーフェース送信回路 25は I E E E 1 3 9 4規格のリ ンク層及び物理層を制御して、 基準信号を伝送するアイソクロノスパケ ッ トを端子 28から図示しない 1 3 9 4ケ一ブルに送出する。 なお、 ディ ン夕ーフェース送信回路 25の処理には、 一般的に 1ァイソクロ ノスサイクル （ 1 2 5〃秒） 程度の所定の時間が必要であり、 アイソク 口ノスパケッ トは、 図 1 1に示すように、 この所定の遅延時間分だけ遅 延して I E E E 1 3 9 4に規定された伝送速度で 1 3 9 4ケーブル上を 伝送される。
図 1 1に示すアイソクロノスパケッ トは、 受信機 16乃至 18の端子 31を 介してディジ夕ルインターフェース受信回路 32に取り込まれる。 ディジ 夕ルインターフェース受信回路 32は、 I E E E 1 3 9 4規格のリンク層 及び物理層を制御し、 ァイソクロノスパケヅ トを受信してスィッチ 33を 介してァイソクロノスパケッ ト変換回路 36に供給する。 なお、 ディジ夕 ルインターフヱ一ス受信回路 32の処理によって、 送信側と同様に、 例え ば 1アイソクロノスサイクル程度の遅延時間が生じる。
アイソクロノスパケッ トはアイソクロノスバケツ ト変換回路 36におい て元の基準信号に戻されて、 シリンダサ一ボ回路及びテープ走行サーボ 回路 37に供給される。 シリンダサ一ボ回路及びテープ走行サ一ボ回路 37 は入力された基準信号に位相が同期した基準信号を発生して自機の基準 信号とする （ステップ S 7 ) 。 シリンダサ一ボ回路及びテープ走行サー ボ回路 37は、 この基準信号に基づいて、 シリンダ回転及びテープ走行並 びに記録処理等を制御する （ステップ S 8 ) 。
これらの処理は、 受信機 16乃至 18において同様に行われる。 即ち、 図 1 1に示すように、 受信機 16乃至 18においては、 いずれも送信機 15のへ ッ ドスィツチパルスに対して例えば 2アイソクロノスサイクルだけ遅延 して同期化したヘッ ドスィッチパルスが用いられる。 なお、 受信機 16乃 至 18においては、 ァイソクロノスデ一夕の C I Pへヅダの F D Fエリア にフラグとして挿入されているフレームパルスを用いて自機のフレーム パルスを復元しており、 受信機 16乃至 18相互間でフレームパルスも同期 化させることができる。
受信機 16乃至 18においては、 エラ一訂正処理のために例えば 2 トラ 'ソ ク期間を要するので、 受信機 16乃至 18は、 送信機 15のヘッ ドスイッチパ ルスに対して 2アイソクロノスサイクル + 2 トラツク期間だけ遅延した フレームパルスを用いる。
これにより、 送信機 15の再生タイミングと受信機 16乃至 18の記録タイ ミングとは 2ァイソクロノスサイクル + 2 トラック期間の遅延時間を有 して同期化する。 受信機 16乃至 18は、 自機の記録位置 （先頭フレームの 位置） までテープを搬送させた後 （ステップ S 9 ) 、 一時停止状態にし て待機する。 なお、 シリンダは基準信号に基づいて回転している。 次に、 受信機 16乃至 18は、 送信機 15に対して受信可能又は送信可能で あることを示すァシンクロノス （ASYNCHRONUS ) (非同期） 信号を出力 する （ステップ S 10) 。 これにより、 送信機 15はダビングデータの送出 が可能となる。
送信機 15は、 図 1 1のへヅ ドスィツチパルスに基づいてへッ ドトレー スが行われて、 図示しないテープに記録されているデータを再生する (ステップ S 3 ) 。 再生信号は再生処理回路 22に供給され、 波形等化、 復調、 エラ一訂正処理等が行われる。 再生信号はダビングデ一夕として ァイソクロノスパケヅ ト変換回路 23に供給され、 図 1 1に示すように、 へヅ ドスィヅチパルスに同期してフレーム先頭タイミングからアイソク ロノスパケッ 卜が得られる。
このアイソクロノスパケッ トはスィツチ 24を介してディジ夕ルイン夕 一フエ一ス送信回路 25に供給され、 1アイソクロノスサイクルだけ遅延 して、 端子 28から 1 3 9 4ケーブルに I E E E 1 3 9 4規格の伝送速度 で伝送される （ステップ S 4 ) o
1 3 9 4ケーブル上には図 1 1に示すダビングデ一夕のアイソクロノ スバケツ 卜が伝送される。 このアイソクロノスパケッ トは各受信機 16乃 至 18のディジ夕ルイン夕ーフヱ一ス受信回路 32に入力される （ステツプ S 11 ) 。 ディジタルインターフヱース受信回路 32は、 図 1 1に示すよう に、 入力されたアイソクロノスパケッ トを 1ァイソクロノスサイクルだ け遅延させ、 ァイソクロノスパケッ トをスィヅチ 33を介してァイソクロ ノスパケッ ト変換回路 34に出力する。
ァイソクロノスパケヅ トはァイソクロノスパケヅ ト変換回路 34によつ て元のダビングデ一夕、 例えば、 S D規格の画像及び音声パケッ ト等に 戻されて記録処理回路 35に供給される （ステップ S 12) 。 即ち、 記録処 理回路 35には図 1 1のタイミングでダビングデータのバケツ トが入力さ れる。 このタイミングは、 受信機 16乃至 18のフレーム先頭タイミングに 対して例えば 2 トラック期間だけ先行したタイミングである。
記録処理回路 35は入力されたバケツ 卜に対してエラー訂正符号化を行 うと共に、 データの並べ換えを行って、 例えば S D規格の記録フォーマ ッ 卜に変換する。 更に、 記録処理回路 35は、 エラー訂正符号化されたダ ビングデータを変調して増幅した後、 端子 38を介して図示しないへッ ド に供給する。
一方、 シリンダサ一ボ回路及びテープ走行サ一ボ回路 37は、 記録処理 回路 35における処理に要する記録処理遅延量の後にテープ走行を開始さ せて、 ヘッ ド トレースを行ってダビングデ一夕の記録を開始する （ステ ップ S 13) 。 記録処理回路 35における処理に要する記録処理遅延量は 2 トラック期間であり、 ヘッ ドは、 図 1 1に示すように、 フレームの先頭 タイミングでテープへの記録を開始する。 受信機 16乃至 18は相互に同期化したへ'ソ ドスィ ツチパルスを用いて処 理を行っているので、 いずれの受信機 16乃至 18においても、 記録はフレ ームの先頭タイミングから開始される。 受信機 16乃至 18は先頭フレーム の位置で待機状態となっていたので、 受信機 16乃至 18のいずれにおいて も、 確実につなぎ撮り記録が行われる。
このように、 本実施の形態においては、 ダビングデ一夕の伝送に先行 させて基準信号を伝送し、 この基準信号を用いて受信機相互間で同期化 を達成した後に、 ダビングデータを伝送するようになっている。 これに より、 受信機側で大容量のバッファを必要とすることなくシンクロダビ ングが可能である。 また、 送信機の基準信号に基づいた基準信号を受信 機で用いており、 送信機が自機の基準信号に応じて再生したダビングデ 一夕を送出した場合でも、 受信機側は大容量のバッファを必要とするこ となくフレーム先頭タイミングから記録を行うつなぎ撮り記録が可能で ある。 また、 送信機側においても大容量のバッファは不要であることは 明らかである。 即ち、 送信機及び受信機のいずれにおいて大容量のバッ ファを必要とすることなく、 受信側で所定の記録位置から記録を行うこ とができ、 ダビングを行う装置において回路規模を低減することができ る。
なお、 本実施の形態においては、 伝送遅延が 1又は 2ァイソクロノス サイクルとして説明したが、 これに限定されるものではなく、 任意の遅 延量であってよい。
上記実施の形態においては、 送信機の基準信号を受信機に送出して、 受信機の基準信号を発生させる例を示したが、 ネッ トワーク内のいずれ の機器が基準信号を送出するようにしてもよいことは明らかである。 例 えば、 ネッ トワーク全体を制御する機器が基準信号を送出し、 他の送信 機及び受信機が伝送された基準信号に基づいて基準信号を発生させて、 再生タイ ミング及び記録タイミング等を同期化させるようにしてもよい 例えば、 図 1 3及び図 1 4は受信機のいずれか 1台が基準信号を送信 し、 他の受信機及び送信機が伝送された基準信号に基づいて基準信号を 発生する例を示すブロック図である。 図 1 3は送信側を示し、 図 1 4は 基準信号を送出する 1台の受信側を示している。 なお、 他の受信側の構 成は図 8と同様である。 図 1 3及び図 1 4において図 7及び図 8と同一 の構成要素には同一符号を付して説明を省略する。
図 1 3に示す送信機はァイソクロノスバケツ ト変換回路 27並びにシリ ンダサ一ボ回路及びテープ走行サーボ回路 26に夫々代えてァイソクロノ スパケッ ト変換回路 36並びにシリンダサ一ボ回路及びテープ走行サーボ 回路 37を用い、 ディジ夕ルインターフェ一ス送信回路 25に代えてディジ タルインターフェース送受信回路 41を採用した点が図 7の送信機と異な る。
ディジ夕ルイン夕ーフェース送受信回路 41は、 ディジ夕ルイン夕ーフ エース送信回路 25とディジ夕ルイン夕ーフェース受信回路 32との機能を 備えており、 例えば、 I E E E 1 3 9 4規格のリンク層及び物理層を制 御して、 スィツチ 24からのアイソクロノスパケヅ トを 1 3 9 4ケーブル に送出すると共に、 1 3 9 4ケーブルに流れているアイソクロノスパケ ヅ トを取り込んでスィツチ 24に出力するようになっている。
一方、 基準信号を送出する 1台の受信機は、 図 1 4に示すように、 シ リンダサ一ボ回路及びテープ走行サ一ボ回路 37並びにアイソクロノスパ ケッ ト変換回路 36に夫々代えて、 シリンダサ一ボ回路及びテープ走行サ ーボ回路 26並びにアイソクロノスパケヅ ト変換回路 27を用い、 ディジ夕 ルイン夕一フェース受信回路 32に代えてディジ夕ルイン夕一フェース送 受信回路 42を採用した点が図 8の受信機と異なる。
このように構成されたネッ トワークにおいては、 ダビングデータの送 出に先立って、 図 1 4に示す受信機から基準信号の送出が行われる。 即 ち、 シリンダサ一ボ回路及びテープ走行サ一ボ回路 26は自機で用いる基 準信号をァイソクロノスパケ 'ソ ト変換回路 27に出力する。 この基準信号 はアイソクロノスパケヅ ト変換回路 27によってアイソクロノスパケヅ ト に変換された後、 スィツチ 33を介してディジ夕ルイン夕一フェース送受 信回路 42に供給されて、 1 3 9 4ケーブルに送出される。
1 3 9 4ケーブルに流れた基準信号は、 図 1 3の送信機及び図 8と同 一構成の他の受信機に入力される。 図 1 3の送信機においては、 デイジ タル送受信回路 41によってアイソクロノスバケツ トが取り込まれ、 スィ ツチ 24を介してァイソクロノスバケツ ト変換回路 36に供給される。 アイ ソクロノスパケヅ トはァイソクロノスパケヅ ト変換回路 36によって元の 基準信号に戻されて、 シリンダサ一ボ回路及びテープ走行サーボ回路 37 に供給される。
シリンダサ一ボ回路及びテープ走行サーボ回路 37は、 入力された基準 信号に基づいて自機の基準信号を発生する。 この場合には、 シリンダサ ーボ回路及びテープ走行サーボ回路 37は： バケツ ト変換処理及び記録再 生処理等の遅延時間を考慮したタイミングの基準信号を発生する。
また、 図 8と同一構成の他の受信機においても、 伝送された基準信号 に対して、 パケッ ト変換処理及び記録再生処理等の遅延時間を考慮した タイミングの基準信号を発生する。
送信機及び受信機相互間で同期化が達成された後に、 送信機からダビ ングデータの送出を行う。 ダビングデ一夕の伝送及び記録時の動作は図 7及び図 8の実施の形態と同様である。 また、 上記各実施の形態においては、 1台の送信機と複数台の受信機 とで構成したネッ トワークを例にして説明した力 I E E E 1 3 9 4に おいては、 複数のチャンネルのアイソクロノスデータを伝送することが 可能であり、 ネッ トワーク内の複数台の送信機からのデータをマルチチ ヤンネルで伝送し、 1台又は複数台の受信機で記録するようにすること もでき、 本発明はこのような場合にも適用することができる。
なお、 この場合には、 1台の送信機からの基準信号を他の送信機にお いても用いることにより、 複数台の送信機と複数台の受信機とを同期化 することが可能となる。 そうすると、 例えば、 2台の送信機からのデ一 夕をマルチチャンネルで伝送し、 これらの複数チヤンネルのデータを 1 台の受信機でシンクロダビングすることも可能となる。
この場合には、 複数の送信機からの複数のチャンネルのデ一夕を 1台 の受信機で同時記録しないものとすると、 各チャンネル毎に、 基準信号 は別位相であってもよく、 同じ位相であってもよい。
また、 上記実施の形態においては送信機及び受信機として D V T Rを 例にして、 基準信号としてヘッ ドスィッチパルスを用いたが、 例えば D V D (ディジタルビデオディスク） 等の他の記録再生機器についても適 用することができることは明らかである。 '
更に、 伝送路として I E E E 1 3 9 4規格のディジ夕ルイン夕一フエ ースを例にして説明したが、 ァイソクロノスデータの伝送が可能な他の いずれのディジ夕ルインターフェ一スにも適用可能である。 産業上の利用可能性
以上のように、 本発明に係るディジ夕ルイン夕ーフェースを有する装 置及びディジ夕ルインターフェース方法は、 ネッ トワークを介して接続 された複数の機器間の記録制御に有用であり、 例えば、 I E E E 1 3 9 4規格に対応したネッ トワーク上でダビング記録によるつなぎ撮り記録 を行うのに適している。

Claims

求 の 範 囲
1 . 複数の機器によって構成されるネッ トワーク内の 1又は 2以上の第 1の機器に設けられ、 オリジナルタイミング基準信号を第 1の同期伝送 されるデ一夕に変換して前記ネッ トワークを構成する伝送路に送出する タイミング基準信号送出手段と、
前記ネッ トワーク内の前記第 1の機器以外の第 2の機器に設けられ、 前記伝送路を介して伝送された前記オリジナルタイミング基準信号に基 づくタイミング基準信号を得るタイミング基準信号発生手段と、
前記ネツ トワーク内の機器に設けられ、 前記オリジナルタイミング基 準信号又は前記夕ィミング基準信号に同期化して所定の伝送データを第 2の同期伝送されるデータに変換して前記伝送路に送出する送信手段と、 前記ネツ トワーク内の機器に設けられ、 前記第 2の同期伝送されるデ 一夕を前記伝送路を介して受信して前記オリジナルタイミング基準信号 又は前記タイミング基準信号に同期化して記録を行う記録手段とを具備 したことを特徴とするディジ夕ルイン夕ーフヱ一スを有する装置。
2 . 前記ネッ トワーク内の第 1の機器は、 前記送信手段を有する機器と 同一の機器であって、 前記第 2の同期伝送されるデータを得るための再 生手段を有し、
前記オリジナルタイミング基準信号は、 前記再生手段の再生タイミン グ基準信号であることを特徴とする請求項 1に記載のディジ夕ルイン夕 —フェースを有する装置。
3 . 前記記録手段を有する機器は、 自機が前記タイミング基準信号に同 期化可能となったことを通知する通知手段と、
自機が前記タイミング基準信号に同期化した後に所定の記録媒体の記 録開始位置で記録待機状態にする待機手段とを具備し、 前記送信手段を有する機器は、 前記通知手段からの通知が前記記録手 段を有する全ての機器から発生したことを検出する検出手段を具備して、 前記記録手段を有する全ての機器が前記タイミング基準信号に同期化 可能となったことを検出した後に、 前記送信手段から前記第 2の同期伝 送されるデ一夕を送出させることにより前記記録手段を有する全ての機 器において同期記録を可能にすることを特徴とする請求項 1に記載のデ イジ夕ルイン夕ーフェースを有する装置。
4 . 前記送信手段を有する機器のタイミング基準信号と前記記録手段を 有する機器の夕ィミング基準信号とは前記記録手段における記録処理に 基づく遅延時間差を有することを特徴とする請求項 1に記載のディジ夕 ルインターフェースを有する装置。
5 . 前記伝送路は、 I E E E 1 3 9 4規格に対応したものであることを 特徴とする請求項 1に記載のディジ夕ルインターフェースを有する装置。
6 . 複数の機器によって構成されるネッ トワーク内の 1又は 2以上の第 1の機器からオリジナルタイミング基準信号を第 1の同期伝送されるデ 一夕に変換して前記ネッ 卜ワークを構成する伝送路に送出するタイミン グ基準信号送出手順と、 '
前記伝送路を介して伝送された前記オリジナルタイミング基準信号を 前記ネッ トワーク内の前記第 1の機器以外の第 2の機器によって受信し て、 伝送された前記オリジナルタイミング基準信号に基づく記録タイミ ング基準信号を得ることにより同期化を行う同期化手順と、
前記ネッ トワーク内の機器が、 前記オリジナルタイミング基準信号又 は前記タイミング基準信号に同期化して、 所定の伝送デ一夕を第 2の同 期伝送されるデータに変換して前記伝送路に送出する送信手順と、 前記ネッ トワーク内の機器が前記第 2の同期伝送されるデ一夕を前記 伝送路を介して受信して前記オリジナルタイミング基準信号又は前記夕 ィミング基準信号に同期化して記録を行う記録手順とを具備したことを 特徴とするディジ夕ルイン夕ーフェース方法。
7 . 前記ネッ トワーク内の第 1の機器は、 前記送信手順を行う機器と同 一の機器であって、
前記送信手順は、 前記オリジナルタイミング基準信号として再生タイ ミング基準信号を用いて前記第 2の同期伝送されるデータを得るために 再生処理を行う再生手順を具備したことを特徴とする請求項 6に記載の ディジタルィン夕一フエ一ス方法。
8 . 前記同期化手順と前記送信手順との間に、 前記ネッ トワーク内の前 記第 2の機器が前記夕ィミング基準信号に同期化可能となったことを通 知すると共に、 前記記録手順を行う機器が所定の記録媒体の記録開始位 置で記録待機状態にする手順と、
前記ネッ トワーク内の前記第 2の機器の全てが同期化可能となったこ とを検出する検出手順とを付加したことを特徴とする請求項 6に記載の ディジタルインターフエース方法。
9 . 前記ネッ トワークは、 マルチチャンネルの伝送が可能で、
前記タイミング基準信号は、 チャンネル毎に独立した位相に設定され ることを特徴とする請求項 1に記載のディジ夕ルイン夕一フヱ一スを有 する装置。
1 0 . 前記ネッ トワークは、 マルチチャンネルの伝送が可能で、 前記タイミング基準信号は、 位相を複数のチャンネルで同一に設定可 能とすることにより、 前記送信手段を有し異なるチャンネルで前記第 2 の同期伝送されるデータを伝送する複数の機器からの伝送デ一夕を前記 記録手段を有する単一の機器によって同期記録可能にしたことを特徴と する請求項 1に記載のディジ夕ルインターフェ一スを有する装置。
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