WO1999016131A1 - Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte - Google Patents

Verdrahtungsverfahren für halbleiter-bauelemente zur verhinderung von produktpiraterie und produktmanipulation, durch das verfahren hergestelltes halbleiter-bauelement und verwendung des halbleiter-bauelements in einer chipkarte Download PDF

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Reinhold Buchner
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    • Y10S438/977—Thinning or removal of substrate

Definitions

  • the present invention relates to a method for producing a semiconductor component provided with one or more conductive structural elements with the features of the preamble of claim 1 and a semiconductor component provided with one or more conductive structural elements, which can be produced by such a method.
  • the present invention relates to a method for producing a metallized semiconductor circuit structure which can be carried out using CMOS-compatible standard semiconductor technologies and the use of so-called reverse engineering for the acquisition of third-party technology know-how or for reading and / or or difficult to manipulate the information stored in the component.
  • the method according to the invention also makes it possible to produce a semiconductor component which is protected against environmental influences.
  • FIG. 5 shows a semiconductor component produced by such a method 5
  • the layers denoted by reference numeral 11 denote passivation or insulator layers
  • the layers denoted by reference numeral 12 represent conductive layers which are constructed, for example, from doped semiconductor material or from doped poly-silicon layers
  • the layers 13 designated represent metallizations.
  • the wiring 13 of the component is realized by means of deposition and structuring of metal layers and insulator layers 11 in between.
  • contact holes are etched through an insulator layer 11 to a conductive structure 12, 13, then one Metal layer deposited and subsequent structured conductor tracks 13 and in turn covered with an insulator layer 1 1.
  • the problems associated with such semiconductor components are, on the one hand, that reverse engineering allows the design and arrangement of the conductor tracks within the component to be easily recognized and, therefore, that the method for producing such a semiconductor component can also be easily imitated by third parties is
  • semiconductor components can be optically irradiated, and their design can be easily “seen through” by means of electron beam microscopy, either using emitting methods or else by following a flowing current. Furthermore, it is also customary mechanically or chemically layer by layer of a semiconductor component to remove and then examine the resulting surface
  • the present invention is therefore based on the object of further developing the known method for producing a semiconductor component provided with one or more conductive structural elements in such a way that the complexity of the circuit can be increased without deteriorating the integration density and making the method technologically too complex Furthermore, it is an object of the present invention to provide a semiconductor component with a more complex circuit but a high integration density
  • the object is achieved by the characterizing features of claim 1. Furthermore, according to the present invention, a method for producing a semiconductor component provided with one or more conductive structural elements and protected against environmental influences, according to claim 17, one with a or a plurality of conductive structural elements provided semiconductor component according to claim 19 and 20 and the use of these semiconductor components in a chip card
  • the present invention thus relates to a method for producing a semiconductor component provided with one or more conductive structural elements, comprising the steps of
  • this step being carried out in such a way that functional electrical contact is brought about between the conductive structural element and the component, and
  • the component layer in the substrate is processed up to a metallization level. That is, the starting point is in each case a component layer within a substrate without metallization, with one or more metallization levels
  • the component substrate now present is subsequently joined together with a handling substrate from front to front, and in addition the component substrate can be thinned from the rear.
  • the subsequent provision of electrical contacts to the component ie the provision of the component layer within the substrate without metallization, with one or more
  • the metallization level following the metallization level is preferably carried out by etching contact holes after a corresponding lithography step through the possibly thinned component substrate layer down to the regions to be contacted and subsequently metallizing them
  • an additional substrate is introduced into the component.
  • This substrate can either be the component substrate itself or, in the case of an iterative repetition of the method steps according to claim 12, the handling substrate which was introduced in the preceding iteration step and, accordingly, the role of the component substrate.
  • the additional substrate can be arranged, for example, between the semiconductor component itself and the metallization level (s) provided for electrical contacting of the semiconductor component.
  • the additional substrate can also be arranged between individual ones for electrical contacting of the semiconductor
  • the metallization levels provided for the component.
  • the expression “metallization levels” here includes all conductive structural elements of the semiconductor component, ie for example conductor tracks, wiring, etc
  • the component substrate and the handling substrate are firmly connected to one another in such a way that the layer stack cannot then be separated without destruction
  • the substrate additionally introduced into the component is made of a material that is not transparent in the range of visible wavelengths, for example silicon, so that the use of optical transmission methods is prevented.
  • the additional substrate can additionally contain a material or of a such be produced which is not transparent in the region of short-wave radiation, for example X-rays, so that the use of X-ray radiation methods is prevented.
  • the additional substrate can also be a so-called SOI substrate, so that the buried insulator layer is etched in one step serves as an etch stop. As a result, the manufacturing process can be further simplified and its cost can be reduced. Furthermore, when using an SOI substrate, it is possible to etch the additional substrate more uniformly
  • the front side of the component substrate is preferably provided with an adhesive layer.
  • the adhesive layer can simultaneously take on a passivating and / or planning function.
  • the component substrate is thinned from the rear.
  • the thinning can be done, for example, by wet chemical etching or by mechanical or chemomechanical grinding.
  • the substrate stack present after the joining and thinning can subsequently be further processed like a standard substrate, the surface of the thinned component substrate now representing the front side.
  • the possibilities of product piracy and product manipulation are advantageously countered compared to the methods for multilayer wiring known according to the current state of the art, since parts of the component wiring are shifted to the side of the component substrate which are part of the component itself or also other parts of the component Component wiring lies opposite
  • structured metal layers arranged one above the other are insulated from one another by optically transparent dielectric layers, for example Si0 2 , as shown in FIG.
  • the additional substrate which, as explained above, can be the component substrate itself or also a handling substrate, the complexity of the wiring can be increased, as a result of which the commonly used techniques for analyzing the circuit structure and techniques for manipulating the information stored in the components are prevented If the additional substrate is not optically transparent, on the one hand, methods for optical fluoroscopy or analysis by means of electron beam microscopy are prevented, on the other hand, methods for manipulating or reading out the information contained in the circuit or in the chip card are no longer possible applicable
  • the method according to the invention can be used to produce a semiconductor component that is protected against environmental influences.
  • the first substrate layer which is now an intermediate layer within the semiconductor component, serves as a protective layer against environmental influences by selecting a suitable material for the first substrate this protective function can be increased
  • further protective layers can be applied before the step of providing the or one of the plurality of conductive structural elements in order to increase the protective function.
  • Passivation layers for example made of SiO 2, can be used as examples of such protective layers
  • FIG. 1 shows a component substrate with completely processed MOS circuits and a metallization level before connection to an auxiliary substrate
  • FIG. 2 shows the component substrate shown in FIG. 1 after connection to the auxiliary substrate and thinning of the component substrate
  • FIG. 3 shows the disk stack shown in FIG. 2, which is processed like a standard disk.
  • FIG. 4 shows the disk stack shown in FIG. 3, which has now been provided with a wiring level on its surface
  • FIG. 5 shows a typical layer structure of a semiconductor component with a plurality of conductive structure elements produced according to standard methods
  • reference numeral 1 denotes a component substrate, which comprises, for example, a silicon wafer 2 with finished MOS circuits and a metallization level 3.
  • the metallization level 3 is passivated with an oxide protective layer.
  • the metallization comprises, for example, an aluminum alloy.
  • a polyimide layer 5 is applied to the component wafer as an adhesive layer flung, so that the surface topography is leveled.
  • the surface topography can also be leveled by a planning step before the adhesive layer is applied.
  • the component wafer is then connected to an auxiliary substrate 6, for example a further silicon wafer / or thinned chemomechanically from the side of the component substrate, so that the silicon residual thickness of the component substrate is a few micrometers
  • the disk stack 7 which is shown for example in FIG. 2, can be processed like a standard disk
  • the silicon surface is passivated, for example with an oxide layer 8
  • contact holes 9 are etched down to the areas of the metallization to be contacted after a corresponding lithography step, as shown in FIG. 3.
  • the side walls of the contact holes are preferably included Insulating layers 10 insulated According to a particularly preferred embodiment, this is done by a so-called spacer oxide process sequence, which comprises conformal oxide deposition and subsequent anisotropic jerking
  • the circuits are wired, for example, by depositing a titanium nitride layer 11 as an adhesive and barrier layer for the subsequent tungsten metallization 12, which can be carried out, for example, by UV deposition.
  • the tungsten / titanium nitride layer is then removed using chemomechanical grinding with a CMP device the substrate surface is removed, so that the remaining tungsten titanium "stoppers" (so-called plugs) realize the vertical connection to the component metallization level.
  • a standard metallization process for example with an aluminum alloy 1 3, and subsequent passivation 14, the wiring of the component is carried out, as shown in FIG. 4.
  • the wiring of the component can also comprise several metallization levels.
  • other methods for producing a wiring of the circuits are also conceivable , e.g. 180 ⁇ m, thinned
  • the auxiliary substrate 6 and / or the component substrate 1 can be processed and / or structured in various ways.
  • virtual interconnects that have no connections to the component can be produced in these substrates in order to deliberately erroneously reverse engineer It is also possible to connect the planed surface of the component processed according to FIG. 4 to a further auxiliary substrate in order to introduce a further auxiliary substrate layer into the resulting component
  • the semiconductor component produced by the method according to the invention can be used particularly advantageously in chip cards, since the manipulation possibilities from the outside are severely restricted due to its special construction. In particular, it is made more difficult for wrong people, for example, to penetrate the individual component layers with metal pins in order to thereby penetrate the read out information stored on the chip and / or incorrect information

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Abstract

Die Erfindung betrifft ein Verfahren zur Herstellung einer metallisierten Schaltungsstruktur zur Verhinderung von Produktpiraterie und Produktmanipulation, ein durch das Verfahren hergestelltes Halbleiter-Bauelement sowie die Verwendung des Halbleiter-Bauelements in einer Chipkarte. Das Verfahren ist mit CMOS-kompatiblen Standard-Halbleitertechnologien durchführbar und erschwert die Anwendung des sogenannten Reverse Engineering zur Aneignung fremden Technologie-Knowhows bzw. zum Auslesen und/oder zur Manipulation der im Bauelement gespeicherten Information. Durch das erfindungsgemässe Verfahren ist es darüber hinaus möglich, ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen. Beim erfindungsgemässen Verfahren wird die Bauelementelage im Substrat (1) bis vor einem Metallisierungskomplex prozessiert. Nachfolgend wird das nun vorliegende Bauelementesubstrat (1) mit einem Handlingsubstrat (6) Vorderseite zu Vorderseite zusammengefügt und das Bauelementesubstrat (1) von der Rückseite her gedünnt. Anschliessend werden Kontaktlöcher (9) nach einem entsprechenden Lithographieschritt durch die verbleibende dünne Bauelementesubstratschicht bis auf die zu kontaktierenden Gebiete geätzt und metallisiert, so dass elektrische Kontakte zum Bauelement hergestellt sind.

Description

Verdrahtungsverfahren für Halbleiter-Bauelemente zur Verhinderung von Produktpiraterie und Produktmanipulation, durch das Verfahren hergestelltes Halbleiter-Bauelement und Verwendung des Halbleiter-Bauelements in einer Chipkarte
Die vorliegende Erfindung betrifft ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements mit den Merkmalen des Oberbegriffs von Patentanspruch 1 sowie ein mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement, das durch solch ein Verfahren herstellbar ist. Insbesondere betrifft die vorliegende Erfindung ein Verfahren zur Herstellung einer metallisierten Halbleiter-Schaltungs- struktur, welches mit CMOS-kompatiblen Standard-Halbleiter-technologien durchführbar ist und die Anwendung des sogenannten Reverse Engineering zur Aneignung fremden Technologie-Know- hows bzw. zum Auslesen und/oder zur Manipula-tion der im Bauelement gespeicherten Information erschwert. Durch das erfindungsgemäße Verfahren ist es darüber hinaus möglich, ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen.
Ein Ver ahren mit den Merkmalen des Oberbegriffs von Patentanspruch 1 ist beispielsweise aus G Schumiki, P Seegebrecht „Prozeßtechnologie", Springer-Verlag Berlin, ISBN 3-540-17670-5 bekannt. Fig 5 zeigt ein durch solch ein Verfahren hergestelltes Halbleiter-Bauelement. In Fig. 5 bezeichnen die mit Bezugszeichen 1 1 bezeichneten Schichten Passivierungs- bzw. Isolatorschichten, die mit Bezugszeichen 12 bezeichneten Schichten stellen leitende Schichten dar, die beispielsweise aus dotiertem Halbleiter-Material oder aus dotierten Poly-Siliziumschichten aufgebaut sind, und die mit Bezugszeichen 13 bezeichneten Schichten stellen Metallisierungen dar. Die Verdrahtung 13 des Bauelementes wird mittels Deposition und Strukturierung von Metallschichten und dazwischenliegenden Isolatorschichten 1 1 realisiert. Bei diesem modularen Verfahren werden jeweils Kontaktlocher durch eine Isolatorschicht 1 1 bis auf eine leitende Struktur 12, 13 geatzt, sodann eine Metallschicht abgeschieden und nachfolgend Leiterbahnen 13 strukturiert und wiederum mit einer Isolatorschicht 1 1 bedeckt. Die mit solchen Halbleiter-Bauelementen verbundenen Probleme bestehen zum einen darin, daß mit Techniken des Reverse Engineering das Design und die Anordnung der Leiterbahnen innerhalb des Bauelements leicht erkannt werden kann und daß daher auch das Verfahren zur Herstellung eines solchen Halbleiter-Bauelements für Dritte leicht nachzuahmen ist
Beispielsweise können Halbleiter-Bauelemente optisch durchstrahlt werden, und ihr Design kann mittels Elektronenstrahlmikroskopie entweder unter Verwendung von begebenden Verfahren oder aber auch unter Verfolgung eines fließenden Stroms leicht „durchschaut" werden Desweiteren ist es auch üblich, Schicht für Schicht eines Halbleiter-Bauelements mechanisch oder chemisch abzutragen und anschließend die sich jeweils ergebende Oberflache zu untersuchen
Halt man sich die enormen Entwicklungskosten für neuartige Halbleiter-Chips vor Augen, so ist klar erkennbar, daß ein großer Bedarf an Möglichkeiten besteht, die Erfolgsaussichten solcher Reverse Engineering-Methoden entscheidend einzudämmen
Ein weiteres Problem besteht dann, daß bei der Anwendung solcher Halbleiter-Bauelemente in Chipkarten Manipulationsmoglichkeiten für Dritte gegeben sind, die die Sicherheit von Chipkarten stark beeinträchtigen Beispielsweise ist es durch spezielle Techniken möglich, die in den Chipkarten gespeicherte Information zu lesen und ggf zu verandern.
Bisherige Ansätze zur Losung der vorstehend genannten Probleme beruhten beispielsweise auf der Verbesserung der verwendeten PIN-Codes durch Verwendung einer Geheimzahl mit einer erhöhten Anzahl an Stellen, um den Mißbrauch von Chipkarten zu unterbinden
Ansätze zur Losung des mit den verwendeten Reverse Engineering-Methoden verbundenen Problems beruhten darauf, das Chipkarten-Design möglichst komplex zu gestalten, um die Erfolgsaussichten der vorstehend erwähnten optischen Durchstrahlungs- oder Elektronenmikroskopierverfah- ren zu verringern Bei dem Versuch, eine aufzubauende Schaltung möglichst komplex zu gestalten, tritt jedoch wiederum das Problem auf, daß der Integrationsgrad der Schaltung deutlich verschlechtert werden kann und daß das Herstellungsverfahren technologisch aufwendig wird Genauer gesagt laßt sich der Komplexitatsgrad insbesondere dadurch steigern, daß mehrere Metallisierungsebenen übereinander angeordnet werden Aufgrund der Oberflachentopographie ist dafür aber auch eine Anpassung der jeweiligen Großen der Leiterbahnen notwendig, wodurch die Integrationsdichte der Metallisierung bei der entsprechenden Vorrichtung verschlechtert wird Aus der US-Patentschrift Nr 5 563 084, die der DE-A-44 33 845 entspricht, ist überdies ein Verfahren zur Herstellung einer dreidimensionalen integrierten Schaltung bekannt Bei diesem Verfahren werden bereits vollständig fertig prozessierte Chips unter Verwendung eines Handlingsubstrats auf ein weiteres Substrat, das seinerseits ebenfalls mehrere Bauelementelagen enthalten kann, aufgebracht Um die Ausbeute zu erhohen, wird die Funktionsfahigkeit der einzelnen Chips vor dem Zusammenfugen überprüft
Der vorliegenden Erfindung liegt somit die Aufgabe zugrunde, das bekannte Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter- Bauelements derart weiterzubilden, daß die Komplexität der Schaltung erhöht werden kann, ohne die Integrationsdichte zu verschlechtern und das Verfahren technologisch zu aufwendig zu gestalten Ferner liegt der vorliegenden Erfindung die Aufgabe zugrunde, ein Halbleiter-Bauelement mit komplexerer Schaltung aber hoher Integrationsdichte bereitzustellen
Gemäß der vorliegenden Erfindung wird die Aufgabe durch die kennzeichnenden Merkmale des Anspruchs 1 gelost Ferner wird gemäß der vorliegenden Erfindung ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements, das gegenüber Umwelteinflüssen geschützt ist, nach Anspruch 17, ein mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement nach Anspruch 19 und 20 sowie die Verwendung dieser Halbleiter-Bauelemente in einer Chip-Karte bereitgestellt
Die bevorzugten Ausfuhrungsformen sind Gegenstand der abhangigen Ansprüche
Die vorliegende Erfindung betrifft somit ein Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements mit den Schritten zum
• Aufbringen und Strukturieren von Schichten, die in dem Halbleiter-Bauelement enthalten sind, auf einem ersten Substrat,
• Verbinden der Oberflache des ersten Substrats, auf der diese einzelnen Schichten aufgebracht sind, mit einem zweiten Substrat,
• Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberflache des ersten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmaßiger elektrischer Kontakt zwischen dem leitenden Strukturelement und dem Bauelement bewirkt wird, und
• Fertigstellen des Halbleiter-Bauelements
Bei dem erfindungsgemaßen Verfahren wird die Bauelementelage im Substrat bis vor eine Metalli- sierungsebene prozessiert Das heißt, der Ausgangspunkt ist jeweils eine Bauelementelage innerhalb eines Substrates ohne Metallisierung, mit einer oder mit mehreren Metallisierungsebenen Nachfolgend wird das nun vorliegende Bauelementesubstrat mit einem Handlingsubstrat Vorderseite zu Vorderseite zusammengefugt, und zusätzlich kann das Bauelementesubstrat von der Ruckseite her gedunnt werden Die darauffolgende Bereitstellung elektrischer Kontakte zum Bauelement, d h die Bereitstellung der auf die Bauelementelage innerhalb des Substrats ohne Metallisierung, mit einer oder mehreren Metallsierungsebenen folgenden Metallisierungsebene, erfolgt vorzugsweise, indem Kontaktlocher nach einem entsprechenden Lithographieschritt durch die ggf gedunnte Bauelementesubstratschicht bis auf die zu koπtaktierenden Gebiete geatzt und nachfolgend metallisiert werden
Durch die Abfolge der Schritte des erfindungsgemaßen Verfahrens wird ein zusätzliches Substrat in das Bauelement eingebracht Dieses Substrat kann entweder das Bauelementesubstrat selbst oder, bei einer iterativen Wiederholung der Verfahrensschritte gemäß Patentanspruch 12, dasjenige Handlingsubstrat sein, welches in dem vorangehenden Iterationsschritt eingebracht wurde und entsprechend die Rolle des Bauelementesubstrats übernommen hat Gemäß eιner,bevorzugten Ausfuhrungsform kann dabei das zusätzliche Substrat beispielsweise zwischen dem Halbleiter- Bauelement an sich und der oder den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet sein Das zusätzliche Substrat kann aber auch zwischen einzelnen zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet sein Der Ausdruck „Metallisierungsebenen" umfaßt dabei sämtliche leitende Strukturelemente des Halbleiter-Bauelements, also beispielsweise Leiterbahnen, Verdrahtungen usw
Durch eine derartige Einbringung eines zusätzlichen Substrats ist es möglich, die Komplexität der sich ergebenden Schaltung beträchtlich zu erhohen, ohne den Integrationsgrad der Vorrichtung zu verschlechtern oder das Herstellungsverfahren zu sehr kompliziert zu machen
Bei dem erfindungsgemaßen Verfahren werden das Bauelementesubstrat und das Handlingsubstrat derart fest miteinander verbunden, daß daraufhin keine zerstörungsfreie Trennung des Schichtenstapels erfolgen kann
Gemäß einer bevorzugten Ausfuhrungsform ist das zusatzlich in das Bauelement eingebrachte Substrat aus einem Material, das im Bereich sichtbarer Wellenl ngen nicht transparent ist, beispielsweise aus Silizium, so daß die Verwendung optischer Durchstrahlungsverfahren verhindert wird Das zusätzliche Substrat kann zusätzlich noch ein Material enthalten oder aus einem solchen hergestellt sein, das im Bereich kurzwelliger Strahlung, beispielsweise Rontgenstrahlen, nicht transparent ist, so daß die Verwendung von Rontgen-Durchstrahlungsverfahren verhindert wird Gemäß der vorliegenden Erfindung kann das zusätzliche Substrat auch ein sogenanntes SOI- Substrat sein, so daß die vergrabene Isolatorschicht bei einem Atzschritt als ein Atzstopp dient Dadurch kann das Herstellungsverfahren weiter vereinfacht werden, und seine Kosten können reduziert werden Ferner ist es bei Verwendung eines SOI-Substrats möglich, das zusätzliche Substrat gleichmäßiger zu atzen
Für die Verbindung der Vorderseite des Bauelementesubstrats mit dem Handlingsubstrat wird die Vorderseite des Bauelementesubstrats vorzugsweise mit einer Haftschicht versehen Die Haftschicht kann dabei gleichzeitig eine passivierende und/oder planaπsierende Funktion übernehmen Anschließend wird das Bauelementesubstrat von der Ruckseite her gedunnt Das Dünnen kann dabei beispielsweise durch naßchemisches Atzen oder durch mechanisches oder chemomechanisches Schleifen erfolgen Der nach dem Zusammenfugen und Dünnen vorliegende Substratstapel kann darauf folgend wie ein Standardsubstrat weiterbearbeitet werden, wobei die Oberflache des ge- dunnten Bauelementesubstrats nun die Vorderseite darstellt Diese wird zunächst durch Abscheidung einer dielektrischen Schicht isoliert, wobei bei Verwendung eines SOI-Substrates unter Umstanden auf diese Isolierung verzichtet werden kann Nach einem Standardlithographieschritt werden durch die Isolatorschicht und die dünne Bauelementesubstratschicht Kontaktlocher auf die zu kontaktierenden Gebiete geatzt und die Seitenwande der Kontaktlocher isoliert Über diese Kontakte wird schließlich die Verdrahtung mittels Standardmetallisierung, die aus einer oder mehreren Metallisierungsebenen bestehen kann, hergestellt Die Kontakte können hierbei zwischen beliebigen Metallisierungsebenen des Bauelementesubstrats und der Verdrahtung realisiert werden Schließlich kann, wie bei der Bauelementeherstellung gemäß dem Stand der Technik, die Substratscheibe auf die notwendige Dicke reduziert werden, indem der Substratstapel von der Hand- lingsubstratseite her mechanisch oder/und chemisch gedunnt wird
Bei dem erfindungsgemaßen Verfahren wird gegenüber den nach dem heutigen Stand der Technik bekannten Verfahren zur Mehrlagenverdrahtung vorteilhafterweise den Möglichkeiten der Produktpiraterie und der Produktmanipulation begegnet, da Teile der Bauelementeverdrahtung auf die Seite des Bauelementesubstrats verlagert werden, die dem Bauelement an sich oder aber auch weiteren Teilen der Bauelementeverdrahtung gegenüberliegt Bei den bekannten Verfahren zur Mehrlagenverdrahtung sind demgegenüber übereinander angeordnete strukturierte Metallschichten durch optisch transparente dielektrische Schichten, beispielsweise Sι02, voneinander isoliert, wie in Fig 5 gezeigt Durch Einbringen des zusätzlichen Substrats, das, wie vorstehend erläutert, das Bauelementesubstrat selbst oder auch ein Handlingsubstrat sein kann, kann die Komplexität der Verdrahtung erhöht werden, wodurch die üblicherweise eingesetzten Techniken zur Analytik des Schaltungsaufbaus und Techniken zur Manipulation der in den Bauelementen gespeicherten Information verhindert bzw erschwert werden Wenn das zusatzliche Substrat zusätzlich optisch nicht transparent ist, werden zum einen Verfahren zur optischen Durchleuchtung oder Analyse mittels Elektronen- strahlmikroskopie verhindert, zum anderen sind Verfahren zur Manipulation oder zum Auslesen der in der Schaltung bzw der in der Chipkarte enthaltenen Information nicht mehr anwendbar
Darüber hinaus kann das erfindungsgemaße Verfahren verwendet werden, um ein gegenüber Umwelteinflüssen geschütztes Halbleiter-Bauelement herzustellen Insbesondere dient die erste Substratschicht, die ja nunmehr eine Zwischenschicht innerhalb des Halbleiter-Bauelements darstellt, als eine Schutzschicht gegenüber Umwelteinflüssen Durch Auswahl eines geeigneten Materials für das erste Substrat kann diese Schutzfunktion erhöht werden
Ferner können vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen noch weitere Schutzschichten aufgebracht werden, um die Schutzfunktion zu erhohen Beispiele für solche Schutzschichten können Passivierungsschichten, beispielsweise aus Sι02
Insbesondere ist es bei einer iterativen Wiederholung der Verfahrensschritte, wenn also mehrere Substratschichten in das Bauelement eingebracht werden, möglich, das Halbleiter-Bauelement oder Teile davon einzukapseln, ggf mit verschiedenen, geeignet ausgewählten Substrat- und/oder Zusatzschutzschichten
Die vorliegende Erfindung wird im folgenden unter Bezugnahme auf die begleitenden Zeichnungen detaillierter beschrieben werden
Fig 1 zeigt ein Bauelementesubstrat mit fertig prozessierten MOS-Schaltungen und einer Metallisierungsebene vor der Verbindung mit einem Hilfssubstrat
Fig 2 zeigt das in Fig 1 gezeigte Bauelementesubstrat nach Verbinden mit dem Hilfssubstrat und Dünnen des Bauelementesubstrats Fig 3 zeigt den in Fig 2 gezeigten Scheibenstapel, der wie eine Standardscheibe prozessiert wird Fig 4 zeigt den in Fig 3 gezeigten Scheibenstapel, der nun auf seiner Oberflache mit einer Verdrahtungsebene versehen worden ist
Fig 5 zeigt einen typischen Schichtaufbau eines gemäß Standardverfahren hergestellten Halbleiterbauelementes mit mehreren leitenden Strukturelementen
In Fig 1 bezeichnet Bezugszeichen 1 ein Bauelementesubstrat, das beispielsweise eine Silizium- scheibe 2 mit fertig prozessierten MOS-Schaltungen und eine Metallisierungsebene 3 umfaßt Die Metallisierungsebene 3 ist mit einer Oxidschutzschicht passiviert Die Metallisierung umfaßt beispielsweise eine Aluminiumlegierung Auf die Bauelementescheibe wird eine Polyimidschicht 5 als Haftschicht aufgeschleudert, so daß die Oberflachentopographie eingeebnet wird Die Einebnung der Oberflachentopographie kann auch bereits vor dem Aufbringen der Haftschicht durch einen Planaπsierungsschπtt erfolgt sein Anschließend erfolgt das Verbinden der Bauelementescheibe mit einem Hilfssubstrat 6, beispielsweise einer weiteren Siliziumscheibe Anschließend wird der nun vorliegende Scheibenstapel mechanisch, nachchemisch und/oder chemomechanisch von der Seite des Bauelementesubstrats her gedunnt, so daß die Siliziumrestdicke des Bauelementesubstrats einige Mikrometer betragt
Nach dem Dünnen kann der Scheibenstapel 7, der beispielsweise in Fig 2 gezeigt ist, wie eine Standardscheibe prozessiert werden
Beispielsweise wird die Siliziumoberflache passiviert, z B mit einer Oxidschicht 8 Kontaktlocher 9 werden nach einem entsprechenden Lithographieschritt bis auf die zu kontaktierenden Gebiete der Metallisierung geatzt, wie in Fig 3 gezeigt ist Anschließend werden, wie in Fig 4 gezeigt, vorzugsweise die Seitenwande der Kontaktlocher mit Isolierschichten 10 isoliert Gemäß einer besonders bevorzugten Ausfuhrungsform erfolgt dies durch eine sogenannte Spacer-Oxid- Prozeßsequenz, die eine konforme Oxidabscheidung und ein nachfolgendes anisotropes Ruckatzen umfaßt
Die Verdrahtung der Schaltungen erfolgt beispielsweise durch Abscheidung einer Titannitridschicht 1 1 als Haft- und Barriereschicht für die nachfolgende Wolframmetallisierung 12, die beispielsweise durch W-Deposition erfolgen kann Anschließend wird unter Verwendung von chemomechani- schem Schleifen mit einem CMP-Gerat die Wolfram/Titannitπdschicht von der Substratoberflache entfernt, so daß die verbleibenden Wolfram Tιtannιtπd-"Stopsel" (sog Plugs) die vertikale Verbindung zur Bauelementemetallisierungsebene realisieren Schließlich wird durch einen Standardme- tallisierungsprozeß, beispielsweise mit einer Aluminiumlegierung 1 3 und nachfolgende Passivierung 14 die Verdrahtung des Bauelements durchgeführt, wie in Fig 4 gezeigt ist Dabei kann die Verdrahtung des Bauelements auch mehrere Metallisierungsebenen umfassen Es sind aber auch andere Verfahren zur Herstellung einer Verdrahtung der Schaltungen denkbar Abschließend wird der Scheibenstapel von der Hilfssubstratseite her vorzugsweise mechanisch auf die notwendige Restdicke, z B 180 μm, gedunnt
Es ist den Fachleuten offensichtlich, daß die vorliegende Erfindung wie vorstehend beschrieben in zahlreichen Ausfuhrungsformen modifiziert werden kann
Beispielsweise können das Hilfssubstrat 6 und/oder das Bauelementesubstrat 1 nach ggf Dünnen des Bauelementesubstrats auf verschiedene Weisen prozessiert und/oder strukturiert werden Insbesondere können virtuelle Leiterbahnen, die keinerlei Anschlüsse zu dem Bauelement aufweisen, in diesen Substraten hergestellt werden, um beim Reverse Engineering bewußt fehlerhafte Informationen zu liefern Ebenso ist es möglich, die planaπsierte Oberflache des gemäß Fig 4 prozessierten Bauelements mit einem weiteren Hilfssubstrat zu verbinden, um eine weitere Hilfs- substratschicht in das sich ergebende Bauelement einzubringen
Auf diese Weise können beispielsweise bei einer Verdrahtung, die mehrere Verdrahtungsebenen umfaßt, diese jeweils durch ein zusatzlich hinzugefugtes Hilfssubstrat voneinander getrennt werden
Das durch das erfindungsgemaße Verfahren hergestellte Halbleiter-Bauelement laßt sich besonders vorteilhaft in Chipkarten verwenden, da durch seinen speziellen Aufbau die Manipulationsmoglich- keiten von außen stark eingeschränkt sind Insbesondere wird es Falschern erschwert, beispielsweise mit Metallstiften durch die einzelnen Bauelementeschichten durchzudringen, um dadurch die in dem Chip gespeicherte Information auszulesen und/oder zu falschen

Claims

Patentansprüche
1 Verfahren zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements mit den Schritten zum
• Aufbringen und Strukturieren von Schichten (3, 4, 5), die in dem Halbleiter-Bauelement enthalten sind, auf einem ersten Substrat (1 ), gekennzeichnet durch die Schritte zum
• Verbinden der Oberflache des ersten Substrats (1 ), auf der diese einzelnen Schichten aufgebracht sind, mit einem zweiten Substrat (6),
• Bereitstellen des oder eines von den mehreren leitenden Strukturelementen (12, 13) auf der freien Oberflache des ersten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmaßiger elektrischer Kontakt zwischen dem leitenden Strukturelement (13) und dem Bauelement (3, 4, 5) bewirkt wird, und
• Fertigstellen des Halbleiter-Bauelements
2 Verfahren nach Anspruch 1 , dadurch gekennzeichnet, daß das erste Substrat (1) im Bereich sichtbarer Wellenlangen nicht transparent ist
3 Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste Substrat (1 ) ein Si- Substrat ist
4 Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, daß das erste Substrat (1) ein SOI- Substrat ist.
5 Verfahren nach einem der Ansprüche 1 bis 4, gekennzeichnet durch den Schritt zum Dünnen des ersten Substrats (1 ) nach dem Schritt zum Verbinden der Oberflache des ersten Substrats (1 ) mit dem zweiten Substrat (6)
6 Verfahren nach Anspruch 5, dadurch gekennzeichnet, daß das Dünnen durch Atzen, mechanisches oder chemomechanisches Schleifen oder eine Kombination dieser Verfahren erfolgt
7 Verfahren nach einem der Ansprüche 1 bis 6, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberflache des ersten Substrats (1 ) mit dem zweiten Substrat (6) den Schritt zum Aufbringen einer haftvermittelnden Schicht (5) umfaßt 8 Verfahren nach Anspruch 7, dadurch gekennzeichnet, daß die haftvermittelnde Schicht (5) eine Polyimidschicht ist
9 Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberflache des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter-Bauelement die erste Substratschicht (1 ) zwischen dem Halbleiter-Bauelement an sich und der oder den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet ist
10 Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberflache des ersten Substrats (1) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter-Bauelement die erste Substratschicht (1 ) zwischen einzelnen zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen angeordnet ist
1 1 Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Verbinden der Oberflache des ersten Substrats (1 ) mit dem zweiten Substrat (6) dergestalt ausgeführt wird, daß in dem sich ergebenden Halbleiter-Bauelement die erste Substratschicht (1) zwischen den zur elektrischen Kontaktierung des Halbleiter-Bauelements vorgesehenen Metallisierungsebenen und einer zur elektrischen Kontaktierung der Metallisierungsebenen vorgesehenen Verdrahtung angeordnet ist
12 Verfahren nach einem der Ansprüche 1 bis 8, dadurch gekennzeichnet, daß der Schritt zum Fertigstellen des Halbleiter-Bauelements einen oder mehrere Schritte zum
• Verbinden der Oberflache der bereits fertiggestellten Schichtenfolge mit einem n-ten Substrat (n > 2), und
• Bereitstellen eines weiteren leitenden Strukturelements auf der freien Oberflache des (n-1)- sten Substrats, wobei dieser Schritt so ausgeführt wird, daß ein funktionsmaßiger elektrischer Kontakt zwischen dem leitenden Strukturelement und dem Bauelement bewirkt wird, umfaßt
13 Verfahren nach einem der Ansprüche 1 bis 8 und 12, gekennzeichnet durch den Schritt zum Strukturieren des ersten oder (n-1 )-ten Substrats vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberflache des ersten oder (n-1 )-ten Substrats 14 Verfahren nach einem der Ansprüche 1 bis 8, 12 und 13, gekennzeichnet durch den Schritt zum (teilweisen) Aufbringen einer zusätzlichen leitenden Schicht auf der freien Oberflache des ersten oder (n-1 )-ten Substrats
15 Verfahren nach Anspruch 14, gekennzeichnet durch den Schritt zum Verbinden der mit der zusätzlichen leitenden Schicht versehenen Substratoberflache mit einem weiteren Substrat
16 Verfahren, nach einem der Ansprüche 1 bis 8, 12 und 13, gekennzeichnet durch mehrere aufeinanderfolgende Schritte zum (teilweisen) Aufbringen einer zusätzlichen leitenden Schicht auf der freien Oberflache des ersten oder (n-1)-ten Substrats und zum Verbinden der mit der zusätzlichen leitenden Schicht versehenen Substratoberflache mit einem weiteren Substrat
17 Verfahren nach einem der Ansprüche 1 bis 16 zur Herstellung eines mit einem oder mehreren leitenden Strukturelementen versehenen Halbleiter-Bauelements, das gegenüber Umwelteinflüssen geschützt ist
18 Verfahren nach Anspruch 17, gekennzeichnet durch den Schritt zum Aufbringen einer oder mehrerer zusätzlicher Schutzschichten vor dem Schritt zum Bereitstellen des oder eines von den mehreren leitenden Strukturelementen auf der freien Oberflache des ersten Substrats
19 Mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement, dadurch gekennzeichnet, daß das Halbleiter-Bauelement durch das Verfahren nach einem der Ansprüche 1 bis 16 hergestellt ist
20 Mit einem oder mehreren leitenden Strukturelementen versehenes Halbleiter-Bauelement, das gegenüber Umwelteinflüssen geschützt ist, dadurch gekennzeichnet, daß das Halbleiter- Bauelement durch das Verfahren nach Anspruch 17 oder 18 hergestellt ist
21 Verwendung des Halbleiter-Bauelements nach Anspruch 19 oder 20 in einer Chip-Karte
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