WO1999042989A1 - Processeur de signaux video - Google Patents

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Masanori Hamada
Hiroshi Masuda
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Matsushita Electric Industrial Co Ltd
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    • H04N5/12—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising
    • H04N5/126—Devices in which the synchronising signals are only operative if a phase difference occurs between synchronising and synchronised scanning devices, e.g. flywheel synchronising whereby the synchronisation signal indirectly commands a frequency generator

Definitions

  • the present invention relates to a video signal processing device that converts an analog video signal into a digital signal.
  • a video signal input from a personal computer or the like to a video device such as a liquid crystal display device is an analog video signal whose signal level changes with the dot cycle.It can be displayed on a matrix display device or written to memory to process the signal. In such cases, it is necessary to sample the video signal with a sampling clock signal that matches the dot cycle. However, few PCs have this sampling clock signal output terminal. For this reason, it is necessary to reproduce the sampling clock signal based on the horizontal synchronization signal input from a personal computer or the like. Furthermore, an analog video signal cannot be obtained correctly unless it is sampled while a stable signal is being output within one dot cycle. Therefore, the sampling timing must be appropriate. For this reason, the timing of the sampling clock signal is set appropriately manually.
  • a sampling clock signal can be reproduced by using a PLL circuit to multiply the horizontal synchronization signal input from a personal computer so that both the frequency and phase match the input signal.
  • the output signal of the PLL circuit generates a timing signal necessary for display control through a subsequent logic processing circuit, so that a phase delay occurs. Since this phase delay depends on the frequency of the input signal, the phase delay is not uniquely determined in a video device that supports a wide variety of input signals. Therefore, the variation due to the phase delay of the timing signal is a problem particularly at the time of sampling.
  • the described video information device uses the autocorrelation of the video signal between frames.
  • the delay amount of the sampling clock signal is changed, the autocorrelation of the AZD-converted video signal between frames is calculated for each delay amount, and the point where the correlation becomes low is set as the signal change point, and the signal change point The vicinity of the intermediate point is set as the optimum sampling point.
  • this optimizing circuit requires a frame memory to obtain a correlation value. Therefore, a complicated memory control circuit is required, and a high-speed clock is required.
  • As a method that does not use a memory there is a method that uses a plurality of AZD conversion circuits.
  • a delay circuit for a plurality of sampling clock signals is required.
  • An object of the present invention is to provide a video signal processing device that optimizes a sampling point when converting an analog video signal into a digital signal. Disclosure of the invention
  • a first video signal processing device includes a clock generation circuit that generates a sampling clock signal for digitizing a video signal from an input synchronization signal, and a phase of the sampling clock signal that is used as a sampling clock signal.
  • a phase control circuit for controlling one of a plurality of phase values in one cycle, a first signal output circuit for outputting a first signal when an input video signal is larger than a threshold level, and a first signal output circuit
  • the timing is determined by the first counter circuit that counts the first signal input from the controller within a predetermined time and the sampling clock signal controlled by the phase control circuit.
  • a second signal output circuit that outputs a second signal; a second power counter circuit that powers the second signal input from the second signal output circuit within a predetermined time;
  • the phase of the sampling clock signal is sequentially switched within one cycle of the sampling clock signal by the phase control circuit, and this phase setting is repeated for one or more cycles, and the first and second counter circuits are obtained each time the phase is switched
  • a control circuit for setting an optimal sampling clock signal phase based on the difference between the output signals. For example, the control circuit sets an optimal sampling clock signal phase according to a plurality of subtraction results obtained by a subtraction circuit that subtracts output signals of the first and second counter circuits.
  • the phase of the sampling clock signal can be controlled with a simple circuit configuration in which the number is counted by two counters. Also, there is no need to adjust the timing of the output signal of the binarization circuit and the output signal of the A / D conversion circuit. In addition, a high-speed sampling clock signal is not required for controlling the phase of the sampling clock, and power consumption can be reduced. Furthermore, since the sampling clock signal is not required in the circuit after the output of the binarization circuit and the A / D conversion circuit, the processing of the counter circuit is possible even for high-speed signals. Therefore, power consumption can be reduced, which is advantageous for LSI.
  • the optimum sampling clock timing can be set by various methods.
  • the control circuit sets the phase of the sampling clock signal at which the absolute value of the difference between the output signals of the first and second counter circuits is equal to or less than a predetermined value to the optimal sampling clock signal phase.
  • the control circuit may determine that the absolute value of the difference between the count values of the first signal and the second signal is equal to or less than a predetermined value and that the phase of the minimum sampling clock signal is the optimal sampling clock signal. Set the phase.
  • the control circuit continuously switches the phase of the sampling clock signal by a phase control circuit, and continuously shifts the phase at which the absolute value of the difference between the count values of the first signal and the second signal becomes equal to or less than a predetermined value.
  • the phase of the center of the continuous phase in which the absolute value of the difference is equal to or less than a predetermined value is set as the phase of the optimal sampling clock signal.
  • the control circuit continuously switches the phase of the sampling clock signal by a phase control circuit, and sets the phase value at which the absolute value of the difference between the force values of the first signal and the second signal to the maximum value When two or more are detected, the center of those is determined as the phase of the optimal sampling clock signal.
  • the control circuit stops the control of the phase control circuit when determining that the output value of the first counter circuit is equal to or smaller than a predetermined value. Therefore, the control of the phase is stopped for the video information with little change, and the malfunction in detecting the optimum sampling point is prevented.
  • this video signal processing device preferably, further, a binarization level control circuit for controlling a threshold level of the first signal output circuit, and an output signal of the second signal output circuit having a threshold value And a comparison circuit for comparing the level.
  • the control circuit determines whether or not the output of the first counter circuit is equal to or less than a predetermined value. When the value is equal to or less than the value, the threshold levels of the binarization level control circuit and the comparison circuit are reduced.
  • the output of the first count circuit is lower than the predetermined level when the video information is at a low level. Therefore, in such a case, the signal detection level is lowered, and the optimum sampling point is detected even when the video information is small.
  • a sampling clock signal for digitally converting a video signal is generated from an input synchronization signal, and the phase of the sampling clock signal is changed by one period of the sampling clock signal. Switch sequentially within. This phase setting is repeated in one cycle or more, and every time the phase is switched, the first signal is output when the input video signal is greater than the threshold and the value level, and the first signal is output within a predetermined time.
  • the second signal is output when the input video signal is greater than the threshold level at a timing according to the sampling clock signal, and the second signal is output within a predetermined time.
  • the optimum sampling clock signal phase is set based on the difference between the count values of the first signal and the second signal obtained by repeating the phase switching.
  • the phase control that is, the control of the sampling timing is stopped.
  • the threshold value and the value level of the first signal and the threshold level of the second signal are changed. Make it smaller.
  • the second video signal processing device of the present invention includes a signal output circuit (for example, an A / D conversion circuit) for binarizing an input video signal, and a sampling clock signal generated from the input synchronization signal.
  • a clock generation circuit for example, an A / D conversion circuit for binarizing an input video signal, and a sampling clock signal generated from the input synchronization signal.
  • a clock generation circuit for controlling the phase of the sampling clock signal to one of a plurality of phase values within one cycle of the sampling clock signal, and an output signal of the signal output circuit delayed by one sampling cycle
  • a maximum value detection circuit that inputs an output signal of the signal output circuit and the output signal of the delay circuit within a predetermined time, performs a subtraction between the two, and detects a value whose absolute value is maximum;
  • the phase of the sampling clock signal is sequentially switched within one cycle of the sampling clock signal, and this phase switching is repeated in one cycle or more, and detected by the maximum value detection circuit.
  • the sampling timing can be controlled with a simple configuration in which the subtraction result of the video signal before and after one sampling is obtained and the distribution of the maximum absolute value is detected. Also, by detecting the distribution of the maximum value, it is possible to detect a change in the signal level, and it is possible to set an accurate sampling phase.
  • a sampling clock signal for digitizing the video signal is generated from the input synchronization signal, and the phase of the sampling clock signal is changed within one cycle of the sampling clock signal.
  • the third video signal processing device of the present invention controls a clock generation circuit that generates a sampling clock signal from an input synchronization signal, and controls a phase of a sampling clock signal generated by the clock generation circuit.
  • a phase control circuit that inputs a video signal that alternates with the frequency of the sampling clock signal, and a signal output circuit that binarizes the signal at the timing of the sampling clock signal;
  • a two-phase processing circuit that performs two-phase processing on the output signal; a plurality of level change detection circuits that determine the presence or absence of a level change for each of the plurality of output signals of the two-phase processing circuit; and a sampling clock that is sequentially provided to the phase control circuit.
  • the phase of the signal is changed, and the phase when none of the level change detection circuits detects the level change is set as the optimum sampling point. And a control circuit for setting. Therefore, sampling timing can be optimized at low speed.
  • a sampling clock signal for digitally converting the video signal is generated from the input synchronization signal, and the phase of the sampling clock signal is set within one cycle of the sampling clock signal.
  • the sampler A video signal that alternates with the frequency of the clock signal is input, the sampling signal is used as the sampling timing, the video signal is binarized, and the binarized signal is subjected to two-phase processing.
  • the presence or absence of a level change is determined for each of the plurality of output signals obtained by the two-phase processing.
  • the phase switching is repeated in this manner, and the phase when no level change is detected for any of the plurality of output signals is set to the optimum sampling point.
  • FIG. 1 is a block diagram of the video signal processing device according to the first embodiment of the present invention.
  • FIG. 2 is a circuit diagram of the phase control circuit.
  • FIG. 3 is a flowchart of the control of the first determination circuit.
  • FIG. 4 is a waveform chart for explaining the operation of the video signal processing device according to the first embodiment of the present invention.
  • FIG. 5 is a block diagram of the video signal processing device according to the second embodiment of the present invention.
  • FIG. 6 is a block diagram of the video signal processing device according to the third embodiment of the present invention.
  • FIG. 7 is a flowchart of control of the first determination circuit.
  • FIG. 8 is a block diagram of the video signal processing device according to the fourth embodiment of the present invention.
  • FIG. 9 is a flowchart of the control of the fourth determination circuit.
  • FIG. 10 is a block diagram of the video signal processing device according to the fifth embodiment of the present invention.
  • FIG. 11 is a timing chart of the two-phase processing.
  • FIG. 12 is a flowchart of the control of the fifth determination circuit. BEST MODE FOR CARRYING OUT THE INVENTION
  • FIG. 1 shows a video signal processing device according to a first embodiment of the present invention.
  • the video signal processing device is, for example, a liquid crystal display device.
  • an input analog video signal is compared with a threshold level in a binarization circuit 6 and an AZD conversion circuit 2, and two counters 7, 8 are provided with thresholds. The number of times the video signal changes beyond the value level is counted within a predetermined time.
  • the A / D conversion circuit 2 performs conversion with the controlled phase of the sampling clock signal.
  • the binarization circuit 6 and the AZD conversion circuit 2 compare with the threshold level at different timings.
  • phase of the sampling clock signal is appropriate, there is no difference between the two component values, but if it is inappropriate, the difference between the count values is large. Therefore, with respect to the sampling signal, a plurality of phases (for example, four phases), that is, a plurality of sampling timings, can be sequentially selected in one cycle of the sampling signal. Then, the phase is sequentially selected within one cycle by the phase control circuit 5, and two count values are obtained for a plurality of selectable phases (sampling timings) in a predetermined time (one cycle or more). The difference between the count values obtained for each of the plurality of selectable phases is compared, and the phase when the difference between the count values becomes smaller than a predetermined value is set as the optimal phase for image processing.
  • a plurality of phases for example, four phases
  • the phase is sequentially selected within one cycle by the phase control circuit 5
  • two count values are obtained for a plurality of selectable phases (sampling timings) in a predetermined time (one cycle or more).
  • an input video signal 1 is supplied to an A / D conversion circuit 2.
  • a PLL circuit 4 and a phase control circuit 5 generate a sampling clock signal 70 using a synchronization signal (for example, a horizontal synchronization signal) 3.
  • the PLL circuit 4 generates a sampling clock signal based on the synchronization signal.
  • the phase control circuit 5 includes three serially connected delay elements 51, 52, 53 and a selector 54, and controls the selector 54 by a phase control signal 90.
  • signals with four different phases can be output within one cycle of the sampling clock. That is, the phase control circuit 5 outputs a clock signal having a phase corresponding to the phase control signal 90 to the A / D conversion circuit 2.
  • the A / D conversion circuit 2 uses a sampling timing Sampling the input video signal 1 and outputs an 8-bit digital signal to the video processing circuit 11.
  • the video processing circuit 11 performs processing such as enlargement and reduction, and displays the obtained video data on the liquid crystal display panel 12.
  • the input video signal 1 is also supplied to a binarization circuit 6 composed of a comparator.
  • the binarization circuit 6 binarizes the input video signal 1 by comparing it with a predetermined level, and supplies a binarized output signal 60 to the first counter circuit 7. (For example, as shown in FIG. 4, when the video signal is 1 V, the predetermined level is 0.5 V.)
  • the signal 80 of the most significant bit of the AZD conversion circuit 2 is supplied to the second counter circuit 8 I do.
  • the first and second counter circuits 7 and 8 count the input signal within a predetermined time (for example, one vertical period or a plurality of horizontal periods) and supply the counted signal to the subtraction circuit 9.
  • the most significant bit of the A / D conversion circuit 2 is output by binarization using the same level as the threshold value of the binarization circuit 6. Therefore, the first and second counter circuits 7 and 8 perform binarization at the same threshold level, and count changes in the video signal 1. (Note that the threshold values do not always have to be the same.)
  • the subtraction circuit 9 subtracts the power counter values supplied from the first and second counter circuits 7 and 8, and calculates the difference between the two counter values. Is supplied to the first discriminating circuit 10.
  • the first determination circuit 10 sequentially changes the phase of the phase control circuit 5 within one cycle, and determines whether or not the absolute value of the difference from the subtraction circuit 9 is within a predetermined range each time the phase is changed. In this case, the set phase is set as the optimal sampling phase.
  • the first discriminating circuit includes a CPU, and sends the phase control signal 90 to the phase control circuit 5 to control the phase of the sampling clock, as described above, to determine the optimal sampling timing for the second counter circuit 8.
  • Figure 3 shows the flow of sampling optimization using CPU.
  • the phase control signal 90 is sent to the phase control circuit 5, and the selector 54 is advanced by one (step S10), thereby setting the sampling phase in one cycle of the sampling clock signal.
  • the count values of the first and second counter circuits 7 and 8 are reset (step S12). This allows
  • step S14 The counting process by the two counter circuits 7 and 8 is continued (step S14). Until the predetermined period ends (step S16), the counting process of step S14 is repeated.
  • step S18 it is determined whether the absolute value of the difference between the count values from the subtraction circuit 9 is smaller than the predetermined value (step S18). Absolute value of count value difference If is greater than or equal to the predetermined value, it is an abnormal sampling phase, so the flow returns to step S10, the phase is reset to the next value, and the above processing is repeated. If the absolute value of the difference between the obtained count values is equal to or smaller than a predetermined value, the phase is determined as the optimum sampling phase (step S20). Thereby, the optimum phase of the sampling clock signal is set.
  • FIG. 4 shows a signal waveform in the video signal processing device. The operation when the sampling phase is appropriate and when the sampling phase is inappropriate will be described with reference to this waveform diagram.
  • the vertical solid line is the basic phase, and the broken lines indicate the three phases obtained by the delay.
  • the sampling phase is controlled by the phase control circuit 5 to four values within one cycle of one sampling clock.
  • the phase of the phase control circuit 5 is sequentially changed within one cycle of the sampling clock, and this is repeated at least one cycle of the sampling clock.
  • the most significant bit output from the A / D conversion circuit 2 that digitizes the video signal changes.
  • sampling is performed at sampling points 51, 55, and the like.
  • sampling is performed at sampling points 52, 56, etc.
  • sampling is performed at sampling points 53, 57, etc.
  • sampling points 54, 58 are used. Sampling is performed in such as.
  • the output signal 80 of the AZD conversion circuit 2 is most unstable because sampling is performed at a change portion of the input signal. Therefore, as can be seen by comparing the binary signal 60 with the most significant bit 80, the output data of the first counter circuit 7 and the output data of the second counter circuit 8 are significantly different, and the subtraction result has a certain large value. It is supplied to 1 discriminating circuit 10.
  • the first determination circuit 10 determines a sampling point at which the absolute value of the output value of the subtraction circuit 9 is equal to or more than a predetermined value as a bad sampling point. In the case of C, the sampling phase is inappropriate.
  • the phase control circuit 5 controls the phase of the plurality of sampling points, and the first discriminating circuit 10 determines the optimum sampling point from the obtained plurality of subtraction results. In the example of FIG. 4, the value of the subtraction result is large for C, and small for A, B, and D.
  • An appropriate predetermined value ⁇ S is set, and a phase whose absolute value of at least the subtraction result is equal to or less than a predetermined value is selected as an optimal sampling phase.
  • the optimal sampling phase can be selected in various ways. For example, When a plurality of cases where the absolute value is equal to or less than the predetermined value are detected, the phase corresponding to the minimum value may be selected.
  • the center of those may be set as the optimum sampling phase. Thereby, a more stable sampling point can be set.
  • the first discriminating circuit 10 can maximize the difference between the subtraction results.
  • the center may be set as the optimum phase of the sampling clock signal.
  • the predetermined value of the first discriminating circuit 10 is obtained by sequentially controlling the phase of the sampling clock signal, detecting the maximum value and the minimum value in one cycle of one sampling clock signal, and multiplying the difference by a ratio. You may ask.
  • the difference between the two count values may be detected by another calculation technique without using the subtraction circuit.
  • the optimal phase can be set with an inexpensive circuit configuration. Also, the timing adjustment between the output signal of the binarization circuit 6 and the digital circuit after A / D conversion becomes unnecessary. Furthermore, since the number of changes is detected, it is not necessary to output a sampling clock signal that is faster than the PLL circuit, and power consumption can be reduced. The adjustment of the sampling timing becomes more important as the frequency of the video signal increases, but this video signal processing device can optimize the sampling point even when the frequency increases.
  • FIG. 5 shows a configuration of a video signal processing device according to the second embodiment of the present invention.
  • the video signal processing device according to the first embodiment shown in FIG. 1 for video information that does not change much, an erroneous operation of detecting an optimum sampling point occurs. Therefore, in the video signal processing device of this embodiment, when the video information has little change, the optimal phase setting control of the sampling clock signal is not performed.
  • a first determination circuit 13 and a phase control stop circuit 14 are further provided.
  • the second determination circuit 13 includes a comparator, and the first counter
  • the count value output from the circuit 8 is compared with a predetermined value, and when it is determined that the count value is equal to or smaller than the predetermined value, a phase control stop signal 100 is sent to the phase control stop circuit 14 and the phase control signal 90 is stopped. I do.
  • the phase control stop circuit 14 includes a switch through which the phase control signal 90 passes, and controls this switch with the phase control stop signal 100.
  • the phase control stop circuit 14 does not receive the phase control stop signal 100 because the count value output from the first power counter circuit 8 is equal to or greater than the predetermined value.
  • the phase control stop circuit 14 sends the phase control signal 90 from the first determination circuit 10 to the phase control circuit 5 as it is.
  • the phase control circuit 5 sequentially controls the phase with the phase control signal 90 to set the optimal sampling phase.
  • the phase control stop circuit 14 receives the phase control stop signal 100 from the second determination circuit 13. As a result, the phase control stop circuit 14 stops outputting the phase control signal 90 input from the first determination circuit 10.
  • the case where the value output from the first counter circuit 8 is equal to or less than the predetermined value is the case where the video signal does not change much. Therefore, in such a case, the sampling timing is not optimized in order to avoid a malfunction in detecting the optimum sampling point.
  • the phase control is stopped by the phase control stop circuit 14 so that the optimal sampling point in the video information with little change is obtained. Erroneous detection can be prevented.
  • FIG. 6 is a block diagram of the video signal processing device according to the third embodiment of the present invention.
  • This video signal processing device detects the optimum sampling point even when the video information is at a low level. Therefore, when the video information is at a low level, the third discriminating circuit 17 reduces the threshold value of the digital conversion circuit and the threshold level for the digital value output from the AZD conversion circuit, Enables detection of optimal sampling points.
  • this video signal processing device further includes a binary level control circuit 15, a comparison circuit 16 and a third determination circuit 17.
  • the binarization level control circuit 15 analogizes the threshold level from the third discriminating circuit 17 and outputs the threshold value of the binarization circuit 6 Output as level.
  • the comparison circuit 16 compares the output signal of the AZD conversion circuit 2 with the threshold level from the third determination circuit 17.
  • the third discriminating circuit 17 has a CPU, and even if the information is at a small level, the binarizing circuit 6 and the comparing circuit 16
  • the third discrimination circuit 17 outputs a phase control stop signal 110 to the phase control stop circuit 14 and outputs the phase control stop circuit. 1 to 4 to stop adjusting the optimal sampling point.
  • the coordinator should be notified by a display screen, sound, or light emitting diode.
  • the phase control stop circuit 14 has a switch through which the phase control signal 90 passes, and controls this switch with the phase control stop signal 110. This allows
  • An optimum sampling point can be set similarly to the video signal processing device of the first embodiment.
  • FIG. 7 shows a control flow of the CPU of the third determination circuit 17.
  • the count value output from the first counter circuit 8 is compared with a predetermined value (step S20). If the value output from the first counter circuit 8 is equal to or more than the predetermined value, the phase control stop signal 110 is not output (step S30). Accordingly, the phase control stop circuit 14 sends the phase control signal 90 from the first discriminating circuit 10 to the phase control circuit 5 as it is, and in response, the phase control circuit 5 sends the phase control signal 90 To control the phase sequentially to set the optimal sampling phase. This is control for a normal video signal.
  • the phase control stop signal 114 is supplied to the phase control stop circuit 14 (step S22).
  • the phase control stop circuit 14 stops the output of the phase control signal 90 input from the first determination circuit 10 to the phase control circuit 5.
  • the third discriminating circuit 17 changes the setting of the threshold level (analog value) of the binary threshold to the binarized level control circuit 15 (step S24), and again performs the first It is determined whether or not the value output from the counter circuit 8 is equal to or greater than a predetermined value (step S26).
  • the process returns to step S24 to change the threshold value again.
  • the threshold level is supplied to the comparison circuit 16 (Step S28).
  • the digital output signal output from the AZD conversion circuit 2 is compared at the same threshold level as that of the binarization circuit 6 and binarized.
  • the phase control stop signal 110 to the phase control stop circuit 14 is released (step S30), and the optimum sampling point control is performed. That is, the phase control stop circuit 14 sends the phase control signal 90 to the phase control circuit 5, and thereby adjusts the optimum sampling point.
  • the third discriminating circuit 17 is used. Since the threshold level of the second line is changed according to 6, the optimum sampling point can be detected even when the video information is small.
  • a video signal processing device according to a fourth embodiment of the present invention will be described.
  • the result of subtraction of the video signal before and after one sampling timing is obtained while switching the phase.
  • the maximum value of the absolute value of the subtraction result corresponds to the phase where the change in the signal level is the largest. Therefore, the phase having the maximum value from the distribution of the maximum absolute value of the subtraction result is set as the optimal sampling point.
  • FIG. 8 is a block diagram of a video signal processing device according to the fourth embodiment.
  • the phase control circuit 5 controls the phase of the sampling clock signal from the PLL circuit 4 and supplies it to the AZD conversion circuit 2 and the delay circuit 20.
  • the AZD conversion circuit 2 digitizes the input video signal 1.
  • the delay circuit 20 is composed of a delay flip-flop (D-FF) operated by a sampling clock signal, and delays the output signal of the most significant bit of the A / D conversion circuit 2 by one sampling period.
  • the subtraction circuit 21 receives the output signals of the A / D conversion circuit 2 and the delay circuit 20, subtracts them, and sends them to the maximum value detection circuit 22.
  • D-FF delay flip-flop
  • the maximum value detection circuit 22 detects the value at which the absolute value of the subtraction value before and after one sampling is the maximum and sends it to the fourth discrimination circuit 23.
  • the fourth discriminating circuit 23 sends a phase control signal to the phase control circuit 5 to sequentially control the phase of the sampling clock signal, and among the plurality of maximum values detected by the maximum value detection circuit 22 Further, the phase having the maximum value is determined. Then, the phase of the phase control circuit 15 that is further maximized is set as the optimal sampling point.
  • the optimum sampling point can be detected with a simple circuit configuration that detects the maximum value of the subtraction value of the video signal before and after one sampling. Detect changes in signal level by detecting the distribution of maximum values The sampling phase can be set accurately. It is also possible to determine at the same time whether the video signal has a constant level, such as all white, to prevent malfunction.
  • FIG. 9 shows a control flow of the CPU of the fourth determination circuit 22.
  • a phase control signal 90 for setting the first sampling phase in one cycle of the sampling clock signal is sent to the phase control circuit 5 (step S50).
  • the maximum value of the absolute value of the difference between the video signals before and after one sampling is obtained (step S52).
  • it is determined whether the measurement has been completed for all the predetermined sampling phases that can be set within one cycle (step S54). If not completed, return to step S50, set the phase control signal for the next sampling phase, and input the absolute value of the difference.
  • the phase control signal is determined to be the phase control signal that gives the maximum value of the absolute value of the difference in the phase of one cycle (step S5). 6).
  • the optimal sampling timing is adjusted using a predetermined video signal 30 that changes alternately at the cycle of the sampling frequency.
  • the phase control circuit 5 controls the phase of the sampling clock signal generated by the PLL circuit 4.
  • the A / D conversion circuit 2 digitizes a predetermined video signal 30 that changes alternately at the cycle of the sampling frequency.
  • the output signal of the AZD conversion circuit 2 is processed by a two-phase processing circuit in one system or two or more systems. In the two-phase processing circuit, the signal from the AZD conversion circuit 2 is input to two delay flip-flops (D-FF) 34, 35.
  • D-FF delay flip-flops
  • the inverters 31, 33, and 1Z2 frequency divider 32 generate a clock signal obtained by dividing the sampling clock signal by 1Z2 and its inverted signal, and this clock signal and its inverted signal are respectively generated.
  • the delayed flip-flop (D-FF) 34, 35 is supplied as a clock signal.
  • the output signal of each circuit is shown in the timing chart of Fig. 11. For example, if the input signal (the output signal of the AZD conversion circuit) alternates between white and black at the sampling cycle, two systems with two-phase processing are used. Output (outputs of the delay flip-flops 35 and 34) must be constant (white, white, white,... Or black, black, black, etc. If sampling timing is appropriate. .) And the level changes.
  • the bell change detection circuits 36 and 37 detect changes in the output signals of the delay flip-flops 34 and 35, respectively, and supply the detection results of the level changes to the fifth discrimination circuit 38. For example, if there is a level change, a state signal of “1” is supplied to the fifth determination circuit 38. In this case, the fifth determination circuit 38 determines that the sampling point is bad, and sets the phase control in the phase control circuit 5. Conversely, when there is no level change, it is determined to be the optimal sampling point, and when there is no level change, the phase is set to the optimal sampling point. Thus, by inputting a predetermined video signal, the optimum sampling point can be detected by simple two-phase processing. In addition, level changes can be detected by low-speed processing, which is effective for IC implementation. As the two-phase processing circuit, there are various circuit configurations other than the example shown in FIG.
  • FIG. 12 shows a control flow of the CPU of the fifth determination circuit 38.
  • the phase control signal 90 for the phase of the sampling clock signal is changed and sent to the phase control circuit 5 (step S72).
  • the level change of the signal subjected to the two-phase processing by the level change detection circuits 36 and 37 is monitored (step S74), and it is determined whether or not the level change has occurred (step S76). ). If a level change is detected, it is a bad sampling point, so the flow returns to step S72, changes the phase control signal, sets the next sampling phase, and continues the same monitoring.
  • step S78 it is determined whether the predetermined period has ended. If not, the process returns to step S74 to continue monitoring the level change. When the predetermined period is over, it is determined that the sampling point is the optimum sampling point, and the phase is set as the optimum sampling phase (step S80).

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Description

明 細 書
,信号処理装置 技術分野
本発明は、 アナ口グ映像信号をディジタル信号に変換する映像信号処理装置に 関する。 背景技術
近年、 ブラウン管に代わる映像機器として、 液晶表示装置を中心に開発が進め られている。 パソコンなどから液晶表示装置などの映像機器に入力される映像信 号は、 ドット周期で信号レベルが変化するアナ口グ映像信号であり、 マトリクス 表示装置に表示する場合やメモリに書き込んで信号処理を行う場合などには、 ド ット周期に一致したサンプリングク口ック信号で映像信号のサンプリングをする 必要がある。 ところがパソコンなどでこのサンプリングクロック信号の出力端子 を持つものはほとんどない。 このため、 パソコンなどから入力される水平同期信 号などを基にサンプリングクロック信号を再生する必要がある。 さらに、 アナ口 グ映像信号は、 1 ドット周期の中での、 安定した信号が出力されているときにサ ンプリングをしないと、 正しい信号が得られない。 したがって、 サンプリングの タイミングが適切でなければならない。 このため、 サンプリングク口ック信号の タイミングはマニュアルで適当に設定される。
映像機器において、 P L L回路を用いて、 パソコンから入力する水平同期信号 を通倍して、 周波数、 位相とも入力信号に一致させてサンプリングクロック信号 を再生できる。 しかし、 P L L回路の出力信号は、 後段の論理処理回路を通して 表示制御に必要なタイミング信号を生成するため、 位相遅れが生じる。 この位相 遅れは入力信号の周波数に依存するため、 多種多様な入力信号に対応する映像機 器では、 位相の遅れが一意的に決まらないことになる。 したがって、 タイミング 信号の位相遅れによるバラツキは特にサンプリング時に問題となる。
サンプリングポイントの最適化を図るため、 特開平 9— 1 4 9 2 9 1号公報に 記載された映像情報装置では、 フレーム間の映像信号の自己相関を用いる。 すな わち、 サンプリングクロック信号の遅延量を変化させ、 各遅延量ごとにフレーム 間での AZD変換された映像信号の自己相関を求め、 相関が低くなるポイントを 信号変化点とし、 信号変化点の中間点付近を最適サンプリングボイントとする。 しかしこの最適化回路は相関値を求めるためにフレームメモリを必要としている。 従つて複雑なメモリの制御回路が必要となり、 また、 高速なクロックが必要とな る。 またメモリを使わない方法として複数の AZD変換回路を用いる方法がある。 し力 し、 複数のサンプリングク口ック信号の遅延回路が必要となるという問題が ある。
本発明の目的は、 アナログ映像信号をディジタル信号に変換する際にサンプリ ングボイントを最適化する映像信号処理装置を提供することである。 発明の開示
本発明の第 1の映像信号処理装匱は、 入力される同期信号から映像信号をディ ジタル化するサンプリングクロック信号を発生させるクロック発生回路と、 サン プリングク口ック信号の位相をサンプリングクロック信号の 1周期内で複数の位 相値のいずれかに制御する位相制御回路と、 入力映像信号がしきい値レベルより 大きいときに第 1信号を出力する第 1信号出力回路と、 第 1信号出力回路から入 力される第 1信号を所定時間内で力ゥントする第 1カウンタ回路と、 位相制御回 路により制御されたサンプリングクロック信号によるタイミングで、 入力映像信 号がしき 、値レベルより大きいときに第 2信号を出力する第 2信号出力回路と、 第 2信号出力回路から入力される第 2信号を所定時間内で力ゥントする第 2力ゥ ンタ回路と、 前記の位相制御回路によりサンプリングクロック信号の位相をサン プリングク口ック信号の 1周期内で順次切り替え、 この位相設定を 1周期以上で 繰り返し、 位相が切り替えられるごとに得られる第 1と第 2のカウンタ回路の出 力信号の相違を基に最適なサンプリングク口ック信号の位相を設定する制御回路 とを備える。 たとえば、 制御回路は、 第 1と第 2のカウンタ回路の出力信号を減 算する减算回路により得られる複数の減算結果に応じて最適なサンプリングクロ ック信号の位相を設定する。 このように、 映像信号がしきい値レベルを超える回 数を 2個のカウンタで数えるという簡素な回路構成でサンプリングクロック信号 の位相を制御できる。 また、 2値化回路の出力信号と A/D変換回路の出力信号 のタイミング調整が不要となる。 さらに、 サンプリングクロックの位相の制御に おいて高速なサンプリングク口ック信号が不要であり、 低消費電力化が図れる。 さらに 2値化回路と A/D変換回路の出力の後の回路で、 サンプリングクロック 信号を必要としないため、 高速な信号に対してもカウンタ回路の処理が可能とな る。 従って低消費電力化ができ L S Iに対し有利となる。
この映像信号処理装置において、 最適なサンプリングクロックタイミングは、 具体的には種々の手法で設定できる。 たとえば、 前記の制御回路は、 第 1と第 2 のカウンタ回路の出力信号の差の絶対値が所定値以下となるサンプリングク口ッ ク信号の位相を、 最適なサンプリングクロック信号の位相に設定する。 または、 前記の制御回路は、 第 1信号と第 2信号のカウント値の差の絶対値が所定値以下 であって、 かつ、 最小となるサンプリングクロック信号の位相を、 最適なサンプ リングクロック信号の位相に設定する。 または、 前記の制御回路は、 位相制御回 路によりサンプリングクロック信号の位相を連続的に切り替え、 第 1信号と第 2 信号のカウント値の差の絶対値が所定値以下になる位相を連続して検出すると、 差の絶対値が所定値以下になる連続する位相の中心の位相を最適サンプリングク ロック信号の位相とする。 または、 前記の制御回路は、 位相制御回路によりサン プリングクロック信号の位相を連続的に切り替え、 第 1信号と第 2信号の力ゥン ト値の差の絶対値が最大値になる位相の値を 2つ以上検出すると、 それらの中心 を最適サンプリングク口ック信号の位相とする。
また、 この映像信号処理装置において、 好ましくは、 前記の制御回路は、 前記 第 1カウンタ回路の出力値が所定値以下であると判別すると、 位相制御回路に対 する制御を停止する。 したがって、 変化の少ない映像情報では位相の制御を停止 して、 最適なサンプリングポイントの検出における誤動作を防ぐ。
また、 この映像信号処理装置において、 好ましくは、 さらに、 前記第 1信号出 力回路のしきい値レベルを制御する 2値化レベル制御回路と、 前記第 2信号出力 回路の出力信号をしきい値レベルと比較する比較回路とを備える。 そして、 前記 の制御回路は、 前記第 1カウンタ回路の出力が所定値以下か否かを判別し、 所定 値以下であるとき、 2値化レベル制御回路と比較回路のそれぞれのしきい値レべ ルを小さくする。 第 1カウント回路の出力が所定直以下であるのは、 映像情報が 小さいレベルであるときである。 そこで、 そのような場合に信号検出のレベルを 低くして、 映像情報が小さいレベルでも最適なサンプリングポイントを検出する。 本発明の第 1の映像信号処理方法では、 入力される同期信号から映像信号をデ イジタルィヒするサンプリングク口ック信号を発生させ、 サンプリングクロック信 号の位相をサンプリングク口ック信号の 1周期内で順次切り替える。 この位相設 定を 1周期以上で操り返し、 位相が切り替えられるごとに、 入力映像信号がしき レ、値レベルより大きいときに第 1信号を出力し、 第 1信号を所定時間内で力ゥン トし、 サンプリングクロック信号によるタイミングで入力映像信号がしきい値レ ベルより大きいときに第 2信号を出力し、 第 2信号を所定時間内で力ゥントする。 こうして位相切り替えを繰り返して得られた第 1信号と第 2信号のカウント値の 相違を基に最適なサンプリングクロック信号の位相を設定する。
この映像信号処理方法において、 好ましくは、 前記の第 1信号のカウント値が 所定値以下であると判別すると、 位相制御すなわちサンプリングタイミングの制 御を停止する。
また、 この映像信号処理方法において、 好ましくは、 前記の第 1信号のカウン ト値が所定値以下であると判別すると、 第 1信号のしきレ、値レベルと第 2信号の しきい値レベルを小さくする。
また、 本発明の第 2の映像信号処理装置は、 入力される映像信号を 2値化する 信号出力回路 （たとえば A/D変換回路） と、 入力される同期信号からサンプリ ングクロック信号を発生させるクロック発生回路と、 サンプリングクロック信号 の位相をサンプリングク口ック信号の 1周期内で複数の位相値のいずれかに制御 する位相制御回路と、 前記信号出力回路の出力信号を 1サンプリング周期で遅延 する遅延回路と、 所定時間内で前記信号出力回路と遅延回路の出力信号を入力し て両者の減算を行ないその絶対値が最大となる値を検出する最大値検出回路と、 前記位相制御回路のサンプリングク口ック信号の位相をサンプリングク口ック信 号の 1周期内で順次切り替え、 この位相切り替えを 1周期以上で繰り返し、 最大 値検出回路で検出された複数の最大値の分布における最も大きい値を判別し、 最 も大きレ、値の位相を最適サンプリングポイントに設定する制御回路とを備える。 この発明によれば、 1サンプリング前後の映像信号についての減算結果を求めそ の絶対値の最大値の分布を検出するという簡素な構成でサンプリングタイミング が制御できる。 また最大値の分布を検出することにより信号レベルの変化を検出 することができ、 正確なサンプリング位相の設定が可能となる。
また、 本発明の第 2の映像信号処理方法では、 入力される同期信号から映像信 号をディジタル化するサンプリングクロック信号を発生させ、 サンプリングクロ ック信号の位相をサンプリングクロック信号の 1周期内で順次切り替える。 この 位相切り替えを 1周期以上で繰り返し、 位相が変化されるごとに、 入力される映 像信号を 2値化し、 2値化された信号を 1サンプリング周期で遅延し、 所定時間 内で前記の 2値ィ匕された信号と遅延された信号とを入力して両者の減算を行ない、 その絶対値が最大となる値を検出する。 そして、 前記の位相切り替えを繰り返し て検出された複数の最大値の分布において最も大きい値を判別し、 最も大きい値 の位相を最適サンプリングボイントに設定する。
また、 本発明の第 3の映像信号処理装置は、 入力される同期信号からサンプリ ングクロック信号を発生させるクロック発生回路と、 クロック発生回路により発 生されたサンプリングク口ック信号の位相を制御する位相制御回路と、 サンプリ ングク口ック信号の周波数の周期で交互に変化する映像信号を入力し、 サンプリ ングク口ック信号のタイミングで 2値化する信号出力回路と、 前記信号出力回路 の出力信号を 2相処理する 2相処理回路と、 前記 2相処理回路の複数の出力信号 についてそれぞれレベル変化の有無を判別する複数のレベル変化検出回路と、 前 記位相制御回路に順次にサンプリングクロック信号の位相を変化させ、 レベル変 化検出回路がいずれもレベル変化を検出しなかつたときの位相を最適サンプリン グポイントに設定する制御回路とを備える。 したがって、 低速処理でサンプリン グタイミングの最適化が可能となる。
また、 本発明の第 3の映像信号処理方法では、 入力される同期信号から映像信 号をディジタルィ匕するサンプリングクロック信号を発生させ、 サンプリングクロ ック信号の位相をサンプリングクロック信号の 1周期内で順次切り替える。 この 位相切り替えを 1周期以上で繰り返し、 位相が切り替えられるごとに、 サンプリ ングク口ック信号の周波数の周期で交互に変化する映像信号を入力し、 サンプリ ングク口ック信号をサンプリングタイミングとして映像信号を 2ィ直化し、 2値化 された信号を 2相処理し、 2相処理により得られる複数の出力信号についてそれ ぞれレベル変化の有無を判別する。 こうして位相切り替えを繰り返して、 複数の 出力信号のいずれについてもレベル変化を検出しなかったときの位相を最適サン プリングボイントに設定する。
なお、 この発明の開示は、 必要なすべての特徴を列挙しているものではなく、 よって、 これらの特徴のサブコンビネーションも発明となり得る。 図面の簡単な説明
図 1は、 本発明の第 1の実施の形態における映像信号処理装置のプロック図で ある。
図 2は、 位相制御回路の回路図である。
図 3は、 第 1判別回路の制御のフローチヤ一トである。
図 4は、 本発明の第 1の実施の形態における映像信号処理装置の動作を説明す るための波形図である。
図 5は、 本発明の第 2の実施の形態における映像信号処理装置のプロック図で ある。
図 6は、 本発明の第 3の実施の形態における映像信号処理装置のプロック図で ある。
図 7は、 第 1判別回路の制御のフローチャートである。
図 8は、 本発明の第 4の実施の形態における映像信号処理装置のプロック図で ある。
図 9は、 第 4判別回路の制御のフロ一チヤ一トである。
図 1 0は、 本発明の第 5の実施の形態における映像信号処理装置のプロック図 である。
図 1 1は、 2相処理のタイミングチャートである。
図 1 2は、 第 5判別回路の制御のフローチヤ一トである。 発明を実施するための最良の形態
以下、 本発明に係る映像信号処理装置の実施の形態について、 添付の図面を参 照して詳細に説明する。 なお、 図において同じ参照記号は同じ又は同等のものを 示す。
図 1は、 本発明の第 1の実施の形態における映像信号処理装置を示す。 映像信 号処理装置はたとえば液晶表示装置である。 この実施の形態の映像信号処理装置 において、 入力されるアナログ映像信号は、 2値化回路 6と AZD変換回路 2に おいてしきい値レベルと比較され、 2つのカウンタ 7、 8が、 しきい値レベルを 越えて映像信号が変化する回数を所定時間内でそれぞれカウントする。 ここで、 A/D変換回路 2は、 サンプリングクロック信号の制御された位相で変換を行う。 これにより、 2値化回路 6と AZD変換回路 2はしきい値レベルとの比較を異な るタイミングで行う。 サンプリングクロック信号の位相が適切であれば 2つの力 ゥント値の差はないが、 不適当であればカウント値の差が大きくなる。 そこで、 サンプリングク口ック信号について、 サンプリングク口ック信号の 1周期の中で、 複数の位相 （たとえば 4位相） すなわち複数のサンプリングタイミングが順次選 択可能とする。 そして、 位相制御回路 5により 1周期内で位相を順次選択して、 選択可能な複数の位相（サンプリングタイミング） の各々で、 所定時間 （1周期 以上） において 2つのカウント値を求める。 こうして選択可能な複数の位相につ いてそれぞれ得られたカウント値の差を比較して、 カウント値の差が所定値より 小さくなったときの位相を映像処理のための最適な位相として設定する。
図 1により具体的に説明すると、 入力映像信号 1を A/D変換回路 2に供給す る。 一方、 同期信号 （たとえば水平同期信号） 3により P L L回路 4と位相制御 回路 5でサンプリングクロック信号 7 0を作成する。 P L L回路 4は、 同期信号 を基にサンプリングク口ック信号を発生する。 位相制御回路 5は、 図 2に示すよ うに、 3個の直列接続の遅延素子 5 1、 5 2、 5 3とセレクタ 5 4とからなり、 位相制御信号 9 0によりセレクタ 5 4を制御することにより、 サンプリングクロ ックの 1周期内で 4つの異なる位相の信号を出力できる。 すなわち、 位相制御回 路 5は、 位相制御信号 9 0に対応する位相のクロック信号を A/D変換回路 2に 出力する。 A/D変換回路 2は、 このクロック信号によるサンプリングタイミン グで入力映像信号 1をサンプリングし、 8ビットのディジタル信号を映像処理回 路 1 1に出力する。 映像処理回路 1 1は拡大縮小などの処理を行い、 得られた映 像データを液晶表示パネル 1 2に表示する。
また、 入力映像信号 1は、 コンパレータで構成された 2値化回路 6にも供給す る。 2値化回路 6は所定レベルと比較して入力映像信号 1を 2値化し、 2値化出 力信号 6 0を第 1カウンタ回路 7に供給する。 （例えば図 4に示すように、 映像 信号が 1 Vの場合に所定レベルを 0 . 5 Vとする。 ） また、 AZD変換回路 2の 最上位ビットの信号 8 0を第 2カウンタ回路 8に供給する。 第 1と第 2のカウン タ回路 7、 8は所定時間内 （例えば 1垂直期間または複数の水平期間） で入力信 号を計数し減算回路 9に供給する。 A/D変換回路 2の最上位ビットは、 2値ィヒ 回路 6のしきい値と同じレベルを用いた 2値化により出力される。 したがって、 第 1と第 2のカウンタ回路 7、 8は、 同じしきい値レベルで 2値化をし、 映像信 号 1の変化を数えていることになる。 （なお、 必ずしも同じしきい値レベルでな くてもよい。 ） 減算回路 9は第 1と第 2のカウンタ回路 7、 8から供給された力 ゥンタ値の減算を行い、 2つのカウンタ値の差の絶対値を第 1判別回路 1 0に供 給する。 第 1判別回路 1 0は、 位相制御回路 5の位相を 1周期内で順次変化させ、 変化させるごとに減算回路 9からの差の絶対値が所定の範囲かどうかを判別し、 所定範囲以下となる場合の設定位相を最適サンプリング位相とする。
第 1判別回路は C P Uを備え、 上に説明したように、 位相制御信号 9 0を位相 制御回路 5に送ってサンプリングクロックの位相を制御し、 第 2カウンタ回路 8 のための最適のサンプリングタイミングを設定する。 図 3は、 C P Uによるサン プリング最適化のフローを示す。 まず、 位相制御信号 9 0を位相制御回路 5に送 り、 セレクタ 5 4を 1つ進め （ステップ S 1 0 ) 、 これによりサンプリングクロ ック信号の 1周期の中のサンプリング位相を設定する。 次に、 第 1と第 2のカウ ンタ回路 7、 8のカウント値をリセットする （ステップ S 1 2 ) 。 これにより、
2つのカウンタ回路 7、 8によるカウント処理が続けられる （ステップ S 1 4 ) 。 所定期間が終了するまで （ステップ S 1 6 ) 、 ステップ S 1 4のカウント処理を 繰り返す。 所定期間が終了すると、 減算回路 9からのカウント値の差の絶対値が 所定値より小さいかが判断される （ステップ S 1 8 ) 。 カウント値の差の絶対値 が所定値以上であれば、 異常なサンプリング位相であるので、 ステップ S 1 0に 戻り、 位相を次の値に設定しなおして、 上述の処理を繰り返す。 得られたカウン ト値の差の絶対値が所定値以下であれば、 その位相を最適サンプリング位相と判 断する （ステップ S 2 0 ) 。 これにより、 サンプリングクロック信号の最適な位 相が設定される。
図 4は、 この映像信号処理装置における信号の波形を示す。 この波形図を用い て、 サンプリング位相が適当な場合と不適当な場合の動作を説明する。 図 4にお ける映像信号において、 縦の実線が基本位相であり、 破線が遅延により得られる 3つの位相を示す。 サンプリングの位相は、 位相制御回路 5で 1サンプリングク ロックの 1周期内で 4つの値に制御する。 位相制御回路 5の位相をサンプリング クロックの 1周期内で順次変化し、 かつ、 サンプリングクロックの 1周期以上で これを繰り返す。 この 4つの位相に対応して、 図 4に A、 B、 C、 Dで示すよう に、 映像信号をディジタル化する A/D変換回路 2の出力する最上位ビットが変 化する。 Aの場合、 サンプリングボイント 5 1、 5 5などでサンプリングが行わ れる。 同様に、 Bの場合、 サンプリングポイント 5 2、 5 6などでサンプリング が行われ、 Cの場合、 サンプリングボイント 5 3、 5 7などでサンプリングが行 われ、 Dの場合、 サンプリングボイント 5 4、 5 8などでサンプリングが行われ る。 Cの場合、 AZD変換回路 2の出力信号 8 0は、 入力信号の変化部分でサン プリングをするため最も不安定となる。 従って、 2値化信号 6 0と最上位ビット 8 0を比較するとわかるように、 第 1カウンタ回路 7と第 2カウンタ回路 8の出 力データは大きく異なり、 減算結果がある大きな値を持って第 1判別回路 1 0に 供給される。 第 1判別回路 1 0は、 減算回路 9の出力値の絶対値が所定値以上と なるサンプリングポイントを、 悪いサンプリングポイントと判別する。 Cの場合 は、 サンプリング位相が不適当である。 位相制御回路 5は複数のサンプリングポ イントに位相を制御し、 得られた複数の減算結果から最適サンプリングポイント を第 1判別回路 1 0で判別する。 図 4の例では、 減算結果の値は Cの場合では大 きく、 A、 B、 Dの場合では小さい。 適当な所定^ Sを設定し、 最適なサンプリン グ位相として、 少なくとも減算結果の絶対値が所定値以下である位相を選択する。 最適なサンプリング位相は、 種々の方法で選択できる。 たとえば、 減算結果の 絶対値が所定値以下となる場合が複数検出されるときは、 その中の最小値に対応 する位相を選択してもよい。
また、 所定値以下の場合が複数検出されるときに、 それらの中心を最適サンプ リング位相として設定してもよい。 これにより、 より安定なサンプリングポイン トを設定できる。
また、 位相制御回路 5の位相をサンプリングクロックの 1周期内で順次変化し、 かつ、 サンプリングクロックの 1周期以上でこれを繰り返すことにより、 第 1判 別回路 1 0が、 減算結果の差が最大値になるサンプリングク口ック信号の位相の 値 (たとえば図 4の 5 3の位相）を少なくとも 2つ以上検出すると、 その中心をサ ンプリングクロック信号の最適位相として設定してもよい。
また、 第 1判別回路 1 0の所定値は、 サンプリングクロック信号の位相を順次 制御して 1サンプリングク口ック信号の 1周期で最大値と最小値を検出してその 差から割合をかけて求めてもよい。
また、 一般に、 減算回路を用いずに、 他の計算技法で 2つのカウント値の相違 を検出してもよい。
以上に説明した映像信号処理装置において、 2値化された信号で処理されるた め、 最適な位相が安価な回路構成で設定できる。 また 2値化回路 6の出力信号と A//D変換後のディジタル回路とのタイミング調整が不要となる。 さらに変化の 回数を検出するため、 P L L回路より高速なサンプリングク口ック信号を出力す る必要がなく、 低消費電力化が図れる。 サンプリングタイミングの調整は映像信 号の周波数が高くなるほど重要になるが、 この映像信号処理装置は、 周波数が高 くなってもサンプリングボイントを最適化できる。
図 5は、 本発明の第 2の実施の形態における映像信号処理装置の構成を示す。 図 1に示した第 1の実施の形態の映像信号処理装置の場合、 あまり変化しない映 像情報については、 最適サンプリングポイントの検出の誤動作がおこる。 そこで、 この実施の形態の映像信号処理装置では、 変化の少ない映像情報である場合に、 サンプリングク口ック信号の最適位相設定制御を行わないようにする。
具体的には、 図 5に示すように、 さらに、 第 1判別回路 1 3と位相制御停止回 路 1 4が設けられる。 第 2判別回路 1 3は、 コンパレータを備え、 第 1カウンタ 回路 8から出力されるカウント値を所定値と比較し、 所定値以下であると判別す ると、 位相制御停止回路 1 4に位相制御停止信号 1 0 0を送り、 位相制御信号 9 0を停止する。 位相制御停止回路 1 4は、 位相制御信号 9 0を通すスィツチを備 え、 このスィッチを位相制御停止信号 1 0 0で制御する。
さらに説明すると、 通常の映像信号の場合、 位相制御停止回路 1 4は、 第 1力 ゥンタ回路 8から出力されるカウント値が所定値以上であるので、 位相制御停止 信号 1 0 0を受け取らない。 この場合、 位相制御停止回路 1 4は、 第 1判別回路 1 0からの位相制御信号 9 0をそのまま位相制御回路 5へ送る。 これに応じて、 位相制御回路 5は、 位相制御信号 9 0により順次位相を制御して最適サンプリン グ位相を設定する。
逆に、 第 1カウンタ回路 8から出力されるカウント値が所定値以下であると判 別すると、 位相制御停止回路 1 4は第 2判別回路 1 3から位相制御停止信号 1 0 0を受け取る。 これにより、 位相制御停止回路 1 4は、 第 1判別回路 1 0から入 力される位相制御信号 9 0の出力を停止する。 第 1カウンタ回路 8から出力され る値が所定値以下である場合とは、 映像信号があまり変化しない場合である。 そ こで、 そのような場合、 最適サンプリングポイント検出の誤動作を避けるために、 サンプリングタイミングの最適化を行わない。 このように第 1カウント回路 8の 出力信号の値が所定値以下であると判別したときに位相制御停止回路 1 4により 位相制御を停止することにより、 変化の少ない映像情報における最適なサンプリ ングポイントの検出誤動作を防ぐことができる。
図 6は、 本発明の第 3の実施の形態における映像信号処理装置のプロック図で ある。 この映像信号処理装置では、 映像情報が小さいレベルである場合にも最適 なサンプリングポイントを検出する。 このため、 第 3判別回路 1 7は、 映像情報 が小さいレベルである場合に、 2ィ直化回路のしきい値や、 AZD変換回路の出力 するディジタル値に対するしきい値レベルを小さくして、 最適なサンプリングポ イントの検出を可能にする。
具体的には、 この映像信号処理装置は、 さらに 2値ィヒレベル制御回路 1 5、 比 較回路 1 6および第 3判別回路 1 7を備える。 2値化レベル制御回路 1 5は、 第 3判別回路 1 7からのしきい値レベルをアナログィヒし、 2値化回路 6のしきい値 レベルとして出力する。 また、 比較回路 1 6は、 AZD変換回路 2の出力信号を、 第 3判別回路 1 7からのしきい値レベルと比較する。 第 3判別回路 1 7は、 C P Uを備え、 情報が小さいレベルであっても、 2値化回路 6と比較回路 1 6の
2値化のしきい値レベルを小さく設定して、 最適なサンプリングポイントを検出 する。 また、 第 3判別回路 1 7は、 映像情報が小さいレベルであるとき （所定値 以上を検出できない場合） 、 位相制御停止回路 1 4に位相制御停止信号 1 1 0を 出力して位相制御停止回路を 1 4を動作させ、 最適サンプリングボイントの調整 を停止する。 この場合、 調整者に表示画面、 音声、 または発光ダイオードなどで 知らせるようにする。 位相制御停止回路 1 4は、 位相制御信号 9 0を通すスィッ チを備え、 このスィッチを位相制御停止信号 1 1 0で制御する。 これにより、 第
1の実施の形態の映像信号処理装置と同様に最適なサンプリングポイントが設定 できる。
図 7は、 第 3判別回路 1 7の C P Uの制御のフローを示す。 まず、 第 1カウン タ回路 8から出力されるカウント値を所定値と比較する （ステップ S 2 0 ) 。 第 1カウンタ回路 8から出力される値が所定値以上である場合、 位相制御停止信号 1 1 0を出力しない （ステップ S 3 0 ) 。 これにより、 位相制御停止回路 1 4は、 第 1判別回路 1 0からの位相制御信号 9 0をそのまま位相制御回路 5へ送り、 こ れに応じて、 位相制御回路 5は、 位相制御信号 9 0により順次位相を制御して最 適サンプリング位相を設定する。 これは通常の映像信号についての制御である。 逆に、 第 1カウンタ回路 8から出力されるカウント値が所定値以下であると判 別すると、 位相制御停止回路 1 4に位相制御停止信号 1 1 0を供給する （ステツ プ S 2 2 ) 。 これにより、 位相制御停止回路 1 4は、 第 1判別回路 1 0から入力 される位相制御信号 9 0の位相制御回路 5への出力を停止させる。 さらに、 第 3 判別回路 1 7は、 2値化レベル制御回路 1 5に 2値ィ匕のしきい値レベル （アナ口 グ値） の設定を低く変化させ （ステップ S 2 4 ) 、 再度第 1カウンタ回路 8から 出力される値が所定値以上か否かの判別を行なう （ステップ S 2 6 ) 。 しきい値 レベルの設定を変化させた後で所定値以上でないと判別するときは、 ステップ S 2 4に戻り、 再びしきい値を変化させる。 しきい値レベルの設定を変化させて所 定値以上であると判別すると、 そのしきい値レベルを比較回路 1 6に供給する (ステップ S 2 8 ) 。 これにより、 AZD変換回路 2から出力されるディジタル 出力信号が、 2値化回路 6と同じしきい値レベルで比較され、 2値化される。 次 に、 位相制御停止回路 1 4への位相制御停止信号 1 1 0を解除し （ステップ S 3 0 ) 、 最適サンプリングポイント制御を行う。 すなわち、 位相制御停止回路 1 4 は、 位相制御信号 9 0を位相制御回路 5に送り、 これにより最適サンプリングポ イントの調整を行なう。 このように、 第 1カウント回路 8のカウント値が所定値 以下である場合に第 3判別回路 1 7力 S 2ィ直化回路 6による 2ィ直化のしきい値レべ ルと比較回路 1 6による 2ィ直ィヒのしきいィ直レベルとを変化させるので、 映像情報 が小さい場合でも最適なサンプリングポイントを検出できる。
次に、 本発明の第 4の実施の形態における映像信号処理装置を示す。 この映像 信号処理装置では、 位相を切り換えつつ、 1サンプリングタイミング前後の映像 信号の減算結果を求める。 減算結果の絶対値の最大値は信号レベルの変化が最も 大きい位相に対応する。 そこで、 減算結果の絶対値の最大値の分布から最大値と なる位相を最適サンプリングボイントとする。
図 8は、 第 4の実施の形態の映像信号処理装置のブロック図である。 位相制御 回路 5は、 P L L回路 4からのサンプリングクロック信号の位相を制御して、 A ZD変換回路 2と遅延回路 2 0に供給する。 AZD変換回路 2は、 入力映像信号 1をディジタル化する。 遅延回路 2 0は、 サンプリングク口ック信号で動作する 遅延フリップフロップ （D— F F ) 力 らなり、 A/D変換回路 2の最上位ビット の出力信号を 1サンプリング周期で遅延する。 減算回路 2 1は、 A/D変換回路 2と遅延回路 2 0のそれぞれの出力信号を入力して両者の減算を行ない、 最大値 検出回路 2 2に送る。 最大値検出回路 2 2は、 1サンプリング前後の減算値の絶 対値が最大となる値を検出して第 4判別回路 2 3に送る。 第 4判別回路 2 3は、 位相制御回路 5に位相制御信号を送り、 順次にサンプリングク口ック信号の位相 を制御し、 最大値検出回路 2 2で検出された複数の最大値の中でさらに最大とな る位相を判別する。 そして、 さらに最大となる位相制御回路 1 5の位相を最適サ ンプリングポイントとして設定する。 このように、 1サンプリング前後の映像信 号の減算値の最大値を検出するという簡単な回路構成で最適サンプリングポイン トが検出できる。 最大値の分布を検出することにより信号レベルの変化を検出す ることができ正確なサンプリング位相の設定できる。 全白のような一定レベルの 映像信号であるかも同時に判別でき誤動作が防止できる。
図 9は、 第 4判別回路 2 2の C P Uの制御のフローを示す。 まず、 サンプリン グク口ック信号の 1周期の中の最初のサンプリング位相を設定するための位相制 御信号 9 0を位相制御回路 5に送る （ステップ S 5 0 ) 。 次に、 1サンプリング 前後の映像信号の差の絶対値の最大値を求める （ステップ S 5 2 ) 。 次に、 1周 期内で設定可能な所定の全サンプリング位相について測定が終了したか否かが判 断される （ステップ S 5 4 ) 。 終了していなければステップ S 5 0に戻り、 次の サンプリング位相のための位相制御信号を設定して差の絶対値を入力する。 1周 期内の所定の全サンプリング位相での測定が終了すれば、 位相制御信号を、 1周 期の位相の中で差の絶対値の最大値を与える位相制御信号に決定する （ステップ S 5 6 ) 。
次に、 本発明の第 5の実施の形態における映像信号処理装置を説明する。 図 1 0に示すように、 この映像信号処理装置では、 サンプリング周波数の周期で交互 に変化する所定の映像信号 3 0を用いて最適サンプリングタイミングを調整する。 位相制御回路 5は、 P L L回路 4で発生されたサンプリングク口ック信号の位相 を制御する。 A/D変換回路 2は、 サンプリング周波数の周期で交互に変化する 所定の映像信号 3 0をディジタル化する。 次に、 2相処理回路により、 AZD変 換回路 2の出力信号をうちの 1ビットまたは複数ビットを 2系統で処理する。 2 相処理回路において、 AZD変換回路 2からの信号が、 2系統の遅延フリップフ ロップ （D— F F ) 3 4、 3 5に入力される。 また、 インバ一タ 3 1、 3 3、 1 Z 2分周回路 3 2は、 サンプリングクロック信号を 1 Z 2分周したクロック信号 とその反転信号を発生し、 このクロック信号とその反転信号がそれぞれ遅延フリ ップフロップ （D— F F ) 3 4、 3 5にクロック信号として供給される。 図 1 1 のタイミングチャートに各回路の出力信号が示されるが、 たとえば入力信号 （A ZD変換回路の出力信号） がサンプリング周期で交互に白と黒となる場合、 2相 処理を施した 2系統の出力 （遅延フリップフロップ 3 5、 3 4の出力） は、 サン プリングタイミングが適当であるならば、 必ずどちらも一定レベル （白、 白、 白、 . . . または黒、 黒、 黒、 . . . ） であり、 レベルの変化はなレ、。 複数のレ ベル変化検出回路 3 6、 3 7は、 それぞれ、 遅延フリップフロップ 3 4、 3 5の 出力信号の変化を検出し、 レベル変化の検出結果を第 5判別回路 3 8に供給する。 例えばレベルの変化があれば " 1 " の状態信号を第 5判別回路 3 8に供給する。 この場合、 第 5判別回路 3 8はサンプリングポイントが悪いと判断し、 位相制御 回路 5に位相制御の設定を行なう。 逆に、 レベル変化がない時は最適サンプリン グポィントと判断し、 レベル変化がない時の位相を最適サンプリングボイントに 設定する。 このように、 所定の映像信号を入力することにより簡素な 2相処理で 最適サンプリングポイントが検出できる。 また低速処理でレベル変化を検出でき、 I C化に有効である。 なお、 2相処理回路としては図 1 0に示した例の他に、 種々の回路構成がある。
図 1 2は、 第 5判別回路 3 8の C P Uの制御のフローを示す。 まず、 サンプリ ング周波数の周期で白と黒となる所定の映像信号 3 0の入力を開始する （ステツ プ S 7 0 ) 。 次に、 サンプリングクロック信号の位相についての位相制御信号 9 0を変更し、 位相制御回路 5に送る （ステップ S 7 2 ) 。 次に、 レベル変化検出 回路 3 6、 3 7により 2相処理がされた信号についてのレベル変化を監視し (ス テツプ S 7 4 ) 、 レベル変化があつたか否かを判断する （ステップ S 7 6 ) 。 レ ベル変化が検出されると、 悪いサンプリングポイントであるので、 ステップ S 7 2に戻り、 位相制御信号を変更して、 次のサンプリング位相を設定して同様の監 視を続ける。 レベル変化がなければ、 次に所定期間が終了したかを判断する （ス テツプ S 7 8 ) 。 終了していなければ、 ステップ S 7 4に戻り、 レベル変化の監 視を続ける。 所定期間が終了すれば、 最適サンプリングポイントと判断し、 その 位相を最適サンプリング位相として設定する （ステップ S 8 0 ) 。
なお、 本発明は実施の形態により具体的に説明されたが、 本発明の範囲は請求 の範囲に記載され、 それに含まれる種々の変形はすべて本発明に含まれる。

Claims

請 求 の 範 囲
1 . 入力される同期信号から映像信号をディジタル化するサンプリングク口ッ ク信号を発生させるクロック発生回路と、
サンプリングク口ック信号の位相をサンプリングク口ック信号の 1周期内で複 数の位相値のレ、ずれかに制御する位相制御回路と、
入力映像信号がしきい値レベルより大きいときに第 1信号を出力する第 1信号 出力回路と、
第 1信号出力回路から入力される第 1信号を所定時間内でカウントする第 1力 ゥンタ回路と、
位相制御回路により制御されたサンプリングク口ック信号によるタイミングで、 入力映像信号がしきいイ直レベルより大きいときに第 2信号を出力する第 2信号出 力回路と、
第 2信号出力回路から入力される第 2信号を所定時間内でカウントする第 2力 ゥンタ回路と、
前記の位相制御回路によりサンプリングク口ック信号の位相をサンプリングク 口ック信号の 1周期内で順次切り替え、 この位相設定を 1周期以上で繰り返し、 位相が切り替えられるごとに得られる第 1と第 2のカウンタ回路の出力信号の相 違を基に最適なサンプリングクロック信号の位相を設定する制御回路と
を備える映像信号処理装置。
2. 前記の第 1信号出力回路が、 入力映像信号を 2値化する 2値化回路であり、 前記の第 2信号出力回路が、 入力映像信号をディジタル化する AZD変換回路で あることを特徴とする請求項 1に記載された映像信号処理回路。
3 . 前記の制御回路は、 前記の第 1信号と第 2信号のカウント値の差の絶対値 が所定値以下となるサンプリングク口ック信号の位相を、 最適なサンプリングク 口ック信号の位相に設定することを特徴とする請求項 1に記載された映像信号処 理回路。
4 . 前記の制御回路は、 第 1信号と第 2信号のカウント値の差の絶対値が所定 値以下であって、 かつ、 最小となるサンプリングクロック信号の位相を、 最適な サンプリングク口ック信号の位相に設定することを特徴とする請求項 1に記載さ れた映像信号処理回路。
5 . 前記の制御回路は、 前記の位相制御回路によりサンプリングクロック信号 の位相を連続的に切り替え、 前記の第 1信号と第 2信号のカウント値の差の絶対 値が所定値以下になる位相を連続して検出すると、 絶対値が所定値以下になる連 続する位相の中心の位相を最適サンプリングク口ック信号の位相とすることを特 徴とする請求項 1に記載された記載の映像信号処理装置。
6 . 前記の制御回路は、 前記の位相制御回路によりサンプリングク口ック信号 の位相を連続的に切り替え、 前記の第 1信号と第 2信号のカウント値の差の絶対 値が最大値になる位相の値を 2つ以上検出すると、 それらの中心を最適サンプリ ングクロック信号の位相とすることを特徴とする請求項 1に記載された映像信号 処理装置。
7 . 前記の制御回路は、 前記の第 1カウンタ回路の出力値が所定値以下である と判別すると、 位相制御回路に対する制御を停止することを特徴とする請求項 1 に記載された映像信号処理装置。
8 . さらに、 前記第 1信号出力回路のしきい値レベルを制御するしきい値レべ ル制御回路と、
前記第 2信号出力回路の出力信号をしきいィ直レベルと比較する比較回路とを備 え、
前記の制御回路は、 前記第 1カウンタ回路の出力が所定値以下力否かを判別し、 所定値以下であるとき、 2値化レベル制御回路と比較回路のそれぞれのしきい値 レベルを小さくすることを特徴とする請求項 1に記載された 信号処理装置。
9 . 入力される同期信号から映像信号をディジタル化するサンプリングクロッ ク信号を発生させ、
サンプリングク口ック信号の位相をサンプリングク口ック信号の 1周期内で順 次切り替え、 この位相設定を 1周期以上で繰り返し、 位相が切り替えられるごと に、
入力映像信号がしきい値レベルより大きいときに第 1信号を出力し、 第 1信号 を所定時間内でカウントし、 サンプリングク口ック信号によるタイミングで入力映像信号がしきい値レベル より大きいときに第 2信号を出力し、 第 2信号を所定時間内でカウントし、 前記の位相切り替えを繰り返して得られた第 1信号と第 2信号の力ゥント値の 相違を基に最適なサンプリングク口ック信号の位相を設定する映像信号処理方法。
1 0 . 前記の第 1信号のカウント値が所定値以下であると判別すると、 位相制 御を停止することを特徴とする請求項 9に記載された映像信号処理方法。
1 1 . 前記の第 1信号のカウント値が所定値以下であると判別すると、 第 1信 号のしきい値レベルと第 2信号のしきい値レベルを小さくすることを特徴とする 請求項 9に記載された映像信号処理方法。
1 2 . 入力される映像信号を 2値化する信号出力回路と、
入力される同期信号からサンプリングクロック信号を発生させるクロック発生 回路と、
サンプリングクロック信号の位相をサンプリングクロック信号の 1周期内で複 数の位相値のレ、ずれかに制御する位相制御回路と、
前記信号出力回路の出力信号を 1サンプリング周期で遅延する遅延回路と、 所定時間内で前記信号出力回路と遅延回路の出力信号を入力して両者の減算を 行ないその絶対値が最大となる値を検出する最大値検出回路と、
前記位相制御回路のサンプリングク口ック信号の位相をサンプリングクロック 信号の 1周期内で順次切り替え、 この位相切り替えを 1周期以上で繰り返し、 最 大値検出回路で検出された複数の最大値の分布における最も大きい値を判別し、 最も大きい値の位相を最適サンプリングボイントに設定する制御回路と
を備える映像信号処理装置。
1 3 . 入力される同期信号から映像信号をディジタル化するサンプリングクロ ック信号を発生させ、
サンプリングク口ック信号の位相をサンプリングク口ック信号の 1周期内で順 次切り替え、 この位相切り替えを 1周期以上で繰り返し、 位相が変化されるごと に、
入力される映像信号を 2ィ直化し、
2値化された信号を 1サンプリング周期で遅延し、 所定時間内で前記の 2値化された信号と遅延された信号とを入力して両者の減 算を行ない、 その絶対値が最大となる値を検出し、
前記の位相切り替えを繰り返して検出された複数の最大値の分布にぉレ、て最も 大きレ、値を判別し、 最も大きレ、値の位相を最適サンプリングポイントに設定する 映像信号処理方法。
1 4 . 入力される同期信号からサンプリングクロック信号を発生させるクロッ ク発生回路と、
ク口ック発生回路により発生されたサンプリングクロック信号の位相を制御す る位相制御回路と、
サンプリングクロック信号の周波数の周期で交互に変化する映像信号を入力し、 サンプリングクロック信号のタイミングで 2値化する信号出力回路と、
前記信号出力回路の出力信号を 2相処理する 2相処理回路と、
前記 2相処理回路の複数の出力信号についてそれぞれレベル変化の有無を判別 する複数のレベル変化検出回路と、
前記位相制御回路に順次にサンプリングクロック信号の位相を変化させ、 レべ ル変化検出回路がいずれもレベル変化を検出しなかったときの位相を最適サンプ リングボイントに設定する制御回路と
を備える映像信号処理装置。
1 5 . 入力される同期信号から映像信号をディジタル化するサンプリングクロ ック信号を発生させ、
サンプリングク口ック信号の位相をサンプリングク口ック信号の 1周期内で順 次切り替え、 この位相切り替えを 1周期以上で繰り返し、 位相が切り替えられる ごとに、
サンプリングク口ック信号の周波数の周期で交互に変化する^^信号を入力し、 サンプリングク口ック信号をサンプリングタイミングとして映像信号を 2値化し、 2値化された信号を 2相処理し、
2相処理により得られる複数の出力信号にっレ、てそれぞれレベル変化の有無を 判別し、
前記の位相切り替えを繰り返して、 複数の出力信号のレ、ずれについてもレベル 変化を検出しなかったときの位相を最適サンプリングポイントに設定する映像信 号処理方法。
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