JPH0822276A - サンプリングクロック自動調整方法及びその回路 - Google Patents
サンプリングクロック自動調整方法及びその回路Info
- Publication number
- JPH0822276A JPH0822276A JP15833994A JP15833994A JPH0822276A JP H0822276 A JPH0822276 A JP H0822276A JP 15833994 A JP15833994 A JP 15833994A JP 15833994 A JP15833994 A JP 15833994A JP H0822276 A JPH0822276 A JP H0822276A
- Authority
- JP
- Japan
- Prior art keywords
- signal
- sampling
- clock
- circuit
- output
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Granted
Links
Landscapes
- Synchronizing For Television (AREA)
- Control Of Indicators Other Than Cathode Ray Tubes (AREA)
- Compression Or Coding Systems Of Tv Signals (AREA)
- Stabilization Of Oscillater, Synchronisation, Frequency Synthesizers (AREA)
- Image Input (AREA)
- Controls And Circuits For Display Device (AREA)
Abstract
(57)【要約】
【目的】 アナログ映像信号をクロックパルスでサンプ
リングする映像信号処理回路において、サンプリングク
ロックの位相を自動的に調整して、最適な位相のサンプ
リングクロックを提供する。 【構成】 入力アナログ映像信号Ｓ１を２値信号化回路
１０１で２値信号とし、その２値信号をサンプリングク
ロックとして、クロック発振回路１０７、遅延回路１０
８、セレクタ１０９で作られる位相変化可能なクロック
Ｓ３の０信号と１信号をサンプリング計数して比較し、
その差が０となるようにセレクタ１０９でクロックＳ３
の位相を調整し、入力アナログ映像信号Ｓ０に最適な位
相のサンプリングクロックＳ３が得られるようにしたサ
ンプリングクロック自動調整方法及びその回路。
リングする映像信号処理回路において、サンプリングク
ロックの位相を自動的に調整して、最適な位相のサンプ
リングクロックを提供する。 【構成】 入力アナログ映像信号Ｓ１を２値信号化回路
１０１で２値信号とし、その２値信号をサンプリングク
ロックとして、クロック発振回路１０７、遅延回路１０
８、セレクタ１０９で作られる位相変化可能なクロック
Ｓ３の０信号と１信号をサンプリング計数して比較し、
その差が０となるようにセレクタ１０９でクロックＳ３
の位相を調整し、入力アナログ映像信号Ｓ０に最適な位
相のサンプリングクロックＳ３が得られるようにしたサ
ンプリングクロック自動調整方法及びその回路。
Description
【０００１】
【産業上の利用分野】本発明は、例えばアナログ映像信
号を一定の周波数でサンプリングして表示する液晶ディ
スプレイ（ＬＣＤ）やプラズマディスプレイ（ＰＤＰ）
におけるように、アナログ映像信号をクロックパルスで
サンプリングする映像信号処理回路において、例えば映
像信号がパソコン出力の文字信号等のように周期的に変
化する場合に最適な位相のクロックパルスを発生させる
手段に関する。
号を一定の周波数でサンプリングして表示する液晶ディ
スプレイ（ＬＣＤ）やプラズマディスプレイ（ＰＤＰ）
におけるように、アナログ映像信号をクロックパルスで
サンプリングする映像信号処理回路において、例えば映
像信号がパソコン出力の文字信号等のように周期的に変
化する場合に最適な位相のクロックパルスを発生させる
手段に関する。
【０００２】
【従来の技術】映像信号とサンプリングクロックの位相
関係を設定する回路例を図６に示す（特開平２−１２４
６９１参照）。調整時の入力映像信号は静止状態の信号
とし、入力手段５０８よりＣＵＰ５０６へ位相合せ開始
の信号が入力されると、ＣＰＵ５０６は遅延線５１０の
複数の出力のうちの一つを選択するセレクタ５１１で選
択して出力する。その出力クロックで入力映像信号Ｓ０
をＡ／Ｄ変換器５０１でＡ／Ｄ変換し、これをメモリ５
０２に蓄える。次に遅延線５１０の出力の内の前回と異
なる一つをセレクタ５１１で選択して出力したクロック
でＡ／Ｄ変換された信号と前記メモリ５０２に蓄えられ
た映像データを順次比較器５０３で比較して、異なるデ
ータの数を計数器５０４でカウントし結果をＣＰＵ５０
６で読み取る。以上を順次繰り返してＣＵＰ５０６は計
数器５０４の計数が最も少なかったセレクタ５１１の状
態にセレクタを設定するとともにＥＥＰＲＯＭ５０７に
記憶しておき、電源オフ後再度電源を投入したさい、Ｅ
ＥＰＲＯＭ５０７の記憶内容によりセレクタ５１１の状
態を設定する。ここで５０９は映像信号Ｓ０の水平同期
信号に同期した原サンプリングクロック信号を発生する
位相ロックループ（ＰＬＬ）、５０５は映像信号Ｓ０の
同期信号とセレクタ５１１から出力するクロック信号に
より、前記Ａ／Ｄ変換回路５０１とメモリ５０２を制御
作動させるサンプリング処理回路である。
関係を設定する回路例を図６に示す（特開平２−１２４
６９１参照）。調整時の入力映像信号は静止状態の信号
とし、入力手段５０８よりＣＵＰ５０６へ位相合せ開始
の信号が入力されると、ＣＰＵ５０６は遅延線５１０の
複数の出力のうちの一つを選択するセレクタ５１１で選
択して出力する。その出力クロックで入力映像信号Ｓ０
をＡ／Ｄ変換器５０１でＡ／Ｄ変換し、これをメモリ５
０２に蓄える。次に遅延線５１０の出力の内の前回と異
なる一つをセレクタ５１１で選択して出力したクロック
でＡ／Ｄ変換された信号と前記メモリ５０２に蓄えられ
た映像データを順次比較器５０３で比較して、異なるデ
ータの数を計数器５０４でカウントし結果をＣＰＵ５０
６で読み取る。以上を順次繰り返してＣＵＰ５０６は計
数器５０４の計数が最も少なかったセレクタ５１１の状
態にセレクタを設定するとともにＥＥＰＲＯＭ５０７に
記憶しておき、電源オフ後再度電源を投入したさい、Ｅ
ＥＰＲＯＭ５０７の記憶内容によりセレクタ５１１の状
態を設定する。ここで５０９は映像信号Ｓ０の水平同期
信号に同期した原サンプリングクロック信号を発生する
位相ロックループ（ＰＬＬ）、５０５は映像信号Ｓ０の
同期信号とセレクタ５１１から出力するクロック信号に
より、前記Ａ／Ｄ変換回路５０１とメモリ５０２を制御
作動させるサンプリング処理回路である。
【０００３】
【発明が解決しようとする課題】以上のサンプリングク
ロックの位相調整法によると、入力映像信号が同一位相
関係の場合は、一度設定すれば以後の位相は自動的に最
適に設定され、画面を見ながら人手でクロック位相を調
整する煩わしさが解消される。しかしながら、例えば異
なったパソコンを接続した場合、あるいは同一パソコン
でも表示モードの異なる信号を表示する場合、最適位相
にあるかを画面を見て確認し、ずれていれば入力手段で
設定を指令して、入力が変わる毎、あるいは表示モード
が変わる毎に設定し直さなければならない。またセレク
タのセレクト数を多くすると計数値が最小を示す範囲は
広くなり最適値が判然としなくなり、他方セレクト数を
少なくすると最適な位相からのずれが大きくなり、入力
の僅かな変動で誤表示を起こし易くなるなど、正確な最
適値が得られにくい恐れがある。さらに設定は、メモリ
に蓄えられた以前の信号と現信号を比較して行うため、
静止入力映像信号が必要であり、また最低２フレーム期
間以上の時間を要する。
ロックの位相調整法によると、入力映像信号が同一位相
関係の場合は、一度設定すれば以後の位相は自動的に最
適に設定され、画面を見ながら人手でクロック位相を調
整する煩わしさが解消される。しかしながら、例えば異
なったパソコンを接続した場合、あるいは同一パソコン
でも表示モードの異なる信号を表示する場合、最適位相
にあるかを画面を見て確認し、ずれていれば入力手段で
設定を指令して、入力が変わる毎、あるいは表示モード
が変わる毎に設定し直さなければならない。またセレク
タのセレクト数を多くすると計数値が最小を示す範囲は
広くなり最適値が判然としなくなり、他方セレクト数を
少なくすると最適な位相からのずれが大きくなり、入力
の僅かな変動で誤表示を起こし易くなるなど、正確な最
適値が得られにくい恐れがある。さらに設定は、メモリ
に蓄えられた以前の信号と現信号を比較して行うため、
静止入力映像信号が必要であり、また最低２フレーム期
間以上の時間を要する。
【０００４】
【課題を解決するための手段】本発明は以上の問題点に
鑑みなされたもので、入力映像信号を２値信号に変え
て、この２値信号をクロックとしてサンプリングクロッ
クをデータとてサンプリングし得られるた結果の論理０
の数と１の数の差が最小となるようにサンプリングクロ
ックの位相を調整する。
鑑みなされたもので、入力映像信号を２値信号に変え
て、この２値信号をクロックとしてサンプリングクロッ
クをデータとてサンプリングし得られるた結果の論理０
の数と１の数の差が最小となるようにサンプリングクロ
ックの位相を調整する。
【０００５】
【作用】入力映像信号を２値信号とし、この２値信号を
クロックとしてサンプリングクロックをデータとてサン
プリングすると、本来のサンプレイングクロックの位相
が最適であれば、得られる結果は０と１がほぼ同数とな
るはずである。従ってこの０と１の数の差の絶対値が最
小となるように本来のクロックの位相を調整することで
最適のサンプリングクロックが得られる。
クロックとしてサンプリングクロックをデータとてサン
プリングすると、本来のサンプレイングクロックの位相
が最適であれば、得られる結果は０と１がほぼ同数とな
るはずである。従ってこの０と１の数の差の絶対値が最
小となるように本来のクロックの位相を調整することで
最適のサンプリングクロックが得られる。
【０００６】
【実施例】以下、本発明によるサンプリングクロックの
自動調整について図を用いて詳細に説明する。図１は、
本発明の１実施例のブロック図、図２は同概要タイミン
グ図である。ここでＳ１は入力映像信号である。１０１
は映像信号Ｓ１をある閾値ＴＬでスライスして２値信号
Ｓ２を作る２値信号化回路である。１０２はサンプリン
グクロックＳ３をデータとし、２値信号Ｓ２をクロック
として論理０のデータをサンプリングする０信号サンプ
リグ回路で、１０３は論理１のデータをサンプリグする
１信号サンプリグ回路である。１０４と１０５は各々０
信号サンプリング回路１０２と１信号サンプリング信号
回路１０３の出力を計数する計数器である。１０６は計
数器１０４と１０５の計数値を比較する比較器である。
１０７は元となるクロック信号を発生する原クロック発
振回路である。１０８は原クロックから複数の位相のず
れたクロックを出力する遅延回路である。１０９は比較
器１０６の出力で遅延回路１０８の複数個の出力からサ
ンプリングクロック信号となる一つのクロック信号Ｓ３
を選択するセレクタである。
自動調整について図を用いて詳細に説明する。図１は、
本発明の１実施例のブロック図、図２は同概要タイミン
グ図である。ここでＳ１は入力映像信号である。１０１
は映像信号Ｓ１をある閾値ＴＬでスライスして２値信号
Ｓ２を作る２値信号化回路である。１０２はサンプリン
グクロックＳ３をデータとし、２値信号Ｓ２をクロック
として論理０のデータをサンプリングする０信号サンプ
リグ回路で、１０３は論理１のデータをサンプリグする
１信号サンプリグ回路である。１０４と１０５は各々０
信号サンプリング回路１０２と１信号サンプリング信号
回路１０３の出力を計数する計数器である。１０６は計
数器１０４と１０５の計数値を比較する比較器である。
１０７は元となるクロック信号を発生する原クロック発
振回路である。１０８は原クロックから複数の位相のず
れたクロックを出力する遅延回路である。１０９は比較
器１０６の出力で遅延回路１０８の複数個の出力からサ
ンプリングクロック信号となる一つのクロック信号Ｓ３
を選択するセレクタである。
【０００７】図２に示すように、入力映像信号Ｓ１の２
値化信号Ｓ２でサンプリングクロック信号Ｓ３をサンプ
リングすると、サンプリングクロックの位相を順次進め
たときに、サンプリング点の値は論理１から０に変化
し、サンプリングクロックの位相を順次遅らせたとく
は、サンプル点の値は０から１に変化する。従って例え
ば０信号サンプル度数から１信号サンプル度数を引いた
値となる比較器１０６の出力が正のときはサンプリング
クロックの位相を遅らせるようにセレクタ１０９を選択
し、負のときは進めるように選択することで、最適な位
相のサンプリングクロックが得られる。なおここではサ
ンプリングクロックＳ３はデューティ５０％を想定して
いるが、デューティ５０％以外のときは一定位相の位相
シフト手段を用いて、前記サンプル点から１８０度ずれ
た点をサンプリングクロックの位相点とすれば良い。
値化信号Ｓ２でサンプリングクロック信号Ｓ３をサンプ
リングすると、サンプリングクロックの位相を順次進め
たときに、サンプリング点の値は論理１から０に変化
し、サンプリングクロックの位相を順次遅らせたとく
は、サンプル点の値は０から１に変化する。従って例え
ば０信号サンプル度数から１信号サンプル度数を引いた
値となる比較器１０６の出力が正のときはサンプリング
クロックの位相を遅らせるようにセレクタ１０９を選択
し、負のときは進めるように選択することで、最適な位
相のサンプリングクロックが得られる。なおここではサ
ンプリングクロックＳ３はデューティ５０％を想定して
いるが、デューティ５０％以外のときは一定位相の位相
シフト手段を用いて、前記サンプル点から１８０度ずれ
た点をサンプリングクロックの位相点とすれば良い。
【０００８】図３は第２の実施例のブロック図である。
ここでＳ１は入力映像信号である。２０１は映像信号Ｓ
１をある閾値でスライスして２値信号Ｓ２を作る２値信
号化回路である。２０２はサンプリングクロックＳ３を
データとし、２値信号Ｓ２をクロックとして論理０のデ
ータをサンプリングする０信号サンプリグ回路で、２０
３は論理１のデータをサンプリグする１信号サンプリグ
回路である。２０４は０信号サンプリング回路２０２と
１信号サンプリング信号回路２０３の出力を入力し、セ
レクタの選択信号を出力するＣＰＵである。２０５は元
となるクロック信号を発生する原クロック発振回路であ
る。２０６は原クロックから複数の位相のずれたクロッ
クを出力する遅延回路である。２０７はＣＰＵ２０４の
出力で遅延回路２０６の複数個の出力からサンプリング
クロック信号となる一つのクロック信号Ｓ３を選択する
セレクタである。
ここでＳ１は入力映像信号である。２０１は映像信号Ｓ
１をある閾値でスライスして２値信号Ｓ２を作る２値信
号化回路である。２０２はサンプリングクロックＳ３を
データとし、２値信号Ｓ２をクロックとして論理０のデ
ータをサンプリングする０信号サンプリグ回路で、２０
３は論理１のデータをサンプリグする１信号サンプリグ
回路である。２０４は０信号サンプリング回路２０２と
１信号サンプリング信号回路２０３の出力を入力し、セ
レクタの選択信号を出力するＣＰＵである。２０５は元
となるクロック信号を発生する原クロック発振回路であ
る。２０６は原クロックから複数の位相のずれたクロッ
クを出力する遅延回路である。２０７はＣＰＵ２０４の
出力で遅延回路２０６の複数個の出力からサンプリング
クロック信号となる一つのクロック信号Ｓ３を選択する
セレクタである。
【０００９】図２に示すように、入力映像信号Ｓ１の２
値化信号Ｓ２でサンプリングクロック信号Ｓ３をサンプ
リングすると、サンプリングクロックの位相を順次進め
たときに、サンプリング点の値は論理１から０に変化
し、サンプリングクロックの位相を順次遅らせたとく
は、サンプル点の値は０から１に変化する。従ってＣＰ
Ｕ２０４で０信号サンプル度数から１信号サンプル度数
を引いた値が正のときはサンプリングクロックの位相を
遅らせるようにセレクタ２０７を選択し、負のときは進
めるように選択してほぼ零となる点に選択することで、
最適な位相のサンプリングクロックが得られる。なおこ
こではサンプリングクロックＳ３はデューティ５０％を
想定しているが、デューティ５０％以外のときは一定位
相の位相シフト手段を用いて、前記サンプル点から１８
０度ずれた点をサンプリングクロックの位相点とすれば
良い。この実施例では、各種制御用として搭載が一般的
になっているＣＰＵを共用して、サンプリングクロック
の自動位相合せ回路が得られる。
値化信号Ｓ２でサンプリングクロック信号Ｓ３をサンプ
リングすると、サンプリングクロックの位相を順次進め
たときに、サンプリング点の値は論理１から０に変化
し、サンプリングクロックの位相を順次遅らせたとく
は、サンプル点の値は０から１に変化する。従ってＣＰ
Ｕ２０４で０信号サンプル度数から１信号サンプル度数
を引いた値が正のときはサンプリングクロックの位相を
遅らせるようにセレクタ２０７を選択し、負のときは進
めるように選択してほぼ零となる点に選択することで、
最適な位相のサンプリングクロックが得られる。なおこ
こではサンプリングクロックＳ３はデューティ５０％を
想定しているが、デューティ５０％以外のときは一定位
相の位相シフト手段を用いて、前記サンプル点から１８
０度ずれた点をサンプリングクロックの位相点とすれば
良い。この実施例では、各種制御用として搭載が一般的
になっているＣＰＵを共用して、サンプリングクロック
の自動位相合せ回路が得られる。
【００１０】図４は第３の実施例のブロック図である。
ここでＳ１は入力映像信号である。３０１は映像信号Ｓ
１をある閾値でスライスして２値信号Ｓ２を作る２値信
号化回路である。３０２は調整用クロックＳ４をデータ
とし、２値信号Ｓ２をクロックとして論理０のデータを
サンプリングする０信号サンプリグ回路で、３０３は論
理１のデータをサンプリグする１信号サンプリグ回路で
ある。３０４は０信号サンプリング回路３０２と１信号
サンプリング信号回路３０３の出力を入力し、２種類の
セレクタの選択信号を出力するＣＰＵである。３０５は
元となるクロック信号を発生する原クロック発振回路で
ある。３０６は原クロックから複数の位相のずれたクロ
ックを出力する遅延回路である。３０７はＣＰＵ３０４
の出力の一つで遅延回路３０６の複数個の出力から調整
用クロック信号Ｓ４となる一つのクロックを選択するセ
レクタＡである。３０８はＣＰＵ３０４の他の出力で遅
延回路３０６の複数個の出力からサンプリングクロック
信号となる一つのクロック信号Ｓ３を選択するセレクタ
Ｂである。
ここでＳ１は入力映像信号である。３０１は映像信号Ｓ
１をある閾値でスライスして２値信号Ｓ２を作る２値信
号化回路である。３０２は調整用クロックＳ４をデータ
とし、２値信号Ｓ２をクロックとして論理０のデータを
サンプリングする０信号サンプリグ回路で、３０３は論
理１のデータをサンプリグする１信号サンプリグ回路で
ある。３０４は０信号サンプリング回路３０２と１信号
サンプリング信号回路３０３の出力を入力し、２種類の
セレクタの選択信号を出力するＣＰＵである。３０５は
元となるクロック信号を発生する原クロック発振回路で
ある。３０６は原クロックから複数の位相のずれたクロ
ックを出力する遅延回路である。３０７はＣＰＵ３０４
の出力の一つで遅延回路３０６の複数個の出力から調整
用クロック信号Ｓ４となる一つのクロックを選択するセ
レクタＡである。３０８はＣＰＵ３０４の他の出力で遅
延回路３０６の複数個の出力からサンプリングクロック
信号となる一つのクロック信号Ｓ３を選択するセレクタ
Ｂである。
【００１１】入力映像信号Ｓ１が例えばパソコンからの
文字信号のように、周期的でサンプリングクロックとの
位相合せが必要とされる場には、その入力映像信号の２
値化信号Ｓ２で調整用クロック信号Ｓ３をサンプリング
すると、調整用クロックの位相を順次進めたときに、サ
ンプリング点の値は論理１から０に変化し、調整用クロ
ックの位相を順次遅らせたときは、サンプル点の値は０
から１に変化する。他方入力映像信号Ｓ１が一般のテレ
ビ信号のように周期性がなく特別サンプリングクロック
との位相合せを要しない場合は、サンプル点の値はラン
ダムに変化する。従ってＣＰＵ３０４で０信号サンプル
度数から１信号サンプル度数を引いた値が正のときはサ
ンプリングクロックの位相を遅らせるようにセレクタＡ
３０７を選択し、負のときは進めるように選択してほぼ
零となる点の選択値で得られる調整用クロックの前記サ
ンプリング位相点から、１８０度位相がずれた位相点が
サンプリングクロックＳ３のサンプリング位相点となる
ようにセレクタＢ３０８を選択設定する。他方０信号サ
ンプル度数から１信号サンプル度数を引いた値がランダ
ムに変化するときはセレクタＢの選択値は変化させずに
以前の設定値のままとしておく。この実施例では、例え
ばマルチメディアディスプレイのように周期性のある信
号とランダム位相の信号が入れ替わっても、クロック位
相合せのため、位相ずれを起こしたりせず安定なサンプ
リングクロックが得られる。
文字信号のように、周期的でサンプリングクロックとの
位相合せが必要とされる場には、その入力映像信号の２
値化信号Ｓ２で調整用クロック信号Ｓ３をサンプリング
すると、調整用クロックの位相を順次進めたときに、サ
ンプリング点の値は論理１から０に変化し、調整用クロ
ックの位相を順次遅らせたときは、サンプル点の値は０
から１に変化する。他方入力映像信号Ｓ１が一般のテレ
ビ信号のように周期性がなく特別サンプリングクロック
との位相合せを要しない場合は、サンプル点の値はラン
ダムに変化する。従ってＣＰＵ３０４で０信号サンプル
度数から１信号サンプル度数を引いた値が正のときはサ
ンプリングクロックの位相を遅らせるようにセレクタＡ
３０７を選択し、負のときは進めるように選択してほぼ
零となる点の選択値で得られる調整用クロックの前記サ
ンプリング位相点から、１８０度位相がずれた位相点が
サンプリングクロックＳ３のサンプリング位相点となる
ようにセレクタＢ３０８を選択設定する。他方０信号サ
ンプル度数から１信号サンプル度数を引いた値がランダ
ムに変化するときはセレクタＢの選択値は変化させずに
以前の設定値のままとしておく。この実施例では、例え
ばマルチメディアディスプレイのように周期性のある信
号とランダム位相の信号が入れ替わっても、クロック位
相合せのため、位相ずれを起こしたりせず安定なサンプ
リングクロックが得られる。
【００１２】図５は第４の実施例である。ここでＳ１は
入力映像信号である。４０１は映像信号Ｓ１をある閾値
でスライスして２値信号Ｓ２を作る２値信号化回路であ
る。４０２はサンプリングクロックＳ３をデータとし、
２値信号Ｓ２をクロックとして論理０のデータをサンプ
リングする０信号サンプリグ回路で、４０３は論理１の
データをサンプリグする１信号サンプリグ回路である。
４０４と４０５は各々０信号サンプリング回路４０２と
１信号サンプリング信号回路４０３の出力を計数する計
数器である。４０６は計数器６０４と６０５の計数値を
比較する比較器である。４０７は比較器４０６の出力を
積分する低周波通過フィルタ（ＬＰＦ）である。４０８
はＬＰＦからの出力電圧で発振周波数が変化するサンプ
リングクロックＳ３を出力する電圧制御発振器（ＶＣ
Ｏ）である。
入力映像信号である。４０１は映像信号Ｓ１をある閾値
でスライスして２値信号Ｓ２を作る２値信号化回路であ
る。４０２はサンプリングクロックＳ３をデータとし、
２値信号Ｓ２をクロックとして論理０のデータをサンプ
リングする０信号サンプリグ回路で、４０３は論理１の
データをサンプリグする１信号サンプリグ回路である。
４０４と４０５は各々０信号サンプリング回路４０２と
１信号サンプリング信号回路４０３の出力を計数する計
数器である。４０６は計数器６０４と６０５の計数値を
比較する比較器である。４０７は比較器４０６の出力を
積分する低周波通過フィルタ（ＬＰＦ）である。４０８
はＬＰＦからの出力電圧で発振周波数が変化するサンプ
リングクロックＳ３を出力する電圧制御発振器（ＶＣ
Ｏ）である。
【００１３】図２に示すように、入力映像信号Ｓ１の２
値化信号Ｓ２でサンプリングクロック信号Ｓ３をサンプ
リングすると、サンプリングクロックの位相を順次進め
たときに、サンプリング点の値は論理１から０に変化
し、サンプリングクロックの位相を順次遅らせたとく
は、サンプル点の値は０から１に変化する。従って比較
器４０６の出力が１信号サンプル度数を基準として０信
号サンプル度数に比例した電圧が出力するようにしてお
きくと、その電圧がＬＰＦ４０７で積分されＶＣＯ４０
８にかかる。ＶＣＯの特性を印加電圧が大きくなる時発
振周波数が増大するようにしておけば、最適な位相と周
波数のサンプリングクロックが得られる。なおここでは
サンプリングクロックＳ３はデューティ５０％を想定し
ているが、デューティ５０％以外のときは一定位相の位
相シフト手段を用いて、前記サンプル点から１８０度ず
れた点をサンプリングクロックの位相点とすれば良い。
この実施例では、位相だけでなく、周波数も自動的に調
整されるサンプリングクロックの自動調整回路が得られ
る。
値化信号Ｓ２でサンプリングクロック信号Ｓ３をサンプ
リングすると、サンプリングクロックの位相を順次進め
たときに、サンプリング点の値は論理１から０に変化
し、サンプリングクロックの位相を順次遅らせたとく
は、サンプル点の値は０から１に変化する。従って比較
器４０６の出力が１信号サンプル度数を基準として０信
号サンプル度数に比例した電圧が出力するようにしてお
きくと、その電圧がＬＰＦ４０７で積分されＶＣＯ４０
８にかかる。ＶＣＯの特性を印加電圧が大きくなる時発
振周波数が増大するようにしておけば、最適な位相と周
波数のサンプリングクロックが得られる。なおここでは
サンプリングクロックＳ３はデューティ５０％を想定し
ているが、デューティ５０％以外のときは一定位相の位
相シフト手段を用いて、前記サンプル点から１８０度ず
れた点をサンプリングクロックの位相点とすれば良い。
この実施例では、位相だけでなく、周波数も自動的に調
整されるサンプリングクロックの自動調整回路が得られ
る。
【００１４】
【発明の効果】アナログ映像信号を一定の周波数でサン
プリングして表示する液晶ディスプレイ（ＬＣＤ）やプ
ラズマディスプレイ（ＰＤＰ）などように、アナログ映
像信号をクロックパルスでサンプリングする映像信号処
理回路において、映像信号が周期的に変化する場合に最
適な位相のクロックパルスを発生させるてめに、入力映
像信号を２値信号に変えて、この２値信号をクロックと
してサンプリングクロックをデータとてサンプリングし
得られるた結果の論理０の数と１の数の差が最小となる
ようにサンプリングクロックの位相を調整することで、
最適のサンプリングクロックの位相に自動的に設定でき
る。従って従来のように、表示画面で位相ずれが起こっ
たあと手動で設定をしなおす必要がなく、つねに自動的
に最適な位相のサンプリングクロックが得られる。
プリングして表示する液晶ディスプレイ（ＬＣＤ）やプ
ラズマディスプレイ（ＰＤＰ）などように、アナログ映
像信号をクロックパルスでサンプリングする映像信号処
理回路において、映像信号が周期的に変化する場合に最
適な位相のクロックパルスを発生させるてめに、入力映
像信号を２値信号に変えて、この２値信号をクロックと
してサンプリングクロックをデータとてサンプリングし
得られるた結果の論理０の数と１の数の差が最小となる
ようにサンプリングクロックの位相を調整することで、
最適のサンプリングクロックの位相に自動的に設定でき
る。従って従来のように、表示画面で位相ずれが起こっ
たあと手動で設定をしなおす必要がなく、つねに自動的
に最適な位相のサンプリングクロックが得られる。
【図面の簡単な説明】
【図１】第１の実施例の概略ブロック図である。
【図２】本実施例の概要タイミング図である。
【図３】第２の実施例の概略ブロック図である。
【図４】第３の実施例の概要ブロック図である。
【図５】第４の実施例の概要ブロック図である。
【図６】従来の実施例の概要ブロック図である。
Ｓ１ 入力映像信号 Ｓ２ 入力映像信号の２値化信号 Ｓ３ サンプリングクロック信号 １０１ ２値信号化回路 １０２ ０信号サンプリング回路 １０３ １信号サンプリング回路 １０４ 計数器 １０５ 計数器 １０６ 比較器 １０７ 原クロック発振回路 １０８ セレクタ ２０４ ＣＰＵ ４０７ 低周波通過フィルタ（ＬＰＦ） ４０８ 電圧制御発振器（ＶＣＯ）
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０４Ｎ 5/06 Ｚ 7/24
Claims (5)
- 【請求項１】 入力映像信号をクロックパルスでサンプ
リングする映像信号処理回路において、前記映像信号を
２値信号に変える２値信号化手段と、位相又は周波数あ
るいはその両方を制御調整できるクロック信号発生手段
と、前記２値化信号の変化点でクロック信号をサプリン
グし、その遅れ度数及び進み度数を計数する計数手段
と、その各計数値を比較する比較手段とを備え、該比較
値が最小となるように前記クロック信号発生手段を制御
して、前記アナログ映像信号に最適な位相のサンプリン
グクロックが得られるようにしてなるサンプリングクロ
ック自動調整方法。 - 【請求項２】 入力映像信号を一定の振幅レベル以下で
論理０，一定の振幅レベル以上で論理１を出力する２値
信号化回路と、サンプリングクロックをデータとし前記
２値信号をクロックとして前記サンプリングクロックの
０信号をサンプリングする０信号サンプリグ回路及び１
信号をサンプリグする１信号サンプリグ回路と、前記０
信号サンプリグ回路の出力度数及び１信号サンプリグ回
路の出力度数を各々計数する計数器と、前記各計数器の
計数値を比較する比較器と、原クロック信号発振回路
と、原クロック信号を複数個の異なる位相で出力する遅
延回路と、その遅延回路の出力を前記比較器で選択し前
記サンプリングクロック信号を出力するセレクタとを備
え、前記セレクタの出力を０信号サンプリグ度数と１信
号サンプリグ度数の差がほぼ零となるように前記遅延回
路の出力を選択するようにしてなる請求項１記載のサン
プリングクロック自動調整回路。 - 【請求項３】 入力映像信号を一定の振幅レベル以下で
論理０，一定の振幅レベル以上で論理１を出力する２値
信号化回路と、サンプリングクロックをデータとし前記
２値信号をクロックとして前記サンプリングクロックの
０信号をサンプリングする０信号サンプリグ回路及び１
信号をサンプリグする１信号サンプリグ回路と、前記０
信号サンプリグ回路の出力度数及び１信号サンプリグ回
路の出力度数とを入力して、その各々の度数の差に対応
するセレクタ選択信号を出力するＣＰＵと、原クロック
信号発振回路と、原クロック信号を複数個の異なる位相
で出力する遅延回路と、その遅延回路の出力を前記ＣＰ
Ｕの出力で選択し前記サンプリングクロック信号を出力
するセレクタとを備え、前記セレクタの出力を０信号サ
ンプリグ度数と１信号サンプリグ度数の差がほぼ零とな
るように前記遅延回路の出力を選択するようにしてなる
請求項１記載のサンプリングクロック自動調整回路。 - 【請求項４】 入力映像信号を一定の振幅レベル以下で
論理０，一定レベル以上で論理１を出力する２値信号化
回路と、調整用クロックをデータとし前記２値信号をク
ロックとして前記調整用クロックの０信号をサンプリン
グする０信号サンプリグ回路及び１信号をサンプリグす
る１信号サンプリグ回路と、前記０信号サンプリグ回路
の出力及び１信号サンプリグ回路の出力とを入力して、
その各々の度数の差に対応する２種類のセレクタ選択信
号を出力するＣＰＵと、原クロック信号発振回路と、原
クロック信号を複数個の異なる位相で出力する遅延回路
と、その遅延回路の出力を前記ＣＰＵの一つの出力で選
択し前記調整用クロック信号を出力する第一のセレクタ
と、前記ＣＰＵの他の出力で選択しサンプリングクロッ
クを出力する第二のセレクタとを備え、前記セレクタの
選択値を変化させたとき、０信号サンプリグ度数と１信
号サンプリグ度数の差が零を示す時には、その選択値を
第二のセレクタの選択値として設定し、前記０信号サン
プリグ回路の出力度数と１信号サンプリグ回路の出力の
度数の差がランダムに変化するときは、得られた結果で
第二のセレクタの設定値を変える事のないようにしてな
る請求項１記載のサンプリングクロック自動調整回路。 - 【請求項５】 位相及び周波数が制御できるクロック信
号発生手段として、電圧制御発振器を使用してなる請求
項１記載のサンプリングクロック自動調整回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15833994A JP3389955B2 (ja) | 1994-07-11 | 1994-07-11 | サンプリングクロック自動調整方法及びその回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP15833994A JP3389955B2 (ja) | 1994-07-11 | 1994-07-11 | サンプリングクロック自動調整方法及びその回路 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0822276A true JPH0822276A (ja) | 1996-01-23 |
| JP3389955B2 JP3389955B2 (ja) | 2003-03-24 |
Family
ID=15669482
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP15833994A Expired - Fee Related JP3389955B2 (ja) | 1994-07-11 | 1994-07-11 | サンプリングクロック自動調整方法及びその回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3389955B2 (ja) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0880135A1 (en) * | 1997-05-23 | 1998-11-25 | Sharp Kabushiki Kaisha | Digital recording/reproduction apparatus |
| WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
| CN114221651A (zh) * | 2021-12-01 | 2022-03-22 | 中国电子科技集团公司第二十研究所 | 一种应用于lvds数据接收的时钟相位自动调整电路 |
-
1994
- 1994-07-11 JP JP15833994A patent/JP3389955B2/ja not_active Expired - Fee Related
Cited By (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| EP0880135A1 (en) * | 1997-05-23 | 1998-11-25 | Sharp Kabushiki Kaisha | Digital recording/reproduction apparatus |
| WO1999042989A1 (fr) * | 1998-02-19 | 1999-08-26 | Matsushita Electric Industrial Co., Ltd. | Processeur de signaux video |
| US6462726B1 (en) | 1998-02-19 | 2002-10-08 | Matsushita Electric Industrial Co., Ltd. | Video signal processor |
| CN114221651A (zh) * | 2021-12-01 | 2022-03-22 | 中国电子科技集团公司第二十研究所 | 一种应用于lvds数据接收的时钟相位自动调整电路 |
Also Published As
| Publication number | Publication date |
|---|---|
| JP3389955B2 (ja) | 2003-03-24 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2944607B2 (ja) | ディジタルｐｌｌ回路とクロックの生成方法 | |
| US5233316A (en) | Digital voltage controlled oscillator having a ring oscillator with selectable output taps | |
| JPH10153989A (ja) | ドットクロック回路 | |
| US6768385B2 (en) | Intelligent phase lock loop | |
| US6621480B1 (en) | Phase adjuster, phase adjusting method and display device | |
| US5896428A (en) | Digital counter and digital phase locked loop circuit using same | |
| US6449017B1 (en) | RGB self-alignment and intelligent clock recovery | |
| JP3389955B2 (ja) | サンプリングクロック自動調整方法及びその回路 | |
| US6844785B2 (en) | Phase-lock loop for preventing frequency drift and jitter and method thereof | |
| US5168360A (en) | Sampling clock generating circuit for a-d conversion of a variety of video signals | |
| JPH10229504A (ja) | 同期処理回路 | |
| US6133900A (en) | OSD device capable of maintaining the size of displayed OSD data at a constant in a multisync monitor regardless of a frequency of a horizontal synchronous signal | |
| JP2005065199A (ja) | Ｐｌｌ回路及び映像表示装置 | |
| US6597403B1 (en) | System for generating horizontal synchronizing signal compatible with multi-scan | |
| JPH11194738A (ja) | 映像表示装置のサンプリングクロック調整回路 | |
| JP3315277B2 (ja) | 画像表示装置 | |
| JP2000078433A (ja) | Ｐｌｌ回路及びそれを用いたａｄ変換回路並びに映像信号処理装置 | |
| JPH11219157A (ja) | サンプリングクロック制御装置 | |
| JP2994307B2 (ja) | 可変周期信号発生回路 | |
| JP3353372B2 (ja) | 液晶表示装置 | |
| JPH09191247A (ja) | Ｐｌｌ回路 | |
| KR950007610B1 (ko) | 텔레비젼 수상기의 2배속 편향동기신호발생 시스템 | |
| JP2002006823A (ja) | ディスプレイ装置 | |
| JPH1188156A (ja) | クロック生成用ｐｌｌ回路 | |
| JPH1115428A (ja) | 水平表示幅調整回路 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313113 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| R350 | Written notification of registration of transfer |
Free format text: JAPANESE INTERMEDIATE CODE: R350 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090117 Year of fee payment: 6 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20100117 Year of fee payment: 7 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20110117 Year of fee payment: 8 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20120117 Year of fee payment: 9 |
|
| LAPS | Cancellation because of no payment of annual fees |