WO1999043154A1 - Image decoder - Google Patents

Image decoder Download PDF

Info

Publication number
WO1999043154A1
WO1999043154A1 PCT/JP1999/000532 JP9900532W WO9943154A1 WO 1999043154 A1 WO1999043154 A1 WO 1999043154A1 JP 9900532 W JP9900532 W JP 9900532W WO 9943154 A1 WO9943154 A1 WO 9943154A1
Authority
WO
WIPO (PCT)
Prior art keywords
signal
digital video
clock signal
clock
digital
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/JP1999/000532
Other languages
English (en)
French (fr)
Inventor
Takafumi Ueno
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Panasonic Holdings Corp
Original Assignee
Matsushita Electric Industrial Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Matsushita Electric Industrial Co Ltd filed Critical Matsushita Electric Industrial Co Ltd
Priority to US09/402,836 priority Critical patent/US6486922B1/en
Priority to EP99901963A priority patent/EP0979005B1/en
Priority to DE69937661T priority patent/DE69937661D1/de
Publication of WO1999043154A1 publication Critical patent/WO1999043154A1/ja
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Classifications

    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/414—Specialised client platforms, e.g. receiver in car or embedded in a mobile appliance
    • H04N21/4143—Specialised client platforms, e.g. receiver in car or embedded in a mobile appliance embedded in a Personal Computer [PC]
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/4302—Content synchronisation processes, e.g. decoder synchronisation
    • H04N21/4307—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen
    • H04N21/43074—Synchronising the rendering of multiple content streams or additional data on devices, e.g. synchronisation of audio on a mobile phone with the video output on the TV screen of additional data with content streams on the same device, e.g. of EPG data or interactive icon with a TV programme
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/43—Processing of content or additional data, e.g. demultiplexing additional data from a digital video stream; Elementary client operations, e.g. monitoring of home network or synchronising decoder's clock; Client middleware
    • H04N21/44—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs
    • H04N21/4402—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving reformatting operations of video signals for household redistribution, storage or real-time display
    • H04N21/440254—Processing of video elementary streams, e.g. splicing a video clip retrieved from local storage with an incoming video stream or rendering scenes according to encoded video stream scene graphs involving reformatting operations of video signals for household redistribution, storage or real-time display by altering signal-to-noise parameters, e.g. requantization
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/80—Generation or processing of content or additional data by content creator independently of the distribution process; Content per se
    • H04N21/81—Monomedia components thereof
    • H04N21/8146—Monomedia components thereof involving graphical data, e.g. 3D object, 2D graphics
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N21/00—Selective content distribution, e.g. interactive television or video on demand [VOD]
    • H04N21/40—Client devices specifically adapted for the reception of or interaction with content, e.g. set-top-box [STB]; Operations thereof
    • H04N21/41—Structure of client; Structure of client peripherals
    • H04N21/426—Internal components of the client ; Characteristics thereof
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/04—Synchronising
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04N—PICTORIAL COMMUNICATION, e.g. TELEVISION
    • H04N5/00—Details of television systems
    • H04N5/44—Receiver circuitry for the reception of television signals according to analogue transmission standards
    • H04N5/445—Receiver circuitry for the reception of television signals according to analogue transmission standards for displaying additional information
    • H04N5/44504—Circuit details of the additional information generator, e.g. details of the character or graphics signal generator, overlay mixing circuits

Definitions

  • the present invention relates to, for example, an image decoding device such as a personal computer that receives a digital broadcast signal obtained by multiplexing image information of a compressed moving image and program information, and decodes and displays the selected moving image.
  • an image decoding device such as a personal computer that receives a digital broadcast signal obtained by multiplexing image information of a compressed moving image and program information, and decodes and displays the selected moving image.
  • a device for capturing and displaying a television broadcast on a personal computer there is a device for converting an analog television broadcast into digital data and displaying a moving image on the personal computer.
  • FIG. 10 shows a configuration example of a personal computer for analog broadcast reception.
  • 101 is an input high-frequency signal
  • 102 is a tuner
  • 103 is AD conversion means
  • 104 is a digital video signal that is a digitized video signal
  • 10 is graphic generation means
  • 11 is a graphic signal
  • 12 is a superimposing means
  • 13 is a memory
  • 14 is a memory control means
  • 22 is a memory data signal
  • 107 is a synthetic digital video signal
  • 16 is a DA conversion means
  • 108 is an analog video signal.
  • Reference numeral 18 denotes display means such as a CRT
  • reference numeral 105 denotes timing generation means
  • reference numeral 106 denotes a DA conversion clock.
  • the graphic signal 11 is a signal for displaying a so-called icon, a figure such as a window frame, or the like on a personal computer screen.
  • an input high-frequency signal 101 is selected by a tuner 102, digitized by an AD conversion means 103, and a digitized video signal 104 is converted into a graphic signal 111 by a superposition means 12.
  • Superimposed on the composite digital video signal 107 is applied to the DA converter 16 and output as an analog video signal 108.
  • the timing generation means 105 generates the display reference clock 106 and is applied to the memory control means 14 to be used as a reference of a read clock when reading out the synthesized digital video signal from the memory and to perform DA conversion means. It is added to 16 and used as a reference clock for DA conversion.
  • the combined digital video signal 107 is read out from the memory means 13 by a display reference clock 106 optimal for display on a bass computer. Therefore, the timing of this reading is asynchronous with the timing of writing the digital video signal 104 to the memory means 13, and the digital video signal 104 is displayed on the display means 18 after DA conversion.
  • display images may be distorted such as display frame shifts and dropped frames.
  • the present invention has been made in view of the above-described problems, and provides an image decoding system that synthesizes a digital signal with a graphic signal using a digitally-compressed image signal and that does not substantially cause a disturbance in a digital video image even when the synthesized image is displayed. It is an object to provide a chemical conversion device.
  • the first invention (corresponding to the first invention) is a digital transmission stream which multiplexes a digital video bit stream encoded by frame encoding or field encoding and a time stamp signal.
  • Image to decode the image A decoding device,
  • Demultiplexing means for extracting a digital video bit stream and a time stamp signal from the digital transmission stream
  • First clock reproducing means for reproducing a first clock signal from the time stamp signal
  • Decoding means for decoding the digital video bitstream and outputting a first digital video signal having a first frame frequency and synchronized with a first clock signal
  • a graphic generation means for generating a graphic signal
  • Superimposing means for superimposing the first digital video signal and the graphic signal to output a first composite digital signal synchronized with the first cook signal; and storing at least the first digital video signal.
  • An image decoding apparatus comprising: a memory unit for converting the first synthesized digital signal into a first analog signal in synchronization with the first clock signal.
  • the second invention (corresponding to the invention described in claim 2) is a digital video bit stream encoded by frame encoding or field encoding and a digital transmission stream in which a time stamp signal is multiplexed.
  • Demultiplexing means for extracting a digital video bit stream and a time stamp signal from the digital transmission stream
  • First clock reproducing means for reproducing a first clock signal from the time stamp signal
  • a second clock regenerating a second clock signal from the first clock signal
  • Decoding means for decoding the digital video bit stream and outputting a first digital video signal having a first frame frequency and synchronized with the first clock signal
  • a graphic generation means for generating a graphic signal
  • Superimposing means for superimposing the first digital video signal and the graphic signal and outputting a second synthesized digital signal having a second frame frequency synchronized with the second clock signal;
  • An image comprising at least a memory means for storing the first digital video signal; and a DA conversion means for converting the second synthesized digital signal into a second analog signal in synchronization with the second clock signal It is a decoding device.
  • a third invention (corresponding to the invention described in claim 3) is a digital transmission stream obtained by multiplexing a digital video bit stream encoded by frame encoding or field encoding and a time stamp signal.
  • Demultiplexing means for extracting a digital video bit stream and a time stamp signal from the digital transmission stream
  • First clock reproducing means for reproducing a first clock signal from the time stamp signal
  • Second clock reproduction means for reproducing a second clock signal from the first clock signal
  • a graphic generation means for generating a graphic signal
  • Interpolating means for outputting a second digital video signal having an increased spatial resolution of the first digital video signal
  • Superimposing means for superimposing the second digital video signal and the digital signal and outputting a third composite digital signal synchronized with the second clock signal; and a memory for storing at least the second digital video signal
  • An image decoding apparatus comprising: means; and DA conversion means for converting the third combined digital signal into a third analog signal in synchronization with the second clock signal.
  • a fourth invention (corresponding to the invention described in claim 4) is a digital transmission stream in which a digital video bit stream encoded by frame encoding or field encoding and a time stamp signal are multiplexed.
  • Demultiplexing means for extracting a digital video bit stream and a time stamp signal from the digital transmission stream
  • First clock reproducing means for reproducing a first clock signal from the time stamp signal
  • Second clock reproduction means for reproducing a second clock signal from the first clock signal
  • Decoding means for decoding the digital video bitstream and outputting a first digital video signal having a first frame frequency and synchronized with the first clip signal
  • a graphic generation means for generating a graphic signal;
  • Thinning means for outputting a third digital video signal having a reduced spatial resolution of the first digital video signal;
  • Superimposing means for superimposing the third digital video signal and the digital signal and outputting a fourth combined digital signal synchronized with the second clock signal; and a memory for storing at least the third digital video signal
  • An image decoding apparatus comprising: means; and DA conversion means for converting the fourth synthesized digital signal into a fourth analog signal in synchronization with the second clock signal.
  • a fifth invention (corresponding to the invention described in claim 5) comprises timing generation means for generating a third clock signal independent of the first clock signal,
  • Switching means for selecting and outputting either one of the first clock signal and the third clock signal.
  • a sixth invention (corresponding to the invention according to claim 6) comprises: timing generation means for generating a third clock signal independent of the second clock signal;
  • Switching means for selecting and outputting one of the second clock signal and the third clock signal.
  • a seventh invention is a timing generation means for generating a third clock signal independent of the second clock signal
  • Switching means for selecting and outputting one of the second clock signal and the third clock signal,
  • the image decoding apparatus according to the third aspect of the present invention, wherein DA conversion means is synchronized with the clock signal output from the switching means.
  • an eighth invention (corresponding to the invention described in claim 8) is a timing generation means for generating a third clock signal independent of the second clock signal.
  • Switching means for selecting and outputting any one of the second clock signal and the third clock signal
  • the image decoding apparatus according to the fourth aspect of the present invention, wherein the DA conversion means is synchronized with the click signal output from the switching means.
  • the present invention has an advantage that even when a composite image obtained by combining a digital video signal and a digital signal is displayed, the digital video image is not substantially disturbed.
  • FIG. 1 is a block diagram of an image decoding apparatus according to Embodiment 1 of the present invention.
  • FIG. 2 is a block diagram of an image decoding apparatus according to Embodiment 2 of the present invention.
  • FIG. 3 is a timing chart in the image decoding apparatus according to the second embodiment of the present invention.
  • FIG. 4 is a block diagram of an image decoding apparatus according to Embodiment 3 of the present invention.
  • FIG. 5 is a block diagram of an image decoding apparatus according to Embodiment 4 of the present invention.
  • FIG. 6 is a block diagram of an image decoding apparatus according to Embodiment 5 of the present invention.
  • FIG. 7 is a block diagram of an image decoding device as a modified example of Embodiment 2 of the present invention.
  • FIG. 8 is a block diagram of an image decoding device as a modification of the third embodiment of the present invention.
  • FIG. 9 is a block diagram of an image decoding device as a modification of the fourth embodiment of the present invention.
  • FIG. 10 is a diagram of a configuration example of a conventional analog broadcast receiving personal computer.
  • the image decoding apparatus is a decoding apparatus for inputting and decoding a digital transmission stream in which a digital video bit stream obtained by coding an image by frame coding or field coding and a time stamp signal are input and decoded.
  • a time stamp signal are extracted by a demultiplexing unit, a first clock signal is recovered from the time stamp signal by a first clock recovery unit, and a decoding unit decodes the digital video bit stream,
  • a first digital video signal having a frame frequency of 1 and synchronized with a first clock signal is output, at least the first digital video signal is written to a memory 13, and the superimposing means is generated by a graphic generating means.
  • the graphic signal and the first digital video signal read from the memory means are read out and superimposed on the first digital video signal to output a first composite digital signal synchronized with the first cook signal.
  • the DA converter converts the first synthesized digital signal into a first analog signal in synchronization with the first peak signal. That is,
  • FIG. 1 shows a block diagram of an image decoding apparatus according to Embodiment 1 of the present invention. The configuration of the present embodiment will be described below with reference to FIG.
  • each means denoted by reference numerals 10 to 14, 16, 16, 18, and 22 corresponds to the first means.
  • 1 is an input high-frequency signal
  • 2 is a tuner
  • 3 is a digitally modulated signal selected
  • 4 is a demodulation means for demodulating the modulated signal 3.
  • Reference numeral 5 denotes a demodulated digital transmission stream, which is supposed to comply with MPEG-2 (IS0 / IEC13818-1).
  • 6 is a demultiplexing means
  • 7 is a digital video bit stream encoded by MPEG-2 (IS0 / IEC13818-2).
  • 8 is a decoding means for decoding the digital video bitstream
  • 9 is a first digital video signal
  • 15 is a first composite digital video signal.
  • 17 is the first analog signal
  • 19 is the multiplexed part It is a time stamp signal output from the separation means.
  • Reference numeral 20 denotes a first clock recovery means, which is constituted by a PLL or the like.
  • 21 is a first clock signal.
  • the digital video bit stream 7 is composed of 480 effective scanning lines (525 lines including blanking) and 704 effective lines / line (858 pixels including blanking). / Line), and the video signal of the first frame frequency 59.94 frames Z second is compression-encoded by MPEG-2 / H-14.
  • the input high-frequency signal 1 is tuned by the tuner 2, and the digitally modulated signal 3 of the tuned channel is applied to the demodulation means 4 and demodulated to obtain a digital transmission stream 5.
  • the digital transmission stream 5 is separated from the digital video bit stream 7 and the time stamp signal 19 by the demultiplexing means 6.
  • the digital video bit stream 7 is expanded by the decoding means 8 to output a first digital video signal 9.
  • the time stamp signal 1 9 is applied to the first clock reproducing means 2 0, as the first clock signal 2 1, 1-second total Sanpunore number corresponding to 2 7 MH z (exactly 2 6 9 9 9 9 7 3 MHz) clock is recovered.
  • the first clock signal 21 is applied to the decoding means 8 to be used as a sample clock when outputting the first digital video signal 9, and at the same time, is applied to the memory control means 14 to provide the first digital signal. It is used as a clock for writing and reading the effective pixels of the video signal 9 to and from the memory 13, and is added to the DA conversion means 16 and used as a reference clock for DA conversion. Further, the first clock signal 21 is also applied to the superimposing means 12 and is used as a reference clock when outputting the first composite digital signal 15.
  • the graphic generation means 10 generates graphic data such as icons.
  • the memory 13 has an input buffer area for writing a first digital video signal and an output buffer area for writing a first composite digital signal.
  • the memory control means 14 writes the first digital video signal 9 into the input buffer area of the memory 13 via the memory data signal 22 with reference to the first clock signal 21.
  • the superimposing means 12 reads the first digital video signal written in the input buffer area of the memory 13 by the memory data signal 22 and superimposes the graphic signal 11 on the first digital video signal. Write as signal 15 to the output buffer area of memory 13.
  • the first composite digital signal 15 read out from the output buffer area of the memory 13 via the memory data signal 22 (superimposing means 12) is , Added to DA conversion means.
  • the first clock signal 21 is added to the DA conversion means, and is converted into an analog video signal 17 in synchronization with the first clock signal 21 and displayed on the display means 18.
  • the first digital video signal 9 described above is stored in the input buffer area of the memory 13, and the first composite digital signal 15 is stored in the memory 13.
  • the method of writing data to the output buffer area via the memory data signal 22 has been described.
  • the present invention is not limited to this.
  • only the first digital video signal 9 is stored in the memory 1 3 via the memory data signal 22.
  • the first digital video signal 9 output from the decoding means 8 and the first composite digital signal read from the memory 13 via the memory data signal 22 The signal 15 and the DA conversion means 16 are synchronized, and can be displayed on the display means 18 without generating a display frame shift.
  • An image decoding apparatus is a decoding apparatus for inputting and decoding a digital transmission stream obtained by multiplexing a digital video bit stream obtained by coding an image by frame coding or field coding and a time stamp signal.
  • a multiplexing / demultiplexing means for extracting a digital video bitstream and a time stamp signal from the digital transmission stream, and a first clock reproducing means for extracting a first clock signal from the time stamp signal. Reproducing the second clock signal from the first clock reproducing means, and decoding the digital video bit stream to have a first frame frequency. Output a first digital video signal synchronized with the first clock signal, and at least output the first digital video signal.
  • the digital video signal is written to the memory 13, and the superimposing means superimposes the graphic signal generated by the digital signal generating means and the first digital video signal read from the memory 13 on the first clock signal.
  • a second synthesized digital signal having a second frame frequency to be synchronized is output, and the DA converter synchronizes the second synthesized digital signal with a second analog signal in synchronization with the second clock signal. It has the effect of converting it to a signal.
  • FIG. 2 shows a block diagram of Embodiment 2 of the present invention.
  • Embodiment 2 of the present invention is different from Embodiment 1 of the present invention in that an image signal having a frame frequency different from the frame frequency of the first digital video signal 9 output from the decoding means 8 is displayed.
  • the frame frequency of the first digital video signal 9 is 24 Hz
  • the second frame frequency is 6 OHz.
  • 10 to 14, 16, 17 to: 18, 22 are the same as those in the conventional example shown in FIG. 10
  • 1 to 9 are the same as those in the first embodiment of the present invention shown in FIG. is there.
  • 31 is a second clock reproducing means
  • 32 is a second clock signal
  • 33 is a second synthesized digital signal
  • 34 is a second analog signal.
  • 35 is a decoding start signal
  • 36 is a vertical synchronization signal
  • 37 and 38 are pulses of the decoding start signal 35
  • 39 and 40 are pulses of the vertical synchronization signal 36.
  • the digital video bit stream 7 has 720 effective scanning lines (750 lines including blanking), 1280Z lines effective pixels (1650 pixels / line including blanking), and the first frame frequency. It is assumed that a video signal of 24 frames / sec is compression-encoded by MPEG-2 ⁇ -14.
  • 81 and 82 denote bidirectional predicted images in MPEG-2 encoding
  • P 2 denotes forward predicted images in MPEG-2 encoding. Not something.
  • the image decoding apparatus configured as described above will be described below.
  • the first digital video signal selected from the input high-frequency signal 1 The process of reproducing 9 and the time stamp signal 19 is the same as in the first embodiment.
  • the sample clock of the first digital signal 9 is obtained as 29.7 MHz as the total number of samples per second including the blanking. 29.7 MHz is generated as the clock signal 21 of the second clock and is applied to the decoding means 8 and the memory control means 14.
  • the second clock regeneration means 31 multiplies it by 5/2 based on the first clock signal 21 to generate 74.25 MHz as the second clock signal 32, and the memory control means In addition to 14 and DA conversion means 32.
  • the memory control means 14 uses the first clock signal 21 as a clock for writing to the memory 13 and reads the second clock signal 32 from the memory 13. Clock.
  • the memory 13 has an input buffer area for writing the first digital video signal and an output buffer area for writing the second composite digital signal 33.
  • the memory control means 14 writes the first digital video signal 9 to the input buffer area of the memory 13 via the memory data signal 22 in synchronization with the first clock signal 21.
  • the superimposing means 12 reads out the first digital video signal written in the input buffer area of the memory 13 and superimposes it on the graphic signal, and as a second composite digital signal 33, the superimposing means 12 Write to the output buffer area.
  • the memory 13 is stored at a timing based on the second clock signal 32.
  • the second combined digital signal 33 read from the output buffer area is applied to the DA converter 16.
  • the second clock signal 32 is added to the DA conversion means 16, and is converted into an analog video signal 17 in synchronization with the second clock signal 32 and displayed on the display means 18.
  • Figure 3 shows the display timing.
  • the first digital signal 9 is input to the superimposing means 12 with a pulse 37 based on the first clock signal, and is written to the memory 14.
  • the first digital video signal 9, ie, B 1 is written into the memory 14 once at the timing of the pulse 37 with reference to the first clock signal.
  • the second synthesized digital signal 33 is read out twice from the memory 14 with the pulses 39 and 40 and output.
  • the first digital video signal 9, that is, B 2 is written into the memory 14 only once in synchronization with the first clock signal at the timing of the pulse 38.
  • the second composite digital signal 33 is read out from the memory 14 three times with pulses 41, 42 and 43 and output. Therefore, the second composite digital signal has 60 Hz, which is 2.5 times the first frame frequency 24 Hz, as the second frame frequency. Further, the second synthesized digital signal 33 is converted from a digital signal to an analog signal by the DA conversion means 16 in FIG. 2 in synchronization with the second clock signal, and the second analog signal 34 in FIG. Get.
  • the first digital video signal 9 described above is stored in the input buffer area of the memory 13, and the second synthesized digital signal 3 is output from the memory 13.
  • Memory data signals 22 to buffer areas In addition to the method of writing via the memory, only the first digital video signal 9 is written / read to / from the input buffer area of the memory 13 via the memory data signal 22 and the graphic signal 11 is superimposed on the graphic signal 11 It is also possible to superimpose by 2 and then add it to the DA conversion means as the second synthesized digital signal 33 in synchronization with the second clock signal 31. In this case, the memory 13 need only have the input buffer area.
  • the number of effective scanning lines is 720 (750 lines including blanking), the number of effective pixels is 128 lines / line (165 pixels including blanking).
  • the video signal of the first frame frequency of 60 frames / sec is compression-encoded by MPEG-2 / H-14, and the frame frequency of the second composite digital signal 33 is 120H
  • the display frequency is 120 Hz, so that the fritting force can be more effectively reduced.
  • second synthesized digital video signal 33 is synchronized with second clock signal 32, and DA conversion by DA conversion means 16 is also performed. Since the synchronization is performed in synchronization with the second clock signal 32, the second analog video signal having a frame frequency 2.5 times that of the first digital video signal 9 can be displayed on the display means without causing a display frame shift. 18 can be displayed.
  • the image decoding apparatus is a decoding apparatus for inputting and decoding a digital transmission stream obtained by multiplexing a digital video bit stream obtained by coding an image by frame coding or field coding and a time stamp signal.
  • An apparatus wherein the demultiplexing means extracts a digital video bit stream and a time stamp signal from the digital transmission stream; A first clock signal is reproduced from the time stamp signal, second clock reproducing means reproduces a second clock signal from the first clock reproducing means, and decoding means reproduces the digital video bit stream.
  • Decoding outputting a first digital video signal having a first frame frequency and synchronized with a first clock signal, and interpolating means for increasing a spatial resolution of the first digital video signal.
  • At least a second digital video signal is written into the memory 13; and the superimposing means includes a graphic signal generated by the graphic generating means and a second digital signal read from the memory means.
  • a third composite digital signal synchronized with the second clock signal is output by superimposing the video signal on the second clock signal.
  • the third combined digital signal in synchronization with the function of converting the third Ana port grayed signal.
  • FIG. 4 shows a block diagram of Embodiment 3 of the present invention.
  • the third embodiment of the present invention is different from the second embodiment of the present invention in that high resolution display can be performed by interpolating the first digital video signal 9.
  • FIG. 4 10 to 14, 16 and 17 to 18 are the same as the conventional example shown in FIG. 10, and 1 to 9 are the first embodiment of the present invention shown in FIG. And 31 to 32 are the same as those of the second embodiment of the present invention shown in FIG.
  • 51 is an interpolation means
  • 52 is a second digital video signal
  • 53 is a third composite digital signal
  • 54 is a third analog signal.
  • the digital video bit stream 7 converts a video signal of 480 effective scanning lines, 740 effective pixels, Z lines and 59.94 frames Z seconds into a MPEG-2 / H- It is assumed that the data has been compression-coded according to 14. Also, the second digit The video signal 52 has 720 effective scanning lines (750 lines including blanking), 1280 / line effective pixels (1650 pixel lines including blanking), and 60 frames / sec.
  • the operation of the image decoding apparatus configured as described above will be described below.
  • the first digital video signal 9 output from the decoding means 8 is applied to the interpolation means 51.
  • the interpolation means 51 increases the number of effective scanning lines from 480 lines to 720 lines by a vertical filter composed of a transversal filter, and similarly, the number of effective pixels in the horizontal direction is 704 / line by a horizontal filter composed of a transversal filter. 1280 / line, and output as the second digital video signal 52.
  • the second clock regenerating means 31 generates a second clock signal 32 determined based on the interpolation contents of the interpolating means 51.
  • the second clock signal 32 is generated by multiplying the first clock signal 21 by PLL.
  • the frame frequency is not increased as in the second embodiment, but the increase in the spatial resolution causes the pixels of the frame image of both the digital video signal before and after interpolation to increase. Since the number is larger after interpolation, the read clock must be at a higher frequency than the reference clock before interpolation, and the frequency is determined by the above interpolation contents.
  • the frequency of the second clock signal 32 is obtained as follows.
  • the frequency of the second clock signal 32 is 74.25 MHz, which is obtained by multiplying 271 ⁇ 112 by 2.75.
  • the spatial resolution of the first digital video signal 9 is increased by the interpolation means 51 to generate the second digital video signal 52.
  • the timing of writing to and reading from 3 is synchronized with the second clock signal 32.
  • the memory 13 has an input buffer area for writing the second digital video signal 52 and an output buffer area for writing the third composite digital signal 53.
  • the memory control means 14 writes the second digital video signal 52 to the input buffer area of the memory 13 via the memory data signal 22 with reference to the second clock signal 32.
  • the superimposing means 12 reads the second digital video signal 52 written in the memory 13 by the memory data signal 22 by the second clock signal 32 and superimposes the graphic signal 11 on the second clock signal 32. Then, it is written into the output buffer area of the memory 13 as the third composite digital signal 53.
  • the third combined digital signal 53 is output from the memory 13 via the memory data signal 22 and is applied to the DA conversion means.
  • the third composite digital signal 53 is converted into a third analog signal 54 by the DA converter 16 in synchronization with the second clock signal 32.
  • the method of generating the third composite digital signal is as described in the second digital signal.
  • the method of writing the video signal 52 to the input buffer area of the memory 13 and the third composite digital signal 53 to the output buffer area of the memory 13 via the memory data signal 22 Only the second digital signal 52 is written to and read from the input buffer area of the memory 13 via the memory data signal 22, and the read second digital signal 52 and graphic signal 11 are read out. It is also possible to superimpose by the superimposing means 12 and then add it to the DA converting means as the third combined digital signal 53 in synchronization with the second clock signal 32. In this case, the memory 13 need only have the input buffer area.
  • third synthesized digital video signal 53 is synchronized with second clock signal 32, and DA conversion is also performed on second clock signal 3 Since the synchronization is performed in synchronization with 2, the third analog video signal in which the spatial resolution of the first digital video signal 9 is increased can be displayed on the display means 18 without causing a display frame shift. is there.
  • the image decoding apparatus is a digital decoding apparatus which receives and decodes a digital transmission stream obtained by multiplexing a digital video bit stream obtained by encoding a picture by frame encoding or field encoding and a time stamp signal.
  • a multiplexing / demultiplexing means for extracting a digital video bit stream and a time stamp signal from the digital transmission stream, and a first clock regenerating means for converting a first clock signal from the time stamp signal. Reproducing the second clock signal from the first clock reproducing means, and decoding the digital video bit stream to have a first frame frequency.
  • FIG. 5 shows a block diagram of Embodiment 4 of the present invention.
  • the fourth embodiment of the present invention is different from the second embodiment of the present invention in that display can be performed by thinning out the first digital signal 9.
  • FIG. 4 10 to 14, 16, 16 and 17 to 18 are the same as those of the conventional example shown in FIG. 10, and 1 to 9 are the first embodiment of the present invention shown in FIG. And 31 to 32 are the same as those of the second embodiment of the present invention shown in FIG.
  • 61 is an interpolation means
  • 62 is a third digital video signal
  • 63 is a fourth synthetic digital signal
  • 64 is a fourth analog signal.
  • the digital video bit stream 7 is composed of 720 effective scanning lines (750 lines including blanking), 1280 pixels effective pixels, and Z lines (1650 pixels including blanking). It is assumed that a video signal of 60 frames Z seconds is compressed and coded by MPEG-2 / H-14.
  • the second digital video signal 52 has 48 effective scanning lines (525 lines including blanking).
  • the number of effective pixels 704 pixel lines (858 pixels including blanking lines) ) The number of frames is 59.94 frames / second.
  • the operation of the image decoding apparatus configured as described above will be described below.
  • the first digital video signal output from the decoding means 8 is applied to the thinning means 61.
  • the thinning means 61 reduces the number of effective scanning lines from 720 lines to 480 lines by a vertical filter composed of a transversal filter, and similarly, the number of effective pixels in the horizontal direction is 1280 / line by a horizontal filter composed of a transversal filter. , And output as a second digital video signal 52.
  • the second clock regenerating means 31 generates a second clock signal 32 determined based on the contents of the thinning-out performed by the thinning-out means 61.
  • the second clock signal 32 is generated by dividing the first clock signal 21. That is, in the present embodiment, the frame frequency is not increased as in the second embodiment, but the number of pixels of the frame images of both the digital video signal before and after the interpolation is reduced due to the decrease in the spatial resolution. Since the number after interpolation is smaller, the read clock must be lower in frequency than the reference clock before interpolation, and the frequency is determined by the above interpolation. Specifically, the frequency of the second clock signal 32 is obtained as follows.
  • the frequency of the second clock signal 32 is 27 MHz obtained by multiplying 74.25 MHz by 1Z27.
  • the memory 13 The timing of writing to and reading from is synchronized with the second clock signal 32.
  • the memory 13 has an input buffer area for writing the third digital video signal 62 and an output buffer area for writing the fourth composite digital signal 63.
  • the memory control means 14 writes the third digital video signal 62 into the input buffer area of the memory 13 via the memory data signal 22 with reference to the first clock signal 21.
  • the superimposing means 12 reads the third digital video signal 62 written in the memory 13 by the memory data signal 22 and superimposes the graphic signal 11 on the third digital video signal 62, and outputs the fourth digital video signal 62 to the output buffer area of the memory 13. Write as a combined digital signal 63 of. Then, in synchronism with the second clock signal 21, the memory 13 outputs the fourth synthesized digital signal 63 via the memory data signal 22, and the fourth synthesized digital signal 63 is applied to the DA converter.
  • the fourth synthesized digital signal 63 is converted into a fourth analog signal 64 by the DA conversion means 16 in synchronization with the second clock signal 32.
  • the third digital video signal 62 described above is stored in the input buffer area of the memory 13, and the fourth combined digital signal 63 is stored in the memory 13.
  • the third digital video signal 63 is written to the input buffer area of the memory 13 via the memory data signal 22 ⁇
  • the third digital video signal 63 read out is superimposed on the graphic signal 11 by the superimposing means 12 and then the fourth synthesizing is performed in synchronization with the second clock signal 31. It is also possible to add a digital signal 63 to the DA conversion means. In this case, the memory 13 need only have the input buffer area.
  • the fourth synthesized digital video signal 63 is synchronized with the second clock signal 32, and the DA conversion is also performed on the second clock signal 3 Since it is performed in synchronization with 2, the fourth analog video signal 64 with reduced spatial resolution of the first digital video signal 9 can be displayed on the display means 18 without causing a display frame shift. It is.
  • the image decoding apparatus inputs and decodes a digital transmission stream obtained by multiplexing a digital video bit stream obtained by coding an image by frame coding or field coding and a time stamp signal.
  • a decoding device wherein a digital video bit stream and a time stamp signal are extracted from the digital transmission stream by a demultiplexing unit, and a first clock signal is reproduced from the time stamp signal by a first clock reproducing unit.
  • Graphic signal and the first digital A first composite digital signal synchronized with the first clock signal by superimposing the first digital signal on the first clock signal and a third clock signal independent of the first clock signal and the first clock signal; To provide a fourth clock signal, and the DA conversion means synchronizes the first composite digital signal with the first clock signal in synchronization with the fourth clock signal. The signal is converted into an analog signal.
  • FIG. 6 shows a block diagram of an image decoding apparatus according to Embodiment 5 of the present invention.
  • reference numerals 10 to 14, 16, 16, 18, 22, 105, and 106 are the same as those of the conventional example shown in FIG. 10.
  • the DA conversion clock 106 is referred to herein as a third clock signal.
  • 1 to 9 and 15 to 21 are the same as those of the first embodiment of the present invention shown in FIG.
  • Reference numeral 81 denotes switching means
  • reference numeral 82 denotes one of the first clock signal 21 and the third clock signal 106 selected by the switching means 81, and one of the clock signals. (Hereinafter, this is called the fourth clock signal).
  • the digital video bit stream 7 is composed of a video signal having an effective number of scanning lines of 480 lines, an effective number of pixels of 704 Z lines, and a first frame frequency of 59.94 frames / sec. It is assumed that the compression code is applied by / H—14.
  • An input high-frequency signal 1 is selected by a tuner 2, and a digital modulation signal 3 of the selected channel is applied to a demodulation means 4 to be demodulated to obtain a digital transmission stream 5.
  • the digital transmission stream 5 is separated from the digital video bit stream 7 and the time stamp signal 19 by the demultiplexing means 6.
  • the digital video bit stream 7 is decompressed by the decoding means 8 and a first digital video signal 9 is output.
  • the time stamp signal 19 is applied to the first clock reproducing means 20 and a 27 MHz clock is reproduced as the first clock signal 21.
  • the memory 13 writes the first digital video signal 9 And an output buffer area into which the first synthesized digital signal 15 is written.
  • the first clock signal 21 is applied to the decoding means 8 and is used as a sampling clock when outputting the first digital video signal 9, and at the same time is applied to the memory control means 14 and It is used to write the digital video signal 9 to the input buffer area of the memory 13 via the memory data signal 22.
  • the superimposing means 12 reads out the first digital video signal 9 written in the input buffer area of the memory 13, superimposes it on the graphic signal, and outputs the first digital signal 15 as the first composite digital signal 15. Write to buffer area.
  • the switching means 81 generates the fourth clock signal 82 by switching between the first clock signal 21 and the third clock signal 106.
  • the first composite digital signal 15 read from the memory 13 in synchronization with the fourth clock signal 82 applied to the memory control means 14 is applied to the DA conversion means 16.
  • the fourth clock signal 82 is applied to the DA conversion means 16 and used as a reference clock for DA conversion, and is converted into an analog video signal 17 at the timing of the fourth clock signal 82 and displayed. Displayed on 1-8.
  • the first digital video signal 9 described above is stored in the input buffer area of the memory 13, and the first composite digital signal 15 is stored in the memory 1.
  • the first digital video signal 9 is written to the input buffer area of the memory 13 via the memory data signal 22.
  • Write / read via signal 2 2 and superimpose means 1 2 with graphic signal 1 1 Then, a method of adding the first synthesized digital signal 15 to the DA converter in synchronization with the fourth clock signal 82 is also possible.
  • the memory 13 should have only the input buffer area.
  • the first digital video signal 9 output from the decoding means 8 and the first composite digital signal read out from the memory 13 via the memory data signal 22 The signal 15 and the DA conversion means 16 are synchronized and can be displayed on the display means 18 without causing a display frame shift, and perform DA conversion asynchronous with the synthesized digital signal. Since the number of display frames can be set independently, it is extremely convenient for the user. More specifically, for example, when the fluctuation of the graphic image displayed on the display means 18 is a concern, the switching means 81 may select the third clock signal 106.
  • An image decoding apparatus is a decoding apparatus for inputting and decoding a digital transmission stream obtained by multiplexing a digital video bit stream obtained by encoding an image by frame encoding or field encoding and a time stamp signal.
  • the demultiplexing means extracts a digital video bit stream and a time stamp signal from the digital transmission stream
  • the first clock reproducing means reproduces a first clock signal from the time stamp signal
  • a clock recovery means for recovering a second clock signal from the first clock recovery means
  • a decoding means for decoding the digital video bit stream to obtain a first clock signal having a first frame frequency.
  • FIG. 7 shows a block diagram of an image decoding apparatus according to Embodiment 6 of the present invention.
  • -In Fig. 7, 10 to 14, 16, 16, 18, 22, 105, and 106 are the same as the conventional example shown in Fig. 10, and 1 to 9, 15 to 2 1 is the same as Embodiment 1 of the present invention shown in FIG.
  • 31 to 34 are the same as those of the second embodiment of the present invention
  • 81 to 82 are the same as those of the fifth embodiment of the present invention.
  • the sixth embodiment of the present invention operates basically in the same manner as the second embodiment of the present invention, except that it has a switching means 81. That is, the switching means 81 generates the fourth clock signal 82 by switching between the second clock signal 32 and the third clock signal 106.
  • the second composite digital signal 33 read from the memory 13 in synchronization with the fourth clock signal 82 applied to the memory control means 14 is applied to the DA conversion means 16.
  • the fourth clock signal 82 is added to the DA conversion means 16 and used as a reference clock for DA conversion, and is converted into the second analog video signal 34 at the timing of the fourth clock signal 82. Is displayed on display means 18.
  • the second synthesized digital video signal 33 is synchronized with the second clock signal 32, and the DA conversion by the DA conversion means 16 is also performed. Since the synchronization is performed in synchronization with the second clock signal 32, the second analog video signal '34 having a frame frequency 2.5 times higher than that of the first digital video signal 9 is displayed.
  • the display can be performed on the display means 18 without any need, and the number of display frames can be set independently by performing D / A conversion asynchronous with the second clock signal. It gives
  • the switching means 81 is provided after the second clock reproducing means 31 to provide the second clock signal 32 and the third clock signal. It is also possible to adopt a configuration in which either one of the signals 106 can be selected. With this configuration, it is possible to freely switch the frame frequency of the display image on the display unit 18.
  • FIGS. 8 and 9 show configuration diagrams in the case where the switching means 81 is added to the configuration of the third and fourth embodiments as described above.
  • the first digital video signal output from the decoding means, the combined digital signal read from the memory, and the DA conversion means are synchronized.
  • the first digital video signal can be displayed on the display means without causing a display frame shift.
  • the second combined digital video signal is synchronized with the second clock signal, and the DA conversion is also synchronized with the second clock signal.
  • the second digital video signal has a second frame frequency set to a higher frequency than the first frame frequency of the first digital video signal.
  • the analog video signal can be displayed on the display means without causing a display frame shift, and the display flicking force can be reduced.
  • the third combined digital video signal is synchronized with the second clock signal, and the DA conversion is also performed on the second clock signal. Since the synchronization is performed in synchronization, the third analog video signal in which the spatial resolution of the first digital video signal has been increased can be displayed on the display means without causing a display frame shift.
  • the fourth synthesized digital video signal is synchronized with the second clock signal, and the DA conversion is also performed on the second clock signal. Since the synchronization is performed, it is possible to display the fourth analog video signal in which the spatial resolution of the first digital video signal is reduced on the display means without causing a display frame shift.
  • the first digital video signal output from the decoding means, the signal including at least the first digital video signal read from the memory, and the DA conversion means And are synchronized.
  • the analog video signal on the display means without causing a display frame shift, and to perform a DA conversion independent of the first clock signal and to set the frame frequency of the display image independently. Since it is possible to set the user, the user is provided with remarkable convenience as described above.
  • a timing generation means for generating a third clock signal independent of the second clock signal; Switching means for switching to either one of the second clock signal and the third clock signal, Means for converting the second synthesized digital signal into a second analog signal in synchronization with the clock signal output from the switching means. That is, in the case of this configuration, as shown in FIG. 7, for example, the second synthesized digital video signal is synchronized with the second clock signal, and the DA conversion is also performed in synchronization with the second clock signal.
  • a second analog video signal having a second frame frequency set to a frequency higher than the first frame frequency of the first digital video signal is displayed on the display means without causing a display frame shift. It is possible to display, and it is possible to perform DA conversion independent of the second clock signal and to set the frame frequency of the display image independently, giving the user remarkable convenience. It is.
  • the timing generating means for generating a third clock signal independent of the second clock signal; A switching unit that switches to one of the second clock signal and the third clock signal, wherein the DA conversion unit synchronizes with the clock signal output from the switching unit. And a third composite digital signal is converted into a third analog signal. That is, in the case of this configuration, for example, as shown in FIG. 8, the third synthesized digital video signal is synchronized with the second clock signal, and the DA conversion is also performed in synchronization with the second clock signal.
  • a clock generating means for generating a third clock signal independent of the second clock signal; Switching means for switching to one of the second clock signal and the third clock signal; and DA conversion means for synchronizing with the clock signal output from the switching means.
  • the fourth composite digital signal is converted to a third analog signal.
  • the fourth synthesized digital video signal is synchronized with the second clock signal, and the DA conversion is also performed in synchronization with the second clock signal. Therefore, it is possible to display the fourth analog video signal, in which the spatial resolution of the first digital video signal is reduced, on the display means without causing a display frame shift. Since the number of display frames can be set independently by performing D / A conversion independent of this clock signal, it provides the user with remarkable convenience.
  • a first clock reproducing means for reproducing a first clock signal from a time stamp signal extracted from a digital transmission stream, a digital video stream,
  • Decoding means for outputting a first digital video signal having a first frame frequency synchronized with the first clock signal; a graphic generating means; and superimposing the first digital video signal and the graphic signal.
  • Image decoding apparatus having superimposing means for outputting a first synthesized digital video signal synchronized with the first clock signal and DA conversion means for converting the first synthesized digital video signal into an analog signal.

Landscapes

  • Engineering & Computer Science (AREA)
  • Multimedia (AREA)
  • Signal Processing (AREA)
  • Computer Graphics (AREA)
  • General Engineering & Computer Science (AREA)
  • Television Systems (AREA)
  • Compression Or Coding Systems Of Tv Signals (AREA)

Description

明 細 書
画像復号化装置 技術分野
本発明は、 例えば、 画像圧縮された動画と番組情報を多重化したディジタル放 送信号を受信し、 選択された動画を復号して表示するパソコンなどの画像復号化 装置に関するものである。 背景技術
テレビ放送をパソコンに取り込んで表示する装置として、 アナログテレビ放送 をディジタノレ化して動画をパソコンに表示する装置がある。
第 1 0図にアナログ放送受信用パソコンの構成例を示す。 1 0 1は入力高周波 信号、 1 0 2はチューナ、 1 0 3は AD変換手段、 1 0 4はディジタル化された ビデオ信号であるディジタルビデオ信号、 1 0はグラフィック生成手段、 1 1は グラフィック信号、 1 2は重畳手段、 1 3はメモリ、 1 4はメモリ制御手段、 2 2はメモリデータ信号、 1 0 7は合成ディジタルビデオ信号、 1 6は D A変換手 段、 1 0 8はアナログビデオ信号、 1 8は C R T等の表示手段、 1 0 5はタイミ ング生成手段、 1 0 6は D A変換用クロックである。
ここに、 グラフィック信号 1 1とは、 パソコン画面上にいわゆるアイコンや、 ウィンドウ枠などの図形等を表示させるための信号である。
第 1 0図において、 入力高周波信号 1 0 1はチューナ 1 0 2により選局され、 AD変換手段 1 0 3によりディジタル化され、 ディジタル化ビデオ信号 1 0 4は 重畳手段 1 2によりグラフィック信号 1 1に重畳され合成ディジタルビデオ信号 1 0 7は D A変換手段 1 6に加えられアナログビデオ信号 1 0 8として出力され る。
タイミング生成手段 1 0 5は表示用基準クロック 1 0 6を生成しメモリ制御手 段 1 4に加えられメモリから合成ディジタルビデオ信号を読み出すときの読み出 し用クロックの基準として用いられるとともに D A変換手段 1 6に対して加えら れ D A変換用基準クロックとして使用される。
し力、し、 従来のこの様な画像表示装置においては、 メモリ手段 1 3から合成デ ィジタルビデオ信号 1 0 7をバソコンの表示に最適な表示用基準クロック 1 0 6 によって読み出している。 そのため、 この読み出しのタイミングと、 ディジタル ビデオ信号 1 0 4のメモリ手段 1 3への書き込みのタイミングとは非同期となつ ており、 ディジタルビデオ信号 1 0 4は、 DA変換後において、 表示手段 1 8上 で表示フレームのずれやコマ落ち等の表示画像の乱れが発生するという課題があ つ 7こ。
今後出現するディジタル放送に対応して、 MP E G等のディジタル圧縮符号ィ匕 されたビデオ信号をパソコンに取り込む場合にも、 前記の課題は同様に発生する。 発明の開示
本発明は、 従来のこの様な課題に鑑み、 ディジタル圧縮された画像信号を用い てグラフィック信号と合成し、 その合成画像を表示しても、 ディジタルビデオ画 像の乱れが実質上発生しない画像復号化装置を提供することを目的とする。
第 1の本発明 （請求項 1記載の本発明に対応） は、 フレーム符号化またはフィ 一ルド符号化によって符号ィヒしたディジタルビデオビットストリームと、 タイム スタンプ信号とを多重化したディジタル伝送ストリーム力、ら画像を復号する画像 復号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットストリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のグロック信号を再生する第 1のクロック再 生手段と、
前記ディジタルビデオビットストリ一ムを復号して、 第 1のフレーム周波数を 有する、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力する 復号手段と、
グラフィック信号を生成するグラフィック生成手段と、
前記第 1のディジタルビデオ信号と前記グラフィック信号とを重畳して第 1の ク口ック信号に同期する第 1の合成ディジタル信号を出力する重畳手段と、 少なくとも前記第 1のディジタ ビデオ信号を記憶するメモリ手段と、 前記第 1のクロック信号に同期して前記第 1の合成ディジタル信号を第 1のァ ナ口グ信号に変換する D Α変換手段とを備えた画像復号化装置である。
又、 第 2の本発明 （請求項 2記載の本発明に対応） は、 フレーム符号化または フィールド符号化によって符号化したディジタルビデオビットストリームと、 タ ィムスタンプ信号とを多重化したディジタル伝送ストリームから画像を復号する 画像復号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットストリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のクロック信号を再生する第 1のクロック再 生手段と、
前記第 1のクロック信号から第 2のクロック信号を再生する第 2のクロック再 生手段と、
前記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数を 有する、 前記第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力 する復号手段と、
グラフィック信号を生成するグラフィック生成手段と、
前記第 1のディジタルビデオ信号と前記グラフィック信号とを重畳して前記第 2のクロック信号に同期する第 2のフレーム周波数を有する第 2の合成ディジタ ノレ信号を出力する重畳手段と、
少なくとも前記第 1のディジタルビデオ信号を記憶するメモリ手段と、 前記第 2のクロック信号に同期して前記第 2の合成ディジタル信号を第 2のァ ナログ信号に変換する D A変換手段とを備えた画像複号化装置である。 一 又、 第 3の本発明 （請求項 3記載の本発明に対応） は、 フレーム符号化または フィールド符号ィヒによって符号化したディジタルビデオビットストリームと、 タ ィムスタンプ信号とを多重化したディジタル伝送ストリームから画像を復号する 画像複号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットス トリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のクロック信号を再生する第 1のクロック再 生手段と、
前記第 1のクロック信号から第 2のクロック信号を再生する第 2のクロック再 生手段と、
前記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数を 有する、 第 1のクロック信号に同期した第 1のディジタノレビデオ信号を出力する 復号手段と、
グラフィック信号を生成するグラフィック生成手段と、
前記第 1のディジタルビデオ信号の空間解像度を増加させた第 2のディジタル ビデオ信号を出力する補間手段と、
前記第 2のディジタルビデオ信号と前記ダラフィック信号とを重畳して前記第 2のクロック信号に同期する第 3の合成ディジタル信号を出力する重畳手段と、 少なくとも前記第 2のディジタルビデオ信号を記憶するメモリ手段と、 前記第 2のクロック信号に同期して前記第 3の合成ディジタル信号を第 3のァ ナ口グ信号に変換する D A変換手段とを備えた画像複号化装置である。
又、 第 4の本発明 （請求項 4記載の本発明に対応） は、 フレーム符号化または フィールド符号化によって符号化したディジタルビデオビットストリ一ムと、 タ ィムスタンプ信号とを多重化したディジタル伝送ストリ一ムから画像を復号する 複号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットストリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のクロック信号を再生する第 1のクロック再 生手段と、
前記第 1のクロック信号から第 2のクロック信号を再生する第 2のクロック再 生手段と、
前記ディジタルビデオビッ トス トリームを復号して、 第 1のフレーム周波数を 有する、 前記第 1のク口ック信号に同期した第 1のディジタルビデオ信号を出力 する復号手段と、
グラフィック信号を生成するグラフィック生成手段と、 前記第 1のディジタルビデオ信号の空間解像度を減少させた第 3のディジタル ビデオ信号を出力する間引き手段と、
前記第 3のディジタルビデオ信号と前記ダラフィック信号とを重畳して前記第 2のクロック信号に同期する第 4の合成デイジタル信号を出力する重畳手段と、 少なくとも前記第 3のディジタルビデオ信号を記憶するメモリ手段と、 前記第 2のクロック信号に同期して前記第 4の合成ディジタル信号を第 4のァ ナ口グ信号に変換する D A変換手段とを備えた画像復号化装置である。
又、 第 5の本発明 （請求項 5記載の本発明に対応） は、 上記第 1のクロック信 号とは独立の第 3のクロック信号を生成するタイミング生成手段と、
前記第 1のクロック信号と前記第 3のクロック信号の内、 、ずれか一方のク口 ック信号を選択して出力する切り替え手段とを備え、
前記切り替え手段から出力された前記クロック信号に D A変換手段を同期させ た上記第 1の本発明の画像複号化装置である。
又、 第 6の本発明 （請求項 6記載の本発明に対応） は、 上記第 2のクロック信 号とは独立の第 3のクロック信号を生成するタイミング生成手段と、
前記第 2のクロック信号と前記第 3のクロック信号の内、 レ、ずれか一方のク口 ック信号を選択して出力する切り替え手段とを備え、
前記切り替え手段から出力された前記クロック信号に D A変換手段を同期させ た上記第 2の本発明の画像復号化装置である。
又、 第 7の本発明 （請求項 7記載の本発明に対応） は、 上記第 2のクロック信 号とは独立の第 3のクロック信号を生成するタイミング生成手段と、
前記第 2のクロック信号と前記第 3のクロック信号の内、 いずれか一方のク口 ック信号を選択して出力する切り替え手段とを備え、 前記切り替え手段から出力された前記クロック信号に D A変換手段を同期させ た上記第 3の本発明の画像複号化装置である。
又、 第 8の本発明 （請求項 8記載の本発明に対応） は、 上記第 2のクロック信 号とは独立の第 3のクロック信号を生成するタイミング生成手段と、
前記第 2のク口ック信号と前記第 3のクロック信号の内、 いずれか一方のク口 ック信号を選択して出力する切り替え手段とを備え、
前記切り替え手段から出力された前記ク口ック信号に D A変換手段を同期させ た上記第 4の本発明の画像複号化装置である。
以上述べたところから明らかなように本発明は、 ディジタルビデオ信号とダラ フィック信号とを合成した合成画像を表示しても、 ディジタルビデオ画像の乱れ が実質上発生しないという長所を有する。 図面の簡単な説明
第 1図は、 本発明の実施の形態 1の画像複号化装置のプロック図である。 第 2図は、 本発明の実施の形態 2の画像復号化装置のプロック図である。 第 3図は、 本発明の実施の形態 2の画像複号化装置におけるタイミング図であ る。
第 4図は、 本発明の実施の形態 3の画像復号化装置のプロック図である。 第 5図は、 本発明の実施の形態 4の画像複号化装置のプロック図である。 第 6図は、 本発明の実施の形態 5の画像複号化装置のプロック図である。 第 7図は、 本発明の実施の形態 2の変形例としての画像復号化装置のブロック 図である。
第 8図は、 本発明の実施の形態 3の変形例としての画像復号化装置のブロック 図である。
第 9図は、 本発明の実施の形態 4の変形例としての画像復号化装置のプロック 図である。
第 1 0図は、 従来のアナログ放送受信用パソコンの構成例の図である。
(符号の説明）
1 入力高周波信号
8 復号手段
1 0 グラフィック生成手段
1 2 重畳手段
1 3 メモリ
1 6 D A変換手段
2 0 第 1のクロック再生手段
2 1 第 1のクロック信号
3 1 第 2のクロック再生手段
3 2 第 2のクロック信号 発明を実施するための最良の形態
(実施の形態 1 )
本願第 1の発明の画像複号化装置は、 画像をフレーム符号化またはブイールド 符号化によって符号化したディジタルビデオビットストリームとタイムスタンプ 信号とを多重ィヒしたディジタル伝送ストリームを入力して復号する複号化装置で あって、 前記ディジタル伝送ストリームからディジタルビデオビットストリ一ム とタイムスタンプ信号とを多重化分離手段によって抽出し、 第 1のクロック再生 手段によって前記タイムスタンプ信号から第 1のクロック信号を再生し、 復号手 段は前記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数 を有する、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力し、 少なくとも第 1のディジタルビデオ信号はメモリ 1 3に書き込まれ、 重畳手段は グラフィック生成手段によって生成されたグラフィック信号とメモリ手段から読 み出した第 1のディジタルビデオ信号を読み出して第 1のディジタルビデオ信号 とを重畳して第 1のク口ック信号に同期する第 1の合成ディジタル信号を出力し、 D A変換手段は第 1のク口ック信号に同期して第 1の合成ディジタル信号を第 1 のアナ口グ信号に変換するものである。
以下、 本発明の実施の形態 1について、 図面を用いて説明する。
第 1図は本発明の実施の形態 1の画像複号化装置のプロック図を示す。 同図を 参照しながら以下に本実施の形態の構成を述べる。
第 1図において、 符号 1 0〜1 4、 1 6、 1 8、 2 2を付した各手段は、 第 1
0図に示す従来例において、 同一の符号を付した各手段と同一であるので、 その 説明を省略する。
また、 同図において、 1は入力高周波信号、 2はチューナ、 3は選局されたデ イジタル変調信号、 4は変調信号 3を復調する復調手段である。 又、 5は復調後 のディジタノレ伝送ストリームで、 ここでは、 MPEG- 2 (IS0/IEC13818- 1)に従うもの とする。 6は多重化分離手段、 7は MPEG- 2 (IS0/IEC13818 - 2)によって符号化され たディジタルビデオビットストリームである。 8はディジタルビデオビットスト リーム 7を復号する復号手段、 9は第 1のディジタルビデオ信号、 1 5は第 1の 合成ディジタルビデオ信号である。 1 7は第 1のアナログ信号、 1 9は多重化分 離手段から出力されるタイムスタンプ信号である。 2 0は第 1のクロック再生手 段であり、 PLL等によって構成されている。 2 1は第 1のクロック信号である。 こ こで、 ディジタルビデオビットス トリーム 7は、 有効走査線数 4 8 0本 （ブラン キングを含めて 5 2 5本） 、 有効画素数 7 0 4 /ライン （ブランキングを含めて 8 5 8画素/ライン） 、 第 1のフレーム周波数 5 9 . 9 4フレーム Z秒のビデオ 信号を M P E G— 2 /H— 1 4により圧縮符号化したものとする。
以上のように構成された画像複号化装置について、 以下、 その動作を述べる。 入力高周波信号 1はチューナ 2によって選局され、 選局されたチャンネルのデ ィジタル変調信号 3は復調手段 4に加えられ復調されディジタル伝送ストリ一ム 5が得られる。 ディジタル伝送ストリーム 5は多重化分離手段 6によりディジタ ルビデオビットストリーム 7とタイムスタンプ信号 1 9とが分離される。
ディジタルビデオビットス トリーム 7は、 復号手段 8によって伸張され第 1の ディジタルビデオ信号 9が出力される。 一方、 タイムスタンプ信号 1 9は、 第 1 のクロック再生手段 2 0に加えられ、 第 1のクロック信号 2 1としては、 1秒間 の総サンプノレ数に相当する 2 7 MH z (正確には 2 6 . 9 9 9 9 7 3 MH z ) の クロックが再生される。
第 1のクロック信号 2 1は復号手段 8に加えられて第 1のディジタルビデオ信 号 9を出力するときのサンプルクロックとして使用されると同時に、 メモリ制御 手段 1 4に加えられ、 第 1のディジタルビデオ信号 9の有効画素のメモリ 1 3へ の書き込みと読み出しのクロックとして使用されるとともに、 D A変換手段 1 6 に加えられて D A変換の基準クロックとして使用される。 又、 第 1のクロック信 号 2 1は、 重畳手段 1 2にも加えられて、 第 1の合成ディジタル信号 1 5を出力 するときの基準クロックとして使用される。 グラフィック生成手段 1 0はアイコン等の図形データを生成する。
本実施の形態において、 メモリ 1 3は、 第 1のディジタルビデオ信号を書き込 む入カバッファ領域と、 第 1の合成ディジタル信号を書き込む出カバッファ領域 とを有するものとする。 '
メモリ制御手段 1 4は、 第 1のクロック信号 2 1を基準として第 1のディジタ ルビデオ信号 9をメモリデータ信号 2 2を経由してメモリ 1 3の入力バッファ領 域に書き込む。
また、 重畳手段 1 2はメモリデータ信号 2 2によってメモリ 1 3の入力バッフ ァ領域に書き込まれた第 1のディジタルビデオ信号を読み出してグラフィック信 号 1 1とを重畳して、 第 1の合成ディジタノレ信号 1 5としてメモリ 1 3の出カバ ッファ領域に書き込む。
その後、 第 1のクロック信号 2 1に同期して、 メモリ 1 3の出力バッファ領域 からメモリデータ信号 2 2 (重畳手段 1 2 ) を経由して読み出された第 1の合成 ディジタル信号 1 5は、 D A変換手段に加えられる。
D A変換手段には第 1のクロック信号 2 1が加えられており第 1のクロック信 号 2 1に同期してアナログビデオ信号 1 7に変換され表示手段 1 8に表示される。 尚、 第 1の合成ディジタル信号の生成方法としては、 上記の、 第 1のディジタ ルビデオ信号 9をメモリ 1 3の入力バッファ領域に、 そして、 第 1の合成ディジ タル信号 1 5をメモリ 1 3の出力バッファ領域にそれぞれメモリデ一タ信号 2 2 を経由して書き込む方法について説明した。 しかし、 これに限らず例えば、 第 1 のディジタルビデオ信号 9のみをメモリデータ信号 2 2を経由してメモリ 1 3
(フレームメモリ） の入力バッファ領域に書き込み *読み出しを行い、 この読み 出された第 1のディジタルビデオ信号 9とグラフィック信号 1 1とを重畳手段 1 2で重畳し、 重畳手段 1 2の所定のメモリにタイミング合わせのために一時的に 保持しておき、 その後、 第 1のクロック信号 2 1に同期して第 1の合成ディジタ ル信号 1 5として D A変換手段に加える方法も可能である。 この場合にはメモリ 1 3は入力バッファ領域のみをもてばよい。
以上のように、 本発明の実施の形態 1においては、 復号手段 8から出力される 第 1のディジタルビデオ信号 9とメモリ 1 3からメモリデータ信号 2 2を経由し て読み出される第 1の合成ディジタル信号 1 5と D A変換手段 1 6とは同期して おり表示フレームずれが発生することなく表示手段 1 8に表示可能である。
(実施の形態 2 )
本願第 2の発明の画像復号化装置は、 画像をフレーム符号化またはフィールド 符号化によつて符号化したデイジタルビデオビットストリームとタイムスタンプ 信号とを多重化したディジタル伝送ストリームを入力して復号する複号化装置で あって、 多重化分離手段は前記ディジタル伝送ストリームからディジタルビデオ ビッ トストリ一ムとタイムスタンプ信号とを抽出し、 第 1のクロック再生手段は 前記タイムスタンプ信号から第 1のクロック信号を再生し、 第 2のクロック再生 手段は第 1のクロック再生手段から第 2のク口ック信号を再生し、 復号手段は前 記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数を有す る、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力し、 少な くとも第 1のディジタルビデオ信号はメモリ 1 3に書き込まれ、 重畳手段はダラ フィック生成手段によって生成されるグラフィック信号とメモリ 1 3から読み出 された第 1のディジタルビデオ信号とを重畳して第 1のクロック信号に同期する 第 2のフレーム周波数を有する第 2の合成ディジタル信号を出力し、 D A変換手 段は第 2のクロック信号に同期して第 2の合成ディジタノレ信号を第 2のアナログ 信号に変換する作用を有する。
以下本発明の実施の形態 2について図面を用いて説明する。
第 2図は本発明の実施の形態 2のプロック図を示す。 本発明の実施の形態 2が 本発明の実施の形態 1と異なる点は、 復号手段 8から出力された第 1のディジタ ルビデオ信号 9のフレーム周波数とは異なるフレーム周波数を有する画像信号の 表示を行うことを可能とした点である。 ここでは、 第 1のディジタルビデオ信号 9のフレーム周波数として 24Hz、 第 2のフレーム周波数として 6 OHzとし ている。 第 2図において、 10〜14、 16、 17〜： 18、 22は第 10図に示 す従来例と同一であり、 1〜 9は第 1図に示す本発明の実施の形態 1と同一であ る。 また、 31は第 2のクロック再生手段、 32は第 2のクロック信号、 33は 第 2の合成ディジタノレ信号、 34は第 2のアナログ信号である。
また、 第 3図において、 35は復号開始信号、 36は垂直同期信号、 37及び 38は復号開始信号 35のパルス、 39及び 40は垂直同期信号 36のパルスで ある。
ここで、 ディジタルビデオビットストリ一ム 7は、 有効走査線数 720本 （ブ ランキングを含めて 750本） 、 有効画素数 1280Zライン （ブランキングを 含めて 1650画素/ライン） 、 第 1のフィレーム周波数 24フレーム/秒のビ デォ信号を MPEG— 2ΖΗ— 14により圧縮符号化したものとする。
第 3図において、 81及ぴ82は、 MPEG— 2符号ィ匕における双方向予測画 像を示し、 また、 P 2は MP EG— 2符号化における前方予測画像を示している 力 一般性を損なうものではない。
以上のように構成された画像復号化装置について、 以下にその動作を述べる。 第 2図において、 入力高周波信号 1から選局され第 1のディジタルビデオ信号 9とタイムスタンプ信号 1 9が再生される過程は実施の形態 1と同様である。 第 1のディジタル信号 9のサンプルク口ックは、 ブランキングを含めた一秒間 の総サンプル数として、 2 9 . 7 MH zと得られるため、 第 1のクロック再生手 段 2 0により第 1のクロック信号 2 1として 2 9 . 7 MH zを生成して復号手段 8及びメモリ制御手段 1 4に加える。
また、 第 2のフレーム周波数は第 1のフレーム周波数の 2 . 5倍であるため、 1秒あたりのサンプル数は 2 . 5倍となる。 従って、 第 1のクロック信号 2 1を もとに第 2のクロック再生手段 3 1によって 5 / 2倍して 7 4 . 2 5 MH zを第 2のクロック信号 3 2として生成してメモリ制御手段 1 4と D A変換手段 3 2に 加えている。
尚、 本実施の形態では、 メモリ制御手段 1 4は、 第 1のクロック信号 2 1をメ モリ 1 3への書き込みのクロックとして、 又、 第 2のクロック信号 3 2をメモリ 1 3からの読み出しのクロックとして用いる。
本実施の形態において、 メモリ 1 3は、 第 1のディジタルビデオ信号を書き込 む入カバッファ領域と、 第 2の合成ディジタル信号 3 3を書き込む出カバッファ 領域とを有するものとする。
メモリ制御手段 1 4は第 1のクロック信号 2 1に同期して第 1のディジタルビ デォ信号 9をメモリデータ信号 2 2を経由してメモリ 1 3の入力バッファ領域に 書き込む。
また、 重畳手段 1 2はメモリ 1 3の入力バッファ領域に書き込まれた第 1のデ ィジタルビデオ信号を読み出してグラフィック信号とを重畳して、 第 2の合成デ イジタル信号 3 3としてメモリ 1 3の出力バッファ領域に書き込む。
その後、 第 2のクロック信号 3 2を基準とするタイミングによりメモリ 1 3の 出力バッファ領域から読み出された第 2の合成ディジタノレ信号 3 3は、 D A変換 手段 1 6に加えられる。
D A変換手段 1 6には第 2のクロック信号 3 2が加えられており第 2のクロッ ク信号 3 2に同期してアナログビデオ信号 1 7に変換され表示手段 1 8に表示さ れる。
第 3図に表示タイミングを示す。 第 1のディジタル信号 9がパルス 3 7で第 1 のクロック信号を基準として重畳手段 1 2に入力され、 メモリ 1 4に書き込まれ る。
第 3図に示す様に、 第 1のディジタルビデオ信号 9すなわち B 1はパルス 3 7 のタイミングで第 1のクロック信号を基準として 1回メモリ 1 4に書き込まれる。 一方、 第 2の合成ディジタル信号 3 3はパルス 3 9及ぴ 4 0でメモリ 1 4から 2回読み出されて出力される。 また、 同様に、 第 3図に示す様に、 第 1のデイジ タルビデオ信号 9すなわち B 2はパルス 3 8のタイミングで第 1のクロック信号 に同期して 1回だけメモリ 1 4に書き込まれる。
他方、 第 2の合成ディジタル信号 3 3はパルス 4 1、 4 2、 4 3でメモリ 1 4 から 3回読み出されて出力される。 従って、 第 2の合成ディジタル信号は第 2の フレーム周波数として第 1のフレーム周波数 2 4 H zの 2 . 5倍の 6 0 H zを有 することになる。 更に、 第 2の合成ディジタル信号 3 3は第 2のクロック信号に 同期して第 2図の D A変換手段 1 6によってディジタル信号からアナログ信号に 変換されて第 2図の第 2のアナログ信号 3 4を得る。
尚、 第 2の合成ディジタル信号の生成方法としては、 上記の、 第 1のディジタ ルビデオ信号 9をメモリ 1 3の入力バッファ領域に、 そして、 第 2の合成ディジ タル信号 3をメモリ 1 3の出力バッファ領域にそれぞれメモリデータ信号 2 2を 経由して書き込む方法の他に、 第 1のディジタルビデオ信号 9のみをメモリデー タ信号 2 2を経由してメモリ 1 3の入力バッファ領域に書き込み ·読み出しを行 いグラフィック信号 1 1とを重畳手段 1 2で重畳し、 その後、 第 2のクロック信 号 3 1に同期して第 2の合成ディジタル信号 3 3として D A変換手段に加える方 法も可能である。 この場合にはメモリ 1 3は入力バッファ領域のみをもてばよい。 また、 ディジタルビデオビットストリーム 7として、 有効走査線数 7 2 0本 (ブランキングを含めて 7 5 0本） 、 有効画素数 1 2 8 0 /ライン （ブランキン グを含めて 1 6 5 0画素/ライン） 、 第 1のフィレーム周波数 6 0フレーム/秒 のビデオ信号を MP E G— 2 /H— 1 4により圧縮符号化したものとし、 第 2の 合成ディジタル信号 3 3のフレーム周波数として 1 2 0 H zとしても同様に成り 立つ。 この場合、 表示周波数が 1 2 0 H zとなるため、 フリツ力を更に効果的に 減少させることができる。
以上のように、 本発明の実施の形態 2においては、 第 2の合成ディジタルビデ ォ信号 3 3は第 2のクロック信号 3 2に同期され、 また、 D A変換手段 1 6によ る D A変換も第 2のクロック信号 3 2に同期して行われるので、 第 1のディジタ ルビデオ信号 9の 2 . 5倍のフレーム周波数を有する第 2のアナ口グビデオ信号 を表示フレームずれが発生することなく表示手段 1 8に表示可能である。
(実施の形態 3 )
本願第 3の発明の画像複号化装置は、 画像をフレーム符号化またはフィールド 符号化によって符号化したディジタルビデオビットストリームとタイムスタンプ 信号とを多重化したディジタル伝送ストリームを入力して復号する復号化装置で あって、 多重化分離手段は前記ディジタル伝送ストリームからディジタルビデオ ビットストリームとタイムスタンプ信号とを抽出し、 第 1のクロック再生手段は 前記タイムスタンプ信号から第 1のクロック信号を再生し、 第 2のクロック再生 手段は第 1のクロック再生手段から第 2のク口ック信号を再生し、 復号手段は前 記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数を有す る、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力し、 補間 手段は第 1のディジタルビデオ信号の空間解像度を増加させた第 2のディジタル ビデオ信号を出力し、 少なくとも第 2のディジタルビデオ信号はメモリ 1 3に書 き込まれ、 重畳手段はグラフィック生成手段によって生成されたグラフィック信 号とメモリ手段から読み出された第 2のディジタルビデオ信号とを重畳して第 2 のクロック信号に同期する第 3の合成ディジタル信号を出力し、 D A変換手段は 第 2のクロック信号に同期して第 3の合成ディジタル信号を第 3のアナ口グ信号 に変換する作用を有する。
以下、 本発明の実施の形態 3について図面を用いて説明する。
第 4図は本発明の実施の形態 3のプロック図を示す。 本発明の実施の形態 3が 本発明の実施の形態 2と異なる点は、 第 1のディジタルビデオ信号 9を補間して 高解像度表示を行うことを可能とした点である。
第 4図において、 1 0〜1 4、 1 6、 1 7〜1 8は第 1 0図に示す従来例と同 一であり、 1〜9は第 1図に示す本発明の実施の形態 1と同一、 3 1〜3 2は第 2図に示す本発明の実施の形態 2と同一である。
また、 5 1は補間手段、 5 2は第 2のディジタルビデオ信号、 5 3は第 3の合 成ディジタル信号、 5 4は第 3のアナ口グ信号である。
ここで、 ディジタルビデオビットス トリーム 7は、 有効走査線数 4 8 0本、 有 効画素数 7 0 4 Zライン、 フレーム数 5 9 . 9 4フレーム Z秒のビデオ信号を M P E G— 2 /H— 1 4により圧縮符号化したものとする。 また、 第 2のディジタ ルビデオ信号 52は有効走査線数 720本 （ブランキングを含めて 750本） 、 有効画素数 1280/ライン （ブランキングを含めて 1650画素ノライン） 、 フレーム数 60フレーム/秒とする。
以上のように構成された画像復号化装置について、 以下、 その動作を述べる。 復号手段 8から出力された第 1のディジタルビデオ信号 9は、 補間手段 51に 加えられる。 補間手段 51は、 トランスバーサルフィルタで構成される垂直フィ ルタにより有効走査線数を 480本から 720本に増加させ、 同様にトランスバ ーサルフィルタで構成される水平フィルタにより水平方向に有効画素数 704/ ラインから 1280/ラインに増加させて、 第 2のディジタルビデオ信号 52と して出力される。
第 2のクロック再生手段 31は、 上記補間手段 51における補間内容に基づき 決まる第 2のクロック信号 32を生成する。 この第 2のクロック信号 32は、 第 1のクロック信号 21を PL Lにより通倍して生成する。 つまり、 本実施の形態 では、 上記実施の形態 2の様にフレーム周波数を増加させるものではないが、 空 間解像度の増加により、 補間前と補間後のディジタルビデオ信号の双方のフレー ム画像の画素数は、 補間後の方が多いので、 読み出しのクロックは補間前の基準 クロックよりも高い周波数とする必要があり、 その周波数は、 上記補間内容によ り決まるものである。 具体的には、 第 2のクロック信号 32の周波数は以下の様 にして求まる。
即ち、 第 1のディジタルビデオ信号 9に対する第 2のディジタルビデオ信号 5 2の、 ブランキングを含めた一秒あたりの画素数の比は、 次式 （式 1) により、 (式 1)
(750/525) X (1650/858) X (60/59. 94) = 2 . 7 5
として得られる。 従って、 第 2のクロック信号 3 2の周波数は、 2 7 1^11 2を2 . 7 5倍して得られる 7 4 . 2 5 MH zとなる。
尚、 本実施の形態では、 補間手段 5 1により上述の様に、 第 1のディジタルビ デォ信号 9の空間解像度を増加させて、 第 2のディジタルビデオ信号 5 2を生成 するので、 メモリ 1 3への書き込み ·読み出しのタイミングは、 第 2のクロック 信号 3 2に同期している。
本実施の形態において、 メモリ 1 3は、 第 2のディジタルビデオ信号 5 2を書 き込む入力バッファ領域と、 第 3の合成ディジタル信号 5 3を書き込む出力バッ ファ領域とを有するものとする。
メモリ制御手段 1 4は、 第 2のクロック信号 3 2を基準として第 2のディジタ ルビデオ信号 5 2をメモリデータ信号 2 2を経由してメモリ 1 3の入力バッファ 領域に書き込む。
また、 重畳手段 1 2はメモリデータ信号 2 2によってメモリ 1 3に書き込まれ た第 2のディジタルビデオ信号 5 2を、 第 2のクロック信号 3 2によって読み出 してグラフィック信号 1 1とを重畳して、 第 3の合成ディジタル信号 5 3として メモリ 1 3の出力バッファ領域に書き込む。
その後、 第 2のクロック信号 3 2に同期して、 メモリ 1 3からメモリデータ信 号 2 2を経由して第 3の合成ディジタノレ信号 5 3を出力し、 D A変換手段に加え られる。
第 3の合成ディジタル信号 5 3は D A変換手段 1 6によって第 2のクロック信 号 3 2に同期して第 3のアナログ信号 5 4に変換される。
尚、 第 3の合成ディジタル信号の生成方法としては、 上記の、 第 2のディジタ ルビデオ信号 5 2をメモリ 1 3の入力バッファ領域に、 そして、 第 3の合成ディ ジタル信号 5 3をメモリ 1 3の出力バッファ領域にそれぞれメモリデータ信号 2 2を経由して書き込む方法の他に、 第 2のディジタノレ信号 5 2のみをメモリ 1 3 の入カバッファ領域にメモリデータ信号 2 2を経由して書き込み ·読み出しを行 い、 読み出された第 2ディジタル信号 5 2とグラフィック信号 1 1とを重畳手段 1 2で重畳し、 その後、 第 2のクロック信号 3 2に同期して第 3の合成ディジタ ノレ信号 5 3として D A変換手段に加える方法も可能である。 この場合にはメモリ 1 3は入力バッファ領域のみをもてばよい。
以上のように、 本発明の実施の形態 3においては、 第 3の合成ディジタルビデ ォ信号 5 3は第 2のクロック信号 3 2に同期され、 また、 D A変換も第 2のクロ ック信号 3 2に同期して行われるので、 第 1のディジタルビデオ信号 9の空間解 像度を増加させた第 3のアナ口グビデオ信号を表示フレームずれを発生させるこ となく表示手段 1 8に表示可能である。
(実施の形態 4 )
本願第 4の発明の画像複号化装置は、 画像をフレーム符号化またはフィールド 符号ィ匕によつて符号化したディジタルビデオビットストリームとタイムスタンプ 信号とを多重化したディジタル伝送ストリームを入力して復号する複号化装置で あって、 多重化分離手段は前記ディジタル伝送ストリームからディジタルビデオ ビットストリームとタイムスタンプ信号とを抽出し、 第 1のクロック再生手段は 前記タイムスタンプ信号から第 1のクロック信号を再生し、 第 2のクロック再生 手段は第 1のクロック再生手段から第 2のク口ック信号を再生し、 復号手段は前 記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数を有す る、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力し、 間引 き手段は第 1のディジタルビデオ信号の空間解像度を減少させた第 3のディジタ ルビデオ信号を出力し、 少なくとも第 3のディジタルビデオ信号はメモリ 1 3に 書き込まれ、 重畳手段はグラフィック生成手段によって生成されたグラフィック 信号とメモリから読み出された第 3のディジタルビデオ信号とを重畳して第 2の クロック信号に同期する第 4の合成ディジタル信号を出力し、 D A変換手段は第 2のクロック信号に同期して第 4の合成ディジタル信号を第 4のアナログ信号に 変換する作用を有する。
以下、 本発明の実施の形態 4について図面を用いて説明する。
第 5図は本発明の実施の形態 4のブロック図を示す。 本発明の実施の形態 4が 本発明の実施の形態 2と異なる点は、 第 1のディジタノレ信号 9を間引きして表示 を行うことを可能とした点である。
第 4図において、 1 0〜1 4、 1 6、 1 7〜1 8は第 1 0図に示す従来例と同 —であり、 1〜9は第 1図に示す本発明の実施の形態 1と同一、 3 1〜3 2は第 2図に示す本発明の実施の形態 2と同一である。
また、 6 1は補間手段、 6 2は第 3のディジタルビデオ信号、 6 3は第 4の合 成デイジタル信号、 6 4は第 4のアナ口グ信号である。
ここで、 ディジタルビデオビットストリーム 7は、 有効走査線数 7 2 0本 （ブ ランキングを含めて 7 5 0本） 、 有効画素数 1 2 8 0画素 Zライン （ブランキン グを含めて 1 6 5 0画素 Zライン） 、 フレーム数 6 0フレーム Z秒のビデオ信号 を MP E G— 2 /H—1 4により圧縮符号化したものとする。 また、 第 2のディ ジタルビデオ信号 5 2は有効走査線数 4 8 0本 （ブランキングを含めて 5 2 5本） 有効画素数 7 0 4画素 ライン （ブランキングを含めて 8 5 8画素ノライン） 、 フレーム数 5 9 . 9 4フレーム/秒とする。 以上のように構成された画像復号化装置について、 以下、 その動作を述べる。 復号手段 8から出力された第 1のディジタルビデオ信号は間引き手段 6 1に加 えられる。 間引き手段 61は、 トランスバーサルフィルタで構成される垂直フィ ルタにより有効走査線数を 720本から 480本に減少させ、 同様にトランスバ ーサルフィルタで構成される水平フィルタにより水平方向に有効画素数 1280 /ラインから 720ノラインに減少させて、 第 2のディジタルビデオ信号 52と して出力される。
第 2のクロック再生手段 31は、 上記間引き手段 61における間引き内容に基 づき決まる第 2のクロック信号 32を生成する。 この第 2のクロック信号 32は、 第 1のクロック信号 21を分周して生成する。 つまり、 本実施の形態では、 上記 実施の形態 2の様にフレーム周波数を増加させるものではないが、 空間解像度の 減少により、 補間前と補間後のディジタルビデオ信号の双方のフレーム画像の画 素数は、 補間後の方が少ないので、 読み出しのクロックは補間前の基準クロック よりも低い周波数とする必要があり、 その周波数は、 上記補間内容により決まる ものである。 具体的には、 第 2のクロック信号 32の周波数は以下の様にして求 まる。
即ち、 第 1のディジタルビデオ信号 9に対する第 3のディジタルビデオ信号 6 2の、 ブランキングを含めた一秒あたりの画素数の比は、 次式 （式 2) により、 (式 2)
(525/750) X (858/1650) X (59. 94/60) = 1/2. 75
として得られる。 従って、 第 2のクロック信号 32の周波数は、 74. 25MH zの 1Z27倍して得られる 27 MHzとなる。 尚、 本実施の形態では、 間引き手段 6 1により上述の様に、 第 1のディジタル ビデオ信号 9の空間解像度を減少させて、 第 3のディジタルビデオ信号 6 2を生 成するので、 メモリ 1 3への書き込み '読み出しのタイミングは、 第 2のクロッ ク信号 3 2に同期している。 '
本実施の形態において、 メモリ 1 3は、 第 3のディジタルビデオ信号 6 2を書 き込む入力バッファ領域と、 第 4の合成ディジタル信号 6 3を書き込む出力バッ ファ領域とを有するものとする。
メモリ制御手段 1 4は、 第 1のクロック信号 2 1を基準として第 3のディジタ ルビデオ信号 6 2をメモリデータ信号 2 2を経由してメモリ 1 3の入力バッファ 領域に書き込む。
また、 重畳手段 1 2はメモリデータ信号 2 2によってメモリ 1 3に書き込まれ た第 3のディジタルビデオ信号 6 2を読み出してグラフィック信号 1 1とを重畳 してメモリ 1 3の出力バッファ領域に第 4の合成ディジタノレ信号 6 3として書き 込む。 その後、 第 2のクロック信号 2 1に同期して、 メモリ 1 3からメモリデー タ信号 2 2を経由して第 4の合成ディジタル信号 6 3を出力し、 D A変換手段に 加えられる。
第 4の合成ディジタル信号 6 3は D A変換手段 1 6によって第 2のクロック信 号 3 2に同期して第 4のアナログ信号 6 4に変換される。
尚、 第 4の合成ディジタノレ信号の生成方法としては、 上記の、 第 3のディジタ ルビデオ信号 6 2をメモリ 1 3の入力バッファ領域に、 そして、 第 4の合成ディ ジタル信号 6 3をメモリ 1 3の出力バッファ領域にそれぞれメモリデータ信号 2 2を経由して書き込む方法の他に、 第 3のディジタルビデオ信号 6 3のみをメモ リ 1 3の入力バッファ領域にメモリデータ信号 2 2を経由して書き込み ·読み出 しを行い、 読み出された第 3のディジタルビデオ信号 6 3を、 グラフィック信号 1 1とを重畳手段 1 2で重畳した後、 その後、 第 2のクロック信号 3 1に同期し て第 4の合成ディジタノレ信号 6 3を D A変換手段に加える方法も可能である。 こ の場合にはメモリ 1 3は入力バッファ領域のみをもてばよい。
以上のように、 本発明の実施の形態 4においては、 第 4の合成ディジタルビデ ォ信号 6 3は第 2のクロック信号 3 2に同期され、 また、 D A変換も第 2のクロ ック信号 3 2に同期して行われるので、 第 1のディジタルビデオ信号 9の空間解 像度を減少させた第 4のアナログビデオ信号 6 4を表示フレームずれを発生させ ることなく表示手段 1 8に表示可能である。
(実施の形態 5 )
本願第 5の発明の画像複号化装置は、 画像をフレーム符号化またはフィールド 符号化によって符号化したディジタルビデオビッ トス トリームとタイムスタンプ 信号とを多重化したディジタル伝送ス トリームを入力して復号する複号化装置で あって、 前記ディジタル伝送ストリームからディジタルビデオビットストリーム とタイムスタンプ信号とを多重化分離手段によって抽出し、 第 1のクロック再生 手段によって前記タイムスタンプ信号から第 1のクロック信号を再生し、 復号手 段は前記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数 を有する、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力し、 重畳手段はグラフィック生成手段によって生成されたグラフィック信号と第 1の ディジタルビデオ信号とを重畳して第 1のクロック信号に同期する第 1の合成デ ィジタル信号を出力し、 切り替え手段は第 1のクロック信号と第 1のクロック信 号とは独立の第 3のクロック信号とを切り替えて第 4のクロック信号を与え、 D A変換手段は第 4のク口ック信号に同期して第 1の合成ディジタル信号を第 1の アナ口グ信号に変換するものである。
以下、 本発明の実施の形態 5について、 図面を用いて説明する。
第 6図は本発明の実施の形態 5における画像複号化装置のプロック図を示す。 第 6図において、 1 0〜； 1 4、 1 6、 1 8、 2 2、 1 0 5、 1 0 6は第 1 0図 に示す従来例と同一である。 D A変換用クロック 1 0 6はここでは第 3のク口ッ ク信号と呼ぶ。 1〜 9、 1 5〜 2 1は第 1図に示す本発明の実施の形態 1と同一 である。
また、 8 1は切り替え手段であり、 8 2は第 1のクロック信号 2 1と第 3のク ロック信号 1 0 6の内の、 切り替え手段 8 1により選択されたいずれ力、一方のク ロック信号 （以下、 これを第 4のクロック信号と呼ぶ） である。
ここで、 ディジタルビデオビットストリーム 7は、 有効走査線数 4 8 0本、 有 効画素数 7 0 4 Zライン、 第 1のフレーム周波数 5 9 . 9 4フレーム/秒のビデ ォ信号を M P E G— 2 /H— 1 4により圧縮符号ィ匕したものとする。
以上のように構成された画像復号化装置について、 以下、 その動作を述べる。 入力高周波信号 1はチューナ 2によつて選局され、 選局されたチヤンネルのデ ィジタル変調信号 3は復調手段 4に加えられ復調されディジタル伝送ストリーム 5が得られる。 ディジタル伝送ストリーム 5は多重化分離手段 6によりディジタ ルビデオビットストリーム 7とタイムスタンプ信号 1 9とが分離される。
ディジタルビデオビットストリーム 7は復号手段 8によって伸張され第 1のデ イジタルビデオ信号 9が出力される。 一方、 タイムスタンプ信号 1 9は第 1のク ロック再生手段 2 0に加えられ第 1のクロック信号 2 1として 2 7 MH zのクロ ックが再生される。
本実施の形態において、 メモリ 1 3は、 第 1のディジタルビデオ信号 9を書き 込む入力バッファ領域と、 第 1の合成ディジタル信号 1 5を書き込む出力バッフ ァ領域とを有するものとする。
第 1のクロック信号 2 1は、 復号手段 8に加えられて第 1のディジタルビデオ 信号 9を出力するときめサンプノレクロックとして使用されると同時に、 メモリ制 御手段 1 4に加えられ、 第 1のディジタルビデオ信号 9をメモリデータ信号 2 2 経由でメモリ 1 3の入力バッファ領域へ書き込むのに用いられる。 また、 重畳手 段 1 2はメモリ 1 3の入力バッファ領域に書き込まれた第 1のディジタルビデオ 信号 9を読み出してグラフィック信号とを重畳して第 1の合成ディジタル信号 1 5としてメモリ 1 3の出力バッファ領域に書き込む。
切り替え手段 8 1は、 第 1のクロック信号 2 1と第 3のクロック信号 1 0 6と を切り替えて第 4のクロック信号 8 2を生成する。 ― メモリ制御手段 1 4に加えられた第 4のクロック信号 8 2に同期してメモリ 1 3から読み出された第 1の合成ディジタル信号 1 5は、 D A変換手段 1 6に加え られる。
また、 第 4のクロック信号 8 2は D A変換手段 1 6に加えられて D A変換の基 準クロックとして使用され、 第 4のクロック信号 8 2のタイミングでアナログビ デォ信号 1 7に変換され表示手段 1 8に表示される。
尚、 第 1の合成ディジタル信号 1 5生成方法としては、 上記の、 第 1のデイジ タルビデオ信号 9をメモリ 1 3の入力バッファ領域に、 そして、 第 1の合成ディ ジタル信号 1 5をメモリ 1 3の出力バッファ領域にそれぞれメモリデータ信号 2 2を経由して書き込む方法の他に、 第 1のディジタルビデオ信号 9のみをメモリ データ信号 2 2を経由してメモリ 1 3の入力バッファ領域にメモリデータ信号 2 2を経由して書き込み ·読み出しを行いグラフィック信号 1 1とを重畳手段 1 2 で重畳し、 その後、 第 4のクロック信号 8 2に同期して第 1の合成ディジタル信 号 1 5を D A変換手段に加える方法も可能である。 この場合にはメモリ 1 3は入 力バッファ領域のみをもてばよレ、。
以上のように、 本発明の実施の形態 5においては、 復号手段 8から出力される 第 1のディジタルビデオ信号 9とメモリ 1 3からメモリデータ信号 2 2を経由し て読み出される第 1の合成ディジタル信号 1 5と D A変換手段 1 6とは同期して おり表示フレームのずれが発生することなく表示手段 1 8に表示することが可能 であり、 又、 前記合成ディジタル信号と非同期の D A変換を行い表示フレーム数 を独自に設定することが可能であるため、 ユーザに著しい利便性を与えるもので ある。 具体的には、 例えば、 表示手段 1 8に表示されたグラフィック画像のゆれ が気になる場合は、 切り替え手段 8 1により第 3のクロック信号 1 0 6を選択す れば良い。
(実施の形態 6 )
本願第 6の発明の画像復号化装置は、 画像をフレーム符号化またはフィールド 符号化によって符号化したディジタルビデオビットストリームとタイムスタンプ 信号とを多重化したディジタル伝送ストリームを入力して復号する復号化装置で あって、 多重化分離手段は前記デイジタル伝送ストリームからディジタルビデオ ビットストリームとタイムスタンプ信号とを抽出し、 第 1のクロック再生手段は 前記タイムスタンプ信号から第 1のクロック信号を再生し、 第 2のクロック再生 手段は第 1のクロック再生手段から第 2のクロック信号を再生し、 復号手段は前 記ディジタルビデオビッ トストリームを復号して、 第 1のフレーム周波数を有す る、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力し、 少な くとも第 1のディジタルビデオ信号はメモリ 1 3に書き込まれ、 重畳手段はダラ フィック生成手段によって生成されるグラフィック信号とメモリ 1 3から読み出 された第 1のディジタルビデオ信号とを重畳して第 1のクロック信号に同期する 第 2のフレーム周波数を有する第 2の合成ディジタル信号を出力し、 切り替え手 段は第 2のクロック信号とその第 2のクロック信号とは独立の第 3のクロック信 号の内、 いずれか一方のクロック信号 （これを、 第 4のクロック信号と呼ぶ） に 切り替えて出力し、 D A変換手段は第 4のクロック信号に同期して第 2の合成デ イジタル信号を第 2のアナ口グ信号に変換するものである。
以下、 本発明の実施の形態 6について、 図面を用いて説明する。
第 7図は本発明の実施の形態 6における画像復号ィヒ装置のプロック図を示す。 ― 第 7図において、 1 0〜1 4、 1 6、 1 8、 2 2、 1 0 5、 1 0 6は、 図 1 0 に示す従来例と同一であり、 1〜9、 1 5〜2 1は、 第 1図に示す本発明の実施 の形態 1と同一である。 又、 3 1〜3 4は本発明の第 2の実施の形態と同一であ り、 8 1〜 8 2は本発明の第 5の実施の形態と同一である。
本発明の第 6の実施の形態は、 基本的には本発明の第 2の実施の形態と同様の 動作をするが、 切り替え手段 8 1を有する点が異なる。 すなわち、 切り替え手段 8 1は、 第 2のクロック信号 3 2と第 3のクロック信号 1 0 6とを切り替えて第 4のクロック信号 8 2を生成する。
メモリ制御手段 1 4に加えられた第 4のクロック信号 8 2に同期してメモリ 1 3から読み出された第 2の合成ディジタル信号 3 3は、 D A変換手段 1 6に加え られる。
また、 第 4のクロック信号 8 2は D A変換手段 1 6に加えられて D A変換の基 準クロックとして使用され、 第 4のクロック信号 8 2のタイミングで第 2のアナ ログビデオ信号 3 4に変換され表示手段 1 8に表示される。 以上のように、 本発明の実施の形態 6においては、 第 2の合成ディジタルビデ ォ信号 3 3は第 2のクロック信号 3 2に同期され、 また、 D A変換手段 1 6によ る D A変換も第 2のクロック信号 3 2に同期して行われるので、 第 1のディジタ ルビデオ信号 9の 2 . 5倍のフレーム周波数を有する第 2のアナ口グビデオ信号' 3 4を、 表示フレームずれが発生することなく、 表示手段 1 8に表示することが 可能であり、 又、 第 2のクロック信号と非同期の D A変換を行い表示フレーム数 を独自に設定することが可能であるため、 ユーザーに著しい利便性を与えるもの である。
尚、 実施の形態 3、 4においても、 上記実施の形態 6と同様に、 第 2クロック 再生手段 3 1の後段に切り替え手段 8 1を設けて、 第 2のクロック信号 3 2と第 3のクロック信号 1 0 6とのいずれか一方を選択出来る様にする構成としても良 い。 この構成により、 表示手段 1 8における表示画像のフレーム周波数を自由に 切り替えることが可能となる。 上記実施の形態 3、 4の構成に、 上述した様に切 り替え手段 8 1を追加した場合の構成図を第 8図、 第 9図に示す。
以上のように、 本願第 1の発明の画像複号化装置においては、 例えば、 復号手 段から出力される第 1のディジタルビデオ信号とメモリから読み出される合成デ ィジタル信号と D A変換手段とは同期しているので、 第 1のディジタルビデオ信 号を、 表示フレームのずれが発生することなく表示手段に表示させることが可能 である。
また、 本願第 2の発明の画像復号化装置においては、 例えば、 第 2の合成ディ ジタルビデオ信号は第 2のクロック信号に同期され、 また、 D A変換も第 2のク 口ック信号に同期して行われるので、 第 1のディジタルビデオ信号の第 1のフレ ーム周波数よりも高い周波数に設定された第 2のフレーム周波数を有する第 2の アナ口グビデオ信号を、 表示フレームのずれが発生することなく表示手段に表示 させることが可能であり、 また、 表示フリツ力を減少させることができる。
また、 本願第 3の発明の画像複号化装置においては、 例えば、 第 3の合成ディ ジタルビデオ信号は第 2のクロック信号に同期され、 また、 D A変換も第 2のク 口ック信号に同期して行われるので、 第 1のディジタルビデオ信号の空間解像度 を増加させた第 3のアナログビデオ信号を、 表示フレームのずれが発生すること なく、 表示手段に表示させることが可能である。
また、 本願第 4の発明の画像複号化装置においては、 例えば、 第 4の合成ディ ジタルビデオ信号は第 2のクロック信号に同期され、 また、 DA変換も第 2のク 口ック信号に同期して行われるので、 第 1のディジタルビデオ信号の空間解像度 を減少させた第 4のアナ口グビデオ信号を、 表示フレームのずれが発生すること なく、 表示手段に表示させることが可能である。
また、 本願第 5の発明の画像複号化装置においては、 例えば、 復号手段から出 力される第 1のディジタルビデオ信号とメモリから読み出される少なくとも第 1 のディジタルビデオ信号を含む信号と D A変換手段とは同期している。 そのため、 アナ口グビデオ信号を、 表示フレームずれが発生することなく表示手段に表示さ せることが可能であり、 又、 第 1のクロック信号と独立の D A変換を行い、 表示 画像のフレーム周波数を独自に設定することが可能であるため、 上述した通りュ ザに顕著な利便性を与えるものである。
また、 本願第 6の発明の画像復号ィヒ装置においては、 例えば、 上記第 2の発明 の構成に対して、 第 2のクロック信号とは独立の第 3のクロック信号を生成する タイミング生成手段と、 前記第 2のクロック信号と前記第 3のクロック信号の内、 いずれか一方のクロック信号に切り替える切り替え手段とを更に備え、 D A変換 手段が、 前記切り替え手段から出力された前記クロック信号に同期して、 第 2の 合成ディジタル信号を第 2のアナログ信号に変換する構成である。 即ちこの構成 の場合、 例えば第 7図に示した様に、 第 2の合成ディジタルビデオ信号は第 2の クロック信号に同期され、 また、 D A変換も第 2のクロック信号に同期して行わ れるので、 第 1のディジタルビデオ信号の第 1のフレーム周波数よりも高い周波 数に設定された第 2のフレーム周波数を有する第 2のアナログビデオ信号を、 表 示フレームのずれが発生することなく表示手段に表示させることが可能であり、 又、 第 2のクロック信号と独立の D A変換を行い、 表示画像のフレーム周波数を 独自に設定することが可能であるため、 ュ一ザに顕著な利便性を与えるものであ る。
また、 本願第 7の発明の画像復号化装置においては、 例えば、 上記第 2の発明 の構成に対して、 第 2のクロック信号とは独立の第 3のクロック信号を生成する タイミング生成手段と、 前記第 2のクロック信号と前記第 3のクロック信号の内、 いずれか一方のクロック信号に切り替える切り替え手段とを更に備え、 D A変換 手段が、 前記切り替え手段から出力された前記クロック信号に同期して、 第 3の 合成ディジタル信号を第 3のアナログ信号に変換する構成である。 即ちこの構成 の場合、 例えば、 第 8図に示した様に、 第 3の合成ディジタルビデオ信号は第 2 のクロック信号に同期され、 また、 D A変換も第 2のクロック信号に同期して行 われるので、 第 1のディジタルビデオ信号の空間解像度を増加させた第 3のアナ ログビデオ信号を、 表示フレームのずれが発生することなく、 表示手段に表示さ せることが可能であり、 又、 第 2のクロック信号と独立の D A変換を行い表示フ レーム数を独自に設定することが可能であるため、 ユーザに顕著な利便性を与え るものである。 また、 本願第 8の発明の画像復号化装置においては、 例えば、 上記第 3の発明 の構成に対して、 第 2のクロック信号とは独立の第 3のクロック信号を生成する クロック生成手段と、 前記第 2のクロック信号と前記第 3のクロック信号の内、 いずれか一方のクロック信号に切り替える切り替え手段とを更に備え、 D A変換 手段が、 前記切り替え手段かの出力された前記クロック信号に同期して、 第 4の 合成ディジタル信号を第 3のアナログ信号に変換する構成である。 即ちこの構成 の場合、 例えば、 第 9図に示した様に、 第 4の合成ディジタルビデオ信号は第 2 のクロック信号に同期され、 また、 D A変換も第 2のクロック信号に同期して行 われるので、 第 1のディジタルビデオ信号の空間解像度を減少させた第 4のアナ ログビデオ信号を、 表示フレームのずれが発生することなく、 表示手段に表示さ せることが可能であり、 又、 第 2のクロック信号と独立の D A変換を行い表示フ レーム数を独自に設定することが可能であるため、 ユーザに顕著な利便性を与え るものである。 産業上の利用可能性
以上説明したように、 本発明によれば、 例えば、 ディジタノレ伝送ス トリームか ら抽出したタイムスタンプ信号から第 1のクロック信号を再生する第 1のクロッ ク再生手段と、 ディジタルビデオストリームを復号し、 第 1のクロック信号に同 期した、 第 1のフレーム周波数を有する第 1のディジタルビデオ信号を出力する 復号手段と、 グラフィック生成手段と、 第 1のディジタルビデオ信号とグラフィ ック信号とを重畳して第 1のクロック信号に同期した第 1の合成ディジタルビデ ォ信号を出力する重畳手段と、 第 1の合成ディジタルビデオ信号をアナログ信号 に変換する D A変換手段等を備えた画像複号化装置を構成することにより、 ディ ジタルビデオ信号とグラフィック信号とを重畳して表示しても、 コマ落ちや表示 の乱れのない画像を得ることが出来る。

Claims

請 求 の 範 囲
1 . フレーム符号化またはフィールド符号化によって符号化したディジタル ビデオビットストリームと、 タイムスタンプ信号とを多重化したディジタノレ伝送 ストリ一ムから画像を復号する画像複号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットストリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のクロック信号を再生する第 1のクロック再 生手段と、
前記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数を 有する、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力する 復号手段と、
グラフィック信号を生成するグラフィック生成手段と、
前記第 1のディジタルビデオ信号と前記グラフィック信号とを重畳して第 1の ク口ック信号に同期する第 1の合成ディジタル信号を出力する重畳手段と、 少なくとも前記第 1のディジタルビデオ信号を記憶するメモリ手段と、 前記第 1のクロック信号に同期して前記第 1の合成ディジタル信号を第 1のァ ナログ信号に変換する D A変換手段とを備えた画像復号化装置。
2 . フレーム符号化またはフィールド符号化によつて符号化したディジタル ビデオビットストリームと、 タイムスタンプ信号とを多重化したディジタル伝送 ストリームから画像を復号する画像複号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットストリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のクロック信号を再生する第 1のクロック再 生手段と、
前記第 1のクロック信号から第 2のク口ック信号を再生する第 2のクロック再 生手段と、
前記ディジタルビデオビッ トストリームを復号して、 第 1のフレーム周波数を 有する、 前記第 1のク口ック信号に同期した第 1のディジタルビデオ信号を出力 する復号手段と、
グラフィック信号を生成するグラフィック生成手段と、
前記第 1のディジタルビデオ信号と前記グラフィック信号とを重畳して前記第 2のクロック信号に同期する第 2のフレーム周波数を有する第 2の合成ディジタ ル信号を出力する重畳手段と、
少なくとも前記第 1のディジタルビデオ信号を記憶するメモリ手段と、 前記第 2のクロック信号に同期して前記第 2の合成ディジタノレ信号を第 2のァ ナログ信号に変換する DA変換手段とを備えた画像復号化装置。
3 . フレーム符号化またはフィールド符号化によって符号ィ匕したディジタル ビデオビットストリームと、 タイムスタンプ信号とを多重化したディジタル伝送 ストリームから画像を復号する画像複号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットストリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のクロック信号を再生する第 1のクロック再 生手段と、
前記第 1のクロック信号から第 2のクロック信号を再生する第 2のクロック再 生手段と、
前記ディジタルビデオビットストリームを復号して、 第 1のフレーム周波数を 有する、 第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力する 復号手段と、
グラフィック信号を生成するグラフィック生成手段と、
前記第 1のディジタルビデオ信号の空間解像度を増加させた第 2のディジタル ビデオ信号を出力する補間手段と、
前記第 2のディジタルビデオ信号と前記グラフィック信号とを重畳して前記第 2のクロック信号に同期する第 3の合成デイジタル信号を出力する重畳手段と、 少なくとも前記第 2のディジタルビデオ信号を記憶するメモリ手段と、 前記第 2のクロック信号に同期して前記第 3の合成ディジタル信号を第 3のァ ナログ信号に変換する D A変換手段とを備えた画像複号化装置。
4 . フレーム符号化またはフィールド符号化によつて符号化したディジタル ビデオビットストリームと、 タイムスタンプ信号とを多重化したディジタル伝送 ストリ一ムから画像を復号する複号化装置であって、
前記ディジタル伝送ストリームからディジタルビデオビットストリームとタイ ムスタンプ信号とを抽出する多重化分離手段と、
前記タイムスタンプ信号から第 1のクロック信号を再生する第 1のクロック再 生手段と、
前記第 1のクロック信号から第 2のクロック信号を再生する第 2のクロック再 生手段と、
前記ディジタルビデオビッ トストリ一ムを復号して、 第 1のフレーム周波数を 有する、 前記第 1のクロック信号に同期した第 1のディジタルビデオ信号を出力 する復号手段と、
グラフィック信号を生成するダラフィック生成手段と、 前記第 1のディジタルビデオ信号の空間解像度を減少させた第 3のディジタル ビデオ信号を出力する間引き手段と、
前記第 3のディジタルビデオ信号と前記グラフィック信号とを重畳して前記第 2のクロック信号に同期する第 4の合成ディジタル信号を出力する重畳手段と、 少なくとも前記第 3のディジタルビデオ信号を記憶するメモリ手段と、 前記第 2のクロック信号に同期して前記第 4の合成ディジタル信号を第 4のァ ナログ信号に変換する D A変換手段とを備えた画像複号化装置。
5 . 前記第 1のクロック信号とは独立の第 3のクロック信号を生成するタイ ミング生成手段と、
前記第 1のク口ック信号と前記第 3のク口ック信号の内、 いずれか一方のク口 ック信号を選択して出力する切り替え手段とを備え、
前記切り替え手段から出力された前記クロック信号に D A変換手段を同期させ たことを特徴とする請求項 1に記載の画像復号化装置。
6 . 前記第 2のクロック信号とは独立の第 3のクロック信号を生成するタイ ミング生成手段と、
前記第 2のク口ック信号と前記第 3のク口ック信号の内、 いずれか一方のク口 ック信号を選択して出力する切り替え手段とを備え、
前記切り替え手段から出力された前記クロック信号に D A変換手段を同期させ たことを特徴とする請求項 2に記載の画像複号化装置。
7 . 前記第 2のクロック信号とは独立の第 3のクロック信号を生成するタイ ミング生成手段と、
前記第 2のクロック信号と前記第 3のクロック信号の内、 いずれか一方のク口 ック信号を選択して出力する切り替え手段とを備え、 前記切り替え手段から出力された前記クロック信号に D A変換手段を同期させ たことを特徴とする請求項 3に記載の画像復号化装置。
8 . 前記第 2のクロック信号とは独立の第 3のクロック信号を生成するタィ ミング生成手段と、
前記第 2のク口ック信号と前記第 3のクロック信号の内、 いずれか一方のクロ ック信号を選択して出力する切り替え手段とを備え、
前記切り替え手段から出力された前記クロック信号に D A変換手段を同期させ たことを特徴とする請求項 4に記載の画像複号化装置。
PCT/JP1999/000532 1998-02-20 1999-02-08 Image decoder Ceased WO1999043154A1 (en)

Priority Applications (3)

Application Number Priority Date Filing Date Title
US09/402,836 US6486922B1 (en) 1998-02-20 1999-02-08 Synchronization method of image decoder
EP99901963A EP0979005B1 (en) 1998-02-20 1999-02-08 Image decoder
DE69937661T DE69937661D1 (de) 1998-02-20 1999-02-08 Bilddekodierer

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP3837398 1998-02-20
JP10/038373 1998-02-20

Publications (1)

Publication Number Publication Date
WO1999043154A1 true WO1999043154A1 (en) 1999-08-26

Family

ID=12523490

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP1999/000532 Ceased WO1999043154A1 (en) 1998-02-20 1999-02-08 Image decoder

Country Status (5)

Country Link
US (1) US6486922B1 (ja)
EP (1) EP0979005B1 (ja)
DE (1) DE69937661D1 (ja)
TW (1) TW385617B (ja)
WO (1) WO1999043154A1 (ja)

Families Citing this family (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4103321B2 (ja) * 2000-10-24 2008-06-18 三菱電機株式会社 画像表示装置および画像表示方法
JP4519658B2 (ja) * 2005-01-04 2010-08-04 株式会社東芝 再生装置
JP4417854B2 (ja) * 2005-01-04 2010-02-17 株式会社東芝 再生装置
JP4737991B2 (ja) * 2005-01-04 2011-08-03 株式会社東芝 再生装置
US8233540B2 (en) * 2005-03-10 2012-07-31 Qualcomm Incorporated Method of time base reconstruction for discrete time labeled video
JP4625781B2 (ja) * 2006-03-22 2011-02-02 株式会社東芝 再生装置
JP5194564B2 (ja) * 2007-05-29 2013-05-08 ソニー株式会社 画像処理装置および方法、プログラム、並びに記録媒体
RU2012108637A (ru) * 2009-09-29 2013-09-20 Шарп Кабусики Кайся Устройство вывода изображения и способ синтеза изображения
US11496173B2 (en) * 2010-09-16 2022-11-08 Benjamin J. Sheahan Apparatus and method for conversion between analog and digital domains with a time stamp
CN115862528B (zh) * 2022-12-22 2025-08-01 杭州海康威视数字技术股份有限公司 拼接显示方法、装置、led拼控器、存储介质及系统

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62281571A (ja) * 1986-05-29 1987-12-07 Matsushita Electric Ind Co Ltd 映像処理装置
JPS6460155A (en) * 1987-08-31 1989-03-07 Canon Kk Image processor
JPS6489683A (en) * 1987-09-30 1989-04-04 Hitachi Ltd Television receiver
JPH10304270A (ja) * 1997-04-25 1998-11-13 Sanyo Electric Co Ltd 映像信号処理装置

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4580165A (en) * 1984-04-12 1986-04-01 General Electric Company Graphic video overlay system providing stable computer graphics overlayed with video image
JPH08511390A (ja) * 1993-06-07 1996-11-26 サイエンティフィック−アトランタ・インコーポレーテッド 加入者端末用ディスプレーシステム
US5701161A (en) * 1994-12-14 1997-12-23 Williams; Mark C. Method and apparatus for providing real time data on a viewing screen concurrently with any programing in process
US5898695A (en) * 1995-03-29 1999-04-27 Hitachi, Ltd. Decoder for compressed and multiplexed video and audio data
US5710573A (en) * 1995-05-04 1998-01-20 Winbond Electronics Corp. Scaled video output overlaid onto a computer graphics output
US5898441A (en) * 1995-06-16 1999-04-27 International Business Machines Corporation Method and apparatus for integrating video capture and monitor
KR970049406A (ko) * 1995-12-15 1997-07-29 김광호 그래픽 오버레이속도 향상기능을 갖는 화상처리장치
US5818539A (en) * 1996-03-29 1998-10-06 Matsushita Electric Corporation Of America System and method for updating a system time constant (STC) counter following a discontinuity in an MPEG-2 transport data stream
EP0908059B1 (en) * 1996-06-26 2010-12-15 Sony Electronics, Inc. System and method for overlay of a motion video signal on an analog video signal
US5856973A (en) * 1996-09-10 1999-01-05 Thompson; Kenneth M. Data multiplexing in MPEG server to decoder systems
US6111611A (en) * 1997-07-10 2000-08-29 Thomson Consumer Electronics System for forming and processing program specific information suitable for terrestrial, cable or satellite broadcast

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS62281571A (ja) * 1986-05-29 1987-12-07 Matsushita Electric Ind Co Ltd 映像処理装置
JPS6460155A (en) * 1987-08-31 1989-03-07 Canon Kk Image processor
JPS6489683A (en) * 1987-09-30 1989-04-04 Hitachi Ltd Television receiver
JPH10304270A (ja) * 1997-04-25 1998-11-13 Sanyo Electric Co Ltd 映像信号処理装置

Non-Patent Citations (3)

* Cited by examiner, † Cited by third party
Title
HIROSHI FUJIWARA, "Point Zukaishiki Saishin MPEG Kyoukasho", 1st Edition, TOKYO, ASCII CORP., 1995, pages 235-238. *
See also references of EP0979005A4 *
THE INSTITUTE OF IMAGE INFORMATION AND TELEVISION ENGINEERS, "Sougou Multimedia Sensho MPEG", 1st Edition, TOKYO, OHMUSHA, LTD., 1996, pages 54-55. *

Also Published As

Publication number Publication date
US6486922B1 (en) 2002-11-26
EP0979005A4 (en) 2005-08-10
EP0979005A1 (en) 2000-02-09
EP0979005B1 (en) 2007-12-05
DE69937661D1 (de) 2008-01-17
TW385617B (en) 2000-03-21

Similar Documents

Publication Publication Date Title
JP4565046B2 (ja) 表示装置
JP3617573B2 (ja) フォーマット変換回路並びに該フォーマット変換回路を備えたテレビジョン受像機
TW200830874A (en) Image information transmission system, image information transmitting apparatus, image information receiving apparatus, image information transmission method, image information transmitting method, and image information receiving method
JP4008688B2 (ja) 信号送信装置及び信号受信装置
CN1266333A (zh) 用于传送数字通用盘片信息的装置和方法
WO1995001704A1 (fr) Appareil et procede de codage/decodage de donnees de sous-titres
JPH0879641A (ja) テレビジョン受信機
JPH0888836A (ja) テレビジョン受信機
JP2915676B2 (ja) 映像信号記録・再生装置
WO1999043154A1 (en) Image decoder
JPH11150706A (ja) 高解像度および一般映像記録用光ディスク、光ディスク再生装置、光ディスク記録装置および再生制御情報生成装置
JP3555457B2 (ja) テレビジョン信号の符号化装置および復号化装置
JPH04502391A (ja) 従来のテレビジョン規格と互換性のあるテレビジョン伝送方法
JPH11341495A (ja) 画像復号化装置
JP2001346123A (ja) ディジタル放送受信機
JP2008306660A (ja) 映像信号処理装置
JP3910149B2 (ja) 番組録画装置、番組再生装置、及び番組録画方法
KR100215812B1 (ko) 디지탈/아나로그 겸용 시스템의 오에스디 처리장치
KR100246456B1 (ko) 비디오신호 오버레이장치
KR20010023520A (ko) 고해상도 및 일반 영상 기록용 광디스크, 광디스크 재생장치, 광디스크 기록 장치 및 재생 제어 정보 생성 장치
JP3281860B2 (ja) ディジタル放送受信機
KR100253228B1 (ko) 디지탈 위성방송 수신기의 더블화면 디스플레이장치
JP2006180091A (ja) コンテンツ合成装置及び方法
JPH08331520A (ja) Ｅｄｔｖデコーダ装置
JP3246084B2 (ja) 画残りを防止したｍｕｓｅデコーダ

Legal Events

Date Code Title Description
AK Designated states

Kind code of ref document: A1

Designated state(s): US

AL Designated countries for regional patents

Kind code of ref document: A1

Designated state(s): AT BE CH CY DE DK ES FI FR GB GR IE IT LU MC NL PT SE

WWE Wipo information: entry into national phase

Ref document number: 09402836

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 1999901963

Country of ref document: EP

121 Ep: the epo has been informed by wipo that ep was designated in this application
WWP Wipo information: published in national office

Ref document number: 1999901963

Country of ref document: EP

WWG Wipo information: grant in national office

Ref document number: 1999901963

Country of ref document: EP