WO1999049355A1 - Liquid crystal display device - Google Patents

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WO1999049355A1
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Masumitsu Ino
Hiroyoshi Tsubota
Hiroaki Ichikawa
Shinichi Teraguchi
Taketo Oka
Toru Akutagawa
Toshikazu Maekawa
Yoshiharu Nakajima
Naoshi Goto
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Sony Corp
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    • G09G3/3611—Control of matrices with row and column drivers
    • G09G3/3696—Generation of voltages supplied to electrode drivers

Definitions

  • the present invention relates to a liquid crystal display (LCD), and more particularly to a matrix type liquid crystal display in which a driver circuit for applying a signal potential to each pixel is provided as an external circuit of the liquid crystal display panel.
  • LCD liquid crystal display
  • driver circuit for applying a signal potential to each pixel is provided as an external circuit of the liquid crystal display panel.
  • Matrix type liquid crystal display devices used in personal computer-based processors are mainly used.
  • the matrix-type liquid crystal display device is excellent in response speed and image quality, and has become an optimal display device for the recent trend toward power saving.
  • a non-linear element such as a transistor or a diode is used for each pixel of a liquid crystal display panel.
  • a thin film transistor TFT
  • a driver IC for applying a predetermined voltage to each pixel is provided outside the liquid crystal display panel.
  • the output of the external driver IC and the signal line of the liquid crystal display panel usually have a one-to-one correspondence. That is, the output voltage from each output terminal of the driver IC is directly supplied to the corresponding signal line.
  • the number of pins of the dry cell I may be excessive.
  • the extra pin portion of the output pin of the driver IC 101 becomes an extra connection area that does not contribute to image display, and Since the left and right frame portions of the panel 102 are occupied, the horizontal size of the liquid crystal display panel 102 is increased, which hinders the compactness of the entire liquid crystal display device.
  • the dry I C the dry I C
  • connection portion 104 on the liquid crystal display panel 102 is connected to each of the signal lines at a connection portion 104 on the liquid crystal display panel 102 via a flexible cable 103.
  • a liquid crystal display device includes a display unit in which a plurality of pixels are two-dimensionally arranged at an intersection between a plurality of rows of gate lines and a plurality of columns of signal lines wired in a matrix.
  • a plurality of driver circuits for applying a signal potential to each pixel of the display unit through a plurality of columns of signal lines, and setting the number of output terminals of the plurality of driver circuits to the same number for each of the plurality of columns;
  • the signal lines for a plurality of columns have a fraction when arranging them sequentially in correspondence with each of the signal lines, the number of output terminals of one of the plurality of driver circuits is set to the above fraction.
  • Another liquid crystal display device is a display unit in which a plurality of pixels are two-dimensionally arranged at an intersection of a plurality of rows of gate lines and a plurality of columns of signal lines wired in a matrix. And a plurality of driver circuits for applying a signal potential to each pixel of the display unit through a plurality of columns of signal lines. The number of output terminals of each of the plurality of driver circuits is reduced by a plurality of columns of signal lines. Set to a divisor of the total number of
  • each output terminal is set to a divisor of the total number of signal lines, and the number of drivers determined by the number of output terminals is determined. Arrange the circuit. As a result, there is no fractional signal line for a plurality of driver circuits. Therefore, since the output terminals of the driver circuit can be connected to each of the signal lines without leaving any excess, the display section contributes to image display. There is no extra connection area.
  • FIG. 1 is a schematic configuration diagram showing an example of a conventional matrix-type liquid crystal display device.
  • FIG. 2 is a wiring diagram of a liquid-crystal display portion in the matrix-type liquid crystal display device according to the present invention.
  • 3 is a circuit configuration diagram of a pixel
  • FIG. 4 is a block diagram showing an example of an internal configuration of a driver IC
  • FIG. 5 is a schematic configuration diagram showing a first embodiment of the present invention
  • FIG. FIG. 7 is a schematic configuration diagram illustrating a second embodiment of the present invention
  • FIG. 7 is a wiring diagram of a liquid crystal display unit in a matrix type liquid crystal display device using time division driving
  • FIG. 9 is a timing chart of each signal in the case of 3 time-division driving
  • Fig. 10 is a concrete diagram of a set of time-division switches.
  • FIG. 11A is a cross-sectional structural view showing an example of a thin film transistor having a bottom gate structure.
  • FIG. B is a cross-sectional structure diagram showing an example of a thin film transistor having a top gate structure.
  • FIG. 12 is a diagram showing a writing state of a signal voltage to each pixel in the case of three-time division driving.
  • Fig. 13B is a diagram for comparing the case of 4 time division with the case of 3 time division.
  • Fig. 14 is a configuration diagram of an example of an SXGA display type liquid crystal display device.
  • FIG. 16A, 16B and 16 show the case with the blanking period (solid line) and the case without the blanking period (dotted line).
  • Fig. 17 is a circuit diagram showing the circuit configuration of a liquid crystal pixel.
  • Fig. 18 is a waveform diagram showing the rising and falling waveforms of a dry IC being asymmetric with respect to the time axis.
  • FIG. 19 is a diagram for explaining the fluctuation of the potential of the C s line, and FIG. Waveform diagram in the case of a symmetry with respect to the rising waveform and falling waveform time axis driver IC, a second 1 figure in the case of 1 7 inches SXGA display system Rrise, Te of fall Fig.
  • FIG. 22 shows a simulation result of the time difference and the fluctuation of the C s line.
  • Fig. 22 shows an example of the numerical value of the period in the case of the SXGA display method.
  • Fig. 23 shows the UXGA display type liquid crystal display device.
  • An example configuration diagram FIG. 24 is a diagram showing an example of numerical values of a period in the case of the UXGA display method,
  • FIG. 25 is a configuration diagram of an example of a VGA display type liquid crystal display device, and
  • FIG. 27 is a diagram showing an example of a numerical value of a period in each display mode of VGA and Q VGA, and
  • FIG. 28 is a diagram of a driver IC.
  • FIG. 29 is a block diagram showing an example of the configuration of an output circuit in the driver IC.
  • FIG. 30 is a block diagram showing a conventional example of the configuration around the memory circuit.
  • FIG. 31 is a block diagram showing an improved example of the configuration around the memory circuit.
  • FIGS. 32A and 32B are TN solutions. Of the V-T curve of the liquid crystal when the crystal is used.
  • Fig. 33A, Fig. 33B and Fig. 33C show the equivalent circuit diagram showing an example of the configuration around the time division switch.
  • FIG. 34 is a timing chart for explaining the operation of the equivalent circuit of FIG. 33, FIG. 33, FIG. 33, and FIG. 33 C, FIG. 35, FIG. And FIG.
  • FIG. 35C is an equivalent circuit diagram showing another example of the configuration around the time division switch.
  • FIG. 36 is a circuit diagram showing another example of the configuration around the time division switch.
  • Fig. 37 ⁇ shows the relationship between the pixel array and the scanning direction of the time-division switch in the case of the 1H inversion drive method
  • Fig. 37. B is a diagram showing the relationship between the pixel arrangement and the scanning direction of the time-division switch in the case of the dot inversion driving method.
  • FIG. 2 shows a liquid crystal display in the matrix type liquid crystal display device according to the present invention. It is a wiring diagram of an indication part.
  • This matrix-type liquid crystal display device has a plurality of gate lines 11-1, 1 1-2, 1 1-3,... And a plurality of columns of signal lines 1 2-1, 1 2-. 2, 1 2-3, ... are arranged in a matrix on the surface of the liquid crystal, and a backlight is arranged on the back side of the liquid crystal.
  • the intersections of the gate lines 11-1, 1 1-2, 1 1-3,... and the signal lines 12-1, 1, 2-2, 1 2-3,... become pixels, and the liquid crystal display Panel (display part) 10 is formed. The configuration of this pixel will be described later.
  • each of the gate lines 11-1, 11-2, 11-3,... is connected to each output end of the corresponding row of the vertical drive circuit 13.
  • the vertical drive circuit 13 is formed by thin-film transistors on the same substrate as the liquid crystal display panel, and applies a scanning pulse to the gate lines 11-1, 11-2, 11-3, ... in order. Vertical scanning is performed by selecting each pixel on a row-by-row basis.
  • the vertical drive circuit 13 is provided only on one side of the liquid crystal display panel 10, but it is a matter of course that the vertical drive circuit 13 may be provided on both sides of the liquid crystal display panel 10. .
  • a plurality of driver ICs 14-1, 14-2, 14-4 that apply a predetermined voltage corresponding to image data to the signal lines 12-1, 1-2-2, 12-3, ... -3,... are provided as external circuits of the liquid crystal display panel 10.
  • Digital image data that can display, for example, 512 or more colors with 8 or more gradations is input to a plurality of dry cells I C 14-1, 14-2, 14-3, ....
  • FIG. 3 is a circuit configuration diagram of a pixel.
  • each pixel 20 includes a thin film transistor 21, an additional capacitor 22, and a liquid crystal capacitor 23.
  • the thin film transistor 21 has a gate electrode connected to the gate lines 11-1, 1 1-2, 1 1-3,..., and a source electrode connected to the gate line.
  • the liquid crystal capacitor 23 corresponds to the pixel electrode formed by the thin film transistor 21 and the corresponding pixel electrode. Means the capacitance generated between the counter electrode and the counter electrode. Then, the potential held in the pixel electrode is written at a potential of “H” or “L”.
  • H indicates a high voltage write state
  • L indicates a low voltage write state.
  • VCOM common potential
  • VCOM common potential
  • the signal voltage is periodically changed to a high voltage H and a low voltage L in one field cycle.
  • This AC driving can reduce the polarization action of the liquid crystal molecules, and can prevent the charging of the liquid crystal molecules or the charging of the insulating film existing on the electrode surface.
  • FIG. 4 is a block diagram showing an example of the internal configuration of the driver ICs 14-1, 14-2, 14-3,.... As is apparent from FIG.
  • these dryno ICs have a horizontal shift register circuit 31, a sampling switch group 32, a level shifter 33, a data latch circuit 34, and a digital / analog conversion circuit 35.
  • the horizontal shift register circuit 31 outputs horizontal scan pulses sequentially to perform horizontal scan (column scan). I do.
  • Each of the sampling switches in the sampling switch group 32 sequentially samples the input digital image data data1 to data5 in response to the horizontal scanning pulse from the horizontal shift register circuit 31.
  • the level shifter 33 boosts the digital data of, for example, 5 V sampled by the sampling switch group 32 to digital data of a liquid crystal driving voltage.
  • the data latch circuit 34 is a memory for storing digital data boosted by the level shifter 33 for one horizontal period.
  • the digital analog conversion circuit 35 converts digital data for one horizontal period output from the data latch circuit 34 into an analog signal and outputs the analog signal.
  • a feature of the present invention is that each of the signal lines 12-1, 12-2, 12-3,... It is in the configuration of the connection part with each output pin (output terminal) of IC14-1, 14-2, 14-3,....
  • a general-purpose driver IC having 120 output pins for example, is used as the dry-circuit ICs 14-1, 14-2, 14-3,..., and the signal lines 12-1, 1 2-2, 1 2-3, .
  • a driver IC with 72 output pins is used as the driver IC that carries the fractional 72 signal lines.
  • a total of 26 dry ICs, including the dry IC, are arranged in the horizontal direction in the order of 14-1, 14-2, 14-3,..., 14-26.
  • driver ICs when driver ICs are sequentially arranged as shown in FIG. 5, the driver ICs having the 72 output pins are referred to as a driver IC 14-26 arranged at the 26th position. Used. In other words, the number of signal lines allocated to the other 25 dry ICs 14-1, 4-1, 14-2, 14-3, ..., 14-25 is 120. On the other hand, the number of signal lines allocated to the 26th driver IC 14-26 is 72.
  • the 26 driver ICs 14-1, 14-2 arranged in this way are used. , 1 4-3,..., 14-26, each output pin is connected to the signal line 1 2-1, 1 2 at the connection 16 on the LCD panel 10 via the flexible cable 15. -2, 1 2-3, (2003), and apply a predetermined voltage to each pixel via these signal lines 12 -1, 1 2-2, 1 2-3, .... Become.
  • the position where the driver ICs for the fraction of the signal line are arranged is the last position (in this example, the 26th position).
  • the present invention is not limited to this. It is also possible. Further, the numerical values shown in this example are merely examples, and the present invention is not limited to these numerical values.
  • the liquid crystal display panel 10 has 10 24 lines for each color of R, G, and B, that is, 3 072 signal lines 12-1, 12-2, I have 1 2-3,....
  • the number of output pins of the driver ICs 14-1, 1 4-2, 1 4-3,... 1 Set to a divisor of the total number of 2-3,... (that is, the number of horizontal display dots)
  • the six dry ICs 14-1, 14-2, 14-3, ..., 14-6 arranged in this way have their output pins connected via a flexible cable 15. Connected to the signal lines 1 2-1, 1 2-2, 1 2-3,... at the connection 16 on the liquid crystal display panel 10, these signal lines 1 2-1, 1 2-2 , 1 2-3,..., A predetermined voltage is applied to each pixel.
  • each output pin number is set to the signal line 12-1
  • the number of driver ICs By setting the number of driver ICs to a divisor of the total number of 1 2-2, 1 2-3,..., and arranging the number of driver ICs determined by the number of output pins, there is no fraction on the signal line and the driver ICs Can be connected to each of the signal lines without leaving extra output pins. As a result, there is no extra connection area in the liquid crystal display panel 10 that does not contribute to image display.
  • the numerical values shown in this example are merely examples, and the present invention is not limited to these numerical values.
  • the number of driver ICs is small, the number of driver ICs is small, which is advantageous for cost reduction.
  • the number of driver ICs is large, if a defective part occurs in a part of the circuit, only the IC containing the defective part is replaced There is an advantage that can be handled by doing. Therefore, when setting the number of output pins of the driver IC, the number of driver ICs determined by the number of output pins may be determined.
  • XGA 102 4 pixels X 768 pixels
  • other display methods such as NTSC (640 pixels X 480 pixels) display, Applicable to VGA (800 pixels X 600 pixels) display, S XGA (1280 pixels X 104 pixels) display, UXGA (1600 pixel X 140 pixels) display Needless to say.
  • the time-division driving method refers to a method in which a plurality of signal lines are regarded as one unit (block), and signals to be supplied to the plurality of signal lines in the one-division block are output from the driver IC in a time-series manner.
  • the liquid crystal display panel is provided with a time-division switch with multiple signal lines as one unit, and these time-division switches time-divide the time-series signals output from the dryino IC and sequentially transmit them to multiple signal lines. This is the driving method to be applied.
  • this time division driving method the number of output pins of the driver IC can be reduced.
  • FIG. 7 is a wiring diagram of a liquid crystal display unit in a matrix type liquid crystal display device using a time division driving method.
  • This matrix type liquid crystal display device has a plurality of gate lines 41-1, 41-2, 41-3, ... and a plurality of signal lines 42-1, 42. -2, 4 2-3, ... are arranged in a matrix on the surface of the liquid crystal, and a backlight is arranged on the back side of the liquid crystal.
  • This pixel has, for example, the configuration shown in FIG.
  • the vertical drive circuit 43 is a thin film on the same substrate as the liquid crystal display panel. It is formed by transistors, and performs vertical scanning by sequentially applying scanning pulses to the gate lines 41-1, 41-2, 41-3,... And selecting each pixel in row units.
  • a plurality of driver ICs for applying a predetermined voltage corresponding to image data to the signal lines 4 2-1, 4 2-2, 4 2-3,... Only the driver IC 44 is shown), which is provided as an external circuit of the liquid crystal display panel 40.
  • digital image data that enables display of 512 or more colors with 8 or more gradations is input to the dry IC 44.
  • the driver IC 44 has, for example, the configuration shown in FIG.
  • a dot inversion drive IC is used as the driver IC 44.
  • the driver IC44 outputs a signal voltage whose potential is inverted for each odd-numbered and even-numbered output terminal in order to realize dot inversion driving.
  • the dot inversion drive is a drive method for inverting the polarity of a voltage applied to an adjacent dot (pixel), and is considered to be a good drive method for improving image quality.
  • the driver IC 44 is further configured to use a plurality of signal lines as one unit and to output signals given to the plurality of signal lines in a time series in order to realize time division driving.
  • An S-configured analog switch (hereinafter, referred to as a time-division switch) 46 is provided.
  • FIG. 8 shows an example of a connection configuration of the time division switch 46 in the case of .3 time division drive corresponding to R, G, and B.
  • signal voltages for three pixels of R, G, and B are sequentially output from output terminals of the driver IC 44 in time series to output lines 45-1, 45-2, 4 Output via 5-3,....
  • the signal output of the driver IC 44 is output from the ODD terminal 1 to the output line 45-1, from each of R1, Gl, and B1.
  • Pixel signals are output from the EVEN terminal 1 to the output lines 4 5-2 R 2, G 2, B 2 pixel signals are output from the ODD terminal 2 and output lines 4 5-3 are output to the R 3, G 3,
  • the signals of the respective pixels of B3 are output in the following manner:.
  • time division switch 46-1, 46-2, 4 between output line 45-1 and three signal lines 42-1, 42-2, 42-3 is used.
  • 6_3 time-division switch 4 6-4, 4 6-5, 4 between output line 45-2 and 3 signal lines 42-4, 4 2-5, 4 2-6 6-6 is a time-division switch between output line 4 5 -3 and 3 signal lines 4 2-7, 4 2-8, 4 2-9 4 6-7, 4 6-8, 4 6-9, ..., etc., three time-division switches are provided for one output line corresponding to three time-division.
  • the time-division switches 46-1, 46-2, 46-3 are CMOS analog switches (transmission switches) in which a p-channel MOS transistor and an n-channel M ⁇ S transistor are connected in parallel. ) And formed by thin film transistors on the same substrate as the liquid crystal display panel 40
  • the input terminals of the three time-division switches 46-1, 46-2, and 46-3 are commonly connected, and the common connection point is connected to the output line 45-1.
  • the signal potentials output in chronological order from the driver IC 44 are output from the three time-division switches 46-1, 46-2, and 46-3 via the output line 45-1. It is given to each input.
  • the output terminals of these time-division switches 46-1, 46-2, and 46-3 are connected to one end of three signal lines 42-1, 42-2, and 42-3, respectively. Have been.
  • control lines 47-1 to 47-6 are provided with gate lines 41-1 and 41. -2, 4 1-3, .... Wired along the wiring direction.
  • the two control input terminals of the time-division switch 46-1 that is, the gates of the n-channel [VI ⁇ S] transistor and the p-channel MOS transistor, are connected to the control lines 47-1, 47-.
  • the two control inputs of the time-division switch 46-2 are connected to the control lines 47-3, 47-4
  • the two control inputs of the time-division switch 46-3 are connected to the control lines. They are connected to 47-5 and 47-6, respectively.
  • the connection relationship of the time-division switches 46-1, 46-2, 46-3 to the six control lines 47-1 to 47-6 has been described here.
  • the split switches 46-4, 46-5, 46-6, ... have exactly the same connection relationship.
  • control lines 47-1 to 47-6 are externally supplied with control signals S for selecting three time-division switches of each group;! To S 3 and XS 1 to XS 3.
  • control signal XS :! XS3 is an inverted signal of the control signals S1 to S3.
  • the control signals S 1 to S 3 and XS 1 to XS 3 are synchronized with the time-series signal potentials output from the driver IC 44, This signal is for turning on the three time-division switches in sequence.
  • a gate electrode 52 is formed on a glass substrate 51, and a polysilicon (Poly-Si) is formed thereon via a gate insulating film 53.
  • a layer 54 is formed, and an interlayer insulating film 55 is further formed thereon.
  • a source region 56 and a drain region 57 made of an n + type diffusion layer are formed on the gate insulating film 53 on the side of the gate electrode 52.
  • the source region 56 and the drain region 57 have n ⁇ type low impurity concentration portions 56 a and 57 a, respectively.
  • Reference numeral 58 denotes an interlayer insulating film.
  • a source electrode 59 and a drain electrode 60 are connected to the n + type source region 56 and the drain region 57 through openings 58 a and 58 b formed in the interlayer insulating film 58. I have.
  • Reference numeral 61 indicates an organic film.
  • a polysilicon layer 72 is formed on a glass substrate 71, and a gate electrode 74 is formed thereon via a gate insulating film 73. Further, an interlayer insulating film 75 is formed thereon.
  • a source region 76 and a drain region 77 made of an n + -type diffusion layer are formed on the glass substrate 71 beside the polysilicon layer 72. Source region 76 and drain region
  • the source electrode 76 is connected to the n-type source region 76 and the drain region 77 through connection holes 7 ⁇ a and 75b formed in the interlayer insulating film 75. 8 and a drain electrode 79 are respectively connected.
  • Reference numeral 80 indicates an organic film.
  • time-division switches 46-1, 46-2, 46-3, 46-4, 46-5, 46-6, 46-7, 46-8, 46- 9, « are sequentially turned on in response to the externally applied gate selection signals SI, S 2, and S 3 (see the timing chart in FIG. 9).
  • the time-series signals output to the output lines 45-1, 45-2, 45-3, ... are supplied to the corresponding signal lines in three horizontal divisions during one horizontal scanning period.
  • the dot inversion driving in which the polarity is inverted between adjacent pixels in one line is performed as is apparent from FIG. FIG.
  • FIG. 12 shows the state of writing the signal voltage to each pixel in the case of the three-time-division driving shown in FIG.
  • the horizontal direction indicates the scanning order
  • the vertical direction indicates the operation order of the time-division switch
  • H indicates a high voltage
  • L indicates a low voltage writing state.
  • the number of output pins of the dry IC 44 can be reduced by applying the time division drive to the liquid crystal display device. Specifically, in the case of 3 time division driving, the number of output pins of the IC 44 can be reduced to 1/3 compared to the case where time division driving is not used. The size can be reduced.
  • the XGA display method has been described as an example.However, the present invention is similarly applicable to SHXGA (super half XGA) and HXGA (half XGA) display methods having the same number of pixels in the horizontal direction. Is
  • the standard for the SHXGA display method is an image table of 102 4 pixels x 480 pixels. It is an indication standard, and the aspect ratio is 32:15. This is characterized by being able to display XGA standard signals without horizontal scrolling, and to display VGA (video graphics array) standards in full.
  • the standard of the H XGA display method is an image display standard of 102 4 pixels X 38 4 pixels, and the aspect ratio is 8: 3. This is considered a portable terminal standard of the XGA standard.
  • each of the XGA, SHXGA, and HXGA display methods has a horizontal pixel count of 124 pixels, so the total number of signal lines is all There are 307 two lines, and the driver IC 44 that drives the signal line can be considered in common.
  • the size of the frame portion of the liquid crystal display panel (hereinafter, abbreviated as frame size) may be reduced as much as possible. Under the current manufacturing technology, for example, a frame size of 4 mm or less is targeted.
  • the frame size is 4 mm because the current TAB pad size is about 2 mm.
  • TAB and time-division switches 46-1, 46-2, 46-3, 46-4, 46-5, 46-6, 46-7 It is necessary to reduce the size of the area required for wiring and connection between 46-8, 46-9, ... to 2 mm or less.
  • the current pattern one Jung technique, about 4 m wire width, since the wiring interval is about 3. 5 mu m, 1 wires per 7. 5 w m extent of space is needed .
  • the wiring pitch of the signal lines is wider than the pitch of the output pins of the driver IC
  • a flexible cable that electrically connects between the output pins of the driver IC and the time-division switch must be connected to the liquid crystal display panel. Since the left and right sides are divided by half at the frame of the panel, the number of output pins of the driver IC is the maximum, which is twice the maximum possible number of wiring (266), that is, about 532 .
  • the condition is that the number of lines must be 532 or less and a divisor of the number of signal lines (3840 lines).
  • 320 pins are set as the number of pins.
  • the ICs 44-1 to 44-4 are arranged at regular intervals on an external substrate (not shown) separate from the liquid crystal display panel 40, and are connected via a flexible cable 15 to the liquid crystal display panel 4. It is connected to a time-division switch (not shown) at the connection part 16 of the frame of 0.
  • the number of driver IC pins is expected to increase beyond this, and it is possible to set the number of driver ICs to three or less. This can be expected to reduce the number of birds.
  • the horizontal scanning time of the SX GA display method is 21.537 ⁇ s, 15.63 ⁇ s, 12.504 A; S and 10.971 s in the standard. It is decided. In order to realize the configurations shown in FIGS. 10 and 14 under this standard, for example, it is necessary to adjust to the shortest horizontal scanning time of 10.971 iss.
  • the rise and fall times (slew rates) of the output waveforms output from the dry circuit IC 44 to the signal lines are within the above sampling time. It must be smaller than the selection period because it must be completed at the end.
  • the definition of the rise and fall of the driver IC 44 is the time during which the potential is displaced to 0% ⁇ 99.75%. As an example, if the signal amplitude of the signal line is 9 V, an error of 0.0225 V occurs.
  • a blanking period needs to be provided in the period after the time division switch of R is selected and before the second time division switch is selected. This is because the signal potential of the unselected signal line whose potential has been determined fluctuates. As the size of the selection signal line connected to the time-division switch increases, parasitic capacitance and wiring resistance will inevitably exist, which will cause a delay in the selection line time. Then, the adjacent time-division switches are simultaneously turned on and off, so that the signal potential of the unselected signal line cannot be determined.
  • Fig. 16A shows the period selected by the time-division switch at the input terminal
  • Fig. 16B shows the period selected by the time-division switch in the liquid crystal substrate
  • Fig. 16C shows the period selected by the time-division switch.
  • the signal output after switching is shown.
  • the solid line indicates the case where a blanking period is provided
  • the dotted line indicates the case where no blanking period is provided.
  • a delay time also occurs for this gate selection pulse, so that adjacent gate lines are turned on and off at the same time, causing a change in pixel potential.
  • a blanking period is also required during the switching period of the gate selection pulse. Therefore, if (the horizontal scanning time-selection time X3) / 3 is not enough as the blanking period (c), a longer time is required.
  • 4 Ons is required for a short blanking period, and this is the minimum value.
  • the fluctuation potentials of the C s lines 48-1, 48-2, 48-3,... are Asl, ⁇ s2, As3 shown in FIG.
  • a s 1, A s 2, and A s 3 are the potentials between the crosstalk generation area and the non-crosstalk generation area. Is the difference. It is known that if the potential differences As1, As2 and As3 are not more than 70 mV, they will not be judged as images. In other words, at present, if this is satisfied, it will not be judged as horizontal crosstalk.
  • the polarity between adjacent pixels is based on the counter electrode.
  • a dot inversion drive method for inversion is adopted. In the case of the dot inversion drive method, the rise time and the fall time are one-to-one on the signal lines 42-1, 42-2, 42-2,.... This is a time that cannot be ignored compared to the connected conventional liquid crystal display device.
  • the time to stabilize the Cs lines 48-1, 48-2, 48-3, ... is one-third of the conventional time, and the conditions become strict.
  • the rising and falling waveforms of the dry circuit IC 44 must be symmetrical with respect to the time axis, that is, the rising and falling times must be equal. is there.
  • the fluctuating potential can be canceled by the signal of the opposite polarity.
  • the gate lines 41-1, 41-2, 41-3, ... and the Cs lines 48-1, 48-2, 48-3, ... have almost no fluctuations. The smaller this variation is, the smaller the C s line 48-1, 48-2, 48-3, — The time during which the potential of stabilizes becomes shorter.
  • FIG. 21 shows a simulation result in the case of the 17-inch SXGA display method as an example. Considering this simulation result, it can be seen that the time difference between 3 ⁇ rise (rising) and 3 ⁇ a1I (falling) is desirably 500 ns or less. As a result, the following conditions must be satisfied.
  • ⁇ is constant at 0.5 / is, 3 ⁇ represents a transition from 0% to 90%, and 2 ⁇ represents a transition from 0% to 86%.
  • FIG. 22 shows an example of a numerical value of a period when a liquid crystal display device of the SXGA display type is manufactured.
  • the driver IC Since the total number of output pins of the IC can be one-third of the number of signal lines (480 lines), in this example, the number of driver ICs is 5 1 6 0 Z 3 2 0) It is.
  • a five-valued dry cell having 320 output pins each.
  • IC 4 4-1 to 4 4-5 ′; are arranged at a fixed interval on an external substrate (not shown) separate from the liquid crystal display panel 40, and are connected to the liquid crystal display panel 4 via a flexible cable 15. It is connected to a time-division switch (not shown) at the connection part 16 of the frame of 0.
  • the number of output pins of the driver IC is set to, for example, 320 by adopting three time division driving
  • the number of driver ICs is five.
  • the horizontal scanning time of the UXG A display method is 16 s, 13.333 is, 12.30 MS, 11.42 ⁇ s, 10.66 7 s, and 9.4 12 ⁇ s. Under this standard, in order to realize the configurations shown in Figs. 10 and 23, it is necessary to adjust, for example, the shortest horizontal scanning time to 9.412 s.
  • the sampling time needs to be 3.137 ⁇ s or less.
  • the horizontal scanning time is 16 s, 5.33 3 / s, if 13.333 s, 4.444 s, 12.30 s, 4.103 ⁇ s , 1 1, 4 2 9 // If s, the sampling time is 3.810 s, and if 10 s, the sampling time is 3.333 s or less.
  • FIG. 24 shows an example of a numerical value of a period when a liquid crystal display device of the UXGA A display type is manufactured.
  • liquid crystal display device of each of the S XGA and UXGA display types has been described above.Next, the liquid crystal display of each of the VGA, HVG A (half VGA), and Q VG A (quarter VGA) display types The case of the device will be described.
  • VGA display type liquid crystal display device First, the case of a VGA display type liquid crystal display device will be described.
  • connection portion 16 of the frame of the liquid crystal display panel 40 is connected to a time-division switch (not shown).
  • the number of output pins of the dry IC is set to, for example, 320 by employing three-time drive, the number of driver ICs is two.
  • the number of driver ICs is two.
  • driver IC it also leads to a reduction in the cost of the driver IC. Furthermore, with the advance of integrated circuit technology, the number of driver IC pins is expected to increase further, and with this, it becomes possible to set one driver IC, which reduces power consumption and product cost. Reduction can be expected.
  • the standard of the H VGA display method is 640 pixels ⁇ 240 pixels, and the number of pixels in the horizontal direction is the same as that of the VGA display method. Therefore, the same applies to the total number of signal lines. It is a book. Therefore, if, for example, 320 output pins are set as the number of output pins of the driver IC, the same number of driver ICs are set to two.
  • the standard of the Q VGA display method is 320 pixels ⁇ 240 pixels, so that the total number of signal lines is 960.
  • the number of output pins of the driver IC is, for example, 320
  • the total number of output pins of the driver IC in the case of three-time division drive is the number of signal lines (9660). Line)
  • the horizontal scanning time is 31.778 / s.
  • the sampling time since three time divisions are performed, it is necessary to select a time within 31.778 s or less. In other words, the sampling time must be less than 0.59 s.
  • the horizontal scanning time is 63 s, it is necessary that the sampling time is not more than 10.59 ⁇ s in three time divisions.
  • FIG. 27 shows an example of a numerical value of a period in the case of manufacturing a liquid crystal display device of each of the VGA and Q VGA display methods.
  • the number of wires that can be wired in the wiring area of the frame portion is determined based on the defined frame size.
  • the number n of output pins of the driver IC 44 is determined and the total number of signal lines determined by the display method is N, the number of driver ICs 44 is set to N / n.
  • the number of driver ICs can be greatly reduced as compared with the case without divisional driving, and the standby power can be greatly reduced, so that the power consumption of the entire liquid crystal display device can be reduced.
  • the time division switch (analog switch) is off in the blanking periods (a), (b), and (c) in the timing chart of FIG.
  • the potential of the signal line is in a fixed state. This affects the output from the driver IC, which is an external IC. Not done. Therefore, driving the output circuit of the driver IC during the blanking periods (a), (b), and (c) is a waste of power consumption.
  • FIG. 4 shows an example of the internal configuration of the driver IC.
  • an output circuit 36 is arranged after the D / A converter 35. Is common. Therefore, here, the output circuit 36 is stopped during the blanking periods (a), (b), and (c) to reduce the power consumption.
  • the output circuit 36 has, for example, a voltage follower circuit configuration including an operational amplifier and an output buffer.
  • the output circuit 36 having the voltage follower circuit configuration for example, when the power of the voltage follower is turned off during the blanking periods (a), (b), and (c), current does not flow through the operational amplifier and the output is high. It becomes an impedance state. As described above, power consumption can be reduced by stopping the output circuit 36 during the blanking periods ( a ), (b), and (c).
  • the liquid crystal display panel 40 has a storage capacity equivalent to one line each via, for example, three driver ICs 44-1, 44-2, and 44-3.
  • Two memory circuits (1) 8 1 and (2) 8 2 are connected.
  • the data for one line is stored in the memory circuit 81, and then the switch 83 is switched so that the data is stored in the memory circuit 82 during the period of the next one line.
  • 8 Selects only R with switch 8 linked to 3 and reads one line of R data from memory circuit 8 1 through switch 8 4-1 and reads driver IC 44-1, 4 4-2, 4 4-3 , Then select only G and write one line of G data in the same manner. Finally, select only B and write one line of B data in the same manner.
  • the memory circuit 8 1 The image is constructed by repeating the same procedure by replacing the memory circuit 82 with the memory circuit 82.
  • the video data is a data transfer rate of about 200 MHz, and there is no driver IC at which data can be written at this speed.
  • a method of simultaneously writing different data to a plurality of driver ICs is adopted so that the existing driver ICs can be used.
  • An example of a specific configuration for realizing this is shown in FIG.
  • the horizontal 30 pixels (R, G, and B totaling 90 dots) and the number of shift registers 31 (see Fig. 28) in the dry circuit IC are used to make the story easier to understand. The description will be made assuming that each stage has 10 stages.
  • a memory circuit (1) 81 and a memory circuit (2) 82 each having a storage capacity equivalent to one line are provided, and a switch 83 for switching these is provided.
  • Video data is stored in the memory circuit 81 or Supplied to the re-circuit 82.
  • switches 84-1 to 84-6 are provided for switching the R, G, and B colors, one for each of the three terminals.
  • Switches 85-1 to 85-3 for switching between the memory circuit 81 and the memory circuit 82 again are provided. Then, the selected output power of the switches 85-1 to 85-3 is supplied to the driver ICs 44-1 to 44-3.
  • the memory circuits 81 and 82 have the same number of outputs of R, G and B as the number of the drivers IC, and these outputs are respectively: It is configured to output data of ⁇ 10 dots, 11 ⁇ 20 dots, and 21 ⁇ 30 dots in order.
  • the switches 83 and 85-1 to 85-3 arranged before and after the memory circuits 81 and 82 are linked with each other, and when one of them selects the memory circuit 81, The other is designed to select the memory circuit 82.
  • one line of video data input from the outside is supplied to the memory circuit 81 through the switch 83 because the switch 83 is initially switched to the memory circuit 81 side. It is stored. Thereafter, when the switch 83 is switched to the memory circuit 82 side, the video data for the next one line is stored in the memory circuit 82.
  • the memory circuit 81 outputs the 1st to 10th dot data to the driver IC 44-1 and the 11th to 20th dot data to the driver IC 44-2. It outputs data, and outputs the 21st to 30th dot data to the Dryano ICIC 44-3. Then, in the next one line, the memory circuit 81 and the memory circuit 82 are exchanged, the same operation as described above is performed, and this is repeated to form one image.
  • the memory circuit 81 stores data for one line at first, and stores the data in the memory circuit 82 during the next one line period.
  • Switch 84-l to 84-3 to select only R, read R data from memory circuit 81 for one driver IC and write it to the driver IC, and at the same time another driver IC
  • the speed at which data is written to each driver IC can be reduced to 1 / n, where n is the number of driver ICs.
  • n is the number of driver ICs.
  • the transfer rate of video data is 200 MHz
  • the time required to write all the data for one line to each driver IC can be reduced to 1 / n, so that the time required to write to the liquid crystal display panel can be extended by that much.
  • the voltage transmittance characteristics of R, G, and B did not match.
  • the reason is that since the wavelength differs for each color, a difference occurs in the refractive index within the liquid crystal molecule depending on the wavelength, and as a result, the voltage and transmittance characteristics are such that R is on the negative voltage side with respect to B. It is out of alignment.
  • Fig. 32A and Fig. 32B show the characteristic curve (V-T curve) of the transmittance of the liquid crystal and the voltage applied to the liquid crystal when TN (twist nematic) liquid crystal is used.
  • V-T curve characteristic curve of the transmittance of the liquid crystal and the voltage applied to the liquid crystal when TN (twist nematic) liquid crystal is used.
  • R transmission wavelength is 600 nm to 600 nm
  • G transmission wavelength is 5300 nm to 550 nm
  • B Transmission wavelength is 3700 nm to 460 nm
  • the VT curve is shifted.
  • FIG. 33A, FIG. 33B and FIG. 33C show the equivalent circuits around the time division switch, for example, the switches are connected.
  • V Vsig X Csigl / (Csigl + Csig2) (1)
  • Vsig is the amplitude voltage of the signal voltage input to the selected signal line. This value may be determined so as to complement the shift amount of the applied voltage in the state of the same transmittance of the halftone in the VT curve of the liquid crystal.
  • the shift amount of the voltage of R and B is 0.3 V, and this is applied to the voltage ⁇ due to the dive.
  • the voltage of the same polarity is applied to the signal line for 1 hour, so that the next switch S 2 is the same as the switch S 1 selected earlier.
  • the held signal line potential increases.
  • switch S3 is selected next (FIG. 33C). This means that a jump potential is input from the switch S3 'adjacent to the switch S1.
  • the switch S1 will be affected twice and the switch S2 will be affected once by the jump between the signal lines.
  • the first selected signal line is B
  • the second selected signal line is G
  • the third signal line is G.
  • the signal line selected in the above is set to R, and the VT curve described above is complemented.
  • switch S 3 ′ adjacent to switch S 1 is at “L” level because of dot inversion drive. This jumps into switch S1, further reducing the voltage.
  • the switch S1 selected first has two times the voltage that reduces the signal voltage, and the switch S2 has one voltage that decreases the signal voltage. appear.
  • the first selected signal line should be R
  • the second should be G
  • the third should be B in order to complete it. Is preferable.
  • FIGS. 37A and 37B show the relationship between the pixel arrangement and the scanning direction of the time-division switch according to the present invention.
  • FIG. 37A shows the case of the 1 H inversion driving method
  • FIG. 37B shows the case of the dot inversion driving method.
  • the capacitance Csigl between the signal lines and the capacitance Csig2 of the signal line itself are given by ⁇ -Vsig X Csigl / (Csigl + Csig2) ⁇ (voltage-transmittance in the liquid crystal) It is necessary to satisfy the condition (voltage difference between R and G). For example, if the voltage difference between R and G in the voltage-transmittance characteristic in the liquid crystal is 0.15 V, and the amplitude voltage Vsig of the signal voltage input to the selected signal line is 9 V, this is corrected. To do so, design so that Csigl / (Csigl + Csig2) becomes 0.017.
  • the driver IC 44 generates a signal potential that corrects the curve of the voltage-transmittance (V-T) characteristic of R, G, and B.
  • V-T voltage-transmittance
  • the liquid crystal display device when arranging a plurality of driver circuits with the same number of output terminals and sequentially arranging them in correspondence with each of a plurality of columns of signal lines, When a fraction appears on a signal line of a plurality of columns, the number of output terminals of one of the plurality of driver circuits is set to the above-mentioned fraction, so that the output terminals of the driver circuit are not left over and the number of signal lines is reduced. Since the liquid crystal display panel can be connected to each other, an extra connection area that does not contribute to image display does not occur in the liquid crystal display panel, and thus the horizontal width of the liquid crystal display panel can be reduced.
  • the number of output terminals of each of the plurality of driver circuits is set to a divisor of the total number of signal lines for a plurality of columns, so that the number of signal lines is reduced. Since there is no fraction and the output terminals of the driver circuit can be connected to each of the signal lines without leaving any excess, there is no extra connection area on the liquid crystal display panel that does not contribute to image display. The horizontal width of the panel can be reduced.

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Description

明細書
液晶表示装置
技術分野
本発明は、 液晶表示装置 （L C D ； Liquid Crystal Display) に関 し、 特に各画素に信号電位を与える ドライバ回路を、 液晶表示パネル の外部回路と して設けてなるマ ト リ クス型液晶表示装置に関する。 背景技術
パーソナルコンピュータゃヮ一ドプロセッサなどに用いられている 液晶表示装置は、 マ ト リ クス型が主力となっている。 このマ ト リ クス 型液晶表示装置は、 応答速度や画像品質の面で優れており、 近年の力 ラー化に最適な表示装置となってきている。 この種の表示装置におい て、 液晶表示パネルの各画素には、 トランジスタあるいはダイオード などの非線形な素子が用いられている。 具体的には、 ガラス基板上に 薄膜トランジスタ （T F T ; thin film transistor) を形成した構造 となっている。
ところで、 特に大型の液晶表示装置においては、 各画素に所定の電 圧を印加する ドライバ I Cを、 液晶表示パネルの外部に設けた構成を 採っている。 そして、 外部の ドライバ I Cの出力と液晶表示パネルの 信号ラインとは、 通常、 1対 1の対応関係となっている。 すなわち、 ドライバ I Cの各出力端子からの出力電圧はそのまま対応する信号ラ インに与えられるようになつている。
したがって、 例えば R (赤） ， G (緑） ， B (青） の各色ごとに 1 0 2 4本、 即ち 3 0 7 2 (= 1 0 2 4 X 3 ) 本の信号ラインを持つ X G A (extended graphics array) 表示方式の ί夜晶表示装置【こおレ、て、 各信号ラインに対して例えば 1 2 0本の出力ピン （出力端子） を持つ 既存の汎用 ドライバ I Cを接続しよう とすると、 合計で 2 6個のドラ ィバ I cを必要とすることになる。
しかしながら、 上述したように、 表示方式によって総本数が決まる 信号ラインに対して汎用 ドライ ノく I Cを使用すると、 ドライ ノく I じの ピン数が余ることが発生する。 例えば、 3 0 7 2本の信号ラインに対 して、 1 2 0本の出力ピンを持つ汎用 ドライバ I Cを 2 6個用いた場 合、 最後に配置される ドライバ I Cの出力ピンが 4 8 ( = 1 2 0 X 2 6 - 3 0 7 2 ) 個だけ余ることになる。
そして、 液晶表示パネルのサイズの観点から考えると、 第 1図に示 すように、 ドライバ I C 1 0 1の出力ピンにおける余分なピン部分が 、 画像表示に寄与しない余分な接続領域となり、 液晶表示パネル 1 0 2の左右の額縁部分を占めることになるため、 液晶表示パネル 1 0 2 の水平方向のサイズが増すことになり、 その結果、 液晶表示装置全体 のコンパク ト化の妨げとなる。 なお、 第 1図において、 ドライ ノく I C
1 0 1は、 フレキシブルケーブル 1 0 3を介して液晶表示パネル 1 0 2上の接続部分 1 0 4にて信号ラインの各々に接続される。
また、 階調を伴うカラ一表示を行う場合には、 各画素の薄膜トラン ジスタに印加する電圧を出力する出力バッファ回路や階調制御回路の 構成が複雑になり、 ドライバ I C自体も高価なものとなる。 このよ う な高価なドライバ I Cを、 その余った出力ピンに対応する回路部分が 表示に全く寄与しない状態で用いることは無駄であり、 また液晶表示 装置のコス トアップにもつながる。
発明の開示
本発明は、 上記課題に鑑みてなされたものであり、 その目的とする ところは、 外部ドライバ I Cを用いる場合において、 液晶表示パネル の水平方向の狭幅化を可能と した液晶表示装置を提供することにある 本発明による液晶表示装置は、 マ トリ クス状に配線された複数行分 のゲ一トラインと複数列分の信号ラインとの交差点に複数個の画素が 2次元配置されてなる表示部と、 この表示部の各画素に複数列分の信 号ラインを介して信号電位を与える複数の ドライバ回路とを備え、 こ の複数の ドライバ回路をそれぞれの出力端子数を同じ数に設定して複 数列分の信号ラインの各々と対応関係をもって順に配置する際に、 複 数列分の信号ラインに端数が出るとき、 複数のドライバ回路のうちの 1つの出力端子数を上記端数に設定する。
上記構成の液晶表示装置において、 複数のドライバ回路のうちの 1 つの出力端子数を、 信号ラインの端数に設定することで、 最終的に複 数のドライバ回路に対して信号ラインには端数が生じない。 したがつ て、 ドライバ回路の出力端子を余らせることなく信号ラインの各々と 接続することができるため、 表示部には画像表示に寄与しない余分な 接続領域が生じない。
本発明による他の液晶表示装置は、 マ トリ クス状に配線された複数 行分のゲ一トラインと複数列分の信号ラインとの交差点に複数個の画 素が 2次元配置されてなる表示部と、 この表示部の各画素に複数列分 の信号ラインを介して信号電位を与える複数のドライバ回路とを備え 、 この複数のドライバ回路のそれぞれの出力端子数を、 複数列分の信 号ラインの総本数の約数に設定する。
上記構成の他の液晶表示装置において、 ドライバ回路の出力端子数 を設定する際に、 各々の出力端子数を信号ラインの総本数の約数に設 定し、 この出力端子数で決まる個数のドライバ回路を配置する。 これ により、 複数のドライバ回路に対して信号ラインには端数が生じない 。 したがって、 ドライバ回路の出力端子を余らせることなく信号ライ ンの各々と接続することができるため、 表示部には画像表示に寄与し ない余分な接続領域が生じない。
図面の簡単な説明
第 1図は、 従来のマ トリ クス型液晶表示装置の一例を示す概略構 成図、 第 2図は、 本発明に係るマ ト リ クス型液晶表示装置における液 晶表示部の配線図、 第 3図は、 画素の回路構成図、 第 4図は、 ドライ バ I Cの内部構成の一例を示すブロック図、 第 5図は、 本発明の第 1 実施形態を示す概略構成図、 第 6図は、 本発明の第 2実施形態を示す 概略構成図、 第 7図は、 時分割駆動を用いたマ ト リ クス型液晶表示装 置における液晶表示部の配線図、 第 8図は、 3時分割駆動の場合の時 分割スィ ッチの接続構成図、 第 9図は、 3時分割駆動の場合の各信号 のタイ ミングチャート、 第 1 0図は、 ある 1組の時分割スィッチの具 体的な構成を示す回路図、 第 1 1図 Aは、 ボトムゲート構造の薄膜ト ランジスタの一例を示す断面構造図、 第 1 1図 Bは、 トップゲート構 造の薄膜トランジスタの一例を示す断面構造図、 第 1 2図は、 3時分 割駆動の場合の信号電圧の各画素への書込み状態を示す図、 第 1 3図 Aおよび第 1 3図 Bは、 4時分割の場合と 3時分割の場合とを比較す るための図、 第 1 4図は、 S X G A表示方式の液晶表示装置の一例の 構成図、 第 1 5図は、 S X G A表示方式の動作説明のためのタイミン グチャート、 第 1 6図 A、 第 1 6図 Bおよび第 1 6図じは、 ブランキ ング期間を設けた場合 （実線） と設けない場合 （点線） の違いを説明 するための波形図、 第 1 7図は、 液晶画素の回路構成を示す回路図、 第 1 8図は、 ドライ ノ I Cの立ち上がり波形と立ち下がり波形が時間 軸に対して非対称の場合の波形図、 第 1 9図は、 C s ラインの電位の ゆれを説明するための図、 第 2 0図は、 ドライバ I Cの立ち上がり波 形と立ち下がり波形が時間軸に対して対称の場合の波形図、 第 2 1図 は、 1 7インチ S X G A表示方式の場合の r r i s e , て f a l l の 時間差と C s ラインのゆれのシミュレーション結果を示す図、 第 2 2 図は、 S XGA表示方式の場合の期間の数値の一例を示す図、 第 2 3 図は、 UXGA表示方式の液晶表示装置の一例の構成図、 第 2 4図は 、 UXGA表示方式の場合の期間の数値の一例を示す図、 第 2 5図は 、 VGA表示方式の液晶表示装置の一例の構成図、 第 2 6図は、 QV GA表示方式の液晶表示装置の一例の構成図、 第 2 7図は、 VGA, Q VGAの各表示方式の場合の期間の数値の一例を示す図、 第 2 8図 は、 ドライバ I Cの内部構成の他の例を示すブロック図、 第 2 9図は 、 ドライバ I C内の出力回路の構成の一例を示すブロック図、 第 3 0 図は、 メモリ回路周辺の構成の従来例を示すブロック図、 第 3 1図は 、 メモリ回路周辺の構成の改良例を示すブロック図、 第 3 2図 Aおよ び第 3 2図 Bは、 TN液晶を使用した場合の液晶の V— Tカーブの特 性図、 第 3 3図 A、 第 3 3図 Bおよび第 3 3図 Cは、 時分割スィツチ の周辺の構成の一例を示す等価回路図、 第 3 4図は、 第 3 3図 Λ、 第 3 3図 Βおよび第 3 3図 Cの等価回路の動作を説明するためのタイ ミ ングチャート、 第 3 5図 Α、 第 3 5図 Βおよび第 3 5図 Cは、 時分割 スィ ッチの周辺の構成の他の例を示す等価回路図、 第 3 6図は、 第 3 5図 Λ、 第 3 5図 Βおよび第 3 5図 Cの等価回路の動作を説明するた めのタイ ミングチャート、 第 3 7図 Αは、 1 H反転駆動法の場合の画 素配列と時分割スィッチの走査方向の関係を示す図、 第 3 7図 Bは、 ドッ ト反転駆動法の場合の画素配列と時分割スィツチの走査方向の関 係を示す図である。
発明を実施するための最良の形態
以下、 この発明を実施するための最良の形態を図面を参照しながら 説明する。
第 2図は、 本発明に係るマ トリ クス型液晶表示装置における液晶表 示部の配線図である。 このマ ト リ クス型液晶表示装置は、 複数行分の ゲ一 トライン 1 1-1, 1 1-2, 1 1-3, ……と複数列分の信号ライン 1 2-1, 1 2-2, 1 2-3, ……が、 液晶の表面にマ ト リ クス状に配線 され、 その液晶の裏面側にバックライ 卜が配置された構造となってい る。 そして、 ゲートライン 1 1-1, 1 1-2, 1 1-3, ……と信号ライ ン 1 2- 1, 1 2-2, 1 2-3, ……の交差点が画素となり、 液晶表示パ ネル （表示部） 1 0を形成している。 この画素の構成については後述 する。
複数行分のゲートライン 1 1-1, 1 1-2, 1 1-3, ……の各一端は 、 垂直駆動回路 1 3の対応する行の各出力端にそれぞれ接続されてい る。 垂直駆動回路 1 3は、 上記液晶表示パネルと同一の基板上に薄膜 トランジスタによって形成されており、 ゲートライン 1 1-1, 1 1-2 , 1 1-3, ……に順に走査パルスを与えて各画素を行単位で選択する ことによって垂直走査を行う。 なお、 本例では、 垂直駆動回路 1 3を 液晶表示パネル 1 0の片側にのみ配する構成としたが、 液晶表示パネ ノレ 1 0の両側に配する構成であっても良いことは勿論である。
また、 信号ライン 1 2-1, 1 2-2, 1 2-3， ……に画像データに応 じた所定の電圧を印加する複数のドライバ I C 1 4-1, 1 4-2, 1 4 -3, ……が、 上記液晶表示パネル 1 0の外部回路と して設けられてい る。 複数のドライノく I C 1 4-1， 1 4-2, 1 4-3, ……には、 例えば 8階調以上で 5 1 2色以上の表示を可能にするデジタル画像データが 入力される。
第 3図は、 画素の回路構成図である。 第 3図から明らかなように、 各画素 20は、 薄膜トランジスタ 2 1、 付加容量 2 2および液晶容量 2 3から構成されている。 薄膜トランジスタ 2 1は、 そのゲー ト電極 がゲートライン 1 1-1, 1 1-2, 1 1-3, ……に、 そのソース電極が 信号ライン 1 2-1, 1 2-2, 1 2-3, ……にそれぞれ接続されている この画素構造において、 液晶容量 2 3は、 薄膜トランジスタ 2 1で 形成される画素電極と、 これに対応して形成される対向電極との間で 発生する容量を意味する。 そして、 この画素電極に保持される電位は 、 "H" もしくは "L" の電位で書き込まれる。 ここで、 "H" は高 電圧書き込み状態を示し、 "L" は低電圧書き込み状態を示す。 液晶の駆動に際しては、 対向電極の電位 （コモン電位 V COM) を 例えば 6 Vの D C電位に設定し、 これに対して信号電圧を高電圧 H、 低電圧 Lで 1フィールド周期にて周期的に変動させることにより、 交 流駆動が実現できる。 この交流駆動は、 液晶分子の分極作用を減少す ることができ、 液晶分子の帯電もしくは電極表面に存在する絶縁膜の 帯電を防ぐことが可能となる。
一方、 画素 2 0では、 薄膜トランジスタ 2 1がオン状態となると、 液晶での光の透過率が変化するとともに、 付加容量 2 2が充電される 。 この充電により、 薄膜トランジスタ 2 1がオフ状態となっても、 付 加容量 2 2の充電電圧による液晶での光透過率状態が、 次に薄膜トラ ンジスタ 2 1がオン状態となるまでの間保持される。 このような方式 により、 液晶表示パネル 1 0の画像における画質向上が図られる。 第 4図は、 ドライバ I C 1 4 - 1， 1 4-2, 1 4-3, ……の内部構成 の一例を示すブロック図である。 第 4図から明らかなように、 これら ドライノ I Cは、 水平シフ トレジスタ回路 3 1、 サンプリ ングスィッ チ群 3 2、 レベルシフタ 3 3、 データラッチ回路 34およびデジタル アナログ変換回路 3 5を有し、 本例では、 例えば 5ビッ 卜のデジタル 画像データ d a t a l〜 d a t a 5や電源電圧 V d d , V s s を水平 シフ ト レジスタ回路 3 1のシフ ト方向における両側から取り込む構成 となっている。
上記構成の ドライ ノく I C 1 4-1, 1 4-2, 1 4-3, ……において、 水平シフ ト レジスタ回路 3 1は、 水平走査パルスを順次出力すること によって水平走査 （列走査） を行う。 サンプリ ングスィッチ群 3 2に おけるサンプリ ングスィ ツチの各々は、 水平シフ トレジスタ回路 3 1 からの水平走查パルスに応答して、 入力されるデジタル画像データ d a t a 1〜 d a t a 5を順次サンプリングする。
レベルシフタ 3 3は、 サンプリ ングスィツチ群 3 2でサンプリング された例えば 5 Vのデジタルデータを液晶駆動電圧のデジタルデータ に昇圧する。 データラッチ回路 3 4は、 レベルシフタ 3 3で昇圧され たデジタルデータを 1水平期間分蓄積するメモリである。 デジタルァ ナログ変換回路 3 5は、 データラッチ回路 3 4から出力される 1水平 期間分のデジタルデータをアナログ信号に変換して出力する。
上述した構成の液晶表示装置において、 本発明の特徴とするところ は、 液晶表示パネル 1 0の信号ライン 1 2-1， 1 2-2, 1 2-3, …… の各々と、 複数のドライ ノく I C 1 4-1, 1 4-2, 1 4-3, ……の各出 力ピン （出力端子） との接続部分の構成にある。 以下に、 その具体的 な実施形態について説明する。
先ず、 本発明を例えば XG A表示方式の液晶表示装置に適用した第 1実施形態につき、 第 5図を用いて説明する。
液晶表示パネル 1 0は、 XGA表示の場合、 R, G, Bの各色ごと に 1 0 24本、 g[lち 3 0 7 2 (= 1 0 24 X 3 ) 本の信号ライン 1 2 一 1， 1 2—2, 1 2-3, ……を持っている。 一方、 ドライ ノく I C 1 4— 1 , 1 4-2, 1 4-3, ……として、 例えば 1 2 0本の出力ピンを持つ汎 用 ドライバ I Cを用い、 信号ライン 1 2-1， 1 2-2, 1 2-3， ……の 各々に対応して順に配置するものとする。 このとき、 1 2 0本の出力ピンを持つ汎用 ドライバ I Cを 2 5個配 置したとすると、 信号ラインには 7 2 (= 3 0 7 2 - 1 2 0 X 2 5) 本の端数が出る。 そこで、 この端数の 7 2本の信号ラインを担う ドラ イ ノく I Cと して、 1 2 0本の出力ピンを持つ汎用の ドライ ノ I Cでは なく、 7 2本の出力ピンを持つドライバ I Cを用レ、、 当該ドライ ノく I Cを含む計 2 6個の ドライ ノく I C 1 4—1， 1 4-2， 1 4-3, ……， 1 4-26 を水平方向に順に配置するようにする。
この 7 2本の出力ピンを持つドライバ I Cは、 例えば第 5図に示す ように、 ドライバ I Cを順に配置する際に、 例えば 2 6番目に配置さ れる ドライ ノく I C 1 4- 26 と して用いられる。 すなわち、 他の 2 5個 のドライ ノく I C 1 4—1, 1 4-2， 1 4-3, ……， 1 4-25 に割り当て られる信号ラインの本数は 1 2 0本であるのに対し、 2 6番目のドラ ィバ I C 1 4- 26 に割り当てられる信号ラインの本数は 7 2本となる このように配置された 2 6個のドライ ノく I C 1 4-1， 1 4-2, 1 4 - 3, ……， 1 4-26 は、 各々の出力ピンがフレキシブノレケーブル 1 5 を介して液晶表示パネル 1 0上の接続部分 1 6にて信号ライン 1 2-1 , 1 2-2, 1 2-3, ……の各々に接続され、 これら信号ライン 1 2 - 1 ， 1 2-2, 1 2-3, ……を介して各画素に所定の電圧を印加するよう になる。
上述したように、 ドライバ I C 1 4—1, 1 4-2, 1 4-3, ……と し て出力ピン数が同数の例えば汎用 ドライバ I Cを用いる場合において 、 これらのドライ ノく I Cを信号ライン 1 2-1, 1 2-2, 1 2-3, …… の各々と対応関係を持って順に配置する際に、 信号ラインに端数が出 るとき 、 ドライ ノく I C 1 4— 1， 1 4-2, 1 4—3, ……のうちの 1つの 出力ピン数をその端数に設定することで、 最終的に信号ラインには端 数が生じず、 ドライバ I Cの出力ピンを余らせることなく信号ライン の各々と接続することができる。 その結果、 液晶表示パネル 1 0には
、 画像表示に寄与しない余分な接続領域が生じない。
なお、 本実施形態においては、 信号ラインの端数分を担う ドライバ I Cが配置される位置を最後 （本例では、 2 6番目） と したが、 これ に限られるものではなく、 どの位置に配置することも可能である。 ま た、 本例で示した数値は一例に過ぎず、 これらの数値に限定されるも のではない。
次に、 本発明を例えば XG A表示方式の液晶表示装置に適用した第 2実施形態につき、 第 6図を用いて説明する。
液晶表示パネル 1 0は、 XGA表示の場合、 先述したように、 R, G, Bの各色ごとに 1 0 24本、 即ち 3 0 7 2本の信号ライン 1 2-1 ， 1 2-2, 1 2-3, ……を持っている。 この 3 0 7 2本の信号ライン 1 2-1， 1 2-2, 1 2-3, ……に対して、 複数のドライ ノく I C 1 4 -1 , 1 4-2, 1 4-3, ……を配置するのであるが、 このとき、 ドライバ I C 1 4-1, 1 4-2, 1 4-3, ……の出力ピン数を、 信号ライン 1 2 - 1， 1 2-2, 1 2-3, ……の総本数 （即ち、 水平表示ドッ ト数） の約 数に設定する。
XG A表示では、 信号ライン 1 2-1, 1 2-2, 1 2-3, ……の総本 数が 3 0 7 2本であることから、 一例として、 ドライ ノく I C 1 4 - 1， 1 4-2, 1 4-3, ……の出力ピン数を 3 0 7 2の約数でかつ好ましく は 2のべき乗 （累乗） である 5 1 2 (= 29 ) 本に設定する。 これに より、 6 (= 3 0 7 2/5 1 2) 個のドライ ノ I Cが必要となり、 こ の 6個のドライ ノく I C 1 4—1, 1 4—2, 1 4-3, ……， 1 4— 6を信号 ライン 1 2-1, 1 2-2, 1 2-3, ……の各々 と対応関係をもって順に 配置すれば良いことになる。 このように配置された 6個の ドライ ノく I C 1 4-1, 1 4-2, 1 4-3 ， ……， 1 4- 6は、 各々の出力ピンがフレキシブルケーブル 1 5を介 して液晶表示パネル 1 0上の接続部分 1 6にて信号ライン 1 2-1, 1 2-2, 1 2-3, ……の各々に接続され、 これら信号ライン 1 2-1, 1 2-2， 1 2-3, ……を介して各画素に所定の電圧を印加するようにな る。
上述したように、 ドライ ノく I C 1 4- 1, 1 4-2, 1 4-3， ……の出 力ピン数を設定する際に、 各々の出力ピン数を信号ライン 1 2-1， 1 2-2, 1 2-3, ……の総本数の約数に設定し、 この出力ピン数で決ま る個数のドライバ I Cを配置することで、 信号ラインには端数が生じ ず、 ドライバ I Cの出力ピンを余らせることなく信号ラインの各々と 接続することができる。 その結果、 液晶表示パネル 1 0には、 画像表 示に寄与しない余分な接続領域が生じない。
なお、 本例で示した数値は一例に過ぎず、 これらの数値に限定され るものではない。 ここで、 ドライバ I Cの個数が少なければ少なレ、ほ ど低コス ト化に有利であり、 逆に多ければ回路の一部に不良箇所が発 生した場合にその不良箇所を含む I Cのみを交換することで対応でき るという利点がある。 したがって、 ドライバ I Cの出力ピン数を設定 するに際しては、 その出力ピン数で決まる ドライバ I Cの個数などを 考慮して決めるようにすれば良い。
また、 本実施形態では、 XG A ( 1 0 2 4画素 X 7 6 8画素） 表示 に適用した場合について説明したが、 他の表示方式、 例えば NT S C ( 640画素 X 4 8 0画素） 表示、 VGA ( 8 0 0画素 X 6 0 0画素 ) 表示、 S XGA ( 1 2 8 0画素 X 1 0 2 4画素） 表示、 U X G A ( 1 6 0 0画素 X 1 4 0 0画素） 表示にも適用できることは言うまでも ない。 さらに、 上記各実施形態においては、 外部ドライバ I C 1 4-1, 1 4-2, 1 4-3, ……の各出力ピンと信号ライン 1 2-1, 1 2-2, 1 2 -3, · ·····とが 1対 1の対応関係にある液晶表示装置に適用した場合を 例に採って説明したが、 1対 1の対応関係にない液晶表示装置にも適 用可能である。 すなわち、 いわゆる時分割駆動法を用いた液晶表示装 置では、 外部ドライバ I Cの出力ピンと信号ラインとは 1対 1の対応 関係になく、 この種の液晶表示装置にも適用可能である。
ここで、 時分割駆動法とは、 複数本の信号ラインを 1単位 （プロッ ク） と し、 この 1分割ブロック内の複数本の信号ラインに与える信号 を時系列でドライバ I Cから出力する一方、 液晶表示パネルには複数 本の信号ラインを 1単位として時分割スィ ッチを設け、 これら時分割 スィツチにてドライノ I Cから出力される時系列の信号を時分割して 複数本の信号ラインに順次与える駆動方法である。 この時分割駆動法 を用いることで、 ドライバ I Cの出力ピン数を削減できる。
第 7図は、 時分割駆動法を用いたマ ト リ クス型液晶表示装置におけ る液晶表示部の配線図である。 このマ ト リ クス型液晶表示装置は、 複 数行分のゲートライン 4 1-1, 4 1-2， 4 1 -3, ……と複数列分の信 号ライン 4 2-1， 4 2-2， 4 2-3, ……が、 液晶の表面にマ ト リ クス 状に配線され、 その液晶の裏面側にバックライ トが配置された構造と なっている。 そして、 ゲートライン 4 1-1, 4 1-2， 4 1-3, ……と 信号ライン 4 2- 1， 4 2-2, 4 2-3, ……の交差点が画素となり、 液 晶表示パネル 4 0を形成している。 この画素は、 例えば第 3図に示す 構成となっている。
複数行分のゲートライン 4 1 -1, 4 1-2, 4 1-3, ……の各一端は 、 垂直駆動回路 4 3の対応する行の各出力端にそれぞれ接続されてい る。 垂直駆動回路 4 3は、 上記液晶表示パネルと同一の基板上に薄膜 トランジスタによって形成されており、 ゲー トライン 4 1-1, 4 1-2 ， 4 1 -3, ……に順に走査パルスを与えて各画素を行単位で選択する ことによつて垂直走査を行う。
また、 信号ライン 4 2-1, 4 2-2, 4 2-3, ……に画像データに応 じた所定の電圧を印加する複数の ドライバ I C (第 7図には、 その 1 段目のドライバ I C 4 4のみを示す） 、 上記液晶表示パネル 4 0の 外部回路と して設けられている。 この ドライ ノく I C 44には、 例えば 8階調以上で 5 1 2色以上の表示を可能にするデジタル画像データが 入力される。 ドライバ I C 44は、 例えば第 4図に示す構成となって いる。
そして、 ドライバ I C 44と しては、 ドッ ト反転駆動用 I Cが用い られる。 このドライバ I C 4 4は、 ドッ ト反転駆動を実現するために 、 各出力端子の奇数、 偶数ごとに電位が反転する信号電圧を出力する 。 ここに、 ドッ ト反転駆動とは、 隣接する ドッ ト （画素） に印加する 電圧の極性を反転させる駆動法であり、 画質向上に良好な駆動法とさ れている。
すなわち、 ドッ ト反転駆動により、 隣接の画素に印加する電圧を逆 極性にすることにより、 信号ラインとゲートラインのクロス容量に起 因する信号ラインからの飛び込み電位がキャンセルされることから、 画素電位が安定して入力されるようになり、 液晶表示時のフリ ッカー が軽減されるため、 画質を向上できるのである。
ドライバ I C 44はさらに、 時分割駆動を実現するために、 複数の 信号ラインを 1単位と し、 これら複数の信号ラインに与える信号を時 系列で出力する構成となっている。 これに対応して、 ドライ ノく I C 4 4の出力ライン 4 5-1， 4 5-2， 4 5-3, ……と信号ライン 4 2 - 1, 4 2—2, 4 2-3, ……の間には、 CM〇 S、 PMO Sあるいは NM〇 S構成のアナログスィ ッチ （以下、 時分割スィ ッチと称す） 4 6が設 けられている。
第 8図に、 R， G， Bに対応した.3時分割駆動の場合における時分 割スィツチ 4 6の接続構成の一例を示す。 この 3時分割駆動の場合に は、 ドライバ I C 44の各出力端子からは、 R, G, Bの 3画素分の 信号電圧が順に時系列で出力ライン 4 5-1, 4 5-2， 4 5-3, ……を 介して出力される。
具体的には、 第 9図のタイ ミングチャー トに示すように、 ドライバ I C 44の信号出力と して、 ODD端子 1から出力ライン 4 5-1には R 1 , G l , B 1の各画素の信号が、 EVEN端子 1から出力ライン 4 5-2には R 2 , G 2 , B 2の各画素の信号が、 ODD端子 2から出 カライン 4 5-3には R 3 , G 3 , B 3の各画素の信号が、 ……とレヽぅ 具合に出力される。
これに対して、 出力ライン 4 5-1と 3本の信号ライン 4 2-1， 4 2 -2, 4 2- 3の間に時分割スィ ッチ 4 6-1, 4 6-2, 4 6_3カ；、 出カラ イン 4 5- 2と 3本の信号ライン 4 2- 4, 4 2-5, 4 2 -6の間に時分割 スィ ッチ 4 6-4, 4 6-5, 4 6- 6が、 出力ライン 4 5 -3と 3本の信号 ライン 4 2 - 7, 4 2-8, 4 2-9の間に時分割スィ ッチ 4 6- 7, 4 6-8 , 4 6-9が、 ……という具合に、 3時分割に対応して 1本の出力ライ ンに対して時分割スィツチが 3個ずつ設けられている。
ここで、 ある 1組の時分割スィッチ 4 6-1, 4 6-2, 4 6- 3の具体 的な構成について、 第 1 0図の回路図を用いて説明する。
時分割スィ ッチ 4 6-1, 4 6-2, 4 6- 3は、 pチャネル MO S トラ ンジスタおよび nチヤネル M〇 S トランジスタが並列接続されてなる CMO Sアナログスィ ッチ （ トランスミ ッショ ンスィ ッチ） からなり 、 液晶表示バネル 4 0 と同一基板上に薄膜トランジスタによって形成
4 されている。 そして、 3個の時分割スィッチ 4 6 -1, 4 6-2, 4 6-3 の各入力端は共通に接続され、 その共通接続点は出カライン 4 5-1に 接続されている。
これにより、 ドライバ I C 44から時系列で出力される信号電位が 、 出力ライン 4 5-1を経由して 3個の時分割スィ ッチ 4 6-1, 4 6-2 , 4 6 - 3の各入力端に与えられる。 これら時分割スィ ッチ 4 6-1， 4 6-2, 4 6-3の各出力端は、 3本の信号ライン 4 2-1， 4 2-2, 4 2 - 3の各一端に接続されている。
また、 液晶表示パネル 4 0と同一基板上において、 1個の時分割ス イッチにつき 2本、 計 6本の制御ライン 4 7- 1〜 4 7-6が、 ゲートラ イン 4 1-1, 4 1-2, 4 1-3， ……の配線方向に沿って配線されてい る。 そして、 時分割スィ ッチ 4 6-1の 2つの制御入力端 （即ち、 nチ ャネノレ] VI〇 S トランジスタ、 pチヤネノレ M O S トランジスタの各ゲ一 ト） が制御ライン 4 7-1, 4 7- 2に、 時分割スィ ッチ 4 6 - 2の 2つの 制御入力端が制御ライン 4 7-3, 4 7- 4に、 時分割スィ ッチ 4 6- 3の 2つの制御入力端が制御ライン 4 7-5， 4 7- 6にそれぞれ接続されて いる。
なお、 ここでは、 6本の制御ライン 4 7-1〜4 7- 6に対する時分割 スィ ッチ 4 6- 1, 4 6-2, 4 6 - 3の接続関係について説明したが、 他 の時分割スィッチ 4 6- 4, 4 6-5， 4 6 -6, ……についても全く同じ 接続関係となっている。
6本の制御ライン 4 7-1〜 4 7- 6には、 各組の 3個の時分割スィッ チを選択するための制御信号 S ；!〜 S 3， X S 1〜X S 3が外部から 与えられる。 ただし、 制御信号 X S ：！〜 X S 3は、 制御信号 S 1〜 S 3の反転信号である。 この制御信号 S 1〜S 3， X S 1〜X S 3は、 ドライバ I C 4 4から出力される時系列の信号電位に同期して、 各組 の 3個の時分割スィ ツチを順次オンさせるための信号である。
これら各組の時分割スィ ッチ 4 6-1, 4 6-2, 4 6-3， 4 6-4， 4
6 - 5, 4 6-6, 4 6 -7， 4 6-8， 4 6-9、 ……は、 垂直駆動回路 4 3 を構成する トランジスタなどと共に、 例えば第 1 1図 Λに示すボトム ゲー ト構造あるいは第 1 1図 Bに示すトップゲ一 卜構造の薄膜トラン ジスタによつて液晶表示パネル 4 0內に形成される。
第 1 1図 Aに示すボトムゲート構造の薄膜トランジスタでは、 ガラ ス基板 5 1の上にゲート電極 5 2が形成され、 その上にゲー ト絶縁膜 5 3を介してポリシリ コン （P o l y— S i ) 層 5 4が形成され、 さ らにその上に層間絶縁膜 5 5が形成されている。 また、 ゲート電極 5 2の側方のゲート絶縁膜 5 3上には、 n+ 型拡散層からなるソース領 域 5 6およびドレイン領域 5 7が形成されている。 ソース領域 5 6お よびドレイン領域 5 7は、 それぞれ n— 型の低不純物濃度部 5 6 aお よび 5 7 aを有する。 符号 5 8は層間絶縁膜を示す。 n + 型のソース 領域 5 6およびドレイン領域 5 7には、 層間絶縁膜 5 8に形成された 開口部 5 8 aおよび 5 8 bを通じてソース電極 5 9およびドレイン電 極 6 0がそれぞれ接続されている。 符号 6 1は有機膜を示す。
第 1 1図 Bに示すトップゲート構造の薄膜トランジスタでは、 ガラ ス基板 7 1の上にポリ シリ コン層 7 2が形成され、 その上にゲート絶 縁膜 7 3を介してゲート電極 74が形成され、 さらにその上に層間絶 縁膜 7 5が形成されている。 また、 ポリシリ コン層 7 2の側方のガラ ス基板 7 1上には、 n+ 型拡散層からなるソース領域 7 6およびドレ ィン領域 7 7が形成されている。 ソース領域 7 6およびドレイン領域
7 7は、 それぞれ n— 型の低不純物濃度部 7 6 aおよび 7 7 aを有す る。 n 型のソース領域 7 6およびドレイ ン領域 7 7には、 層間絶縁 膜 7 5に形成された接続孔 7 δ aおよび 7 5 bを通じてソース電極 7. 8およびドレイ ン電極 7 9がそれぞれ接続されている。 符号 8 0は有 機膜を示す。
これらの時分割スィ ッチ 4 6-1， 4 6-2, 4 6-3、 4 6-4， 4 6-5 , 4 6-6、 4 6-7, 4 6-8， 4 6-9、 ……は、 外部から与えられるゲ — ト選択信号 S I , S 2 , S 3 (第 9図のタイ ミ ングチャー トを参照 ) に応答して順次オン状態となることにより、 ドライバ I C 44から 出力ライン 4 5-1, 4 5-2, 4 5-3, ……に出力される時系列の信号 を、 1水平走査期間に 3時分割して対応する信号ライ ンに供給する。 上述した 3時分割駆動の場合には、 時分割数が奇数であることから 、 第 1 2図から明らかなように、 1 ラインの隣接画素間で極性が反転 する ドッ ト反転駆動が行われる。 なお、 第 1 2図は、 第 8図に示す 3 時分割駆動の場合の信号電圧の各画素への書き込み状態を示している 。 第 1 2図において、 横方向は走査順、 縦方向は時分割スィ ッチの動 作順をそれぞれ示し、 また Hは高電圧、 Lは低電圧の書き込み状態を それぞれ示している。
また、 第 7図において、 ドライバ I C 44から信号ライン 4 2-1, 4 2-2, 4 2-3, ……に信号電位を入力する場合、 時分割スィ ッチ 4 6がオフとなった信号ラインはハイインピーダンス状態となり、 外来 の飛び込み電位等の影響を受けやすくなり、 信号ラインの電位が変動 しゃすい。 このため、 例えば第 1 3図 Aに示すような 4時分割などの 場合は、 1つの画素が R, G, B—組ではないので、 各色ごとの信号 ラインの電位変動が一定せず、 縦方向の色むらの原因となる。
これに対し、 第 1 3図 Bに示すように、 R, G, Bの 3本の信号ラ ィンを 3時分割すれば、 外来の飛び込み電位等に起因する各色ごとの 信号ライ ンの電位変動がほぼ均一となるため、 多少の電位変動は強調 されないようにすることができる。 言い換えれば、 Rならば R、 Gな らば G、 Bならば Bで変動するため、 ドライバ I C 4 4に供給する色 信号データにオフセッ トを持たせることで、 所定の信号電位にするこ とが可能である。 また、 許容範囲内のソース電位の変動ならば、 色度 信号と してのずれは発生しなくなる。
以上の説明から明らかなように、 液晶表示装置に時分割駆動を適用 することにより、 ドライ ノ I C 4 4の出力ピン数を削減できることに なる。 具体的には、 3時分割駆動の場合には、 時分割駆動を用いない 場合に比べて ドライ ノく I C 4 4の出力ピン数を 1 / 3に削減できるた め、 ドライバ I Cのピン配列方向のサイズの縮小化が図れることにな る。
このとき、 先述した第 2実施形態のように、 ドライ ノく I C 4 4の出 力ピン数を信号ラインの総本数の約数に設定する場合を考えたとき、 第 2実施形態の数値に対応させると、 信号ラインの総本数 3 0 7 2に 対する約数は 1 5 3 6 ( = 5 1 2 X 3 ) となる。 このピン数の設定に より、 ドライバ I Cと信号ラインとの接続部分において、 画像表示に 寄与しない余分な接続領域が生じないようにすることができる。 その結果、 今後、 S X G A (super X G A ) や U X G A (ul tra X G A ) などのように、 表示画素が増加する傾向にある表示方式に対して、 ドッ ト反転駆動によって良質な画質を安定して供給しつつ、 液晶表示 モジュールと してコンパク ト化が図れるとともに、 安価な液晶表示パ ネルでカラー表示の多色化を実現することが可能となる。
なお、 上記実施形態においては、 X G A表示方式を例に採って説明 したが、 水平方向の画素数が同じ S H X G A (super half X G A ) お よび H X G A (half X G A ) の各表示方式にも同様に適用可能である
S H X G A表示方式の規格は、 1 0 2 4画素 X 4 8 0画素の画像表 示規格であり、 アスペク ト比を 3 2 ： 1 5 とする。 これは横スク口一 ルすることなく、 X G A規格信号を表示でき、 また VGA(video gra phics array)規格をフル表示できることを特徴と している。 一方、 H XGA表示方式の規格は、 1 0 2 4画素 X 3 8 4画素の画像表示規格 であり、 アスペク ト比を 8 ： 3 とする。 これは X G A規格の携帯用端 末規格と考えられている。
これらの表示規格から明らかなように、 XGA、 S HXGA、 HX GAの各表示方式は、 水平方向の画素数がいずれも 1 0 2 4画素であ ることから、 信号ラインの総本数はいずれも 3 0 7 2本であり、 信号 ラインを駆動する ドライバ I C 44については共通に考えることがで さる。
ところで、 液晶表示装置の分野では近年、 装置のコンパク ト化、 特 に液晶表示パネルの狭幅化が積極的に押し進められている。 液晶表示 パネルの狭幅化を実現するには、 液晶表示パネルの額縁部分のサイズ (以下、 額縁サイズと略称する） をできるだけ小さくすれば良い。 現 行の製造技術のもとでは、 一例として、 4 mm以下の額縁サイズが狙 いとなる。
一方、 液晶表示パネルの外部回路である ドライバ I C 4 4の実装方 式として例えば TAB (Tape Automated Bonding)方式を用いた場合、 TABのパッ ドサイズが現行 2 mm程度であることから、 額縁サイズ 4 mm以下を満足するためには、 TABと時分割スィ ッチ 4 6-1, 4 6-2, 4 6-3, 4 6-4， 4 6-5, 4 6-6, 4 6-7, 4 6-8, 4 6 - 9, ……との間の配線および接続に要する領域のサイズを 2 mm以下に抑 えることが必要となる。
以上のことを踏まえて、 ドライバ I Cの出力ピン数を信号ラインの 総本数の約数に設定するようにした第 2実施形態のもとに、 R， G， B 3時分割駆動の場合を例に採って、 ドライバ I Cの個数の設定につ いての具体例を各表示方式ごとに以下に説明する。
先ず、 S XG A表示方式の液晶表示装置の場合について説明する。 S X G A表示方式の規格は、 1 2 8 0画素 X 1 0 2 4画素であり、 1 画素が R, G, Bの 3 ドッ トからなることから、 信号ラインの総本数 (=水平方向の ドッ ト数） は 3 8 4 0 (= 1 2 8 0 X 3) 本となる。 一方、 現行のパタ一ユング技術では、 配線幅が 4 m程度、 配線間 隔が 3. 5 μ m程度であることから、 1本の配線につき 7. 5 w m程 度のスペースが必要となる。 先述したように、 液晶表示パネルの額縁 サイズと して 4 mm以下を狙った場合、 配線および接続に許容される スペースは 2 mm以下であることから、 額縁部分に配線可能な最大配 線本数と して、 2 6 6 (= 2 mm/ 7. 5 μ m) 本程度という数値が 導き出される。
ただし、 ドライバ I Cの出力ピンのピッチに対して信号ラインの配 線ピッチの方が広いことから、 ドライバ I Cの出力ピンと時分割スィ ツチとの間を電気的に接続するフレキシブルケーブルは、 液晶表示パ ネルの額縁部分で左右に半分ずつ分けられることになることから、 ド ライバ I Cの出力ピン数としては最大、 最大配線可能本数 （ 2 6 6本 ) の 2倍、 即ち 5 3 2本程度となる。
以上のことから明らかなように、 S X G A表示方式の場合は、 5 3 2本以下でかつ信号ライン数 （ 3 8 4 0ライン） の約数であることが 条件となることから、 ドライバ I Cの出力ピン数と して例えば 3 2 0 本が設定される。 そして、 3時分割駆動の場合は、 ドライバ I Cの総 出力ピン数と しては、 信号ライン数 （ 3 8 4 0ライン） の 3分の 1で 良いことから、 本例では、 ドライ ノく I Cの個数と して、 4 (= 1 2 8 0/ 3 2 0 ) 個が設定される。 すなわち、 S X GA表示方式の液晶表示装置において、 3時分割駆 動を採った場合には、 第 1 4図に示すように、 各々 3 2 0本の出力ピ ンを持つ 4個のドライ ノく I C 4 4- 1〜 4 4- 4が、 液晶表示パネル 4 0 とは別体の外部基板 （図示せず） 上に一定の間隔をもって配置され、 フ レキシブルケーブル 1 5を介して液晶表示パネル 4 0の額縁の接続 部分 1 6にて時分割スィッチ （図示せず） と接続されることになる。
このよ うに、 S X G A表示方式の液晶表示装置において、 3時分害 ij 駆動を採ることにより、 ドライ ノく I Cの出力ピン数と して例えば 3 2 0本を設定した場合、 ドライバ I Cの個数が 4個で済むため、 3時分 割駆動を採らず、 例えば 3 8 4 ピンの汎用 ドライ ノく I Cを用いると、 1 0 (= 3 8 4 0 / 3 8 4 ) 個のドライ ノく I Cを必要と していた場合 に比べて、 スタンバイ電力は 5分の 2以下となる。
また、 ドライバ I Cのコス ト低減にもつながる。 しかも、 今後、 集 積回路技術の進歩に伴い、 これ以上のドライバ I Cのピン数が期待さ れ、 それに伴って 3個以下のドライバ I Cの個数の設定も可能となる ため、 消費電力と製品コス 卜のより低減を期待できることになる。
ところで、 S X GA表示方式の水平走査時間は、 規格上、 2 1 . 5 3 7 μ s , 1 5. 6 3〃 s、 1 2. 5 0 4 A; Sおよび 1 0. 9 7 1 s と決められている。 この規格のもとで、 第 1 0図および第 1 4図の 構成を実現するためには、 例えば一番短い水平走査時間である 1 0. 9 7 1 i sに合わせる必要がある。
ここで、 3時分割を行う訳であるから、 1 0. 9 7 1 // s の 3分割 以下の時間で選択する必要がある。 つまり、 サンプリング時間が 3 . 6 5 7 s以下であることが必要となる。 同様に、 水平走査時間が 2 1 . 5 3 7 sならば 7 . 1 7 9 μ s , 1 5 . 6 3 sならば 5 . 2 1 μ s、 1 2. 5 0 4 sならば 4. 1 6 8 s以下のサンプリ ング 時間となる。
また、 第 1 5図のタイ ミングチヤ一トにおいて、 ドライ ノく I C 4 4 から信号ラインに対して出力される出力波形の立ち上がり、 立ち下が り時間 （スルーレー ト） については、 上記サンプリ ング時間内に終了 する必要があるため、 選択期間より も小さくする必要がある。 なお、 ドライバ I C 4 4の立ち上がり、 立ち下がりの定義は、 電位が 0 % ^ 9 9 . 7 5 %まで変位する時間である。 一例と して、 信号ラインの信 号振幅が 9 Vである場合、 0 . 0 0 2 2 5 Vの誤差となる。
また、 Rの時分割スィッチが選択された後、 2つ目の時分割スイツ チが選択されるまでの期間にブランキング期間を設ける必要がある。 これは、 電位が確定した非選択信号ラインの信号電位が変動するため である。 時分割スィツチに接続された選択信号ラインは大型化してい く と、 どう しても寄生容量や配線抵抗が存在すようになり、 これに起 因して選択ライン時間に遅延が発生する。 すると、 隣接する時分割ス イッチが同時にオン Zオフすることになるため、 非選択の信号ライン の信号電位は確定できなくなる。
これを示したのが、 第 1 6図 A、 第 1 6図 Bおよび第 1 6図 Cの波 形図である。 第 1 6図 Aは入力端子での時分割スィ ッチで選択する期 間を、 第 1 6図 Bは液晶基板内での時分割スィッチで選択する期間を 、 第 1 6図 Cは時分割スィ ッチ後の信号出力をそれぞれ示している。 また、 実線がブランキング期間を設けた場合を、 点線がブランキング 期間を設けない場合をそれぞれ表している。
第 1 6図 Cから明らかなように、 ブランキング期間を設けない場合 (点線） は、 電位が確定した非選択信号ラインの信号電位が一点鎖線 で示す如く変動することから、 S X G A表示方式の液晶表示装置を作 製する際には、 第 1 5図のタイ ミングチヤ一 トに示すように、 （水平 方向の走査時間一選択時間 X 3 ) / 3の時間以下のブランキング期間 ( a ) ， （ b ) ， ( c ) を設定することが必要である。 また、 ブラン キング期間 （ c ) では、 第 1 5図のタイ ミングに示すように、 各段の ゲ一トラインを選択するゲート選択パルスが切り替わらなければなら ない。
このゲ一 ト選択パルスについても遅延時間が発生し、 このため隣接 するゲー トラインが同時にオン Ζオフすることになり、 画素電位の変 動を引き起こすことになる。 これを防止するために、 ゲート選択パル スの切り替え期間にもブランキング期間が必要となる。 したがって、 ブランキング期間 （ c ) と して、 （水平方向の走査時間一選択時間 X 3) / 3で不十分であれば、 それ以上の時間を必要とすることになる 。 現有する選択スィ ッチの駆動回路では、 短いブランキング期間は 4 O n sは必要であり、 これが最小値となる。
また、 第 1 7図に示す液晶画素の回路構成において、 ゲートライン 4 1-1, 4 1—2， 4 1-3， ……と信号ライン （ソースライン） 4 2-1 ， 4 2-2, 4 2-3, 4 2-4， ……との間に寄生する容量 C g sや、 画 素の対向電極にコモン電圧 V C OMを供給する C s ライン 4 8- 1， 4 8 - 2, 4 8-3, ……と信号ライ ン 4 2-1, 4 2-2, 4 2-3, 4 2-4, ……との間に寄生する容量 C c sに起因する信号ライン 4 2-1, 4 2 -2， 4 2-3, 4 2-4, ……からの飛び込み電位により、 第 1 8図の波 形図に示すように、 ゲートライン 4 1-1, 4 1-2, 4 1 -3, ……のゆ れゃ C s ライン 4 8-1, 4 8-2, 4 8-3， ……の周期的な変動が誘起 される。 その結果、 横方向のク ロス トークが発生する。
特にこの C s ライン 4 8 -1, 4 8-2, 4 8-3, ……のゆれの変動電 位が、 第 1 9図に示す A s l、 Δ s 2 , A s 3 となる。 ここに、 A s 1、 A s 2、 A s 3は、 ク ロス トーク発生領域と非発生領域との電位 差である。 この電位差 A s 1、 A s 2、 A s 3は、 7 0 mV以下であ れば、 画像と して判断されないことがわかっている。 つまり、 現状、 これを満たせば、 横方向のクロス トークと しては判断されない訳であ る。
このゲートライン一信号ライン間容量 C g s、 C s ライン一信号ラ イン間容量 C c sに起因するゲートライン 4 1 -1, 4 1-2, 4 1 -3, ……のゆれや C s ライン 4 8-1, 4 8-2， 4 8-3， ……の周期的な変 動を防ぐために、 大型液晶表示装置では、 先述したように、 隣接する 画素間の極性を対向電極を基準に反転させる ドッ ト反転駆動方式を採 用している。 このドッ ト反転駆動方式の場合には、 立ち上がり時間、 立ち下がり時間が、 信号ライン 4 2-1， 4 2-2, 4 2-3, ……が 1対 1でドライバ I C 44の出力ピンに接続されている従来の液晶表示装 置に比べて無視できない時間となる。
時分割数が 3の場合には、 C s ライン 4 8-1， 4 8-2, 4 8-3, … …を安定させる時間は従来の 3分の 1 となり、 条件は厳しくなる。 こ の対策と して、 特に、 C s ライン 4 8-1, 4 8-2， 4 8-3, ……のゆ れに起因する横方向のクロス トークをなくす必要がある。 そのために は、 第 2 0図の波形図に示すように、 ドライノく I C 4 4の立ち上がり 波形と立ち下がり波形を時間軸に対して対称にする、 即ち立ち上がり 時間と立ち下がり時間を等しくする必要がある。
このように、 ドッ ト反転駆動においては、 ドライバ I C 44の立ち 上がり波形と立ち下がり波形を時間軸に対して対称にすることにより 、 逆極性の信号によって変動電位分をキヤンセルできることになるた め、 ゲートライン 4 1-1, 4 1—2， 4 1-3， ……および C s ライン 4 8 -1， 4 8-2， 4 8-3, ……の変動がほとんどなくなる。 この変動分 が小さければ小さいだけ、 C s ライン 4 8-1, 4 8-2, 4 8-3， …… の電位が安定する時間は短くなる。
第 2 1図に、 一例と して、 1 7ィンチ S X GA表示方式の場合のシ ミ ュレ一ショ ン結果を示す。 このシミ ュ レーショ ン結果から考えると 、 3 τ r i s e (立ち上がり） 、 3 τ ί a 1 I (立ち下がり） の時間 差は、 5 0 0 n s以下であることが望ましいことがわかる。 これによ り、 下記の条件を満たすことが必要となる。
| 3 て r i s e— 3 t f a l l | ≤ 5 0 0 n s
もしくは、
| 2 r r i s e— 2 て f a l l | ≤ 5 0 0 n s
ここに、 τは 0. 5 /i sで一定であり、 3 τは 0 %から 9 0 %推移を 、 2 τは 0 %から 8 6 %推移をそれぞれ表している。
ここで、 立ち上がり波形と立ち下がり波形が対称性をあらわすもの として、 0% 6 3 %の変位時間、 0 % 8 6 %の変位時間、 0 %<ί= 9 5 %の変位時間、 0。/。 9 8 %の変位時間、 0 9 9. 3 %の変 位時間、 0% 9 9. 8 %の変位時間が同じであることが条件となる 。 第 2 2図に、 S XG A表示方式の液晶表示装置を作製する場合にお ける期間の数値の一例を示す。
次に、 UXG A表示方式の液晶表示装置の場合について説明する。 UX G A表示方式の規格は、 1 6 0 0画素 X 1 2 0 0画素であり、 1 画素が R, G, Bの 3 ドッ トからなることから、 信号ラインの総本数 は 4 8 0 0 (= 1 6 0 0 X 3 ) 本となる。
ここで、 先述した S XG A表示方式の場合と同様の条件のもとに、 ドライバ I Cの出力ピン数と して例えば 3 2 0本を設定したとすると 、 3時分割駆動の場合は、 ドライバ I Cの総出力ピン数と しては、 信 号ライン数 （4 8 0 0ライン） の 3分の 1で良いことから、 本例では 、 ドライバ I Cの個数と して、 5 1 6 0 0 Z 3 2 0 ) 個が設定さ れる。
すなわち、 UX GA表示方式の液晶表示装置において、 3時分割駆 動を採った場合には、 第 2 3図に示すように、 各々 3 2 0本の出力ピ ンを持つ 5値のドライ ノく I C 4 4- 1〜 4 4- 5力';、 液晶表示パネル 40 とは別体の外部基板 （図示せず） 上に一定の間隔をもって配置され、 フレキシブルケーブル 1 5を介して液晶表示パネル 4 0の額縁の接続 部分 1 6にて時分割スィッチ （図示せず） と接続されることになる。
このよ うに、 UXG A表示方式の液晶表示装置において、 3時分割 駆動を採ることにより、 ドライバ I Cの出力ピン数と して例えば 3 2 0本を設定した場合、 ドライバ I Cの個数が 5個で済むため、 3時分 割駆動を採らず、 例えば 3 8 4ピンの汎用 ドライバ I Cを用いると、 1 3 (= 4 8 00/ 3 8 4 = 1 2余り 9 2) 個のドライ ノく I C (内、 1個は 9 2ピンのみ使用） を必要と していた場合に比べて、 スタンバ ィ電力は 1 3分の 5以下となる。
また、 ドライバ I Cのコス ト低減にもつながる。 しかも、 今後、 集 積回路技術の進歩に伴い、 これ以上の ドライバ I Cのピン数が期待さ れ、 それに伴って 4個以下の ドライバ I Cの個数の設定も可能となる ため、 消費電力と製品コス トのより低減が期待できることになる。 ところで、 UXG A表示方式の水平走査時間は、 規格上、 1 6 s 、 1 3. 3 3 3 i s、 1 2. 3 0 8 M S , 1 1. 4 2 9 〃 s、 1 0. 6 6 7 s、 および 9. 4 1 2 μ s と決められている。 この 規格のもとで、 第 1 0図および第 2 3図の構成を実現するためには、 例えば一番短い水平走査時間である 9. 4 1 2 sに合わせる必要が ある。 ここで、 3時分割を行う訳であるから、 9. 4 1 2 sの 3分 割以下の時間で選択する必要がある。 つまり、 サンプリ ング時間が 3 . 1 3 7 μ s以下であることが必要となる。 同様に、 水平走査時間が 1 6 sならば 5. 3 3 3 / s、 1 3. 3 3 3 sならば 4. 444 s、 1 2. 3 0 8 sならば 4. 1 0 3 μ s , 1 1 , 4 2 9 // sならば 3. 8 1 0 s、 1 0 sならば 3. 3 3 3 s以下のサンプリング時間となる。
なお、 ドライ ノく I C 44の出力波形の立ち上がり、 立ち下がり時間 (スルー レー ト） 、 ブランキング期間の設定およびドライバ I C 44 の出力の立ち上がり波形と立ち下がり波形との対称性については、 先 述した S XG A表示方式の場合と同様のことが言える。 第 2 4図に、 UXG A表示方式の液晶表示装置を作製する場合における期間の数値 の一例を示す。
以上、 S XGA、 UXGAの各表示方式の液晶表示装置の場合につ いて述べてたが、 続いて、 VGA、 HVG A(half VGA) 、 Q VG A (quarter VGA) の各表示方式の液晶表示装置の場合について述べ る。
先ず、 VGA表示方式の液晶表示装置の場合について説明する。 V GA表示方式の規格は、 6 40画素 X 4 8 0画素であり、 1画素が R , G, Bの 3 ドッ トからなることから、 信号ラインの総本数は 1 9 2 0 (= 6 4 0 X 3) 本となる。
ここで、 先述した S XGA、 UXG Aの各表示方式の場合と同様の 条件のもとに、 ドライバ I Cの出力ピン数と して例えば 3 2 0本を設 定したとすると、 3時分割駆動の場合は、 ドライバ I Cの総出力ピン 数としては、 信号ライン数 （4 8 0 0ライン） の 3分の 1で良いこと から、 本例では、 ドライバ I Cの個数と して、 2 (= 6 40/ 3 2 0 ) 個が設定される。
すなわち、 VGA表示方式の液晶表示装置において、 3時分割駆動 を採った場合には、 第 2 5図に示すように、 各々 3 2 0本の出力ピン を持つ 2個の ドライバ I C 4 4-1， 44- 2が、 液晶表示パネル 4 0 と は別体の外部基板 （図示せず） 上に一定の間隔をもって配置され、 フ レキシブルケーブル 1 5を介して液晶表示パネル 4 0の額縁の接続部 分 1 6にて時分割スィッチ （図示せず） と接続されることになる。
このように、 VGA表示方式の液晶表示装置において、 3時分割駆 動を採ることにより、 ドライ ノ I Cの出力ピン数と して例えば 3 2 0 本を設定した場合、 ドライバ I Cの個数が 2個で済むため、 3B寺分害 駆動を採らず、 例えば 3 8 4ピンの汎用 ドライバ I Cを用いると、 6 (= 1 9 2 0/ 3 8 4 = 5余り 1 0) 個のドライ ノく I C (内、 1個は 1 0ピンのみ使用） を必要と していた場合に比べて、 スタンバイ電力 は 3分の 1以下となる。
また、 ドライバ I Cのコス ト低減にもつながる。 しかも、 今後、 集 積回路技術の進歩に伴い、 これ以上の ドライバ I Cのピン数が期待さ れ、 それに伴ってドライバ I Cの 1個の設定も可能となるため、 消費 電力と製品コス トのよ り低減が期待できることになる。
なお、 H VGA表示方式の規格は、 6 4 0画素 X 24 0画素であり 、 水平方向の画素数については VGA表示方式と同じであることから 、 信号ラインの総本数についても同じ 1 9 2 0本である。 したがって 、 ドライバ I Cの出力ピン数として例えば 3 2 0本を設定した場合、 設定される ドライバ I Cの個数も同じ 2個となる。
一方、 Q VGA表示方式の規格は、 3 2 0画素 X 24 0画素である ことから、 信号ラインの総本数は 9 6 0本となる。 ここで、 ドライバ I Cの出力ピン数として例えば 3 2 0本を設定したとすると、 3時分 割駆動の場合は、 ドライ ノ I Cの総出力ピン数と しては、 信号ライン 数 （ 9 6 0ライン） の 3分の 1で良いことから、 QVGA表示方式で は、 第 2 6図に示すように、 ドライ ノく I Cの個数と して、 1 (= 3 2 0 / 3 2 0 ) 個が設定される。
ところで、 例えば、 標準的な V G A規格 I B M V G A (m o d e — 4 ) 表示方式では、 その水平走査時間は 3 1 . 7 7 8 / sである。 ここで、 3時分割を行う訳であるから、 3 1 . 7 7 8 s の 3分割以 下の時間で選択する必要がある。 つまり、 サンプリング時間が 1 0. 5 9 s以下であることが必要となる。 Q V GA表示方式では、 例え ば水平走査時間を 6 3 s とすると、 3時分割でサンプリ ング時間が 1 0. 5 9 μ s以下であることが必要となる。
なお、 ドライバ I C 4 4の出力波形の立ち上がり、 立ち下がり時間 (スルーレート） 、 ブランキング期間の設定およびドライバ I C 4 4 の出力の立ち上がり波形と立ち下がり波形との対称性については、 先 述した S X G Α表示方式の場合と同様のことが言える。 第 2 7図に、 V GA, Q V GAの各表示方式の液晶表示装置を作製する場合におけ る期間の数値の一例を示す。
上述したように、 例えば 3時分割駆動において、 液晶表示パネル 4 0の額縁サイズが規定されるとき、 その規定された額縁サイズのもと に、 その額縁部分の配線領域に配線可能な配線数によってドライバ I C 4 4の出力ピン数 nを決定するとともに、 表示方式によって決まる 信号ラインの総本数を Nとするとき、 ドライバ I C 4 4の個数を N/ n個に設定するようにしたことにより、 時分割駆動を採らない場合に 比べてドライバ I Cの個数を大幅に削減でき、 スタンバイ電力を大幅 に軽減できるため、 液晶表示装置全体の低消費電力化が可能となる。 ところで、 表示方式に限らず、 第 1 5図のタイ ミングチャートにお けるブランキング期間 （ a ) , ( b ) , ( c ) では、 時分割スィッチ (アナログスィ ッチ） がオフ状態にあり、 信号ラインの電位が確定状 態にある。 このため、 外部 I Cである ドライバ I Cからの出力に影響 されない。 したがって、 このブランキング期間 （ a ) , ( b ) , ( c ) にドライバ I Cの出力回路を駆動させることは、 消費電力の無駄で ある。
第 4図には、 ドライバ I Cの内部構成の一例を示したが、 実際には 、 第 2 8図に示すように、 D/Aコンバータ 3 5の後段に出力回路 3 6が配されているのが一般的である。 そこで、 ここでは、 ブランキン グ期間 （a ) , (b) , ( c ) に出力回路 3 6を停止させ、 消費電力 の低減を図ることとする。 この出力回路 3 6は、 第 2 9図に示すよう に、 例えば、 オペアンプと出力バッファからなるボルテージフォロワ の回路構成となっている。
このボルテージフォロヮ回路構成の出力回路 3 6において、 例えば 、 ブランキング期間 （ a ) , (b ) , ( c ) にボルテージフォロワの 電源をオフにすると、 オペアンプ部に電流が流れなくなり、 出力は高 インピーダンス状態となる。 このように、 ブランキング期間 （ a ) , (b) , ( c ) に出力回路 3 6を停止させることで、 消費電力を低減 できることになる。
次に、 信号ラインを駆動する ドライバ I Cへのデータの書き込みに ついて説明する。 通常、 液晶表示パネル 4 0には、 第 3 0図に示すよ うに、 例えば 3個のドライバ I C 44-1, 44-2， 4 4- 3を経由して 各々 1 ライン分相当の記憶容量を持つ 2個のメモリ回路 （ 1 ) 8 1 , ( 2 ) 8 2が接続されている。
そして、 最初は、 メモリ回路 8 1に 1 ライン分のデータを記憶し、 しかる後スィ ッチ 8 3を切り替えて次の 1 ラインの期間中にメモリ回 路 8 2にデータを記憶しながら、 スィッチ 8 3に連動するスィ ツチ 8 5で Rのみを選択してメモリ回路 8 1から Rデータをスィ ツチ 8 4 - 1 を介して 1ライン分読み出して ドライバ I C 44-1, 4 4-2, 4 4-3 に書き込み、 次に Gのみを選択して同様に Gデータを 1 ライン分書き 込み、 最後に Bのみを選択して同様に Bデータを 1 ライン分書き込む 次の 1 ライン期間にはメモリ回路 8 1 とメモリ回路 8 2 とを入れ替 えて同様の手順を操り返すことによって画像を構成していく。 一般的 に、 一番端の ドライ ノ I Cに 1 ドッ トずつ水平ドッ ト数分のデータを 転送していく と数珠状にデータが送られて 1 ライン分のデータが複数 のドライバ I Cにセッ トされ、 その時点で液晶表示パネル 4 0に一斉 に 1 ライン分のデータを書き込むことで各色 1 ラインずつ画像を形成 していく。 この作業を垂直画素数 X 3回分繰り返すことで 1枚の画像 が構成される。
ところが、 昨今の液晶表示装置の高画素化に伴って水平方向の画素 数も増え、 また同時に、 映像データの転送レー トも早くなり、 液晶表 示パネルへの書き込み時間も短くなつてきている。 一例として、 S X G A表示方式の液晶表示装置を考えた場合、 映像データが 2 0 0 M H z前後のデータ転送レ一トであり、 この速度でデータが書き込める ド ライバ I Cは現時点では存在しない。
そこで、 本実施形態においては、 複数のドライバ I Cに同時に別々 のデータを書き込む手法を採ることで、 既存のドライ ノく I Cでも使用 できるようにする。 これを実現するための具体的な構成の一例を第 3 1図に示す。 本例では、 話を分かり易くするため、 水平 3 0画素 （R , G， B合計 9 0 ド ッ ト ） 、 ドライ ノく I C内のシフ ト レジスタ 3 1 ( 第 2 8図参照） の段数を各々 1 0段と仮定して説明する。
第 3 1図に示すように、 各々 1 ライン分相当の記憶容量を持つメモ リ回路 （ 1 ) 8 1 とメモリ回路 （ 2 ) 8 2が設けられ、 これらを切り 替えるスィ ツチ 8 3を経由して映像データがメモリ回路 8 1又はメモ リ回路 8 2に供給される。 メモリ回路 8 1 , 8 2の出力側には、 3端 子ごとに 1個ずつ R， G, Bの各色を切り替えるスィ ッチ 8 4- 1〜 8 4- 6が設けられ、 さらにその後段に再度メモリ回路 8 1 とメモリ回路 8 2 とを切り替えるスィ ツチ 8 5- 1〜 8 5- 3が設けられている。 そし て、 スィ ッチ 8 5- 1〜 8 5- 3の各選択出力力； ドライバ I C 4 4- 1〜 4 4- 3に与えられるようになつている。
また、 メモリ回路 8 1， 8 2には、 ドライバ I Cの数と同じ数の R , G, Bの出力があり、 これらは各々 ：！〜 1 0 ドッ ト、 1 1〜 2 0 ド ッ ト、 2 1〜 3 0 ドッ 卜のデータを順に出力するように構成されてい る。 一方、 メモリ回路 8 1， 8 2の前段および後段に配されているス イッチ 8 3 とスィッチ 8 5- 1〜 8 5-3は互いに連動しており、 片方が メモリ回路 8 1を選択すると、 もう一方はメモリ回路 8 2を選択する ようになつている。
上記の構成において、 外部から入力される映像データは、 最初はス イッチ 8 3がメモリ回路 8 1側に切り替わつていることにより、 この スィ ッチ 8 3を介してメモリ回路 8 1に 1ライン分蓄えられる。 その 後、 スィッチ 8 3がメモリ回路 8 2側に切り替わることにより、 次の 1 ライン分の映像データはメモリ回路 8 2に蓄えられる。
そのとき、 メモリ回路 8 1はドライバ I C 44- 1に対して 1〜 1 0 ド ッ ト 目のデータを出力し、 ドライ ノく I C 44-2に対しては 1 1〜 2 0 ドッ ト目のデータを出力し、 又ドライ ノ I C I C 44- 3に対しては 2 1〜 3 0 ドッ ト目のデータを出力する。 そして、 次の 1 ラインでは メモリ回路 8 1 とメモリ回路 8 2 とを入れ替えて、 上記と同様の動作 を行ってこれを繰り返すことにより、 1枚の画像が構成される。
このように、 最初はメモリ回路 8 1に 1 ライン分のデータを記憶し 、 次の 1 ライン期間中にメモリ回路 8 2にデータを記憶しながら、 ス イッチ 8 4 - l〜 8 4 - 3で Rのみを選択してメモリ回路 8 1から Rデ一 タを 1つのドライバ I C分だけ読み出して当該ドライバ I Cに書き込 み、 同時に別の ドライ ノく I Cにも該当するデータを読み出して当該ド ライバ I Cに書き込み、 Gおよび Bについても同様の方法にて書き込 みを行うことにより、 ドライ ノく I Cの各々に同時に別々のデータを書 き込むことができる。
これにより、 各 ドライバ I Cにデータを書き込む速度を、 ドライバ I Cの数を nとすると、 n分の 1に減速することができるので、 例え ば映像データの転送レートが 2 0 0 M H z、 ドライ ノく I Cの数 nが 3 個であれば、 約 6 7 M H zの動作速度を持つドライバ I Cで処理でき ることになり、 既存のドライ ノく I Cでも十分に対応できることになる 。 また、 1ライン分全てのデータを各ドライバ I Cに書き込む時間を n分の 1に短縮することができるので、 その分だけ液晶表示パネルへ の書き込み時間を延ばすこともできる。
ところで、 従来の液晶表示装置では、 R , G， Bの各々の電圧透過 率特性は一致していなかった。 その理由は、 色ごとに波長が違うため 、 その波長に依存して液晶分子内での屈折率に差異が生じ、 結果的に 電圧、 透過率特性が Bに対して Rが負の電圧側にずれているからであ る。
第 3 2図 Aおよび第 3 2図 Bに、 T N (twi st nemat i c) 液晶を使用 した場合の液晶の透過率と液晶に印加する電圧の特性カーブ （ V— T カーブ） を示す。 この第 3 2図 Aの特性図から明らかなように、 通常 、 R (透過波長が 6 0 0 n m〜 6 6 0 n m ) 、 G (透過波長が 5 3 0 n m〜 5 5 0 n m ) 、 B (透過波長が 3 7 0 n m〜 4 6 0 n m ) で、 V— Tカーブがシフ ト している。
これは波長に依存して液晶分子の屈折率に差異があるためである。 波長の長い Rの方が屈折率が小さいため、 液晶に電圧を印加したとき 、 いち早く液晶による光の 9 0度回転が損なわれる。 Bは屈折率が大 きいため、 光の 9 0度回転が最後まで維持される。 このため、 V— T カーブにおいて、 同じ電圧を印加しても透過率に差異が発生する。 液晶基板内の水平方向に時分割スィ ッチ （アナログスィ ッチ） を配 置した構成の本発明に係る液晶表示装置において、 選択スィツチ以外 の信号ラインはフローティング状態となっており、 この状態では、 隣 接する信号ライン間での信号電位の飛び込みの影響を受ける。 つまり 、 画素の信号ライン間にはライン間の容量が存在し、 時分割スィッチ の周辺の等価回路を示す第 3 3図 A、 第 3 3図 Bおよび第 3 3図 Cに おいて、 例えばスィ ッチ S 1が選択 （第 3 3図 A) された後にスイツ チ S 2が選択 （第 3 3図 B) されると、 スィ ッチ S 2の "H" レベル の信号がスィツチ S 1 に飛び込み、 保持されている電圧が飛び込み容 量分だけ増加する。
これは、 信号ライン間の容量を Csiglと し、 一つの信号ラインの容 量を Csig2とすると、 飛び込みによる電圧 Δ Vは、
A V = Vsig X Csigl/ ( Csigl+ Csig2) ··· (1)
となる。 ここで、 Vsig は、 選択された信号ラインに入力される信号 電圧の振幅電圧である。 この値を、 ちょ う ど、 液晶の V— Tカーブで の中間調の同じ透過率の状態での印加電圧のシフ ト量を補完するよう に定めれば良い。
Rと Bの電圧のシフ ト量は 0. 3 Vであり、 これを飛び込みによる 電圧 Δνに当てはめる。 ちなみに、 1 HVCOM (コモン） 反転駆動 法では、 1 Η時間は同一極性の電圧が信号ラインに印加されるため、 先に選択されたスィ ッチ S 1については、 次のスィ ッチ S 2が選択さ れた場合に、 保持された信号ラインの電位は増加する。 また、 スィ ッチ S 3が次に選択 （第 3 3図 C) される。 これは、 ス イッチ S 1に隣接するスィツチ S 3' から飛び込み電位が入力される ことを意味する。 最終的には、 スィ ッチ S 1に関しては 2回、 スイ ツ チ S 2に関しては 1回、 信号ライン間の飛び込みの影響を受けること になる。
ここでは、 この現象に着目 して、 液晶の色に依存して V— Tカーブ の電圧シフ トを補完する方法について述べる。 ちなみに、 1 H反転駆 動法に関しては、 第 34図のタイ ミングチヤ一トから明らかなように 、 1番目に選択される信号ラインを B、 2番目に選択される信号ライ ンを G、 3番目に選択される信号ラインを Rとする配置として、 先に 述べた V— Tカーブの補完を行っている。
一方、 ドッ ト反転駆動を行う場合、 隣接する信号ライン間には常に 逆の極性が印加されるため、 信号電位 （振幅電位） と しては、 小さく なる方向で飛び込み電圧が発生する。 つまり、 第 3 5図 A、 第 3 5図 Bおよび第 3 5図 Cに示すように、 スィッチ S 1力 S "H" レベルで書 き込まれ （第 3 5図 A) 、 その後スィ ッチ S 2が "L" レベルで書き 込まれると （第 3 5図 B) 、 非選択状態のスィツチ S 1に対して "L " レベルの電位が飛び込む。 その後、 スィッチ S 3に "H" レベルが 書き込まれるが （第 3 5図 C) 、 スィ ッチ S 3に隣接するスィ ッチ S 1 ' に対しては、 同様に "H" レベルの飛び込みが発生する。
しかし、 スィッチ S 1に隣接するスィッチ S 3 ' はドッ ト反転駆動 であるため "L" レベルとなる。 これがスィッチ S 1に飛び込み、 さ らに電圧が減少する。 結局、 一番最初に選択されたスィ ッチ S 1に対 しては、 信号電圧を減少させる電圧が 2回発生し、 スィッチ S 2に対 しては、 信号電圧を減少させる電圧が 1回発生する。
これを、 液晶の R, G, Bの V— Tカーブにおける電圧シフ トを補 完させるようにするためには、 第 3 6図のタイ ミングチャートから明 らかなように、 一番最初に選択される信号ラインを Rと し、 2番目を G、 3番目を Bとすることが好ましいことがわかる。
以上の方法を採ることにより、 第 3 2図 Bに示すように、 中間調で の電圧一透過率の特性カーブは補完され、 画像信号に忠実な表示が可 能となる。 第 3 7図 Aおよび第 3 7図 Bには、 本発明に係る画素配列 と時分割スィツチの走査方向の関係を示す。 第 3 7図 Aは 1 H反転駆 動法の場合を、 第 3 7図 Bはドッ ト反転駆動法の場合をそれぞれ示し ている。
なお、 上述した方法は、 信号ライン間に存在する容量を積極的に、 液晶の電圧—透過率特性の補完に使用しているため、 複雑な回路構成 を必要とせず、 色配列だけを所定の順番にすることにより達成できる 点で、 その効果は極めて大きいと言える。
ただし、 信号ライン間の容量 Csiglと信号ライン自体の容量 Csig2 は、 先に示した （ 1 ) 式に対して、 Δν-Vsig X Csigl/ (Csigl + Csig2) ≤ (液晶内での電圧一透過率特性の Rと Gの電圧差） の条 件を満たすことが必要となる。 例えば、 液晶内での電圧—透過率特性 の Rと Gの電圧差が 0. 1 5 V、 選択された信号ラインに入力される 信号電圧の振幅電圧 Vsig が 9 Vである場合、 これを補正するには、 Csigl/ (Csigl+ Csig2) が 0. 0 1 7 となるように設計すれば良 レ、。
このように、 各表示方式の液晶表示装置において、 ドライバ I C 4 4からは、 R, G, Bの電圧—透過率 （V— T) 特性のカーブを補正 するような信号電位を発生するようにしたことにより、 中間調付近で の R， G, Bの透過率が一致するため、 画像信号に対してより忠実な 色表現が可能となる。 また、 複雑な回路構成を必要と しないため、 製 造歩留りを低下させることなく、 色精度を向上させることができる。 以上説明したように、 本発明による液晶表示装置においては、 複数 のドライバ回路をそれぞれの出力端子数を同じ数に設定して複数列分 の信号ラインの各々と対応関係をもって順に配置する際に、 複数列分 の信号ラインに端数が出るとき、 複数の ドライバ回路のうちの 1つの 出力端子数を上記端数に設定するようにしたことにより、 ドライバ回 路の出力端子を余らせることなく信号ラインの各々と接続することが できるため、 液晶表示パネルには画像表示に寄与しない余分な接続領 域が生じず、 よって液晶表示パネルの水平方向の狭幅化が可能になる 。
また、 本発明による他の液晶表示装置においては、 複数のドライバ 回路のそれぞれの出力端子数を、 複数列分の信号ラインの総本数の約 数に設定するようにしたことにより、 信号ラインには端数が生じず、 ドライバ回路の出力端子を余らせることなく信号ラインの各々と接続 することができるため、 液晶表示パネルには画像表示に寄与しない余 分な接続領域が生じず、 よつて液晶表示パネルの水平方向の狭幅化が 可能になる。

Claims

請求の範囲
1 . マ ト リ クス状に配線された複数行分のゲー トラインと複数列分の 信号ラインとの交差点に複数個の画素が 2次元配置されてなる表示部 と、
前記表示部の各画素に前記複数列分の信号ラインを介して信号電位 を与える複数のドライバ回路とを備え、
前記複数の ドライバ回路をそれぞれの出力端子数を同じ数に設定し て前記複数列分の信号ラインの各々と対応関係をもって順に配置する 際に、 前記複数列分の信号ラインに端数が出るとき、 前記複数のドラ ィバ回路のうちの 1つの出力端子数を前記端数に設定する
ことを特徴とする液晶表示装置。
2 . 請求の範囲 1に記載の液晶表示装置において、
前記複数のドライバ回路は、 前記表示部が形成される透明絶縁基板 の外部に配されたドライバ I Cである
ことを特徴とする液晶表示装置。
3 . マ トリクス状に配線された複数行分のゲー トラインと複数列分の 信号ラインとの交差点に複数個の画素が 2次元配置されてなる表示部 と、
前記表示部の各画素に前記複数列分の信号ラインを介して信号電位 を与える複数のドライバ回路とを備え、
前記複数のドライバ回路のそれぞれの出力端子数を、 前記複数列分 の信号ラインの総本数の約数に設定する
ことを特徴とする液晶表示装置。
4 . 請求の範囲 3に記載の液晶表示装置において、
前記複数の ドライバ回路のそれぞれの出力端子数が同じ数である ことを特徴とする液晶表示装置。
5 . 請求の範囲 3に記載の液晶表示装置において、 前記複数のドライバ回路のそれぞれの出力端子数が 2のべき乗であ る
ことを特徴とする液晶表示装置。
6 . 請求の範囲 3に記載の液晶表示装置において、
前記複数のドライバ回路は、 前記表示部が形成される透明絶縁基板 の外部に配されたドライバ I Cである
ことを特徴とする液晶表示装置。
7 . 請求の範囲 3に記載の液晶表示装置において、
前記複数のドライバ回路に書き込むためのデータを一時的に記憶す る記憶回路と、
前記複数のドライバ回路に対して同時に別々のデータを前記記憶回 路から書き込むべく制御する制御回路と
を有することを特徴とする液晶表示装置。
8 . 請求の範囲 4に記載の液晶表示装置において、
前記表示部に隣接する額縁部分のサイズが規定されるとき、 その規 定された額縁サイズのもとに、 その額縁部分の配線領域に配線可能な 配線数によって前記複数のドライバ回路のそれぞれの出力端子数 nが 決定される
ことを特徴とする液晶表示装置。
9 . 請求の範囲 8に記載の液晶表示装置において、
前記ドライバ回路の個数は、 表示方式によって決まる前記複数列分 の信号ラインの総本数を Nとするとき、 N / n個に設定される ことを特徴とする液晶表示装置。
1 0 . 請求の範囲 3に記載の液晶表示装置において、
前記複数のドライバ回路の各々から出力される信号電位を時分割に て前記複数列分の信号ラインに与える時分割スィツチを有する ことを特徴とする液晶表示装置。
1 1 . 請求の範囲 1 0に記載の液晶表示装置において、
前記複数の ドライバ回路の信号出力波形は、 立ち上がり、 立ち下 がり共に時間軸に対して対称である
ことを特徴とする液晶表示装置。
1 2 . 請求の範囲 1 0に記載の液晶表示装置において、
前記時分割スィッチの時分割数が 3である
ことを特徴とする液晶表示装置。
1 3 . 請求の範囲 1 2に記載の液晶表示装置において、
前記時分割スィツチで選択する期間は、 水平走査期間の 3分の 1以 下の期間である
ことを特徴とする液晶表示装置。
1 4 . 請求の範囲 1 3に記載の液晶表示装置において、
前記複数のドライバ回路の立ち上がり時間および立ち下がり時間は 、 前記時分割スィッチで選択する期間以下である
ことを特徴とする液晶表示装置。
1 5 . 請求の範囲 1 3に記載の液晶表示装置において、
前記時分割スィッチの選択期間の間に生じるブランキング期間は、 (水平走査期間一時分割スィッチの選択期間 X 3 ) / 3以下である ことを特徴とする液晶表示装置。
1 6 . 請求の範囲 1 5に記載の液晶表示装置において、
前記複数の ドライバ回路は、 前記ブランキング期間においてその出 力回路の動作を停止する機能を持つ
ことを特徴とする液晶表示装置。
1 7 . 請求の範囲 1 2に記載の液晶表示装置において、 前記複数の ドライバ回路は、 R (赤） ， G (緑） ， G (青） の電圧 一透過率特性のカーブを補正するような信号電位を発生する
ことを特徴とする液晶表示装置。
1 8 . 請求の範囲 1 2に記載の液晶表示装置において、
1 H ( Hは水平走查期間） 反転駆動又は 1 Hコモン反転駆動におい て、 前記時分割スィ ツチによって 1番目に選択される信号ラインが青 、 2番目に選択される信号ラインが緑、 3番目に選択される信号線が 赤である
ことを特徴とする液晶表示装置。
1 9 . 請求の範囲 1 0に記載の液晶表示装置において、
ドッ ト反転駆動において、 前記時分割スィツチによって 1番目に選 択される信号ラインが赤、 2番目に選択される信号ラインが緑、 3番 目に選択される信号線が青である
ことを特徴とする液晶表示装置。
補正書の請求の範囲
[ 1 9 9 9年 8月 1 9日 （ 1 9 . 0 8 . 9 9 ) 国際事務局受理：出願当初の請求の範囲 1 及び 1 7は補正された；新しい請求の範囲 2 0が加えられた；他の請求の範囲は変更なし。 ( 3頁) ]
1 . (補正後） マトリクス状に配線された複数行分のゲートラインと 複数列分の信号ラインとの交差点に複数個の画素が 2次元配置されて なる表示部と、
前記表示部の各画素に前記複数列分の信号ラインを介して信号電位 を与える複数のドライバ回路とを備え、
前記複数のドライバ回路の出力端子数と前記複数列分の信号ライン の各々とを対応関係をもって順に配置する際に、 前記複数列分の信号 ラインに端数が出るとき、 前記複数のドライバ回路のうちの 1つの出 力端子数を前記端数に設定する
ことを特徴とする液晶表示装置。
2 . 請求の範囲 1に記載の液晶表示装置において、
前記複数のドライバ回路は、 前記表示部が形成される透明絶縁基板 の外部に配されたドライバ I Cである
ことを特徴とする液晶表示装置。
3 . マトリクス状に配線された複数行分のゲートラインと複数列分の 信号ラインとの交差点に複数個の画素が 2次元配置されてなる表示部 と、
前記表示部の各画素に前記複数列分の信号ラインを介して信号電位 を与える複数のドライバ回路とを備え、
前記複数のドライバ回路のそれぞれの出力端子数を、 前記複数列分 の信号ラインの総本数の約数に設定する
ことを特徴とする液晶表示装置。
4 . 請求の範囲 3に記載の液晶表示装置において、
前記複数のドライバ回路のそれぞれの出力端子数が同じ数である
ことを特徴とする液晶表示装置。
42 も正された用紙 （条約第 19条） て前記複数列分の信号ラインに与える時分割スィツチを有する ことを特徴とする液晶表示装置。
1 1 . 請求の範囲 1 0に記載の液晶表示装置において、
前記複数のドライバ回路の信号出力波形は、 立ち上がり、 立ち下 がり共に時間軸に対して対称である
ことを特徴とする液晶表示装置。
1 2 . 請求の範囲 1 0に記載の液晶表示装置において、
前記時分割スィツチの時分割数が 3である
ことを特徴とする液晶表示装置。
1 3 . 請求の範囲 1 2に記載の液晶表示装置において、
前記時分割スィツチで選択する期間は、 水平走査期間の 3分の 1以 下の期間である
ことを特徴とする液晶表示装置。
1 4 . 請求の範囲 1 3に記載の液晶表示装置において、
前記複数のドライバ回路の立ち上がり時間および立ち下がり時間は 、 前記時分割スィッチで選択する期間以下である
ことを特徴とする液晶表示装置。
1 5 . 請求の範囲 1 3に記載の液晶表示装置において、
前記時分割スイツチの選択期間の間に生じるブランキング期間は、 (水平走査期間一時分割スィッチの選択期間 X 3 ) 3以下である ことを特徴とする液晶表示装置。
1 6 . 請求の範囲 1 5に記載の液晶表示装置において、
前記複数のドライバ回路は、 前記ブランキング期間においてその出 力回路の動作を停止する機能を持つ
ことを特徵とする液晶表示装置。
1 7 . (補正後） 請求の範囲 1 2に記載の液晶表示装置において、
43 插正された用紙 （条約第 19条） 前記複数のドライバ回路は、 前記時分割スィツチへの飛び込みによ る R (赤） ， G (緑） ， B (青） の電圧一透過率特性のカーブのシフ ト量を補正するような信号電位を発生する
ことを特徴とする液晶表示装置。
1 8 . 請求の範囲 1 2に記載の液晶表示装置において、
1 H ( Hは水平走査期間） 反転駆動又は 1 Hコモン反転駆動におい て、 前記時分割スィツチによって 1番目に選択される信号ラインが青 、 2番目に選択される信号ラインが緑、 3番目に選択される信号線が 赤である
ことを特徴とする液晶表示装置。
1 9 . 請求の範囲 1 0に記載の液晶表示装置において、
ドット反転駆動において、 前記時分割スィツチによって 1番目に選 択される信号ラインが赤、 2番目に選択される信号ラインが緑、 3番 目に選択される信号線が青である
ことを特徴とする液晶表示装置。
2 0 . (追加） 請求の範囲 1 2に記載の液晶表示装置において、 前記時分割スィッチの時分割が、 1画素を構成する R (赤） ， G ( 緑） ， B (青） に信号を配分している
ことを特徴とする液晶表示装置。
44 捕正きれた用紙 （条約第 19条〉 条約 1 9条に基づく説明書 請求の範囲第 1項は、 よく見たところ不明瞭なため、 J P, 4— 1 23 1 8, A (三洋電機株式会社） と Xの関係に見えるが、 発明の技 術的特徴は異なっているので、 これを明確にした。
請求の範囲第 1 7項は、 J P, 9— 3 1 9334, A (イン夕一ナ ショナル · ビジネス ·マシーンズ · コーポレーション） と差別化する ため、 限定する補正を行った。
請求の範囲第 2 0項は、 請求の範囲第 1 2項にさらに限定を加えた ものである。
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