WO2000013301A1 - Drive circuit for switching power supply - Google Patents

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Toshitaka Minamisawa
Atsushi Matsuzaka
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Nagano Japan Radio Co Ltd
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Japan Radio Co Ltd
Nagano Japan Radio Co Ltd
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    • Y02B70/10—Technologies improving the efficiency by using switched-mode power supplies [SMPS], i.e. efficient power electronics conversion e.g. power factor correction or reduction of losses in power supplies or efficient standby modes

Definitions

  • the present invention relates to a switching power supply drive circuit, and more particularly, to a switching power supply drive circuit that supplies a drive signal to a main switching element via a drive transformer.
  • the power supply device 41 includes a control circuit 2 that generates a switching signal SS, a drive circuit 42 that amplifies the power of the switching signal SS, and a switch circuit that is synchronized with a drive signal SD output from the drive circuit 42. And a main circuit 4 that generates a DC voltage V 0 by performing the switching.
  • the drive circuit 42 includes a pair of npn transistors 11 and pnp transistors 12 forming a complementary circuit, a resistor 13 for pull-up, a capacitor 14 for DC power,
  • the primary winding 15a and the secondary winding 15b are composed of a drive transformer 15 formed with a turn ratio of 1: 1.
  • the main circuit 4 includes an n-channel MOS FET 21 serving as a main switching element, resistors 22 and 23 for bias, a transformer 24 for switching, and a rectifying and smoothing circuit 25. It is provided with.
  • a switching signal SS having a pulse width (or frequency) corresponding to the feedback signal SF is output.
  • the drive signal SD is generated by power-amplifying the switching signal SS by operating alternately in synchronization with the transistors 11 and 12 and the switching signal SS, and generating the drive signal SD.
  • the signal SD is output to the primary winding 15a of the transformer 15 via the capacitor 14.
  • the drive signal SD induced in the secondary winding 15b of the transformer 15 is supplied to the FET 21.
  • the duty ratio of the switching signal SS is 50%
  • the voltage VGS between the gate and the source of the FET 21 is, as shown in FIG. 5, the VCC / 2 in the ON period TON of the switching signal SS.
  • the voltage is one VCC2. Therefore, the FET 21 is controlled to be in the ON state during the ON period TON exceeding the threshold voltage Vth, and at that time, outputs the drain current ID shown in the same figure to the primary winding 24 a of the transformer 24.
  • a rectifying / smoothing circuit 25 generates a DC voltage Vo by rectifying and smoothing the induced voltage of the secondary winding 24b in the power transformer 24. Disclosure of the invention
  • the inventor has found the following problems as a result of studying the above-described conventional technology. That is, in the conventional power supply device 41, when the duty ratio of the switching signal SS is, for example, 50% during the operation of the control circuit 2, the voltage VCCZ2 is supplied between the gate and the source of the FET21. Have been. Therefore, as a result of the transformer 15 having a turns ratio of S1: 1, a voltage of VCC / 2 is constantly applied to both ends of the capacitor 14, which means that the capacitor 14 constantly stores energy.
  • the series resonance frequency f in the series resonance phenomenon is represented by the following formula, where the capacitance of the capacitor 14 is a value C, and the exciting inductance of the primary winding 15a is a value L.
  • the conventional power supply device 41 has a problem that the FET 21 and the transformer 24 may be damaged due to the series resonance phenomenon that occurs when the operation of the control circuit 2 is stopped.
  • the energy stored in the capacitor 14 is reduced by controlling the duty ratio of the switching signal SS within a range of 50% or less in order to avoid the above-described vicious cycle. The resonance energy during series resonance is reduced. For this reason, the conventional power supply device 41 has a problem in that the duty ratio of the switching signal SS cannot be controlled to 50% or more, resulting in a narrow switching control range.
  • the present invention has been made to solve the above-described problems, and has as its main object to provide a switching power supply drive circuit that can prevent damage to a main switching element while expanding a switching control range. Aim.
  • a drive circuit for a switching power supply includes: a drive element for generating a drive signal for driving a main switching element; and a drive signal input to a primary winding via a capacitive element from a secondary winding.
  • the inductance value is at least smaller than the exciting inductance of the primary winding, and the inductive property is capable of series resonance with the capacitive element. It is configured with an element.
  • the resonance frequency of the resonance phenomenon generated by the capacitive element and the inductive element becomes higher.
  • the period of the series resonance frequency becomes shorter, and the period during which the resonance voltage waveform exceeds the threshold voltage of the switching element becomes shorter. For this reason, the switching element is less likely to be turned on, and even if the switching element is turned on, the maximum value of the flowing current becomes smaller. Therefore, magnetic saturation of the switching transformer connected to the main switching element is prevented, and damage to the main switching element and the switching transformer is prevented. Also, by defining the capacitance value of the capacitive element to an appropriate value, the energy stored in the capacitive element can be minimized. In this case, since the series resonance energy itself decreases, magnetic saturation of the switching transformer is reliably prevented. Therefore, the duty ratio of the drive signal can be increased, and in such a case, the switching control range can be expanded.
  • the capacitive element and the inductive element each have an element constant whose resonance frequency of resonance by both exceeds 1Z5 times the frequency of the drive signal.
  • the capacitive element and the inductive element each have an element constant whose resonance frequency exceeds the frequency of the drive signal.
  • an inductive element can be connected in parallel to the primary winding.
  • a series circuit with an inductive element and a resistor can be connected in parallel to the primary winding.
  • FIG. 1 is a circuit diagram of a power supply device 1 according to the first embodiment.
  • FIG. 2 is a diagram for explaining the operation of the power supply device 1 according to the first embodiment, which is a voltage waveform diagram of the voltage VGS between the gate and the source of the FET 21 and a current waveform of the drain current ID of the FET 21.
  • FIG. 2 is a diagram for explaining the operation of the power supply device 1 according to the first embodiment, which is a voltage waveform diagram of the voltage VGS between the gate and the source of the FET 21 and a current waveform of the drain current ID of the FET 21.
  • FIG. 3 is a circuit diagram of an electrode device 31 according to the second embodiment.
  • FIG. 4 is a diagram for explaining the operation of the power supply device 31 according to the second embodiment, which is a voltage waveform diagram of the voltage VGS between the gate and the source of the FET 21 and the current of the drain current ID of the FET 21. It is a waveform diagram.
  • FIG. 5 is a diagram for explaining the operation of the conventional power supply device 41, which is a voltage waveform diagram of the voltage VGS between the gate and the source of the FET 21 and a current waveform diagram of the drain current ID of the FET 21.
  • FIG. 6 is a circuit diagram of a conventional power supply 1 device 41. BEST MODE FOR CARRYING OUT THE INVENTION
  • the power supply device 1 includes a control circuit 2, a drive circuit 3, and a main circuit 4 for generating a switching signal SS.
  • Drive circuit 3 A pair of npn-type transistors 11 and pnp-type transistors 12 forming a tally circuit, a pull-up resistor 13, and a capacitor 14 corresponding to a capacitive element in the present invention, which cuts DC.
  • the present invention relates to a drive transformer 15 in which the primary winding 15a and the secondary winding 15b are formed with a turn ratio of 1: 1 and the primary winding 15a of the transformer 15 in parallel. And an inductor 16 corresponding to the inductive element in the above.
  • the main circuit 4 includes an n-channel M ⁇ S type FET 21 as a main switching element, resistors 22 and 23 for bias, a transformer 24 for switching, and a rectifying and smoothing circuit 25.
  • the capacitance value C of the capacitor 14 and the inductance value L16 of the inductor 16 in the drive circuit 3 are defined so as to satisfy the following conditions. That is, first, regarding the capacitance value C of the capacitor 14, the stored energy when the operation of the control circuit 2 is stopped is as small as possible, and the threshold voltage Vth between the gate and the source of the FET 21 corresponding to the main switching element in the present invention. In order to supply a sufficiently high voltage VGS, it is specified within the range shown in the following formula (1).
  • the value Ciss in the above equation means the input capacity of the FET 21.
  • the on-period TON of the FET 21 due to the series resonance becomes equal to the switching signal SS. It is specified according to the following formula (3) so that it is 50% or less of the period TS.
  • the inductance value L16 defined according to the equation (3) is sufficiently smaller than the exciting inductance value L of the primary winding 15a of the transformer 15. Specifically, for example, assuming that the exciting inductance value L of the primary winding 15a is 1 mH, the inductance value L16 of the inductor 16 is about ⁇ .
  • the value f SW in the above equation means the frequency of the switching signal SS.
  • Equation (1) means that the resonance cycle at the time of series resonance by the inductor 16 and the capacitor 14 needs to be specified to be five times or less the cycle TS of the switching signal S S.
  • the magnetic flux density of the transformer 15 increases in proportion to the on-time of the switching signal SS (that is, the period TS).
  • the saturation magnetic flux density of the ferrite core used in the transformer 15 is generally 500 gauss at the maximum, but in an actual power supply, the actual operation during normal switching operation according to the switching signal SS It is stipulated that the magnetic flux density is suppressed to 100 Gauss or less.
  • the resonance period at the time of series resonance is five times or less the period TS of the switching signal SS, the magnetic flux density of the transformer 15 at the time of series resonance can be suppressed to five times or less the actual magnetic flux density. it can. Therefore, even when the series resonance phenomenon occurs, the transformer 15 can be operated at 500 gauss or less, so that magnetic saturation can be reliably prevented.
  • the resonance period at the time of series resonance is specified to be five times or less the period TS of the switching signal SS.
  • the transistors 11 and 12 are turned on.
  • the drive signal SD is generated by alternately operating in synchronization with the switching signal SS and amplifying the power of the switching signal SS.
  • the drive signal SD is output to the primary winding 15a of the transformer 15 via the capacitor 14, and is induced in the secondary winding 15b.
  • the induced drive signal SD is supplied to the gate of the FET 21.
  • the duty ratio of the switching signal SS is, for example, 50%
  • the voltage VGS between the gate and the source of the FET 21 becomes the ON period TON of the switching signal SS as shown in FIG. , VCC / 2, and a voltage of 1 V CCZ2 during the off period T0FF.
  • the FET 21 is controlled to be in the ON state during the ON period TON exceeding the threshold voltage Vth, and at that time, the drain current ID shown in the figure is output to the primary winding 24 a of the transformer 24.
  • the rectifying and smoothing circuit 25 generates a DC voltage Vo by rectifying and smoothing the induced voltage of the secondary winding 24b in the transformer 24.
  • a series resonance voltage having a voltage waveform W 1 shown in FIG. 2 is induced in the secondary winding 15 b of the transformer 15, and this voltage waveform W 1 is applied between the gate and source of the FET 21.
  • the period of the series resonance frequency f1 is in the range of 1 to 5 times the period TS of the switching signal SS, so that the time t1 to the time t2 when the voltage waveform W1 exceeds the threshold voltage Vth, and
  • the period from time t3 to time t4 is sufficiently shorter than the time t11 to time t12 and the time t13 to time t14 at the time of series resonance in the conventional power supply device 41.
  • the maximum value of the drain current ID flowing through the FET 21 during the period from time t1 to time t2 and from time t3 to time t4 is, as shown by the current waveforms W2 and W3 in FIG.
  • Excessive increase in the drain current ID is prevented by only slightly increasing the value.
  • the cycle of the series resonance generated when the operation of the control circuit 2 is stopped is made 5 times or less as compared with the cycle of the switching signal SS (more preferably, the cycle of the switching signal SS). It is possible to prevent excessive drain current ID conduction. As a result, magnetic saturation of the transformer 24 can be surely prevented, and as a result, breakage of the FET 21 and the transformer 24 due to the series resonance phenomenon can be reliably prevented. If the period of the series resonance frequency f1 is specified to be shorter than the period TS of the switching signal SS, the period during which the resonance voltage waveform exceeds the threshold voltage Vth becomes shorter.
  • the FET 21 is hard to be turned on, and even if it is turned on, the maximum value of the drain current ID that flows becomes smaller.
  • the magnetic saturation of the transformer 24 can be more reliably prevented, and the FET 21 and the transformer 24 can be surely prevented from being damaged due to the series resonance phenomenon.
  • the capacitance value C of the capacitor 14 is defined to an appropriate value and minimizing the energy stored in the capacitor 14 when the operation of the control circuit 2 is stopped. Thereby, breakage of the FET 21 and the transformer 24 can be reliably prevented. Therefore, unlike the conventional power supply device 41, the duty ratio of the switching signal SS can be controlled to 50% or more, so that the switching control range can be expanded.
  • the drive circuit 5 in the power supply 31 is different from the power supply 1 in that a series circuit of an inductor 16 and a damper resistor 17 is a transformer 15 Are connected in parallel to the primary winding 15a.
  • the voltage waveform W4 of the voltage VGS between the gate and the source of the FET 21 at the time of series resonance has the same period as that of the voltage waveform W1 of the power supply device 1. However, it has the characteristic of attenuating quickly.
  • the voltage waveform W4 exceeds the threshold voltage Vth only during the period from time t5 to time t6, and during that period, the time t1 to time t1 during series resonance in the power supply device 1
  • the period is shorter than the time t2. Therefore, during the period from time t5 to time t6, the FET 21 is unlikely to be turned on, and the maximum value of the drain current ID flowing through the FET 21 is also as shown by the current waveform W5 in FIG. In addition, it is about the same or less than when switching normally. As a result, also in this power supply device 31, conduction of excessive drain current ID is reliably prevented.
  • the resonance phenomenon can be suppressed quickly by connecting the series circuit including the inductor 16 and the resistor 17 in parallel with the primary winding 15a.
  • the drain current ID of the FET 21 at the time of series resonance can be further reduced, whereby the magnetic saturation of the transformer 24 can be more reliably prevented.
  • the FET 21 and the transformer due to the series resonance phenomenon can be prevented. 24 can be more reliably prevented.
  • the present invention is not limited to the configuration shown in the above-described embodiment of the invention, and can be appropriately changed.
  • the present invention in the power supply devices 1 and 31 according to the embodiment of the present invention, an example in which an FET is used as the main switching element in the present invention has been described.
  • the present invention is not limited to this, and various types of transistors such as transistors are used.
  • Switching element A child can be used.
  • the connection position of the inductive element and the resistance for the damper in the present invention may be equivalently connected in parallel to the primary winding of the transformer.
  • the drive element according to the present invention is not limited to the complementary circuit described in the embodiment of the present invention, and may be configured by a push-pull circuit or a SEPP (Single Ended Push Pull) circuit.
  • the switching power supply drive circuit includes an inductive element that has at least an inductance value smaller than the exciting inductance of the primary winding and is capable of series resonance with the capacitive element.
  • an inductive element that has at least an inductance value smaller than the exciting inductance of the primary winding and is capable of series resonance with the capacitive element.

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Description

糸田 »
スィッチング電源用ドライブ回路
技術分野
この発明は、 スイッチング電源用ドライブ回路に関し、 詳しくは、 ドライブ用 のトランスを介してメインスィツチング素子にドライブ信号を供給するスィツチ ング電源用ドライブ回路に関するものである。 背景技術
この種のドライブ回路を有するスィツチング電源装置として、 図 6に示す電源 装置 4 1が従来から知られている。 この電¾§装置 4 1は、 スイッチング信号 S S を生成するコントロール回路 2と、 スイッチング信号 S S を電力増幅するドライ ブ回路 4 2と、 ドライブ回路 4 2から出力されるドライブ信号 S D に同期してス イッチングを行うことにより直流電圧 V 0を生成するメイン回路 4とを備えて構 成されている。
ドライブ回路 4 2は、 コンプリメンタリ回路を形成する 1対の n p n型のトラ ンジスタ 1 1および p n p型のトランジスタ 1 2と、プルアップ用の抵抗 1 3と、 直流力ット用のコンデンサ 1 4と、 一次卷線 1 5 aおよび二次卷線 1 5 bが 1 ： 1の卷数比で形成されたドライブ用のトランス 1 5とから構成されている。また、 メイン回路 4は、 メインスィツチング素子である nチャネル MO S型の F E T 2 1と、 バイアス用の抵抗 2 2， 2 3と、 スイッチング用のトランス 2 4と、 整流 平滑回路 2 5とを備えて構成されている。
この電源装置 4 1では、 コントロール回路 2力 S、 メイン回路 4側から出力され るフィードバック信号 S F を入力すると、 そのフィードバック信号 S F に応じた パルス幅 （または周波数） のスイッチング信号 S S を出力する。 次いで、 トラン ジスタ 1 1， 1 2力 S、 スイッチング信号 S S に同期して交互に作動してスィッチ ング信号 S S を電力増幅することにより ドライブ信号 S D を生成し、 そのドライ ブ信号 SD をコンデンサ 14を介してトランス 15の一次卷線 1 5 aに出力する。 これにより、 トランス 1 5の二次卷線 1 5 bに誘起したドライブ信号 SD が FE T 21に供給される。この場合、スィツチング信号 SS のデューティー比が 50% であるとすれば、 F ET 21のゲート一ソース間の電圧 VGSは、 図 5に示すよう に、 スイッチング信号 SS のオン期間 TONでは、 VCC/2の電圧となり、 オフ期 間 T0FF では、 一 VCCノ 2の電圧となる。 したがって、 FET21は、 しきい値 電圧 Vthを超えるオン期間 TONにオン状態に制御され、 その際に、 同図に示すド レイン電流 ID をトランス 24の一次卷線 24 aに出力する。 次いで、 整流平滑 回路 25力 トランス 24における二次卷線 24 bの誘起電圧を整流および平滑 することにより直流電圧 Voを生成する。 発明の開示
発明者は、 上述の従来技術を検討した結果、 以下のような課題を発見した。 す なわち、 従来の電源装置 41では、 コントロール回路 2の作動時において、 スィ ツチング信号 SS のデューティー比が例えば 50%の場合には、 FET21のゲ ート一ソース間に土 VCCZ2の電圧が供給されている。 したがって、 トランス 1 5力 S1 ： 1の卷数比で形成されている結果、 コンデンサ 14の両端には、 VCC/ 2の電圧が常時加えられており、 これはコンデンサ 14がエネルギーを常時蓄積 していることを意味する。 このため、 コントロール回路 2の作動停止時には、 コ ンデンサ 14の蓄積エネルギーが放出され、 この際には、 コンデンサ 14、 一次 卷線 15 a、 並びにトランジスタ 12のエミッタおよびコレクタから形成される 閉回路内において、 コンデンサ 14の容量と、 トランス 1 5における一次卷線 1 5 aの励磁インダクタンスとで決定される直列共振現象が発生する。 この場合、 直列共振現象における直列共振周波数 f は、 コンデンサ 14の容量を値 Cとし、 一次卷線 1 5 aの励磁インダクタンスを値 Lとすれば、 下記の①式で表される。
f = 1/ (2 · π · (L - C) 0. 5 ) · · · ·①式 したがって、 この直列共振時には、 図 5に示す電圧波形 W l 1の直列共振電圧 がトランス 1 5の二次卷線 1 5 bに誘起され、 この電圧波形 W l 1が F E T 2 1 のゲート一ソース間に印加される。 この場合、 直列共振周波数 f の周期は、 一次 卷線 1 5 aの励磁インダクタンスが大きいため、スイッチング信号 S S の周期（T S ) と比較して極めて長い時間である。 このため、 電圧波形 W l 1がしきぃ値電 圧 Vthを超える時間 t 1 1〜時間 t 1 2、 および時間 t 1 3〜時間 t 1 4の期間 において、 それぞれ電流波形 W 1 2 , W 1 3が示すように、 過大なドレイン電流 I D が F E T 2 1に流れる。 この結果、 トランス 2 4が磁気飽和し、 これによつ て、 さらに過大なドレイン電流 I D が流れるなどの悪循環を引き起こす。 このよ うに、 従来の電源装置 4 1には、 コントロール回路 2の作動停止時に発生する直 列共振現象に起因して F E T 2 1やトランス 2 4が破損するおそれがあるという 問題点がある。 また、 従来の電源装置 4 1では、 上記した悪循環を避けるために、 スイッチング信号 S S のデューティー比を 5 0 %以下の範囲で制御することによ りコンデンサ 1 4の蓄積エネルギーを低減させ、 これにより、 直列共振時の共振 エネルギーを低減させている。 このため、 従来の電源装置 4 1には、 スィッチン グ信号 S S のデューティー比を 5 0 %以上に制御できない結果、 スイッチングの 制御範囲が狭レ、という問題点もある。
本発明は、 上述のような課題を解決すべくなされたものであり、 スイッチング の制御範囲を拡大しつつ、 メインスィツチング素子の破損を防止し得るスィツチ ング電源用ドライブ回路を提供することを主目的とする。
この発明に係るスィッチング電源用ドライブ回路は、 メインスィッチング素子 をドライブするためのドライブ信号を生成するドライブ素子と、 容量性素子を介 して一次卷線に入力したドライブ信号を二次卷線からメインスィツチング素子に 対して出力するトランスとを備えているスィツチング電 ¾、用ドライブ回路におい て、 少なくとも一次卷線の励磁インダクタンスよりも小さいインダクタンス値で あって、 容量性素子と直列共振可能な誘導性素子を備えて構成されている。 このスイッチング電源用ドライブ回路では、 電源生成動作停止時において、 容 量性素子と誘導性素子とに起因して発生する共振現象の共振周波数がより高い周 波数になる。 したがって、 その直列共振周波数の周期が短くなるため、 共振電圧 波形がスイッチング素子のしきい値電圧を超える期間が、 より短くなる。 このた め、 スイッチング素子がオン状態になりにくく、 オン状態になったとしても、 流 れる電流の最大値がより小さくなる。 したがって、 メインスイッチング素子に接 続されるスィツチング用のトランスの磁気飽和が防止されるため、 メインスィッ チング素子およびスイッチング用のトランスの破損が防止される。 また、 容量性 素子の容量値を適切な値に規定することで、 容量性素子の蓄積エネルギーを極力 小さくできる。 この場合には、 直列共振エネルギー自体が減少するため、 スイツ チング用のトランスの磁気飽和が確実に防止される。 このため、 ドライブ信号の デューティー比を大きくすることができ、 かかる場合には、 スイッチングの制御 範囲を拡大することもできる。
また、 容量性素子および誘導性素子は、 両者による共振の共振周波数がドライ ブ信号の周波数に対して 1 Z 5倍を超える素子定数をそれぞれ有することが好ま しい。 このように構成することで、 メインスイッチング素子のオン状態時間が、 より短縮され、 この場合には、 スイッチング用のトランスの磁気飽和が確実に防 止されるため、 メインスィツチング素子およびスィツチング用のトランスの破損 が確実に防止される。
さらに、 容量性素子および誘導性素子は、 共振周波数がドライブ信号の周波数 を超える素子定数をそれぞれ有することがさらに好ましい。 このように構成する ことで、 メインスイッチング素子のオン状態時間が、 さらに短縮され、 スィッチ ング用のトランスの磁気飽和が確実に防止される結果、 メインスィツチング素子 およびスィツチング用のトランスの破損がより確実に防止される。
また、 誘導性素子を一次卷線に並列接続することができる。 さらに、 誘導性素 ；ー用抵抗との直列回路を一次卷線に並列接続することができる。 この 直列回路を一次巻線に並列接続した場合、 容量性素子と誘導性素子とに起因して 発生する共振現象時のエネルギーがダンパー用抵抗によって損失される。 したが つて、 その共振現象が素早く抑制されるため、 メインスイッチング素子およびス ィツチング用のトランスの破損がより確実に防止される。 図面の簡単な説明
図 1は、 第 1実施例に係る電源装置 1の回路図である。
図 2は、 第 1実施例に係る電源装置 1の動作を説明するための図であって、 F ET 21のゲート一ソース間における電圧 VGSの電圧波形図、 および FET21 のドレイン電流 ID の電流波形図である。
図 3は、 第 2の実施例に係る電¾§装置 31の回路図である。
図 4は、第 2の実施例に係る電源装置 3 1の動作を説明するための図であって、 FET21のゲート一ソース間における電圧 VGSの電圧波形図、 および FET2 1のドレイン電流 I D の電流波形図である。
図 5は、 従来の電源装置 41の動作を説明するための図であって、 FET21 のゲート一ソース間における電圧 VGSの電圧波形図、 および FET21のドレイ ン電流 I D の電流波形図である。
図 6は、 従来の電¾1装置 41の回路図である。 発明を実施するための最良の形態
以下、 添付図面を参照して、 本発明に係るスイッチング電¾1用ドライブ回路を スィツチング電源装置に適用した実施の形態について説明する。
(第 1実施形態）
最初に、 図 1を参照して電源装置 1の構成について説明する。 電源装置 1は、 同図に示すように、 スイッチング信号 SS を生成するコントロール回路 2、 ドラ イブ回路 3およびメイン回路 4を備えている。 ドライブ回路 3は、 コンプリメン タリ回路を形成する 1対の n p n型のトランジスタ 1 1および p n p型のトラン ジスタ 1 2と、 プルアップ用の抵抗 1 3と、 本発明における容量性素子に相当し 直流をカツトするコンデンサ 14と、 一次卷線 1 5 aおよび二次卷線 1 5 bが 1 ： 1の卷数比で形成されたドライブ用のトランス 1 5と、 トランス 1 5の一次 卷線 1 5 aに並列接続され本発明における誘導性素子に相当するインダクタ 1 6 とを備えて構成されている。 また、 メイン回路 4は、 メインスイッチング素子で ある nチャネル M〇 S型の F ET 21と、 バイアス用の抵抗 22, 23と、 スィ ツチング用のトランス 24と、 整流平滑回路 25とを備えて構成されている。 この場合、 ドライブ回路 3におけるコンデンサ 14の容量値 Cおよびインダク タ 1 6のインダクタンス値 L16は、 以下の条件を満たすように規定されている。 すなわち、 まず、 コンデンサ 14の容量値 Cについては、 コントロール回路 2の 作動停止時における蓄積エネルギーが極力小さく、 かつ本発明におけるメインス ィツチング素子に相当する FET 21のゲート一ソース間にしきい値電圧 Vthよ りも十分に高い電圧 VGSが供給されるように、 下記の②式に示す範囲内で規定す る。 なお、 同式における値 Ciss は、 FET 21の入力容量を意味する。
20 - Ciss ≤C≤ 100 - Ciss ②式
一方、 インダクタ 16のインダクタンス値 L 16については、 コンデンサ 14の 容量値 Cを上記の範囲内で所定値に規定した後、 直列共振に起因しての FET 2 1のオン期間 TONがスイッチング信号 SS の周期 TS の 50%以下になるように、 下記の③式に従って規定する。 この③式に従って規定されるインダクタンス値 L 16は、 トランス 1 5の一次卷線 1 5 aの励磁インダクタンス値 Lと比較して、 十 分に小さな値となる。 具体的には、 例えば、 一次卷線 1 5 aの励磁インダクタン ス値 Lを 1 mHとすれば、 インダクタ 1 6のインダクタンス値 L 16は、 Ι Ο μΗ 程度になる。 なお、 同式における値 f SWは、 スイッチング信号 SS の周波数を意 味する。
2 · π · (L16 · C) 0. 5 ≤ 1 / f SW · · . ·③式 ただし、 発明者の実験によれば、 下記の④式に規定される範囲内でインダクタ ンス値 L 16を規定すれば、 過電流に起因しての F E T 2 1およびトランス 2 4の 破損が防止されることが実証されており、 以下、 ④式に従って規定した例につい て説明する。
2 · π · ( L 16 . C ) 0 . 5 ≤ 5 / f SW · - - -④式
次いで、 上記の④式の理論的な根拠を以下に説明する。 すなわち、 ④式は、 ィ ンダクタ 1 6とコンデンサ 1 4とによる直列共振時の共振周期を、 スィツチング 信号 S S の周期 TS の 5倍以下に規定する必要があることを意味する。 一方、 ト ランス 1 5の磁束密度は、 スイッチング信号 S S のオン時間 （つまり、 周期 TS ) に比例して大きくなる。 また、 トランス 1 5に用いられるフェライ トコアの飽和 磁束密度は、 一般的には、 最大でも 5 0 0 0ガウスである反面、 実際の電源装置 では、 スイッチング信号 S S に従っての通常のスイッチング動作時における実働 磁束密度を 1 0 0 0ガウス以下に抑えるように規定している。 このため、 直列共 振時の共振周期を、 スイッチング信号 S S の周期 TS の 5倍以下に規定すること により、 直列共振時におけるトランス 1 5の磁束密度を実働磁束密度の 5倍以下 に抑えることができる。 したがって、 直列共振現象が発生している状態下であつ ても、 5 0 0 0ガウス以下でトランス 1 5を作動させることができる結果、 磁気 飽和を確実に防止することができる。 以上が理論的な根拠である。
次に、 電源装置 1の動作、 特にコントロール回路 2の作動停止時における動作 を中心にして、 図 2を参照して説明する。
この電¾?、装置 1では、 メイン回路 4側から出力されるフィードバック信号 S F に応じたパルス幅 （または周波数） のスイッチング信号 S S がコントロール回路 2から出力されると、 トランジスタ 1 1 , 1 2が、 スイッチング信号 S S に同期 して交互に作動してスイッチング信号 S S を電力増幅することにより ドライブ信 号 S D を生成する。 この場合、 ドライブ信号 S D は、 コンデンサ 1 4を介してト ランス 1 5の一次卷線 1 5 aに出力されることにより二次卷線 1 5 bに誘起し、 この誘起したドライブ信号 SD が FET 21のゲートに供給される。 この場合に も、 スイッチング信号 SS のデューティー比が例えば 50%であるとすれば、 F ET 21のゲート一ソース間の電圧 VGSは、 図 2に示すように、 スイッチング信 号 SS のオン期間 TONでは、 VCC/2の電圧となり、 オフ期間 T0FF では、 一 V CCZ2の電圧となる。 これにより、 FET 21は、 しきい値電圧 Vthを超えるォ ン期間 TONにオン状態に制御され、 その際に、 同図に示すドレイン電流 ID をト ランス 24の一次卷線 24 aに出力する。 次いで、 整流平滑回路 25が、 トラン ス 24における二次卷線 24 bの誘起電圧を整流および平滑することにより直流 電圧 V oを生成する。
一方、 コントロール回路 2の作動停止時には、 コンデンサ 14、 一次卷線 1 5 aおよびインダクタ 1 6の並列回路、 並びにトランジスタ 12のエミッタおよび コレクタから形成される閉回路内で直列共振現象が発生する。 この場合、 一次卷 線 1 5 aの励磁インダクタンス値 Lがインダクタ 1 6のインダクタンス値 L 16と 比較して十分に小さく無視できるため、 直列共振周波数は、 コンデンサ 14の容 量と、 インダクタ 16のインダクタンス値 L16とで決定され、 その直列共振周波 数 f 1は、 下記の⑤式で表される。
f 1 = 1 / (2 · π · (L16 · C) 0. 5 ) · .⑤式
この直列共振時には、 図 2に示す電圧波形 W 1の直列共振電圧がトランス 1 5 の二次卷線 1 5 bに誘起され、 この電圧波形 W1が F ET 21のゲート一ソース 間に印加される。 この場合、 直列共振周波数 f 1の周期は、 スイッチング信号 S S の周期 TS の 1〜5倍の範囲内であるため、 電圧波形 W1がしきい値電圧 Vth を超える時間 t 1〜時間 t 2、 および時間 t 3〜時間 t 4の期間は、 従来の電源 装置 41における直列共振時の時間 t 1 1〜時間 t 12および時間 t 1 3〜時間 t 14と比較して、 十分に短い期間となる。 したがって、 時間 t 1〜時間 t 2、 および時間 t 3〜時間 t 4の期間において F E T 21を流れるドレイン電流 I D の最大値は、 同図の電流波形 W2, W3が示すように、 通常のスイッチング時と 比較して若干多めになるだけで、 過大なドレイン電流 ID の導通が防止されてい る。
以上のように、 この電源装置 1によれば、 コントロール回路 2の作動停止時に 発生する直列共振の周期をスィツチング信号 SS の周期と比較して 5倍以下に (より好ましくは、 スイッチング信号 SS の周期よりも短く） 抑えることができ るため、 過大なドレイン電流 ID の導通を防止することができる。 この結果、 ト ランス 24の磁気飽和も確実に阻止することができ、 これにより、 直列共振現象 に起因しての FET 21やトランス 24の破損を確実に防止することができる。 なお、 直列共振周波数 f 1の周期をスイッチング信号 SS の周期 TS よりも短く 規定すれば、 共振電圧波形がしきい値電圧 Vthを超える期間が、 より短くなる。 このため、 FET 21がオン状態になりにくく、 オン状態になったとしても、 流 れるドレイン電流 ID の最大値がより小さくなる。 この結果、 トランス 24の磁 気飽和をさらに確実に防止することができると共に、 直列共振現象に起因しての FET21やトランス 24の破損を確実に防止することができる。
また、 コンデンサ 14の容量値 Cを適切な値に規定し、 コントロール回路 2の 作動停止時におけるコンデンサ 14の蓄積エネルギーを極力小さくすることによ り、 直列共振エネルギー自体を減少させることができ、 これにより、 FET21 およびトランス 24の破損を確実に防止することができる。 したがって、 従来の 電源装置 41とは異なり、 スイッチング信号 SS のデューティー比を 50%以上 に制御することができるため、スィツチングの制御範囲を拡大することができる。
(第 2実施形態）
次に、 図 3を参照して、 電源装置 1の構成を一部変更した電源装置 31の構成 および動作について説明する。 なお、 電源装置 1の構成要素と同一のものについ ては同一の符号を付して重複した機能および動作についての説明を省略する。 同図に示すように、 電源装置 31におけるドライブ回路 5は、 電源装置 1とは 異なり、 ィンダクタ 1 6と、 ダンパー用の抵抗 1 7との直列回路がトランス 1 5 の一次卷線 1 5 aに並列接続されている。
この電源装置 3 1では、 コントロール回路 2の作動停止時には、 コンデンサ 1 4、 ィンダクタ 1 6および抵抗 1 7の直列回路と一次巻線 1 5 aとの並列回路、 並びにトランジスタ 1 2のエミッタおよびコレクタから形成される閉回路内で直 列共振現象が発生する。 この場合、 コンデンサ 1 4の蓄積エネルギーは、 直列共 振時において抵抗 1 7によって損失する。 このため、 図 4に示すように、 直列共 振時における F E T 2 1のゲート一ソース間の電圧 VGSの電圧波形 W 4は、 電源 装置 1における電圧波形 W 1と比較して、 その周期が同一であるものの、 速やか に減衰する特性を有している。 このため、 電圧波形 W 4がしきい値電圧 Vthを超 えるのは、 時間 t 5〜時間 t 6の期間に限られ、 また、 その期間は、 電源装置 1 における直列共振時の時間 t 1〜時間 t 2と比較しても短い期間となる。 したが つて、時間 t 5〜時間 t 6の期間においては F E T 2 1がオン状態になりにくく、 また、 F E T 2 1を流れるドレイン電流 I D の最大値も、 同図の電流波形 W 5が 示すように、 通常のスイッチング時と比較しても同程度または少な目になる。 こ の結果、 この電源装置 3 1においても、 過大なドレイン電流 I D の導通が確実に 防止されている。
このように、 この電源装置 3 1によれば、 インダクタ 1 6と抵抗 1 7とからな る直列回路を一次巻線 1 5 aに並列接続したことにより、 共振現象を素早く抑制 することができるため、 直列共振時における F E T 2 1のドレイン電流 I D を、 より低減でき、 これにより、 トランス 2 4の磁気飽和がより確実に阻止される結 果、 直列共振現象に起因しての F E T 2 1やトランス 2 4の破損をさらに確実に 防止することができる。
なお、 本発明は、 上記した発明の実施の形態に示した構成に限定されず、 適宜 変更が可能である。 例えば、 本発明の実施の形態に係る電源装置 1， 3 1では、 本発明におけるメインスィツチング素子として F E Tを使用した例について説明 したが、 本発明は、 これに限定されず、 トランジスタなど種々のスイッチング素 子を用いることができる。 また、 本発明における誘導性素子およびダンパー用抵 抗の接続位置についても、 等価的にトランスの一次卷線に並列接続されていれば よい。 さらに、 本発明におけるドライブ素子は、 本発明の実施の形態で示したコ ンプリメンタリ回路に限定されず、 プッシュプル回路や S E P P (Single Ended Push Pull) 回路で構成することもできる。 産業上の利用可能性
以上のように、 この発明に係るスイッチング電源用ドライブ回路によれば、 少 なくとも一次卷線の励磁インダクタンスよりも小さいィンダクタンス値であって 容量性素子と直列共振可能な誘導性素子を備えたことにより、 電源生成動作停止 時において、 容量性素子と誘導性素子とに起因して発生する共振現象の共振周波 数が高い周波数になる結果、 メインスィツチング素子のオン状態時間を短縮する ことができ、 これにより、 メインスイッチング素子およびメインスイッチング素 子に接続されるスィツチング用トランスの破損を防止できるスィツチング電源用 ドライブ回路が実現される。 また、 ドライブ信号のデューティー比を大きくする ことができるため、 スィツチングの制御範囲を拡大できるスィツチング電源用ド ライブ回路が実現される。

Claims

請求の範囲
1 . メインスィツチング素子をドライブするためのドライブ信号を生成する ドライブ素子と、 容量性素子を介して一次巻線に入力した前記ドライブ信号を二 次卷線から前記メインスィツチング素子に対して出力するトランスとを備えてい るスィツチング電 ¾E用ドライブ回路において、
少なくとも前記一次卷線の励磁インダクタンスよりも小さいインダクタンス値 であって、 前記容量性素子と直列共振可能な誘導性素子を備えていることを特徴 とするスィッチング電源用ドライブ回路。
2 . 前記容量性素子および前記誘導性素子は、 当該両者による共振の共振周 波数が前記ドライブ信号の周波数に対して 1ノ 5倍を超える素子定数をそれぞれ 有していることを特徴とする請求項 1記載のスィッチング電源用ドライブ回路。
3 . 前記容量性素子および前記誘導性素子は、 前記共振周波数が前記ドライ ブ信号の周波数を超える素子定数をそれぞれ有していることを特徴とする請求項 1または 2記載のスィッチング電源用ドライブ回路。
4 . 前記誘導性素子は、 前記一次卷線に並列接続されていることを特徴とす る請求項 1から 3のレ、ずれかに記載のスィッチング電源用ドライブ回路。
5 . 前記誘導性素子とダンバ一用抵抗との直列回路を前記一次巻線に並列接 続したことを特徴とする請求項 1カゝら 3のレ、ずれかに記載のスィッチング電源用 ドライブ回路。
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