JPS5910176A - トランジスタの駆動回路 - Google Patents
トランジスタの駆動回路Info
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- JPS5910176A JPS5910176A JP57118385A JP11838582A JPS5910176A JP S5910176 A JPS5910176 A JP S5910176A JP 57118385 A JP57118385 A JP 57118385A JP 11838582 A JP11838582 A JP 11838582A JP S5910176 A JPS5910176 A JP S5910176A
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- Japan
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- transistor
- base current
- control signal
- time
- controlled
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- H—ELECTRICITY
- H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
- H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
- H02M7/00—Conversion of AC power input into DC power output; Conversion of DC power input into AC power output
- H02M7/42—Conversion of DC power input into AC power output without possibility of reversal
- H02M7/44—Conversion of DC power input into AC power output without possibility of reversal by static converters
- H02M7/48—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
- H02M7/53—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal
- H02M7/537—Conversion of DC power input into AC power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode using devices of a triode or transistor type requiring continuous application of a control signal using semiconductor devices only, e.g. single switched pulse inverters
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Abstract
(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。
め要約のデータは記録されません。
Description
【発明の詳細な説明】
本発明は、トランジスタの駆動回路に係シ、特にトラン
ジスタインバータなど高周波駆動に好適なトランジスタ
の駆動回路に関する。
ジスタインバータなど高周波駆動に好適なトランジスタ
の駆動回路に関する。
第１図は、従来のトランジスタの駆動回路を示したもの
である。制御対象であるトランジスタ１と、直流電流２
と半導体スイッチである電界効果トランジスタ（ＦＥＴ
）３．４とパルストランス５と、コンデンサ６と抵抗７
，１１と、ダイオード８，９．１０とから構成されてい
る。第２図は、第１図の回路の動作を説明するだめの電
圧、電流波形図である。トランジスタ１０オンベース電
流を流すためのＦＥＴ３には、第２図（１）に示される
ように制御信号が入力され ＠ 、？ｌとＩＩ ＯＩ＋
の電圧を有し、かつその期間が可変できる。制御信号が
１１＃の期間には、ＦＥＴ３がオンし、パルストランス
５の二次巻線には、第２図（３）の如き極性の二次電圧
が出力される。この二次電圧によって、コンデンサ６と
抵抗７の並列回路、ダイオード８を介して、トランジス
タ１にベース電流が流れ、トランジスタ１はオンする。
である。制御対象であるトランジスタ１と、直流電流２
と半導体スイッチである電界効果トランジスタ（ＦＥＴ
）３．４とパルストランス５と、コンデンサ６と抵抗７
，１１と、ダイオード８，９．１０とから構成されてい
る。第２図は、第１図の回路の動作を説明するだめの電
圧、電流波形図である。トランジスタ１０オンベース電
流を流すためのＦＥＴ３には、第２図（１）に示される
ように制御信号が入力され ＠ 、？ｌとＩＩ ＯＩ＋
の電圧を有し、かつその期間が可変できる。制御信号が
１１＃の期間には、ＦＥＴ３がオンし、パルストランス
５の二次巻線には、第２図（３）の如き極性の二次電圧
が出力される。この二次電圧によって、コンデンサ６と
抵抗７の並列回路、ダイオード８を介して、トランジス
タ１にベース電流が流れ、トランジスタ１はオンする。
尚ダイオード９はトランジスタ１のターンオフ特性を良
くするだめのものであって、ペーカクランプ回路を構成
するダイオードである。一方ＦＥＴ４には第２図（２）
に示されるように、ＦＥＴ３の制御信号がｕｏＭになυ
、ＦＥＴ３がオフになった直後に一定時間″′１”の制
御信号が印加される。このため、ＦＥＴ４は一定時間オ
ンし、パルストランス５の二次巻線に第１図に示してい
る極性とは逆極性の電圧が第２図（３）のように出力さ
れる。この逆極性の二次電圧によってダイオード１ｏを
介してトランジスタ１ニオフベース電流が流れ、トラン
ジスタ１はオフする。第２図（４）はトランジスタ１の
ペース［１（７）波形を示したものである。そして、ト
ランジスタ１がオフになり、ＦＥＴ４がオフになった後
、パルストランス５の励磁電流はパルストランス５の二
次巻線、抵抗１１、ダイオード１ｏを介して減衰するま
で流れ続ける。第２図（５）はトランジスタ１のコレク
タ電圧波形を示したものである。
くするだめのものであって、ペーカクランプ回路を構成
するダイオードである。一方ＦＥＴ４には第２図（２）
に示されるように、ＦＥＴ３の制御信号がｕｏＭになυ
、ＦＥＴ３がオフになった直後に一定時間″′１”の制
御信号が印加される。このため、ＦＥＴ４は一定時間オ
ンし、パルストランス５の二次巻線に第１図に示してい
る極性とは逆極性の電圧が第２図（３）のように出力さ
れる。この逆極性の二次電圧によってダイオード１ｏを
介してトランジスタ１ニオフベース電流が流れ、トラン
ジスタ１はオフする。第２図（４）はトランジスタ１の
ペース［１（７）波形を示したものである。そして、ト
ランジスタ１がオフになり、ＦＥＴ４がオフになった後
、パルストランス５の励磁電流はパルストランス５の二
次巻線、抵抗１１、ダイオード１ｏを介して減衰するま
で流れ続ける。第２図（５）はトランジスタ１のコレク
タ電圧波形を示したものである。
次に、パルストランス５の鉄心の磁化の動作について説
明する。第３図は第１図のトランジスタ駆動回路が動作
しているときのパルストランス５の鉄心の磁化曲線を示
したものである。実線で示した曲線は、ＦＥＴ３のオン
時間がＦＥＴ４のオン時間よシ長い場合で、破線で示し
た曲線は、ＦＥＴ３のオン時間がＦＥＴ４のオン時間よ
り短い場合である。
明する。第３図は第１図のトランジスタ駆動回路が動作
しているときのパルストランス５の鉄心の磁化曲線を示
したものである。実線で示した曲線は、ＦＥＴ３のオン
時間がＦＥＴ４のオン時間よシ長い場合で、破線で示し
た曲線は、ＦＥＴ３のオン時間がＦＥＴ４のオン時間よ
り短い場合である。
先ず実線で示した曲線の場合について説明する。
ＦＥＴ３のオンによってＡ点からＢ点に移動し、ＦＥＴ
４のオンによってＢ点から０点に移動する。
４のオンによってＢ点から０点に移動する。
そして、ＦＥＴ４のオフ後のパルストランス５の励磁電
流の減によって、０点からＡ点に移動し、鉄心の磁化動
作の１サイクルが終了する。
流の減によって、０点からＡ点に移動し、鉄心の磁化動
作の１サイクルが終了する。
次に破線で示した曲線の場合について説明すると、ＦＥ
Ｔ３のオンによってＡ′点からＢ′点に移動し、ＦＥＴ
４のオンによってＢ′点から０１点に移動する。そして
、ＦＥＴ４のオフ後に Ｃ／点からＡ′点に戻る動作を
繰返す。
Ｔ３のオンによってＡ′点からＢ′点に移動し、ＦＥＴ
４のオンによってＢ′点から０１点に移動する。そして
、ＦＥＴ４のオフ後に Ｃ／点からＡ′点に戻る動作を
繰返す。
上記の場合において、０１点からＡ′点に戻るときの磁
束の変化の方向は、ＦＥＴ３をオンさせたときの磁束の
変化の方向と同じである。即ち、制御対象のトランジス
タ１がオフした後、磁束が０１点からＡ′点に戻るとき
、パルストランス５の二次巻線には第１図に示されてい
る極性の電圧が出力されるようになる。そのだめ、この
出力電圧によって、トランジスタ１に再びオンペース電
流が流れトランジスタ１が誤ったオン動作を生ずること
がある。
束の変化の方向は、ＦＥＴ３をオンさせたときの磁束の
変化の方向と同じである。即ち、制御対象のトランジス
タ１がオフした後、磁束が０１点からＡ′点に戻るとき
、パルストランス５の二次巻線には第１図に示されてい
る極性の電圧が出力されるようになる。そのだめ、この
出力電圧によって、トランジスタ１に再びオンペース電
流が流れトランジスタ１が誤ったオン動作を生ずること
がある。
従って、従来のトランジスタの駆動回路では、トランジ
スタ１のオン期間がＦ ＥＴ ４のオン時間よシ長い場
合即ち第３図の実線の磁化曲線の場合には問題がなく正
常動作するが、トランジスタ１のオン期間矛！ Ｆ Ｅ
Ｔ ４のオン時間よυ短くなると、第３図の破線で示
した磁化曲線のようになシ、オフ期間中に誤ったオン動
作をする欠点を有してぃた。
スタ１のオン期間がＦ ＥＴ ４のオン時間よシ長い場
合即ち第３図の実線の磁化曲線の場合には問題がなく正
常動作するが、トランジスタ１のオン期間矛！ Ｆ Ｅ
Ｔ ４のオン時間よυ短くなると、第３図の破線で示
した磁化曲線のようになシ、オフ期間中に誤ったオン動
作をする欠点を有してぃた。
本発明の目的は、上記従来の回路の欠点を解消し、制御
対象トランジスタのオン期間が短くなった場合にも、誤
動作のない安定な動作を行うトランジスタの駆動回路を
提供することにある。
対象トランジスタのオン期間が短くなった場合にも、誤
動作のない安定な動作を行うトランジスタの駆動回路を
提供することにある。
本発明は、上記目的を達成するために、従来の回路では
制御対象トランジスタのオン期間の長短に関係なくオフ
ベース電流用ＦＥＴのオン時間を一定としたものを、制
御対象トランジスタのオン期間が予め定めたオフベース
電流用ＦＥＴのオン時間より短くなる場合には、トラン
ジスタのオン期間に応じて、オフベース電流用ＦＥＴの
オン時間を短くすることを特徴としている。このように
構成することによって、パルストランス（Ｄ鉄心（７）
磁化曲線は第３図の中心線より左側に移動することなく
、Ａ点（Ａ／点）に戻るときの誤動作をなくす効果を有
する。
制御対象トランジスタのオン期間の長短に関係なくオフ
ベース電流用ＦＥＴのオン時間を一定としたものを、制
御対象トランジスタのオン期間が予め定めたオフベース
電流用ＦＥＴのオン時間より短くなる場合には、トラン
ジスタのオン期間に応じて、オフベース電流用ＦＥＴの
オン時間を短くすることを特徴としている。このように
構成することによって、パルストランス（Ｄ鉄心（７）
磁化曲線は第３図の中心線より左側に移動することなく
、Ａ点（Ａ／点）に戻るときの誤動作をなくす効果を有
する。
以下、本発明の一実施例を第４図乃至第６図に基づいて
説明する。
説明する。
第４図は本発明によるトランジスタの駆動回路の制御信
号回路を示したものである。図に於いて１２はオンペー
ス電流用ＦＥ’ｌ”３０制御信号入力端子、１３はオン
ベース電流用ＦＥＴ３の制御信号出力端子、１４．２１
はインバータ、１５゜１７は抵抗、１６はダイオード、
１８はコンデンサ、１９はＡＮＤ回路、２０はオフペー
ス電流用ＦＥＴ４の制御信号出力端子である。そしてオ
ンベース電流用ＦＥＴ３の制御信号入力端子１２はイン
バータ２１を介してオンベース電流用ＦＥＴ３の制御信
号出力端子１３へ接続され、又入力端子１２は、更に一
つは直接にＡＮＤ回路１９の入力端子となり、他の一つ
はインバータ１４を介して抵抗１５とダイオード１６及
び抵抗１７の並列回路に接続されてＡＮＤ回路１９の他
の入力端子となっており、更にＡＮＤ回路１９の他の入
力端子にはコンデンサ１８が接続されて、トランジスタ
駆動回路の制御信号回路が構成されている。
号回路を示したものである。図に於いて１２はオンペー
ス電流用ＦＥ’ｌ”３０制御信号入力端子、１３はオン
ベース電流用ＦＥＴ３の制御信号出力端子、１４．２１
はインバータ、１５゜１７は抵抗、１６はダイオード、
１８はコンデンサ、１９はＡＮＤ回路、２０はオフペー
ス電流用ＦＥＴ４の制御信号出力端子である。そしてオ
ンベース電流用ＦＥＴ３の制御信号入力端子１２はイン
バータ２１を介してオンベース電流用ＦＥＴ３の制御信
号出力端子１３へ接続され、又入力端子１２は、更に一
つは直接にＡＮＤ回路１９の入力端子となり、他の一つ
はインバータ１４を介して抵抗１５とダイオード１６及
び抵抗１７の並列回路に接続されてＡＮＤ回路１９の他
の入力端子となっており、更にＡＮＤ回路１９の他の入
力端子にはコンデンサ１８が接続されて、トランジスタ
駆動回路の制御信号回路が構成されている。
第５図は、第４図の制御信号回路の動作を説明するため
のタイムチャートで、第５図（１）は入力端子１２０入
力波形、第５図（２）は出力端子１３の出力波形、第５
図（３）はコンデンサ１８の電圧波形、第５図（４）は
出力端子２０の出力波形を示したものである。そして実
線で示した波形が制御対象のトランジスタのオン時間が
長い場合で、破線で示した波形がトランジスタのオン時
間が短い場合である。トランジスタ１０オン時間が長い
場合（実線で示した波形）には、コンデンサ１８は第５
図（３）に示すように充分に充電されることになシ、出
力端子２０にはコンデ／す１８と抵抗１５の時定数で定
まる時間Ｔ＋の制御信号が、第５図（４）に示すような
波形として得られる。尚、この制御信号は入力端子１２
の入力信号（第５図（１））とコンデンサ１８の電圧（
第５図（３））の論理積（ＡＮＤ）で定まるものである
。一方トランジスタ１０オン時間が短くなる場合（破線
で示した波形）には、コンデンサ１８への充電時間が短
く、充電が不十分となシ、第５図（３）に示すようにコ
ンデンサ１８の電圧は低くなシ、そのためにＦＥＴ４に
は時間Ｔ＋ より短い時間Ｔ２の制御信号が与えられる
ことになる。
のタイムチャートで、第５図（１）は入力端子１２０入
力波形、第５図（２）は出力端子１３の出力波形、第５
図（３）はコンデンサ１８の電圧波形、第５図（４）は
出力端子２０の出力波形を示したものである。そして実
線で示した波形が制御対象のトランジスタのオン時間が
長い場合で、破線で示した波形がトランジスタのオン時
間が短い場合である。トランジスタ１０オン時間が長い
場合（実線で示した波形）には、コンデンサ１８は第５
図（３）に示すように充分に充電されることになシ、出
力端子２０にはコンデ／す１８と抵抗１５の時定数で定
まる時間Ｔ＋の制御信号が、第５図（４）に示すような
波形として得られる。尚、この制御信号は入力端子１２
の入力信号（第５図（１））とコンデンサ１８の電圧（
第５図（３））の論理積（ＡＮＤ）で定まるものである
。一方トランジスタ１０オン時間が短くなる場合（破線
で示した波形）には、コンデンサ１８への充電時間が短
く、充電が不十分となシ、第５図（３）に示すようにコ
ンデンサ１８の電圧は低くなシ、そのためにＦＥＴ４に
は時間Ｔ＋ より短い時間Ｔ２の制御信号が与えられる
ことになる。
従って、本実施例ではオンベース電流用信号幅が短くな
る場合には、それに応じてオフペース電流用信号幅も短
くなるようになっている。第６図はこれらの関係を示し
たもので、オンペース電流信号幅が大きいときにはオフ
ペース電流用信号幅は一定となり、オンペース電流用信
号幅がある値より小さくなると、オフペース電流用信号
幅も減少し、常にオフペース電流用信号幅の方がオンベ
ース電流用信号幅より小さくなるように力っている。
る場合には、それに応じてオフペース電流用信号幅も短
くなるようになっている。第６図はこれらの関係を示し
たもので、オンペース電流信号幅が大きいときにはオフ
ペース電流用信号幅は一定となり、オンペース電流用信
号幅がある値より小さくなると、オフペース電流用信号
幅も減少し、常にオフペース電流用信号幅の方がオンベ
ース電流用信号幅より小さくなるように力っている。
この結果、本実施例においては制御対象のトランジスタ
１のオン時間が大幅に変化した場合でもパルストランス
５の鉄心の磁化曲線が第３図の中心線の左側に移動する
ことなく、常に安定した動作をすることができる。
１のオン時間が大幅に変化した場合でもパルストランス
５の鉄心の磁化曲線が第３図の中心線の左側に移動する
ことなく、常に安定した動作をすることができる。
以上述べたように本発明によれば、オンペース電流用半
導体スイッチのオン時間が長い時は、オフペース電流用
半導体スイッチのオン時間を一定とし、オンペース電流
用半導体スイッチのオン時間が一定値より短くなる場合
には、そのオン時間に応じてオフペース電流用半導体ス
イッチのオン時間も短くすることによって、パルストラ
ンスの鉄心の磁化曲線の変化に伴う制御対象トランジス
タの誤動作をなくシ、常に安定な動作を行わせることが
できる効果を有する。
導体スイッチのオン時間が長い時は、オフペース電流用
半導体スイッチのオン時間を一定とし、オンペース電流
用半導体スイッチのオン時間が一定値より短くなる場合
には、そのオン時間に応じてオフペース電流用半導体ス
イッチのオン時間も短くすることによって、パルストラ
ンスの鉄心の磁化曲線の変化に伴う制御対象トランジス
タの誤動作をなくシ、常に安定な動作を行わせることが
できる効果を有する。
第１図は従来のトランジスタの駆動回路図、第２図は第
１図の回路の動作説明図、第３図はパルストランスの鉄
心の磁化曲線図、第４図は本発明の一実施例によるトラ
ンジスタの駆動回路の制御回路図、第５図は第４図の回
路の動作説明図、第６図はオンペース電流とオフペース
電流の制御信号幅の関係図である。 １・・・制御対象トランジスタ、２・・・直流電源、３
゜４・・・電界効果トランジスタ（ＦＥＴ）、５・・・
パルストランス、６．１８・・・コンデンサ、７，１１
゜１５．１７・・・抵抗、８，９，１０．１６・・・ダ
イオード、１９・・・ＡＮＤ回路、１４．２１・・・イ
ンバータ。 代理人 弁理士 高橋明ｆｋ”’４’ｆ’、Ｌい第１
１１Ｄ 第 ２１コ （ｌ） ＦＥＴ ３ つイ包プ （２）ＦＥＴ仝の信Ｊ 〜吟間り 第 ４ 丹 ／２
１図の回路の動作説明図、第３図はパルストランスの鉄
心の磁化曲線図、第４図は本発明の一実施例によるトラ
ンジスタの駆動回路の制御回路図、第５図は第４図の回
路の動作説明図、第６図はオンペース電流とオフペース
電流の制御信号幅の関係図である。 １・・・制御対象トランジスタ、２・・・直流電源、３
゜４・・・電界効果トランジスタ（ＦＥＴ）、５・・・
パルストランス、６．１８・・・コンデンサ、７，１１
゜１５．１７・・・抵抗、８，９，１０．１６・・・ダ
イオード、１９・・・ＡＮＤ回路、１４．２１・・・イ
ンバータ。 代理人 弁理士 高橋明ｆｋ”’４’ｆ’、Ｌい第１
１１Ｄ 第 ２１コ （ｌ） ＦＥＴ ３ つイ包プ （２）ＦＥＴ仝の信Ｊ 〜吟間り 第 ４ 丹 ／２
Claims (1)
- 【特許請求の範囲】 １、制御対象トランジスタと、該制御対象トランジスタ
のオン、オフベー、Ｘ、を流を供給する直流電源と、該
直流電源に一端が接続され、前記オン。 オフベース電流を制御するためにそれぞれ導通。 不導通となる第１及び第２のベース電流用半導体スイッ
チと、−次巻線の両端の端子が、前記第１及び第２のベ
ース電流用半導体スイッチの一端に接続され、中間端子
が前記直流電源の他の一端に接続されているパルストラ
ンスとを有し、該パルストランスの二次巻線の一端は前
記制御対象トランジスタのエミッタ端子に接続され、他
の一端はインピーダンス又はターイオードを介して前記
制御対象トランジスタのペース端子に接続されているト
ランジスタの駆動回路において、前記第１及び第２のベ
ース電流用半導体スイッチのための制御信号を前記第１
のベース電流用半導体スイッチにはインバータを介して
入力し、前記第２のベース電流用半導体スイッチには前
記制御信号と該制御信号をインバータ及び抵抗コンデン
サの時定数回路を介して入力したＡＮＤ回路の出力を入
力するようにしたことを特徴とするトランジスタの駆動
回路。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118385A JPS5910176A (ja) | 1982-07-09 | 1982-07-09 | トランジスタの駆動回路 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP57118385A JPS5910176A (ja) | 1982-07-09 | 1982-07-09 | トランジスタの駆動回路 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JPS5910176A true JPS5910176A (ja) | 1984-01-19 |
Family
ID=14735378
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP57118385A Pending JPS5910176A (ja) | 1982-07-09 | 1982-07-09 | トランジスタの駆動回路 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPS5910176A (ja) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05285560A (ja) * | 1992-04-06 | 1993-11-02 | Amada Metrecs Co Ltd | パンチング金型 |
-
1982
- 1982-07-09 JP JP57118385A patent/JPS5910176A/ja active Pending
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05285560A (ja) * | 1992-04-06 | 1993-11-02 | Amada Metrecs Co Ltd | パンチング金型 |
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