WO2000054401A1 - Verfahren zum erzeugen eines signals mit einstellbarer frequenz durch einen zittersignalgenerator - Google Patents

Verfahren zum erzeugen eines signals mit einstellbarer frequenz durch einen zittersignalgenerator Download PDF

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WO2000054401A1
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taps
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Frank Lillie
Raik Richter
Hartmut Wilhelm
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Siemens Corp
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Siemens AG
Siemens Corp
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    • H03B—GENERATION OF OSCILLATIONS, DIRECTLY OR BY FREQUENCY-CHANGING, BY CIRCUITS EMPLOYING ACTIVE ELEMENTS WHICH OPERATE IN A NON-SWITCHING MANNER; GENERATION OF NOISE BY SUCH CIRCUITS
    • H03B28/00—Generation of oscillations by methods not covered by groups H03B5/00 - H03B27/00, including modification of the waveform to produce sinusoidal oscillations
    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06F—ELECTRIC DIGITAL DATA PROCESSING
    • G06F1/00—Details not covered by groups G06F3/00 - G06F13/00 and G06F21/00
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    • G06F1/03—Digital function generators working, at least partly, by table look-up
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    • G06F1/0328—Waveform generators, i.e. devices for generating periodical functions of time, e.g. direct digital synthesizers in which the phase increment is adjustable, e.g. by using an adder-accumulator
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    • H03L7/0816—Details of the phase-locked loop provided with an additional controlled phase shifter and where no voltage or current controlled oscillator is used the controlled phase shifter and the frequency- or phase-detection arrangement being connected to a common input

Definitions

  • the invention relates to a method for generating a signal with an adjustable frequency and a circuit for carrying out this method.
  • the invention is intended for generating a high-frequency signal, as is required, for example, in radio transmission devices, cordless telephones, mobile telephones and other transmission devices and systems.
  • the possibility provided by the invention of adjusting the frequency of the generated signal can be used, for example, for frequency and / or phase modulation and / or modulation of the generated signal.
  • DDS circuit Direct Digital Synthesis
  • Such a DDS circuit has an accumulator, ie a clocked, feedback-coupled, storing summer, the number range of which is cycled through.
  • the cycle time depends on the one hand on the clock frequency, on the other hand on the size of an added summand, ie the add value or so-called “frequency word *” and the number range.
  • a digital accumulator is therefore clocked with a system clock which is generally fixed, the output is fed back to the input and the so-called frequency word is connected. sets.
  • the accumulator now adds up the frequency word to each overflow until it overflows and then starts again.
  • the feedback of the output to the input of the accumulator automatically adds up the remainder that occurs after the accumulator overflows in the next cycle. Consequently, different output frequencies can be generated depending on the clock frequency, the width of the accumulator and the frequency word.
  • this method can also be used to generate a modulated signal by appropriately changing the frequency word during operation.
  • the relationships are well known.
  • analog DDS * the current counter reading of the accumulator is output to a look-up table in order to generate samples from the sawtooth-like counting range, which form a sine curve.
  • sampled values generated by means of the look-up table are converted by a digital / analog converter and subsequent low pass into an analog, sinusoidal output signal of the DDS circuit.
  • a high component effort for the look-up table and the digital / analog converter is required, the higher the higher the demands placed on the signal quality.
  • the digital / analog converter in particular has a relatively high power consumption and is difficult to integrate, which is disadvantageous for use in battery-operated devices such as, for example, in cell phones.
  • a tunable oscillator is usually connected to the frequency of the DDS in a control circuit either directly or via frequency dividers or multipliers. This means that the pulses coming from the DDS are fed to a corresponding oscillator circuit with a tunable oscillator.
  • the knowledge is used here that it is sufficient in such an oscillator control loop to compare the phase position of the coupled vibrations.
  • the phase comparison device is typically constructed in such a way that it only evaluates the signs, so that the signals to be compared may have two values.
  • This 2-valued phase information is in the output pulse of the DDS, i.e. H. for example in the MSB and / or in the carry bit of the accumulator of the DDS. Since only the sign of the synthesized oscillation is required, no look-up table and no complex digital / analog converter are necessary with this method.
  • a problem that arises with this type of frequency generation lies in the different quality of the output signals as a function of the frequency word and the accumulator width, ie the maximum value range of the accumulator. tors. If there is an integer ratio between 2 A umuiatorbre ⁇ te (accumulator width in bits) and the frequency word , there are symmetrical output signals and thus a high quality signal in the frequency spectrum.
  • the term "symmetrical *" is used here to mean even distances between the output pulses of the DDS. If there are broken conditions, the symmetry of the output signal is lost as a result of the remainder of the pending after one run, which is started again during the next run when the accumulation is increased in the accumulator. This means that a so-called "jitter” occurs at the output pulses. This creates a wide variety of discrete Storlimen in the spectrum of the desired output signal.
  • Another method of increasing the quality of the DDS output signal without increasing the actual clock frequency is a suitable delay of the pulse output in each case, so that after the delay, the pulses follow one another at uniform time intervals.
  • the required delay time is calculated from the quotient of the overflow residue and the frequency word.
  • a so-called tapped delay line is usually used for the delay. With it, the time resolution can be increased and thereby reducing the "jittering".
  • digital inverter chains can be used as delay elements, the delay times of which are set with the aid of a control current. There is a tap behind each individual delay element, which then z. B. can be switched to the output via a multiplexer.
  • the individual delay elements connected in series are integrated, for example, as logic blocks in an ASIC.
  • the corresponding tap of the delay line can then be determined by means of a control signal which is formed using the above-mentioned division result of the remainder output by the DDS and the frequency word.
  • the tap at which the pulse is tapped and passed to the output of the circuit is chosen so that the actual time of the edge comes close to the ideal time.
  • the frequency-determining output pulse of such a DDS with a corresponding downstream delay device then has a time resolution that corresponds to the actual cycle time divided by the number of delay elements, i. H. the taps. This reduces the "jittering".
  • An improvement can still be achieved, for example by suitable dithering between the taps N, N-1 and z. B. N + 1 is varied.
  • the entire method presupposes that the clock period is divided by the delay elements m exactly the same parts.
  • the delay line is designed in such a way that that a pulse needs exactly one clock period to go through it completely.
  • the total delay time from the beginning to the end of the tapped delay line can be regulated within certain limits by means of a control current. This setting of the total delay time is usually done using a control loop.
  • the spread of the individual delay elements and the signal propagation times between them and the multiplexer cannot be influenced by this. Exactly this scatter has a very strong influence on the quality of the output signal.
  • a non-uniform division of the clock period corresponds to a non-linearity, which in turn can cause discrete interference lines in the spectrum.
  • the smallest time unit is the time difference between two taps on the delay line.
  • the tap on the delay line at which the clock edge is tapped In exceptional cases, a transfer to an adjacent clock can also take place. However, a smaller time resolution cannot be selected. This rough time grid and the dithering create a noise floor, the height of which can be annoying depending on the application.
  • the discrete interference lines in the spectrum should be reduced and the noise carpet generated by the dithering in the power density spectrum should be kept low.
  • a variation signal is generated in the method or in the device by suitable means, and the delay times of the pulses tapped at a specific tap when passing through the entire delay device are varied as a function of the variation signal.
  • the delay times of the pulses tapped at a specific tap when passing through the entire delay device are varied as a function of the variation signal.
  • the variation signal can be superimposed on the control signal with which the total delay time of the delay device is set across all taps. This means that, for example, when setting the total delay time of the delay line with the aid of a control current, the control signal of the tapped delay line is superimposed on the variation signal. However, this variant does not affect all taps of the delay line equally.
  • variable delay can also be inserted, for example, in the form of a delay element controlled by the variation signal at the beginning of the delay device, for example as the first element of the tapped delay line or as an additional element preceding the first element.
  • a chip with a delay control loop generally offers the option of integrating electrically adjustable delay elements anyway.
  • Such a variable delay element could also be used to delay the output signal variably, ie the additional delay element is inserted at the output of the delay device.
  • the variable delay can also be inserted into the clock supply of a tapped delay line. If the fluctuation range that can be achieved with a variable delay element is not sufficient, in principle several variable delay elements, e.g. B. in series connection.
  • the variation signal can be a noise signal or any other signal, for example a signal which is derived from the quotient of the overflow residue and frequency word.
  • a noise signal for example a signal which is derived from the quotient of the overflow residue and frequency word.
  • a type of dither is introduced in this case, but it works with an ideally infinite time resolution, since it is applied to an analog control variable.
  • Discreet storages which, as described above, can be attributed to the unequal delay times of the individual delay elements, are thus reduced.
  • the variation can be done much finer than with conventional dithering. To do this, the adjustable distortion element must be suitable with a noise-like signal
  • Noise value can be controlled.
  • An analog noise source could be used here. It is also possible to use filters and sources based on pseudo-random numbers or random numbers.
  • the deviation of the delay time from a desired value is determined separately for each of the taps of the delay device and, taking this deviation into account, a variation signal is generated for each of the taps, which at least partially compensates for the deviation.
  • the source that supplies the variation signal is also from the DDS or the control signal, e.g. B. influenced the rest after the overflow.
  • the invention is not based on delays with the delays mentioned previously. lines limited, but is in principle also for any other delay device with discrete stages, or in principle also for delay devices with very fine stages up to continuous delay devices, as an additional correction device.
  • the term “tap *” is also to be understood generally as the output of a delay device at which a pulse picked up there has traveled a specific, defined delay time.
  • PLL phase locked loop
  • the PLL serves as a filter for the output signal of the Pulse Output DDS and acts as a bandpass that adjusts to the frequency of the DDS.
  • the PLL can also be an offset PLL.
  • the deviation of the delay time of the individual taps from the respective target value is preferably determined by comparing the pulses at the output of the delay device with a reference oscillation of the same frequency. This can be any reference oscillation.
  • the reference oscillation is preferably generated from the pulses at the output of the delay device, it being advisable to use the output signal of the downstream phase-locked loop as the reference oscillation.
  • the deviation of the delay time is advantageously determined by using a phase comparator Time difference between the delayed pulse, ie the output signal behind the delay device, and the output signal of the phase locked loop is measured.
  • the output signal of the phase locked loop possibly via frequency divider / multiplier or after a frequency shift, has to be switched to a reference input of the phase comparator.
  • the method consequently does not require a separate reference oscillation and instead uses the effect that the output signal of the downstream oscillator circuit is purer than the input signal, ie the output signal of the actual pulse output DDS.
  • the circuit according to the invention advantageously also has a memory device with a plurality of memory locations assigned to the taps, with which the variation signal or a parameter for generating the variation signal for each tap is stored.
  • the parameter for generating the variation signal can be, for example, the deviation of the delay time from the target value.
  • the circuit has a suitable address logic.
  • the circuit is therefore preferably constructed with a control loop, the control loop essentially consisting of a phase comparator for comparing the pulses present at the output of the delay device with a reference oscillation, a memory device with several memory parts and suitable means for changing the delay time, for example the variably adjustable one Delay element.
  • the specific configuration of the circuit for carrying out the method according to the invention is arbitrary in a wide range.
  • the phase comparator of the phase-locked loop connected downstream of the delay device is used at the same time as a phase comparator for the control loop for determining the variation signals. This means that the phase comparator of the phase locked loop, which is present anyway, is also used.
  • the tapped delay line can, by the way, reduce its number of stages in the method according to the invention, e.g. B. be halved if the address logic m of the original width is still present in the memory. If the number of taps was halved, the control loop would look as if the delay line were very inhomogeneous; accordingly, a variation signal with a larger variation range was required. This would be possible, for example, with a subsequent delay element with a larger adjustment range.
  • the division can be refined and the number of Storage locations are increased in order to further reduce the “jittering” and to increase the resolution.
  • an address logic with a higher resolution is required for the memory than for the delay line itself. This can be increased to such an extent that interpolation between the stored values for the analog delay is possible in order to increase the memory requirement in Keep limits. In this way, an almost infinitely variable delay can be achieved via the interpolation. This can make digital dithering and noise shaping unnecessary.
  • the variation signals to be stored or the parameters for generating the variation signals can be determined permanently during operation. This means that there is always a constant adjustment of the variation signals or the delay times at the respective taps during normal operation.
  • Overflow of the accumulator can only be mapped to a tap with a limited temporal resolution.
  • the remaining “jitter * influences the control loop for the adjustment of the spoke contents. Therefore, more or less random errors in the memory contents and thus also in the analog delay can be expected. If the errors are rather accidental, there is a slightly higher noise floor. If they recur with a certain regularity or peculiarity, spectral storlems arise.
  • the wave modulation detunes the frequency and in particular the subsequent oscillator circuit, for example the PLL, is not completely in the steady state and consequently was not suitable as a reference.
  • the circuit When using the own output frequency of the overall circuit as a reference frequency, such a self-adjustment should only be enabled for a stationary frequency. It was therefore best to determine the variation signals to be stored or the parameters for generating the variation signals in a special adjustment mode which deviates from the normal operating mode.
  • the circuit preferably has means for interrupting the control circuit between the phase comparator and the memory device. Adjustment takes place only when the switch is closed, and otherwise the signals of the phase comparator are not used to change the memory contents. A variable adjustment speed can also be advantageous after use. Accordingly, the circuit should preferably have means for changing the adjustment speed.
  • the delay device is preferably operated with a predetermined control signal sequence, so that the deviations of the delay time from the respective target value for the different taps m of a certain frequency and sequence are determined during the adjustment mode.
  • the content of the DDS accumulator and the frequency word should be selected so that all taps are used, and as often as possible. Furthermore, it should be ensured that the tapping is changed with each output pulse and that the tapping does not come back until all other taps have been active in the meantime. Finally, the division value that determines the taps should be in the middle of the interval assigned to the respective tap. Any dithering and noise shaping used for normal operation should be deactivated for this adjustment mode.
  • Such a comparison mode offers, in particular, also in the case of burst operation, as occurs in the so-called TDMA method (Time Division Multiple Access) in mobile radio, m Combination with a digital memory has the advantage that the compensation circuit itself does not have to be readjusted each time the frequency synthesizer is switched on in order to refresh the memory contents that may not be correctly received. On the contrary, the digital values can also be preserved correctly between the bursts, and there is a suitable method with the adjustment mode in order to update them very efficiently from time to time.
  • TDMA Time Division Multiple Access
  • the adjustment mode is preferably activated at regular time intervals and / or after a change in the operating conditions, such as the operating temperature of certain elements of the circuit or the supply voltage.
  • the values for the variations are then tracked to the changes in certain parameters that influence the delay lines, such as temperature and supply voltage.
  • Another possibility is to take into account the position of the values within the respective setting range (eg minimum, maximum, average and / or median) with every memory update.
  • the self-adjustment should be suspended for a short time or the adjustment speed reduced until the subsequent oscillator circuit has settled on the new average delay and again supplies a perfect reference signal.
  • the oscillator circuit or PLL connected downstream of the delay device preferably has a variable or switchable bandwidth.
  • a low bandwidth has advantages in self-tuning in the tuning mode, since the reference frequency is particularly good here. It also has advantages if the circuit is to be used as a local oscillator for downmixing at reception. A high
  • Bandwidth has advantages in order to achieve a fast settling of the circuit or for use for transmission with loop modulation.
  • the advantage of a PLL with a variable bandwidth can alternatively also be achieved in that several oscillator circuits or PLLs with different bandwidths are present in parallel.
  • the method according to the invention works here without an external reference, since the reference is derived from the output signal of the entire frequency synthesis circuit. The spectrally purer oscillation at the end of the phase-locked loop is simply used. The adjustment errors in the course of the adjustment consequently also decrease in that the reference also improves with the output signal of the entire frequency synthesis circuit. In other words, this is ultimately a procedure that achieves an optimal value in an iterative manner during the adjustment procedure.
  • Figure 1 is a schematic circuit diagram of a circuit arrangement according to the invention according to a first embodiment
  • Figure 2 is a schematic circuit diagram of a circuit arrangement according to the invention according to a second embodiment
  • FIG. 3 shows a schematic circuit diagram of a circuit arrangement according to the invention in accordance with a third exemplary embodiment
  • FIG. 4 shows a schematic circuit diagram of a delay device with a subsequent phase locked loop and an analog control loop for generating a variation signal for the individual taps
  • FIG. 5 shows a schematic circuit diagram of a delay device with a subsequent phase-locked loop and a digital control loop for generating a variation signal for the individual taps
  • FIG. 6 shows a schematic circuit diagram of an alternative memory device for the control circuit of a circuit according to FIG. 5.
  • FIG. 1 shows a delay device (1), which essentially consists of a conventional delay-locked loop (DLL) with a delay line 2 with several taps.
  • DLL delay-locked loop
  • the sum of the individual delays is adjusted by a control variable ST via a phase locked loop with a phase discriminator PD and a low pass TP.
  • a clock signal with successive pulses P is input to the DLL at the beginning.
  • the appropriate tap is selected via the control signals SS of the pulse output DDS circuit.
  • the DDS circuit is connected in the usual way with a clock signal TS and the frequency word FW.
  • the DDS receives the same clock signal as the DLL.
  • the DDS can also be supplied with another clock signal of the same frequency.
  • the control signal SS is an address which determines the respective desired tapping of the delay line 2 and which is determined by the remainder or the quotient of remainder and frequency word that is present when the DDS accumulator overflows.
  • This control signal also acts as an enable signal, i. H. it determines whether a pulse is tapped at all or not.
  • the output signal AS present on the delay line 2 is usually used to obtain the desired output signal through a filter, preferably through an oscillator circuit with a tunable oscillator, for example a so-called phase locked loop (PLL) with a VCO. leads (not shown in Fig. 1).
  • PLL phase locked loop
  • a phase-locked loop consisting of a phase comparator, loop filter and VCO acts like a narrow-band filter with a variable center frequency that suppresses interference in the spectrum.
  • the control signal ST which adjusts the sum of the individual delays of the delay line 2 is superimposed on a signal VS x in a signal coupler 6, so that the value of the individual delay times at the individual taps is varied.
  • the signal source 7 used here is a noise generator, which supplies a noise-like signal with a suitable spectrum and a suitable distribution density of the noise value. In this way it is achieved that the delay times of the individual delay elements are not constant, but have a variance corresponding to the noise.
  • an adjustable signal source an arbitrarily adjustable variance can be achieved.
  • Figure 2 shows a further embodiment.
  • the input of the delay line 2 is a variable separate one
  • Upstream delay element 4 The delay time of this delay element 4 is set via the variation signal VS ⁇ by means of the signal source 7, which in turn is a noise generator or the like.
  • the delay element 4 is present at the clock input of the entire delay device 1. This means that the clock of the phase discriminator PD is also delayed accordingly. In principle, the clock input of the DDS itself can also be delayed.
  • FIG. 3 shows a further variant with a delay element 5 and a signal source 7 for generating a noise signal.
  • the delay element 5 is here between the output of the delay line 2, that is to say at the end of the delay device 1, and directly in front of a downstream one PLL 8.
  • the delay line 2 remains unaffected even by the dither introduced via the variation signal VS x generated by the noise generator 7.
  • the control signals SS for the delay line 2 are in turn supplied by the DDS.
  • FIGS. 4 and 5 show special exemplary embodiments for the generation of a variation signal VS, which is generated separately for each tap 3 of the delay line 2 and takes into account the deviations in the delay time of each individual tap 3 from their ideal target value.
  • Figure 4 shows an analog variant
  • Figure 5 shows a digital variant. Only the delay device 1, the subsequent PLL 8 and the control loop AR, DR for generating and storing the variation signals VS are shown.
  • the external wiring of the entire DDS and in particular the control circuit for setting the total delay time of the delay line 2 essentially corresponds to FIG. 3.
  • the variable delay element 5 is positioned at the same point as in FIG. 3.
  • the variation signal VS is not generated by means of a noise generator 7, but rather via the control loops AR, DR shown.
  • the control signal SS which is formed using the division result of the quotient of overflow remainder and frequency word, is carried in a multiplexer 17, via which the pulse P is tapped at the desired tap 3 and passed on to the analog delay element 5. From this analog delay element 5, the pulse continues to the phase locked loop (PLL) 8.
  • This phase locked loop 8 also consists of a phase comparator 10, a subsequent loop filter 11 and an adjustable oscillator 9, in the present case a VCO 9
  • the output of the VCO 9 is fed back to the phase comparator 10.
  • the feedback can also be used to generate a correspondingly higher or lower frequency Frequency divider FT (as shown in Figure 3) or a frequency multiplier.
  • the output signal AS is cleaner than the input signal. Therefore, the output signal AS of the phase locked loop 8 can be used as a reference signal in order to determine the deviations of the pulses P coming from the delay device 1 from the desired value. Of course, only the parts of the deviations that are corrected by the phase locked loop 8 can be measured here.
  • phase comparator 10 present in the phase locked loop is also used to measure these deviations. That is, the signal present at the output of the phase comparator 10 is simply taken as a measure of the deviations of the delay time of the delay device 1 from the target value. Of course, these deviations are different for each tap 3 of the delay line 2. This means that a different post-correction must be generated by the delay element 5 for each tap 3 of the delay line 2.
  • the signals at the output of the phase comparator 10 are transmitted via a
  • Demultiplexer 14 is supplied to a memory device 12 which, in the present exemplary embodiment, has exactly as many memory locations 13 or memory elements as there are taps 3 m in the delay line 2.
  • the demultiplexer 14 is connected to the same control line as the multiplexer 17 of the delay line 2, so that the associated memory location 13 of the memory device 12 is selected accordingly for the respectively selected tap 3 via the control signal SS.
  • the stored value is called up via a multiplexer at the respective memory location 13 of the memory device 12 and transferred to the delay element 5 as a variation signal VS, so that here the delay associated with the respective tap 3 is set.
  • a switch 18 in the analog control circuit AR can be used to determine whether or not the stored values in the memory 12 are readjusted.
  • FIG. 5 shows a structure with a digital control circuit DR.
  • the delay device 1 with the delay line 2 and the delay element 5 and the phase locked loop 8 again correspond to the structure according to FIG. 4.
  • the signal is first integrated behind the phase comparator 10 in an Integrate & Dump unit 24.
  • the Integrate & Dump unit 24 ensures that pulses of different widths are used to generate lengths of different heights. It is purely optional and can also be omitted if the digital circuit is set up differently.
  • the signal coming from the Integrate & Dump unit 24 is then converted into an analog / digital converter 22.
  • the digital delay value associated with the corresponding tap 3, which the digital memory 19, here a RAM, is added to the received error signal by means of an adder 20 and the sum is written into the same memory location of the memory 19.
  • the value output by the RAM 19 is also converted into the desired variation signal VS in a digital / analog converter 23 m, which controls the delay element 5.
  • the respective memory location in the RAM 19 is in turn addressed via the control signal SS, so that the addressed memory location of the memory 19 and the respective tap 3 of the delay line 2 are coordinated with one another.
  • a sample and hold circuit can also be arranged between phase comparator 10 and memory 19 in order to temporarily store and / or delay the signals, if this is necessary.
  • Such a sample and hold circuit can of course also be used in an analog control loop.
  • all digital components are clocked by the output signal AS of the circuit. In principle, however, it is also possible to use a suitable separate clock.
  • a two-value threshold value comparator is used instead of the analog / digital converter 22. This means that only the information is then forwarded as to whether the pulse from the delay device 1 arrived too early or too late with respect to the reference signal, but not the magnitude of the deviation. Accordingly, there are means behind the threshold value comparator for incrementing and decrementing the memory content by 1. In this version, the memory is consequently increased or decreased only by one level, so that the adjustment is carried out more slowly overall.
  • the digital control circuit DR according to FIG. 5 also has a switch 21 for interrupting the adjustment mode. This switch 21 is located here directly in front of the memory 19.
  • FIG. 6 has a further additional variant for a digital control loop.
  • a balancing memory automatically ensures that all values for the variation signal move around an average value, so that the variation signal VS for a tap 3 is automatically prevented from running out of the control range of the delay element 5 .
  • the deviation values are added via the adder 20 with a value at the corresponding memory location of the RAM 19 and written into the same memory location.
  • the value is also converted into the variation signal for the delay element via a D / A converter 23.
  • RAM 19 is initialized with medium values at the start.
  • the deviations written into RAM 19 are summed up in a balancing memory 25. For this reason, the accumulating memory 25 always contains the sum of the deviations from the initialization values in the RAM 19.
  • the mean value of the sum of the deviations is formed very simply in the case of 2 taps by cutting off the last N bits. It is divided by 2 so N.
  • This mean value obtained in the accumulating memory 25 is in turn subtracted in an adder 26 from the value coming from the analog / digital converter 22, so that only the deviation from the mean value is written into the memory 19 as the deviation value.
  • the balancing memory is initially initialized with 0 for this.

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Abstract

Beschrieben wird ein Verfahren zum Erzeugen eines Signals mit einstellbarer Frequenz, bei dem in einem Akkumulator, welcher getaktet einen vorgegebenen Zählbereich zyklisch durchläuft, bei Überschreiten eines bestimmten akkumulierten Zählwerts jeweils ein Akkumulatorstatussignal erzeugt wird. In Abhängigkeit von diesem Akkumulatorstatussignal wird ein Steuersignal erzeugt und in einer Verzögerungseinrichtung mit mehreren Anzapfungen werden jeweils durch die Verzögerungseinrichtung laufende Pulse an einer in Abhängigkeit von dem Steuersignal gewählten Anzapfung abgegriffen. Die beim Durchlaufen der gesamten Verzögerungseinrichtung auftretenden Verzögerungszeiten der an einer bestimmten Anzapfung abgegriffenen Pulse werden in Abhängigkeit von einem Variationssignal variiert.

Description

Beschreibung
VERFAHREN ZUM ERZEUGEN EINES SIGNALS MIT EINSTELLBARER FREQUENZ DURCH EINEN ZIT- TERSIGNALGENERATOR
Die Erfindung betrifft ein Verfahren zum Erzeugen eines Signals mit einstellbarer Frequenz sowie eine Schaltung zur Durchfuhrung dieses Verfahrens.
Insbesondere ist die Erfindung zum Erzeugen eines Hoch- frequenzsignals vorgesehen, wie es beispielsweise bei Funk- ubertragungsgeraten, schnurlosen Telefonen, Mobiltelefonen und sonstigen Ubertragungsgeraten und Systemen benotigt wird. Die αurch die Erfindung bereitgestellte Möglichkeit, die Fre- quenz des erzeugten Signals einzustellen, kann beispielsweise zur Frequenz- und/oder Phasenmodulation bzw. Wmkelmodulation des erzeugten Signals verwendet werden. Ferner kann das erzeugte Signal als (unmoduliertes) Tragersignal dienen, dessen Frequenz im Sinne einer automatischen Frequenzregelung (AFC = Automatic Frequency Control) unabhängig von sich ändernden Betriebsbedingungen, wie Versorgungsspannung, Temperatur etc., stabil gehalten wird.
Es ist bekannt, ein Signal mit einstellbarer Frequenz mittels einer sogenannten Digitalsynthese-Schaltung zu erzeugen. Eine solche Schaltung wirα auch als DDS-Schaltung (= Direct Digital Synthesis) bezeichnet.
Eine derartige DDS-Schaltung weist einen Akkumulator, d. h. einen getakteten, ruckgekoppelten, speichernden Summierer auf, dessen Zahlbereich zyklisch durchlaufen wird. Die Zyklusdauer hangt zum einen von der Taktfrequenz, zum anderen von der Große eines angelegten Summanden, d. h. dem Addierwert oder sogenannten „Frequenzwort* , und dem Zahlbereich ab. Es wird hierbei also ein digitaler Akkumulator mit einem m der Regel festen Systemtakt getaktet, der Ausgang auf den Eingang zuruckgekoppelt und das sogenannte Frequenzwort ange- legt. Der Akkumulator addiert nun mit jedem Takt das Frequenzwort bis zu einem Überlauf auf und beginnt dann wieder von vorn. Durch die Rückkopplung des Ausgangs auf den Eingang des Akkumulators wird automatisch der nach einem Überlauf des Akkumulators auftretende Rest beim nächsten Zyklus mit aufaddiert. Es lassen sich folglich in Abhängigkeit der Taktfrequenz, der Breite des Akkumulators und des Frequenzwortes unterschiedliche Ausgangsfrequenzen erzeugen. Insbesondere kann mit dieser Methode auch ein moduliertes Signal erzeugt wer- den, indem während des Betriebs das Frequenzwort entsprechend gewechselt wird. Die Zusammenhänge sind allgemein bekannt.
Zur Erzeugung eines gewünschten sinusförmigen, analogen Ausgangssignals mittels einer solchen DDS-Schaltung bestehen verschiedene Möglichkeiten:
Bei einer sogenannten „analogen DDS* wird jeweils der aktuelle Zählerstand des Akkumulators an eine Look-up-Tabelle ausgegeben, um aus dem sägezahnartig durchlaufenden Zählbereich Abtastwerte zu erzeugen, die eine Sinuskurve bilden. Diese mittels der Look-up-Tabelle erzeugten Abtastwerte werden von einem Digital-/Analog-Wandler und nachfolgendem Tiefpass in ein analoges, sinusförmiges Ausgangssignal der DDS-Schaltung umgewandelt. Jedoch ist ein hoher Bauteilaufwand für die Look-up-Tabelle und den Digital-/Analog-Wandler erforderlich, der umso höher ist, je höhere Anforderungen an die Signalqualität gestellt werden. Schließlich hat insbesondere der Digi- tal-/Analog- andler einen relativ hohen Stromverbrauch und ist schlecht integrierbar, was für eine Verwendung in batte- riebetriebenen Geräten wie beispielsweise in Mobiltelefonen nachteilig ist.
Bei der sogenannten „Pulse Output DDSV wird lediglich ein Akkumulatorstatussignal, beispielsweise in Form eines Ausgangs- pulses, verwendet, das der Akkumulator jeweils nach Überschreiten eines bestimmten akkumulierten Zählwertes ausgibt. Das heißt, ein solches Akkumulatorstatussignal bzw. ein Aus- gangspuls wird immer dann ausgegeben, wenn beispielsweise der Akkumulator halbvoll ist oder überläuft. Hierzu kann z. B. das höchstwertige Bit (MSB = Most Significant Bit) oder das Carry-Bit des Akkumulators als Akkumulatorstatussignal ver- wendet werden. Das Akkumulatorstatussignal kann beispielsweise auch dadurch erzeugt werden, dass bei einem Überlauf ein Statusbit gesetzt wird, welches beim Überlauf des nachfolgenden Zyklus wieder zurückgesetzt wird. Im Folgenden wird aber der Einfachheit halber beispielhaft von einem direkten Aus- gangspuls als Akkumulatorstatussignal ausgegangen. Es wird an dieser Stelle darauf hingewiesen, dass der Begriff „Puls* nicht nur regelmäßige Pulse, sondern auch einzelne Impulse umfaßt .
Um aus diesen Pulsen das gewünschte (analoge) Ausgangssignal zu erzeugen, wird in der Regel ein abstimmbarer Oszillator in einem Regelkreis direkt oder über Frequenzteiler bzw. -vervielfacher an die Frequenz der DDS angebunden. Das heißt, die aus der DDS kommenden Pulse werden einer entsprechenden Os- zillatorschaltung mit einem abstimmbaren Oszillator zugeführt. Dabei wird die Erkenntnis genutzt, dass es in einem derartigen Oszillatorregelkreis genügt, die Phasenlage der gekoppelten Schwingungen zu vergleichen. Die Phasenvergleichseinrichtung ist typischerweise so aufgebaut, dass sie nur die Vorzeichen auswertet, sodass die zu vergleichenden Signale 2-wertig sein dürfen. Diese 2-wertige Phaseninformationen sind in dem Ausgangspuls der DDS, d. h. beispielsweise im MSB und/oder im Carry-Bit des Akkumulators der DDS, enthalten. Da nur das Vorzeichen der synthetisierten Schwingung benötigt wird, sind bei diesem Verfahren keine Look-up-Tabelle und keine aufwendigen Digital-/Analog- Umsetzer nötig.
Ein Problem, das sich bei dieser Art der Frequenzerzeugung ergibt, liegt in der unterschiedlichen Qualität der Ausgangssignale in Abhängigkeit von dem Frequenzwort und der Akkumulatorbreite, d. h. dem maximalen Wertebereich des Akkumula- tors . Liegt ein ganzzahliges Verhältnis zwischen 2 A umuiatorbreιte (Akkumulatorbreite in Bit) und dem Frequenzwort vor, so ergeben sich symmetrische Ausgangssignale und somit im Frequenzspektrum ein qualitativ hochwertiges Signal. Die Bezeichnung „symmetrisch* wird hier im Sinne von gleichmaßigen Abstanden zwischen den Ausgangspulsen der DDS verwendet. Ergeben sich gebrochene Verhaltnisse, so geht durch den nach einem Durchlauf jeweils unterschiedlich anstehenden Rest, mit dem beim nächsten Durchlauf wieder beim Hochzahlen im Akkumulator begonnen wird, die Symmetrie des Ausgangssignals verloren. Das heißt, es tritt ein sogenannter „Jit- ter" bei den Ausgangspulsen auf. Hierdurch entstehen unterschiedlichste diskrete Storlimen im Spektrum des gewünschten Ausgangssignals .
Als Abhilfe für diesen Sachverhalt gibt es verschiedene Verfahren, die sich mit der Zerstreuung der diskreten Storlimen beschäftigen.
Eine Möglichkeit besteht darin, eine Zufallszahl am Eingang oder am Ausgang, hinter der Abzweigung für die Ruckkopplung des Akkumulators hmzuzuaddieren, sodass die Peπodizitat des „Jitters" aufgelost wird. Man spricht m diesem Zusammenhang von „Dither* . Als Ausgangssignal erhalt man dann die ge- wünschte Frequenz mit einem entsprechend angehobenen Rauschteppich, jedoch mit verringerter Storleistung der dominanten diskreten Nebenlinien.
Eine weitere Methode, die Qualltat des DDS-Ausgangssignals zu erhohen, ohne die eigentliche Taktfrequenz heraufzusetzen, ist eine passende Verzögerung des jeweils ausgegebenen Pulses, sodass die Pulse nach dem Verzogern m gleichmaßigen zeitlichen Abstanden aufeinander folgen. Die erforderliche Verzogerungszeit berechnet sich aus dem Quotienten von Uber- laufrest und Frequenzwort. Zur Verzögerung wird üblicherweise eine sogenannte angezapfte Verzögerungsleitung (delay-line) verwendet. Mit ihr lasst sich die Zeitauflosung erhohen und dadurch das „Jittern* vermindern. Hierzu befinden sich mehrere Verzogerungsglieder in der Verzögerungsleitung hintereinander, die m der Summe den Takt um genau eine Periode verzogern.
Als Verzogerungsglieder können beispielsweise digitale Inverter-Ketten verwendet werden, deren Verzogerungszeiten mit Hilfe eines Steuerstroms eingestellt werden. Hinter jedem einzelnen Verzogerungsglied befindet sich eine Anzapfung, die dann z. B. über einen Multiplexer auf den Ausgang geschaltet werden kann. Die hintereinander geschalteten einzelnen Verzogerungselemente sind dabei beispielsweise als Logikblocke m einem ASIC integriert.
Mittels eines Steuersignals, welches unter Verwendung des oben genannten Divisionsergebnisses des von der DDS ausgegebenen Rests und dem Frequenzwort gebildet wird, kann dann die entsprechende Anzapfung der Verzögerungsleitung bestimmt werden. Die Anzapfung, an welcher der Impuls abgegriffen und zum Ausgang der Schaltung geleitet wird, wird dabei so gewählt, dass der tatsächliche Zeitpunkt der Flanke dem idealen Zeitpunkt nahe kommt .
Der frequenzbestimmende Ausgangsimpuls einer solchen DDS mit einer entsprechenden nachgeschalteten Verzogerungsemrichtung besitzt dann eine Zeitauflosung, die der eigentlichen Taktdauer, geteilt durch die Anzahl der Verzogerungsglieder, d. h. der Anzapfungen, entspricht. So wird das „Jittern* vermindert. Eine Verbesserung lasst sich noch erreichen, m dem beispielsweise durch geeignetes Dithern zwischen den dem idealen Zeitpunkt nachstliegenden Anzapfungen N, N-l und z. B. N+l variiert wird.
Das gesamte Verfahren setzt jedoch voraus, dass die Takt- periode durch die Verzogerungselemente m exakt gleichartige Teile aufgeteilt wird. Damit dies annähernd gut gelingt, wird die Verzögerungsleitung m einer Realisierung so ausgelegt, dass ein Impuls exakt eine Taktperiode benötigt, um sie ganz zu durchlaufen. Durch einen Steuerstrom lässt sich dabei die Gesamtverzögerungszeit vom Anfang bis zum Ende der angezapften Verzögerungsleitung innerhalb gewisser Grenzen regeln. Diese Einstellung der Gesamtverzögerungszeit geschieht in der Regel mittels einer Regelschleife. Die Streuung der einzelnen Verzögerungselemente und der Signallaufzeiten zwischen ihnen und dem Multiplexer hingegen lässt sich jedoch dadurch nicht beeinflussen. Genau diese Streuung hat aber einen sehr star- ken Einfluss auf die Qualität des Ausgangssignals. Eine ungleichförmige Aufteilung der Taktperiode entspricht einer Nichtlinearität, welche wiederum diskrete Störlinien im Spektrum hervorrufen kann.
Des Weiteren ist bei diesem Verfahren die kleinste Zeiteinheit der Zeitunterschied zwischen zwei Anzapfungen der Verzögerungsleitung. Beim „Dithering* gemäß diesem Stand der Technik wird lediglich beeinflusst, an welcher Anzapfung der Verzögerungsleitung der Abgriff der Taktflanke erfolgt. In Aus- nahmefällen kann auch ein Übertrag auf einen benachbarten Takt erfolgen. Es kann jedoch keine kleinere Zeitauflösung gewählt werden. Durch dieses grobe Zeitraster und das Dithe- ring wird ein Rauschteppich erzeugt, dessen Höhe je nach Anwendung auch störend sein kann.
Es ist Aufgabe der Erfindung, eine Alternative zu diesem Stand der Technik zu schaffen, welche die Erzeugung eines qualitativ guten Signals mit einstellbarer Frequenz ermöglicht. Insbesondere sollen die diskreten Störlinien im Spek- trum abgesenkt werden und der durch das Dithering im Leistungsdichtespektrum erzeugte Rauschteppich niedrig gehalten werden.
Diese Aufgabe wird erfindungsgemäß durch ein Verfahren gemäß Anspruch 1 und eine Schaltung gemäß Anspruch 18 gelöst. Erfindungsgemäß wird bei dem Verfahren bzw. bei der Vorrichtung durch geeignete Mittel ein Variationssignal erzeugt und die beim Durchlaufen der gesamten Verzogerungsemrichtung auftretenden Verzogerungszeiten der an einer bestimmten An- zapfung abgegriffenen Pulse werden Abhängigkeit von dem Variationssignal variiert. Durch diese Variation der Verzogerungszeiten wird das feststehende Zeitraster der durch die Anzapfungen vorgegebenen diskreten Verzogerungsstufen aufgehoben und so eine kleinere Zeitauflosung erreicht, als die Verzögerung zwischen zwei aufeinanderfolgenden Anzapfungen.
Das Vaπationssignal kann hierbei zum einen dem Stellsignal, mit dem die Gesamtverzögerungszeit der Verzogerungsemrichtung über alle Anzapfungen eingestellt wird, uberla- gert werden. Das heißt, es wird beispielsweise bei der Einstellung der Gesamtverzögerungszeit der Verzögerungsleitung mit Hilfe eines Steuerstroms diesem Steuerstrom der angezapften Verzögerungsleitung das Variationssignal überlagert. Allerdings beemflusst diese Variante nicht alle Anzapfungen der Verzögerungsleitung gleich stark.
Die variable Verzögerung kann zum andern beispielsweise auch in Form eines von dem Vaπationssignal angesteuerten Ver- zogerungsgliedes am Beginn der Verzogerungsemrichtung bei- spielsweise als erstes Glied der angezapften Verzögerungsleitung oder als zusätzliches, dem ersten Glied vorausgehendes Glied, eingefügt werden. Ein Chip mit einer Verzoge- rungsregelschleife bietet m der Regel ohnehin die Möglichkeit, elektrisch einstellbare Verzogerungselemente zu uite- grieren. Ein solches variables Verzogerungselement ließe sich auch nutzen, um das Ausgangssignal variabel zu verzogern, d. h. das zusatzliche Verzogerungsglied wird am Ausgang der Verzogerungsemrichtung eingefügt. Ebenso kann die variable Verzögerung auch in die Taktversorgung einer angezapften Verzo- gerungsleitung eingefügt werden. Wenn die Schwankungsbreite, die sich mit einem variablen Verzögerungsglied erreichen läßt, nicht ausreicht, können im Prinzip auch mehrere variable Verzögerungsglieder, z. B. in Reihenschaltung, verwendet werden.
Das Variationssignal kann ein Rauschsignal oder ein beliebiges anderes Signal sein, beispielsweise ein Signal, welches vom Quotienten aus Uberlaufrest und Frequenzwort abgeleitet wird. Mit Hilfe einer Überlagerung mit einem Rauschsignal er- reicht man, dass die Verzögerungszeiten der einzelnen Verzogerungsglieder nicht konstant sind, sondern eine beliebig einstellbare Variation erzielt wird. Man führt diesem Fall eine Art Dither ein, welcher jedoch mit einer ideal unendlichen Zeitauflösung arbeitet, da er auf eine analoge Steuer- große angewendet wird. Diskrete Storlmien, die wie oben beschrieben auf die ungleichen Verzogerungszeiten der einzelnen Verzogerungselemente zurückzuführen sind, werden somit abgesenkt. Die Variation kann dabei viel feiner erfolgen als mit dem herkömmlichen Dithering. Dazu muss das einstellbare Ver- zogerungselement mit einem rauschartigen Signal geeigneten
Spektrums und passender Verteilungsdichte des Rauschwerts angesteuert werden. Die Verwendung einer analogen Rauschquelle wäre hier möglich. Ebenso ist aber auch der Einsatz von Filtern und auf Pseudo-Zufallszahlen oder Zufallszahlen beruhen- der Quellen möglich.
Bei einer bevorzugten Ausfuhrungsform wird für jede der Anzapfungen der Verzogerungseinrichtung getrennt die Abweichung der Verzogerungszeit von einem Sollwert ermittelt und unter Berücksichtigung dieser Abweichung für jede der Anzapfungen ein Variationssignal erzeugt, welches die Abweichung zumindest teilweise kompensiert. In diesem Fall wird die Quelle, die das Variationssignal liefert, auch von der DDS bzw. dem Steuersignal, z. B. dem Rest nach dem Überlauf, beemflusst.
Selbstverständlich ist die Erfindung nicht auf Verzoger- ungsemπchtungen mit den bisher genannten Verzogerungs- leitungen beschränkt, sondern kommt im Prinzip auch für jede andere Verzögerungseinrichtung mit diskreten Stufen, bzw. im Prinzip auch für Verzögerungseinrichtungen mit sehr feinen Stufen bis hin zu kontinuierlichen Verzögerungseinrichtungen, als zusätzliche Korrektureinrichtung in Frage. In diesem Sinne ist der Begriff „Anzapfung* auch allgemein als Ausgang einer Verzögerungseinrichtung zu verstehen, an der ein dort abgegriffener Puls eine bestimmte, definierte Verzögerungszeit zurückgelegt hat.
Vorzugsweise werden die verzögerten Pulse einer Oszillatorschaltung mit einem abstimmbaren Oszillator, besonders bevorzugt einem sogenannten Phasenregelkreis (PLL = Phase Locked Loop) zugeführt, wie das auch bei den bisherigen Verfahren nach dem Stand der Technik der Fall ist. Auf diese Weise werden störende spektrale Anteile abseits der gewünschten Frequenz unterdrückt. Die PLL dient hierbei als Filter für das Ausgangssignal der Pulse Output DDS und wirkt dabei als Band- pass, der sich auf die Frequenz der DDS einstellt. Bei der PLL kann es sich auch um eine Offset-PLL handeln. Selbstverständlich ist es aber auch möglich, die erfindungsgemäß erzeugten Pulse direkt als Signal zu verwenden und beispielsweise nur durch einen einfachen Filter laufen zu lassen.
Die Abweichung der Verzögerungszeit der einzelnen Anzapfungen von dem jeweiligen Sollwert werden vorzugsweise durch einen Vergleich der Pulse am Ausgang der Verzögerungseinrichtung mit einer Referenzschwingung gleicher Frequenz ermittelt. Es kann sich hierbei um eine beliebige Referenzschwingung han- dein.
Vorzugsweise wird die Referenzschwingung aus den Pulsen am Ausgang der Verzögerungseinrichtung erzeugt, wobei es sich anbietet, das Ausgangssignal des nachgeschalteten Phasen- regelkreises als Referenzschwingung zu verwenden. Die Abweichung der Verzögerungszeit wird dabei vorteilhafterweise dadurch ermittelt, dass mittels eines Phasenvergleichers der Zeitunterschied zwischen dem verzögerten Puls, d. h. dem Aus- gangssignal hinter der Verzogerungsemrichtung, und dem Aus- gangssignal des Phasenregelkreises gemessen wird. Hierzu uss im Prinzip nur das Ausgangssignal des Phasenregelkreises, ge- gebenenfalls über Frequenzteιler/-vervιelfacher oder nach einer Frequenzverschiebung, auf einen Referenzeingang des Pha- senvergleichers geschaltet werden. Das Verfahren kommt folglich ohne eine separate Referenzschwingung aus und nutzt stattdessen den Effekt, dass das Ausgangssignal der nachge- schalteten Oszillatorschaltung reiner ist als das Eingangssignal, d. h. das Ausgangssignal der eigentlichen Pulse Output DDS.
Die erfmdungsgemaße Schaltung weist vorteilhafterweise au- ßerdem eine Speicheremrichtung mit mehreren den Anzapfungen zugeordneten Speicherstellen auf, m welchen das Variationssignal bzw. ein Parameter zur Erzeugung des Variationssignais für ede Anzapfung gespeichert wird. Bei dem Parameter zur Erzeugung des Variationssignals kann es sich beispielsweise um die Abweichung der Verzogerungszeit vom Sollwert handeln. Um über das Steuersignal jeweils die geeignete Anzapfung auszuwählen und das zugehörige Variationssignal anzulegen, weist die Schaltung eine geeignete Adresslogik auf.
Die Schaltung ist also vorzugsweise mit einem Regelkreis aufgebaut, wobei der Regelkreis im wesentlichen aus einem Pha- senvergleicher zum Vergleichen der am Ausgang der Verzogerungsemrichtung anliegenden Pulse mit einer Referenzschwingung, einer Speicheremrichtung mit mehreren Speichersteilen und geeigneten Mitteln zur Veränderung der Verzogerungszeit, beispielsweise dem variabel einstellbaren Verzogerungsglied, besteht.
Hierbei kann es sich sowohl um einen analogen Regelkreis mit einem vor der Speicheremrichtung angeordneten Demultiplexer und einem der Speicheremrichtung nachgeordneten Multiplexer, als auch um einen digitalen Regelkreis mit einer digitalen Speicheremrichtung und einem der Speicheremrichtung nachgeschalteten Dιgιtal-/Analog-Wandler handeln. Da dieser Digi- tal-JAnalog-Wandler ein Teil des Regelkreises ist und somit Fehler des Dιgιtal-/Analog-Wandlers automatisch mit kompen- siert werden, kann hier, anders als bei der eingangs genannten „analogen DDS*, ein einfacher, kostengünstiger Digital- /Analog-Wandler verwendet werden. Selbstverständlich ist es auch möglich, für jede Speicherstelle ein eigenes Verzoge- rungsglied zu verwenden, sofern es auf die Anzahl der ver- schiedenen Bausteine nicht ankommt. In diesem Fall werden unter Umstanden Multiplexer und/oder Demultiplexer nicht benotigt.
Die konkrete Ausgestaltung der Schaltung zur Durchfuhrung des erfmdungsgemaßen Verfahrens ist m weiten Bereichen beliebig.
Bei einem besonders bevorzugten Ausfuhrungsbeispiel wird der Phasenvergleicher des der Verzogerungsemrichtung nachge- schalteten Phasenregelkreises gleichzeitig als Phasenvergleicher für den Regelkreis zur Ermittlung der Variationssignale verwendet. Das heißt, es wird der ohnehin vorhandene Phasen- komparator des Phasenregelkreises mitbenutzt.
Die angezapfte Verzögerungsleitung kann bei dem erfmdungsgemaßen Verfahren übrigens ihrer Stufenzahl reduziert, z. B. halbiert werden, wenn die Adresslogik m der ursprunglichen Breite weiterhin am Speicher anliegt. Für den Regelkreis wurde es bei einer Halbierung der Anzapfungszahl so aussehen, als wäre die Verzögerungsleitung sehr inhomogen; dementsprechend wurde ein Variationssignal mit einer größeren Variationsbreite benotigt. Dies wäre beispielsweise durch ein nachfolgendes Verzogerungsglied mit einem größeren Stellbe- reich möglich.
Selbstverständlich kann auch umgekehrt bei gleicher Anzahl von Anzapfungen die Division verfeinert und die Anzahl der Speicherstellen erhöht werden, um das „Jittern* weiter zu vermindern und die Auflosung zu erhohen. Bei einer solchen Version wird selbstverständlich für den Speicher auch eine Adresslogik mit einer höheren Auflosung benotigt, als für die Verzögerungsleitung selbst. Das lasst sich soweit steigern, dass eine Interpolation zwischen den abgespeicherten Werten für die analoge Verzögerung möglich wird, um das Anwachsen des Speicherbedarfs in Grenzen zu halten. Auf diese Weise kann über die Interpolation eine nahezu stufenlos e stellba- re Verzögerung erreicht werden. Dies kann digitales Dithermg und Noise-Shaping überflüssig machen.
Im Prinzip kann die Ermittlung der zu speichernden Variationssignale bzw. der Parameter zur Erzeugung der Vaπa- tionssignale permanent wahrend des Betriebes durchgeführt werden. Das heißt, es wird immer ein ständiger Abgleich der Variationssignale bzw. der Verzogerungszeiten an den jeweiligen Anzapfungen wahrend des normalen Betriebs durchgeführt.
Dabei können sich jedoch Fehler dadurch ergeben, dass der
Überlauf des Akkumulators nur mit einer begrenzten zeitlichen Auflosung auf eine Anzapfung abgebildet werden kann. Der verbleibende „Jitter* beemflusst die Regelschleife zum Abgleich der Speicheπnhalte. Deshalb ist mit mehr oder weniger zufal- ligen Fehlern bei den Speichermhalten und damit auch bei der analogen Verzögerung zu rechnen. Wenn die Fehler eher zufällig sind, ergibt sich ein etwas höherer Rauschteppich. Wenn sie mit einer gewissen Regelmäßigkeit oder Peπodizitat wiederkehren, entstehen spektrale Storlimen. Hinzu kommt, dass bei Verwendung einer solchen Schaltung m einem Mobiltelefon oder dergleichen beim Sendebetrieb die Wmkelmodulation die Frequenz verstimmt und sich insbesondere die nachfolgende Oszillatorschaltung, beispielsweise die PLL, nicht ganz im stationären Zustand befindet und sich folglich nicht als Refe- renz eignen wurde. Bei einer Verwendung der eigenen Ausgangsfrequenz der Gesamtschaltung als Referenzfrequenz sollte ein solcher Selbst- abgleich nur bei stationärer Frequenz freigegeben werden. Die Ermittlung der zu speichernden Vaπationssignale bzw. der Pa- rameter zur Erzeugung der Variationssignale konnte daher am besten in einem speziellen Abgleichmodus erfolgen, welcher von dem normalen Betriebsmodus abweicht. Hierzu weist die Schaltung vorzugsweise Mittel zur Unterbrechung des Regelkreises zwischen dem Phasenvergleicher und der Speicherem- πchtung auf. Nur bei geschlossenem Schalter findet ein Abgleich statt und ansonsten werden die Signale des Phasenver- gleichers nicht dazu genutzt, um die Speichermhalte zu verandern. Auch eine variable Abgleichsgeschwmdigkeit kann e nach Einsatz vorteilhaft sein. Dementsprechend sollte die Schaltung vorzugsweise Mittel zur Veränderung der Abgleichsgeschwmdigkeit aufweisen.
Im Abgleichmodus wird die Verzogerungsemrichtung vorzugsweise mit einer vorgegebenen Steuersignalfolge betrieben, sodass die Abweichungen der Verzogerungszeit vom jeweiligen Sollwert für die verschiedenen Anzapfungen m einer bestimmten Häufigkeit und Abfolge wahrend des Abgleichmodus ermittelt werden. Hierbei sollten der Inhalt des Akkumulators der DDS und das Frequenzwort so gewählt werden, dass alle Anzapfungen genutzt werden, und zwar möglichst gleich oft. Weiterhin sollte dafür gesorgt sein, dass mit jedem ausgegebenen Impuls die Anzapfung gewechselt wird und die gleiche erst wieder an die Reihe kommt, wenn zwischenzeitlich alle anderen Anzapfungen aktiv waren. Schließlich sollte der Divisionswert, der die Anzapfungen bestimmt, m der Mitte des Intervalls liegen, das der jeweiligen Anzapfung zugeordnet ist. Ein evtl. verwendetes Dithermg und Noise-Shap g für den Normalbetrieb sollten für diesen Abgleichmodus deaktiviert werden.
Ein solcher Abgleichmodus bietet insbesondere auch bei einem burstweisen Betrieb, wie er beim sogenannten TDMA-Verfahren (Time Division Multiple Access) im Mobilfunk vorkommt, m Kombination mit einem digitalen Speicher den Vorteil, dass sich nicht bei jedem Einschalten des Frequenzsynthesizers die Kompensationsschaltung selbst neu abgleichen muss, um die möglicherweise nicht mehr korrekt erhaltenen Speicherinhalte aufzufrischen. Vielmehr können die digitalen Werte auch zwischen den Bursts gut unverfälscht erhalten werden, und es gibt mit dem Abgleichmodus ein geeignetes Verfahren, um sie von Zeit zu Zeit sehr effizient zu aktualisieren.
Vorzugsweise wird der Abgleichmodus in regelmäßigen zeitlichen Abständen und/oder nach einer Veränderung der Betriebsbedingungen, wie beispielsweise der Betriebstemperatur von bestimmten Elementen der Schaltung oder der Versorgungsspannung, aktiviert. So werden die Werte für die Variationen den Veränderungen bestimmter Parameter, die die Verzögerungsleitungen beeinflussen, wie Temperatur und Versorgungsspannung, nachgeführt.
Da das System im Prinzip unterbestimmt ist, kann es vor- kommen, dass der Speicherinhalt für einzelne Anzapfungen außerhalb des zulässigen Wertebereichs geschoben wird.
Um dies zu verhindern, ist es sinnvoll, bei einem Abgleich ein Variationssignal bzw. einen Parameter zur Erzeugung des Variationssignals einer bestimmten Anzapfung konstant zu halten und die gespeicherten Variationssignale bzw. die Parameter zur Erzeugung der Variationssignale der anderen Anzapfung relativ zu dieser bestimmten Anzapfung abzugleichen. Das heißt, es wird beispielsweise für die erste Anzapfung eine feste, z. B. eine mittlere Verzögerung vorgegeben und beim Abgleich der ersten Anzapfung nicht dieser Wert verändert, sondern alle anderen Werte um den entsprechenden Betrag in Gegenrichtung verschoben.
Bei einer alternativen Abgleichmethode werden, sobald bei irgendeiner Anzapfung der zulässige Wertebereich überschritten wird, entweder statt einer weiteren Verschiebung des Wertes für die betreffende Anzapfung alle anderen Speicher halte m die Gegenrichtung verschoben. Alternativ kann auch, nach Aufteilung in einen Anteil innerhalb und einen Anteil außerhalb des Stellbereichs, der innerhalb liegende Anteil der betrof- fenen Anzapfung und der außerhalb liegende Anteil allen anderen Anzapfungen mit umgekehrten Vorzeichen zugewiesen werden. Die Verschiebung der Werte der anderen Anzapfungen kann entweder für alle gleichzeitig und sofort oder separat für jeden Wert jeweils dann erfolgen, wenn der betreffende Wert ohnehin aktualisiert wird.
Eine weitere Möglichkeit besteht darin, die Lage der Werte innerhalb des jeweiligen Stellbereichs (z. B. Minimum, Maximum, Mittelwert und/oder Mediän) bei jeder Speicheraktuali- sierung mit zu berücksichtigen.
Insbesondere m den beiden erstgenannten Fallen sollte der Selbstabgleich für eine kurze Zeit ausgesetzt oder die Ab- gleichgeschwmdigkeit reduziert werden, bis die nachfolgende Oszillatorschaltung sich auf die neue mittlere Verzögerung eingeschwungen hat und wieder ein einwandfreies Referenzsignal liefert.
Die der Verzogerungsemrichtung nachgeschaltete Oszilla- torschaltung bzw. PLL weist vorzugsweise eine veränderliche oder umschaltbare Bandbreite auf. Eine niedrige Bandbreite hat Vorteile bei dem Selbstabgleich im Abgleichmodus, da hier die Referenzfrequenz besonders gut ist. Sie hat ebenfalls Vorteile, wenn die Schaltung als Lokaloszillator zum Herun- termischen beim Empfang verwendet werden soll. Eine hohe
Bandbreite hat dagegen Vorteile, um ein schnelles Einschwingen der Schaltung zu erreichen oder aber f r die Verwendung zum Senden mit Wmkelmodulation. Der Vorteil einer PLL mit veränderlicher Bandbreite kann alternativ auch dadurch er- reicht werden, dass parallel mehrere Oszillatorschaltungen bzw. PLL' s mit unterschiedlichen Bandbreiten vorhanden sind. Das erfindungsgemäße Verfahren arbeitet hierbei ohne eine äußere Referenz, da die Referenz vom Ausgangssignal der gesamten Frequenzsyntheseschaltung abgeleitet ist. Es wird einfach die spektral reinere Schwingung am Ende des Phasenregelkrei- ses verwendet. Die Abgleichfehler im Verlauf des Abgleichs nehmen folglich auch dadurch ab, dass mit dem Ausgangssignal der gesamten Frequenzsyntheseschaltung die Referenz ebenfalls besser wird. Das heißt, es handelt sich hierbei letztendlich um ein Verfahren, was auf iterative Weise während des Ab- gleichverfahrens zu einem optimalen Wert gelangt.
Die Erfindung wird im folgenden unter Hinweis auf die beigefügten Zeichnungen anhand von Ausführungsbeispielen näher erläutert. Die dargestellten sowie die oben und nachfolgend beschriebenen Merkmale können nicht nur in den genannten Kombinationen, sondern auch einzeln oder in anderen Kombinationen erfindungswesentlich sein. Im Übrigen wird ausdrücklich darauf hingewiesen, dass auch Merkmale, die nur im Zusammenhang mit dem erfindungsgemäßen Verfahren dargestellt sind, bezüglich der Schaltung zur Durchführung des Verfahrens erfindungswesentlich sein können und umgekehrt. Es zeigen:
Figur 1 ein schematisches Schaltbild einer erfindungsgemäßen Schaltungsanordnung gemäß einem ersten Ausführungsbeispiel;
Figur 2 ein schematisches Schaltbild einer erfindungsgemäßen Schaltungsanordnung gemäß einem zweiten Ausführungsbeispiel;
Figur 3 ein schematisches Schaltbild einer erfindungsgemäßen Schaltungsanordnung gemäß einem dritten Ausführungsbeispiel;
Figur 4 ein schematisches Schaltbild einer Verzögerungseinrichtung mit einem nachfolgenden Phasenregelkreis und einem analogen Regelkreis zur Erzeugung eines Variationssignals für die einzelnen Anzapfungen; Figur 5 ein schematisches Schaltbild einer Verzogerungsemrichtung mit einem nachfolgenden Phasenregelkreis und einem digitalen Regelkreis zur Erzeugung eines Variationssignais für die einzelnen Anzapfungen;
Figur 6 ein schematisches Schaltbild einer alternativen Speicheremrichtung für den Regelkreis einer Schaltung gemäß Figur 5.
In Figur 1 ist eine Verzogerungsemrichtung (1) dargestellt, welche im Wesentlichen aus einer üblichen Delay-Locked-Loop (DLL) mit einer Verzögerungsleitung 2 mit mehreren Abgriffen besteht. In dieser DLL wird die Summe der Einzelverzogerungen über eine Phasenregelschleife mit einem Phasendiskrimmator PD und einem Tiefpass TP durch eine Steuergroße ST justiert.
Der DLL wird eingangs ein Taktsignal mit aufeinanderfolgenden Pulsen P aufgegeben. Der geeignete Abgriff wird über die Steuersignale SS der Pulse Output DDS-Schaltung selektiert. Die DDS-Schaltung ist m üblicher Weise mit einem Taktsignal TS und dem Frequenzwort FW beschaltet. Im vorliegenden Fall erhalt die DDS das gleiche Taktsignal wie die DLL. Im Prinzip kann die DDS jedoch auch mit einem anderen Taktsignal gleicher Frequenz versorgt werden. Bei dem Steuersignal SS handelt es sich im vorliegenden Fall um eine Adresse, die die jeweilige gewünschte Anzapfung der Verzögerungsleitung 2 bestimmt und die vom jeweils beim Überlauf am Akkumulator der DDS anstehenden Rest bzw. dem Quotienten von Rest und Frequenzwort bestimmt wird. Dieses Steuer- signal wirkt gleichzeitig auch als Freigabesignal, d. h. es bestimmt, ob überhaupt ein Puls abgegriffen wird, oder nicht.
Das an der Verzögerungsleitung 2 anliegende Ausgangssignal AS wird üblicherweise zum Erhalt des gewünschten Ausgangssignals durch einen Filter, vorzugsweise durch eine Oszillatorschaltung mit einem abstimmbaren Oszillator, beispielsweise eine sogenannte Phasenregelschleife (PLL) mit einem VCO, ge- führt (in Fig. 1 nicht dargestellt) . Eine aus Phasen- vergleicher, Loop-Filter und VCO bestehende Phasenregel- schleife wirkt dabei wie ein schmalbandiges Filter mit variabler Mittelfrequenz, das im Spektrum Störungen unterdrückt.
Erfindungsgemäß wird dem Steuersignal ST, welches die Summe der Einzelverzögerungen der Verzögerungsleitung 2 justiert, in einem Signaleinkoppler 6 ein Signal VS x überlagert, sodass der Wert der einzelnen Verzögerungszeiten an den einzelnen Abgriffen variiert wird. Als Signalquelle 7 dient hier ein Rauschgenerator, welcher ein rauschartiges Signal mit einem geeigneten Spektrum und passender Verteilungsdichte des Rauschwertes liefert. Auf diese Weise wird erreicht, dass die Verzögerungszeiten der einzelnen Verzögerungsglieder nicht konstant sind, sondern eine dem Rauschen entsprechende Varianz aufweisen. Bei einer einstellbaren Signalquelle ist so eine beliebig einstellbare Varianz erzielbar.
Figur 2 zeigt ein weiteres Ausführungsbeispiel. Hier ist dem Eingang der Verzögerungsleitung 2 ein variables separates
Verzögerungsglied 4 vorgeschaltet. Die Verzögerungszeit dieses Verzögerungsglieds 4 wird über das Variationssignal VS λ mittels der Signalquelle 7 eingestellt, wobei es sich wiederum um einen Rauschgenerator oder dergleichen handelt.
In einer alternativen Ausführungsvariante liegt das Verzögerungsglied 4 am Takteingang der gesamten Verzögerungseinrichtung 1 an. Das heißt, es wird auch der Takt des Phasen- diskriminators PD entsprechend verzögert. Im Prinzip kann so- gar der Takteingang der DDS selbst ebenfalls verzögert werden.
Figur 3 zeigt eine weitere Variante mit einem Verzögerungsglied 5 und einer Signalquelle 7 zur Erzeugung eines Rausch- Signals. Das Verzögerungsglied 5 befindet sich hier zwischen dem Ausgang der Verzögerungsleitung 2, d. h. am Ende der Verzögerungseinrichtung 1, und direkt vor einer nachgeschalteten PLL 8. Die Verzögerungsleitung 2 bleibt dabei selbst von dem über das durch den Rauschgenerator 7 erzeugte Variationssignal VS x eingeführten Dither unberührt. Die Steuersignale SS für die Verzögerungsleitung 2 werden wiederum von der DDS geliefert.
Die Figuren 4 und 5 zeigen spezielle Ausfuhrungsbeispiele für die Erzeugung eines Variationssignals VS, welches separat für jede Anzapfung 3 der Verzögerungsleitung 2 erzeugt wird und die Abweichungen der Verzogerungszeit jeder einzelnen Anzapfung 3 von ihrem idealen Sollwert berücksichtigt. Figur 4 zeigt hierbei eine analog aufgebaute Variante und Figur 5 eine digital aufgebaute Variante. Es ist dabei jeweils nur die Verzogerungsemrichtung 1, die nachfolgende PLL 8 und der Re- gelkreis AR, DR zur Erzeugung und Speicherung der Vaπations- signale VS dargestellt. Die äußere Beschaltung der gesamten DDS und insbesondere der Regelkreis zur Einstellung der Gesamtverzögerungszeit der Verzögerungsleitung 2 entspricht im Wesentlichen der Figur 3. Ebenso ist das variable Verzoge- rungsglied 5 an der gleichen Stelle wie m Figur 3 positioniert. Lediglich wird das Variationssignal VS nicht mittels eines Rauschgenerators 7, sondern über die dargestellten Regelkreise AR, DR erzeugt.
Das Steuersignal SS, welches unter Verwendung des Divisi- onsergebmsses des Quotienten von Uberlaufrest und Frequenzwort gebildet wird, wird m einen Multiplexer 17 gefuhrt, über den der Puls P an der gewünschten Anzapfung 3 abgegriffen und an das analoge Verzogerungsglied 5 weitergelei- tet wird. Von diesem analogen Verzogerungsglied 5 gelangt der Puls weiter zu der Phasenregelschleife (PLL) 8. Diese Phasen- regelschleife 8 besteht auch hier aus einem Phasenvergleicher 10, einem nachfolgenden Loop-Filter 11 und einem einstellbaren Oszillator 9, im vorliegenden Fall einem VCO 9. Der Aus- gang des VCO 9 ist auf den Phasenvergleicher 10 zuruckgekop- pelt. Die Ruckkopplung kann hierbei auch zur Erzeugung einer entsprechend höheren oder niedrigeren Frequenz über einen Frequenzteiler FT (wie Figur 3 dargestellt) oder einen Frequenzvervielfacher erfolgen.
Insbesondere wenn der Phasenregelkreis 8 em schmalbandiges Loop-Filter 11 hat, ist das Ausgangssignal AS reiner als das Eingangssignal. Daher kann das Ausgangssignal AS des Phasenregelkreises 8 als Referenzsignal genutzt werden, um die Abweichungen der von der Verzogerungsemrichtung 1 kommenden Pulse P vom Sollwert zu bestimmen. Selbstverständlich lassen sich hierbei nur die Teile der Abweichungen messen, die vom Phasenregelkreis 8 ausgeregelt werden.
Zur Messung dieser Abweichungen wird der dem Phasenregelkreis vorhandene Phasenvergleicher 10 mitbenutzt. Das heißt, es wird einfach das am Ausgang des Phasenvergleichers 10 anliegende Signal als Maß für die Abweichungen der Verzogerungszeit der Verzogerungsemrichtung 1 vom Sollwert genommen. Selbstverständlich sind diese Abweichungen für jede Anzapfung 3 der Verzögerungsleitung 2 unterschiedlich. Das heißt, es muss eine unterschiedliche Nachkorrektur durch das Verzogerungsglied 5 für ede Anzapfung 3 der Verzögerungsleitung 2 erzeugt werden.
Bei dem analogen Regelkreis AR gemäß Figur 4 werden hierzu die Signale am Ausgang des Phasenvergleichers 10 über einen
Demultiplexer 14 einer Speicheremrichtung 12 zugeführt, welche im vorliegenden Ausfuhrungsbeispiel genau so viele Speicherstellen 13 bzw. Speicherelemente aufweist wie es Anzapfungen 3 m der Verzögerungsleitung 2 gibt. Der Demulti- plexer 14 ist an die gleiche Steuerleitung wie der Multiplexer 17 der Verzögerungsleitung 2 angeschlossen, sodass über das Steuersignal SS entsprechend für die jeweilige gewählte 7Anzapfung 3 die zugehörige Speicherstelle 13 der Speicheremrichtung 12 ausgewählt wird. Symmetrisch hierzu wird über ei- nen Multiplexer an der jeweiligen Speicherstelle 13 der Speicheremrichtung 12 der gespeicherte Wert abgerufen und als Variationssignal VS dem Verzogerungsglied 5 übergeben, sodass hier die zu der jeweiligen Anzapfung 3 gehörige Verzögerung eingestellt wird.
Bei den Speichersteilen 13 kann es sich um Integratoren han- dein, die beispielsweise entsprechend auf- und entladen werden, e nachdem, ob bei der gewählten Anzapfung 3 die Impulsausgabe gegenüber dem Referenzsignal zu früh oder zu spat war. Die betreffende Speicherstelle 13 addiert dabei die Flache des Fehleπmpulses durch ihr integrierendes Verhalten zum zuvor gespeicherten Wert. Ebenso ist ein Tiefpassverhalten der Speicherstellen 13 möglich. Vorzugsweise wird, wie in Figur 4 dargestellt, das Verzogerungsglied 5 über einen Treiber 16, insbesondere mit einem hochohmigen Eingang, angesteuert, um die Speicherstellen 13 nicht zu belasten und dadurch zu entladen.
Durch einen Schalter 18 im analogen Regelkreis AR ist jeweils festlegbar, ob die im Speicher 12 vorhandenen Speicherwerte neu abgeglichen werden oder nicht.
Figur 5 zeigt einen Aufbau mit einem digitalen Regelkreis DR, Die Verzogerungsemrichtung 1 mit der Verzögerungsleitung 2 und dem Verzogerungsglied 5 sowie die Phasenregelschleife 8 entsprechen wiederum dem Aufbau gemäß Figur 4.
Bei dem digitalen Regelkreis DR wird das Signal hinter dem Phasenvergleicher 10 zunächst m einer Integrate & Dump- Einheit 24 aufintegriert . Die Integrate & Dump-Einheit 24 sorgt dafür, dass aus verschieden breiten Pulsen Pulse glei- eher Lange mit unterschiedlicher Hohe erzeugt werden. Sie ist rein optional und kann bei einer entsprechend anders aufgebauten digitalen Schaltung auch weggelassen werden.
Das von der Integrate & Dump-Einheit 24 kommende Signal wird dann m einem Analog-/Dιgιtal-Wandler 22 umgewandelt. Der zu der entsprechenden Anzapfung 3 gehörige digitale Verzoge- rungswert, welchen der digitale Speicher 19, hier ein RAM, enthalt, wird mittels eines Addierers 20 zu dem empfangenen Fehlersignal addiert und die Summe wird in die gleiche Speicherstelle des Speichers 19 eingeschrieben. Der vom RAM 19 ausgegebene Wert wird außerdem in einem Dιgιtal-/Analog- Wandler 23 m das gewünschte Variationssignal VS umgewandelt, welches das Verzogerungsglied 5 ansteuert. Die jeweilige Speicherstelle im RAM 19 wird wiederum über das Steuersignal SS angesprochen, sodass die angesprochene Speicherstelle des Speichers 19 und die jeweilige Anzapfung 3 der Verzogerungs- -Leitung 2 zueinander koordiniert sind.
Zwischen Phasenvergleicher 10 und Speicher 19 kann außerdem eine Sample & Hold-Schaltung angeordnet werden, um die Signale zwischenzuspeichern und/oder zu verzogern, sofern dies notwendig ist. Eine solche Sample & Hold-Schaltung kann naturlich auch in einem analogen Regelkreis eingesetzt werden.
Im vorliegenden Ausfuhrungsbeispiel werden sämtliche digitale Bauelemente vom Ausgangssignal AS der Schaltung getaktet. Prinzipiell ist es aber auch möglich, einen geeigneten separaten Takt zu verwenden.
In einem nicht dargestellten Ausfuhrungsbeispiel wird anstelle des Analog-/Dιgιtal-Wandlers 22 nur ein zweiwertiger Schwellwertkomparator verwendet. Das heißt, es wird dann nur noch die Information weitergeleitet, ob der Puls von der Verzogerungsemrichtung 1 bzgl. des Referenzsignals zu früh oder zu spat angekommen ist, nicht aber die Hohe der Abweichung. Dementsprechend befinden sich hinter dem Schwellwertkompara- tor Mittel zum Inkrementieren und Dekrementleren des Speicherinhalts jeweils um 1. Bei dieser Version wird folglich der Speicher nur um eine Stufe erhöht oder erniedrigt, sodass der Abgleich insgesamt langsamer durchgeführt wird. Auch der digitale Regelkreis DR gemäß Figur 5 weist einen Schalter 21 zur Unterbrechung des Abgleichmodus auf. Dieser Schalter 21 befindet sich hier direkt vor dem Speicher 19. Figur 6 weist eine weitere zusätzliche Variante für einen digitalen Regelkreis auf. Bei dieser besonders vorteilhaften Ausführungsform wird automatisch über einen saldierenden Speicher dafür gesorgt, dass sich alle Werte für das Variati- onssignal um einen Mittelwert herum bewegen, sodass automatisch verhindert wird, dass das Variationssignal VS für eine Anzapfung 3 aus dem Regelbereich des Verzögerungsglieds 5 hinauslaufen kann. Die Abweichungswerte werden dabei im Prinzip wie in der Schaltung gemäß Figur 5 über den Addierer 20 mit einem an der entsprechenden Speicherstelle des RAM 19 stehenden Wert addiert und an dieselbe Speicherstelle eingeschrieben. Ebenso wird auch hier der Wert über einen D/AWandler 23 in das Variationssignal für das Verzögerungsglied umgewandelt. Jedoch ist zum Start der RAM 19 mit mittleren Werten initialisiert. Zusätzlich werden die ins RAM 19 geschriebenen Abweichungen in einem saldierenden Speicher 25 mit summiert. Deshalb enthält der saldierende Speicher 25 stets die Summe der Abweichungen von den Initialisierungswerten im RAM 19. Der Mittelwert der Summe der Abweichungen wird bei 2 -Anzapfungen sehr einfach dadurch gebildet, dass die N letzten Bits abgeschnitten werden. Es wird so durch 2N geteilt. Dieser im saldierenden Speicher 25 gewonnene Mittelwert wird wiederum in einem Addierer 26 von dem vom Analog- /Digital-Wandler 22 kommenden Wert abgezogen, sodass als Ab- weichungswert in den Speicher 19 lediglich die Abweichung vom Mittelwert eingeschrieben wird. Der saldierende Speicher wird hierzu anfangs mit 0 initialisiert.
Bekannte Verfahren wie z. B. das Dithering, die in einem fe- sten Taktraster arbeiten, werden bei dem erfindungsgemäßen
Prinzip so angewendet, dass es zu Korrekturen mit einer viel feineren Auflösung als nach dem Stand der Technik kommt. Speziell bei der Anwendung einer DDS mit einer Verzögerungsleitung zur virtuellen Takterhöhung werden die dabei auftreten- den Probleme bezüglich der Genauigkeit der Verzögerungselemente reduziert. Das Ergebnis ist ein Ausgangssignal, welches günstigere spektrale Eigenschaften aufweist. Mit der neuen Idee gelingt es folglich, eine Korrektur der Laufzeiten durchzuführen, die besser ist, als die Zeitauflösung der Anzapfungen dies an sich zuläßt, wobei nur ein oder mehrere Elemente mit variabler Verzögerung ähnlicher Art benötigt werden, wie sie ohnehin auf dem Chip integriert werden. Bei Einsatz der erfindungsgemäßen Verfahren zum Abgleich unter Verwendung des eigenen Ausgangssignals als Referenzsignal gelangt man auf iterative Weise zu einem optimalen Aus- gangssignal.
Es bietet sich an, die DDS, die Verzögerungseinrichtung und den jeweiligen digitalen oder analogen Regelkreis einschließlich des Phasenvergleichers der PLL auf einem Chip zu inte- grieren. Dadurch wird die Anzahl der Schnittstellen minimiert, was die Qualität des Ausgangssignals verbessert. Außerdem ist diese kompakte Lösung in Geräten mit Platzbeschränkungen, wie beispielsweise Mobiltelefonen, sehr vorteilhaft.

Claims

Patentansprüche
1. Verfahren zum Erzeugen eines Signals (AS) mit einstellbarer Frequenz, bei dem m einem Akkumulator, welcher getaktet einen vorgegebenen Zahlbereich zyklisch durchlauft, bei Überschreiten eines bestimmten akkumulierten Zahlwerts jeweils ein Akkumulatorstatussignal erzeugt wird, und ausgelost vom Akkumulatorstatussignal ein Steuersignal (SS) erzeugt wird, und in einer Verzogerungsemrichtung (1) mit mehreren Anzapfungen (3) , welche unterschiedliche Verzogerungszeiten aufweisen, jeweils durch die Verzogerungsemrichtung (1) laufende Pulse (P) an einer m Abhängigkeit von dem Steuersignal (SS) gewählten Anzapfung (3) abgegriffen werden, dadurch gekennzeichnet, dass die beim Durchlaufen der gesamten Verzogerungsemrichtung (1) auftretenden Verzogerungszeiten der an einer bestimmten Anzapfung (3) abgegriffenen Pulse (P) m Abhangig- keit von einem Variationssignal (VS, VS λ ) variiert werden.
2. Verfahren nach Anspruch 1, dadurch gekennzeichnet, dass die verzögerten Pulse (P) einer Oszillatorschaltung (8) mit einem abstimmbaren Oszillator (9) zugeführt werden.
3. Verfahren nach Anspruch 1 oder 2, dadurch gekennzeichnet, dass das Variationssignal (VSλ) einem Stellsignal (ST) , mit dem die Gesamtverzögerungszeit der Verzogerungsemrichtung (1) über alle Anzapfungen (3) eingestellt wird, überlagert wird.
4. Verfahren nach Anspruch 1, 2 oder 3, dadurch gekennzeichnet, dass die Pulse (P) m einem den Anzapfungen (3) vor- und/oder nachgeschalteten, von dem Variationssignal (VS, VSX) angesteuerten Verzogerungsglied (4, 5) zusätzlich verzögert werden.
5. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das Variationssignal (VSλ) ein Rauschsignal ist.
6. Verfahren nach einem der vorstehenden Ansprüche, dadurch ge ennzeichnet, dass für einzelne der Anzapfungen (3) der Verzogerungsemrichtung (1) die Abweichung der Verzogerungszeit von einem Sollwert ermittelt wird und unter Berücksichtigung dieser Abweichung für diese Anzapfungen (3) ein Variationssignal (VS) erzeugt wird, welches die Abweichung zumindest teilweise kompensiert.
7. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass die Abweichung der Verzoge- rungszeit der einzelnen Anzapfungen (3) von dem jeweiligen Sollwert durch einen Vergleich der Pulse (P) am Ausgang der Verzogerungsemrichtung (1) mit einer Referenzschwingung gleicher Frequenz ermittelt wird.
8. Verfahren nach Anspruch 7, dadurch gekennzeichnet, dass die Referenzschwingung aus den Pulsen (P) am Ausgang der Verzogerungsemrichtung (1) erzeugt wird.
9. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass die verzögerten Pulse (P) einem Phasenregelkreis (8) zugeführt werden und das Ausgangssignal (AS) des Phasenregelkreises (8) oder ein davon abgeleitetes Signal als Referenzschwingung verwendet wird.
10. Verfahren nach Anspruch 8, dadurch gekennzeichnet, dass zur Ermittlung der Abweichungen der Verzogerungszeit einer Anzapfung (3) von dem jeweiligen Sollwert mittels eines Phasenvergleichers (10) der Zeitunterschied zwischen dem verzögerten Puls (P) und dem Ausgangssignal (AS) des Phasenre- gelkreises (8) gemessen wird.
11. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass das für die einzelne Anzapfung (3) ermittelte Variationssignal (VS) oder ein Parameter zur Erzeugung des Variationssignals (VS) in einer Spei- chereinrichtung (12, 19) hinterlegt wird.
12. Verfahren nach einem der vorstehenden Ansprüche, dadurch gekennzeichnet, dass zwischen den Sollwerten der Verzögerungszeiten zweier Anzapfungen der Verzögerungsein- richtung ein zusätzlicher Verzögerungs-Sollwert festgelegt wird, und für diesen zusätzlichen Sollwert die Abweichung von der Verzögerungszeit einer der benachbarten Anzapfungen ermittelt wird und unter Berücksichtigung dieser Abweichung für die betreffende Anzapfung ein zusätzliches Variationssignal erzeugt wird und gegebenenfalls das zusätzliche Variationssignal oder ein Parameter zur Erzeugung dieses Variationssignals gespeichert wird.
13. Verfahren nach einem der vorstehenden Ansprüche, da- durch gekennzeichnet, dass zur Ermittlung der zu speichernden Variationssignale (VS) oder der Parameter zur Erzeugung der Variationssignale (VS) die Schaltung in einem Abgleichmodus betrieben wird.
14. Verfahren nach Anspruch 13, dadurch gekennzeichnet, dass im Abgleichmodus die Verzögerungseinrichtung (1) mit einer vorgegebenen Steuersignalfolge betrieben wird.
15. Verfahren nach Anspruch 13 oder 14, dadurch gekenn- zeichnet, dass der Abgleichmodus in regelmäßigen zeitlichen Abständen und/oder nach einer Veränderung der Betriebsbedingungen aktiviert wird.
16. Verfahren nach einem der Ansprüche 13 bis 15, dadurch gekennzeichnet, dass während eines Abgleichs der Variationssignale (VS) oder der Parameter zur Erzeugung der Varia- tionssignale (VS) die Abgleichsgeschw digkeit vorübergehend reduziert oder der Abgleich unterbrochen wird.
17. Verfahren nach einem der Ansprüche 13 bis 16, dadurch gekennzeichnet, dass bei einem Abgleich ein Variationssignal (VS) oder ein Parameter zur Erzeugung des Variations- signals (VS) einer bestimmten Anzapfung (3) konstant gehalten wird und die gespeicherten Variationssignale (VS) oder die Parameter zur Erzeugung der Variationssignale (VS) der ande- ren Anzapfungen (3) relativ zu dieser bestimmten Anzapfung
(3) abgeglichen werden und/oder ein Maß für die Lage der Werte innerhalb des Steilbereichs bei jeder Speicheraktualisie- rung berücksichtigt wird.
18. Schaltung zum Erzeugen eines Signals mit einstellbarer Frequenz nach einem Verfahren gemäß einem der vorstehenden Ansprüche, mit einem Akkumulator, welcher so beschaltet ist, dass er getaktet einen vorgegebenen Zahlbereich zyklisch durchlauft, und welcher bei überschreiten eines bestimmten akkumulierten Zahlwerts jeweils ein Akkumulatorstatussignal liefert, mit einer Einrichtung zur Erzeugung eines Steuersignals (SS) bei Auslosung durch das Akkumulatorstatussignal, mit einer Verzogerungsemrichtung (1) mit mehreren Anzapfun- gen (3) , welche jeweils unterschiedliche Verzogerungszeiten aufweisen, und einer Einrichtung (17) zum Abgriff von jeweils durch die Verzogerungsemrichtung (1) laufenden Pulsen (P) an einer m Abhängigkeit von dem Steuersignal (SS) gewählten Anzapfung (3) , gekennzeichnet durch
Mittel (7, 8, 12, 14, 15, 16, 18 bis 25) zur Erzeugung eines Variationssignais (VS, VS λ ) und Mittel (4, 5, 6) zur Veränderung der beim Durchlaufen der gesamten Verzogerungsemrichtung (1) auftretenden Verzogerungszeiten der an einer be- stimmten Anzapfung (3) abgegriffenen Pulse m Abhängigkeit vom Variationssignal (VS, VS λ ) .
19. Schaltung nach Anspruch 18, gekennzeichnet durch eine der Verzögerungseinrichtung (1) nachgeschaltete Oszillatorschaltung (8) mit einem abstimmbaren Oszillator (9) .
20. Schaltung nach -Anspruch 18 oder 19, dadurch gekennzeichnet, dass die Oszillatorschaltung (8) einen Phasenregelkreis (8) umfasst.
21. Schaltung nach einem der Ansprüche 18 bis 20, dadurch gekennzeichnet, dass die Mittel zur Veränderung der Verzögerungszeit ein den Anzapfungen (3) vor- und/oder nachgeschaltetes einstellbares Verzögerungsglied (4, 5) umfassen.
22. Schaltung nach einem der Ansprüche 18 bis 21, dadurch gekennzeichnet, dass die Mittel zur Erzeugung des Variationssignals (VS ) einen Rausch- oder Zufallsgenerator (7) umfassen.
23. Schaltung nach einem der Ansprüche 18 bis 22, gekenn- zeichnet durch eine Speichereinrichtung (12, 19) mit mehreren den Anzapfungen zugeordneten Speicherstellen (13), zur Speicherung eines Variationssignals (VS) oder eines Parameters zur Erzeugung des Variationssignals (VS) für die einzelnen Anzapfungen (3) .
24. Schaltung nach Anspruch 23, geken zeichnet durch eine Adresslogik (14, 15, 17) zur Auswahl einer Anzapfung (3) und einer zur jeweiligen Anzapfung gehörigen Speicherstelle
(13) der Speichereinrichtung (12, 19) durch das Steuersignal (SS) .
25. Schaltung nach Anspruch 23 oder 24, gekennzeichnet durch einen Regelkreis (AR, DR) mit einem Phasenvergleicher (10) zum Vergleichen der am Ausgang der Verzögerungseinrich- tung (1) anliegenden Pulse (P) mit einer Referenzschwingung, der Speichereinrichtung (12, 19) mit mehreren Speicherstellen (13) und den Mitteln (5) zur Veränderung der Verzögerungszeit.
26. Schaltung nach Anspruch 25, dadurch gekennzeich- net, dass der Regelkreis einen analogen Regelkreis (AR) mit einer adressierbaren Speichereinrichtung (12) aufweist.
27. Schaltung nach Anspruch 25, dadurch gekennzeichnet, dass der Regelkreis einen digitalen Regelkreis (DR) mit einer digitalen Speichereinrichtung (19) und einem der Speichereinrichtung (19) nachgeschalteten Digital/Analog- Wandler (23) aufweist.
28. Schaltung nach einem der Ansprüche 25 bis 27, dadurch gekennzeichnet, dass der Ausgang der Oszillatorschaltung
(8) mit einem Referenzeingang des Phasenvergleichers (10) des Regelkreises (AR, DR) direkt oder indirekt verbunden ist.
29. Schaltung nach einem der Ansprüche 25 bis 28, dadurch gekennzeichnet, dass der Phasenvergleicher (10) des Regelkreises (AR, DR) der Phasenvergleicher (10) des Phasenregelkreises (8) der Oszillatorschaltung (8) ist.
30. Schaltung nach einem der Ansprüche 18 bis 29, gekenn- zeichnet durch eine Oszillatorschaltung mit einer veränderlichen Bandbreite und/oder mehrere Oszillatorschaltungen mit unterschiedlichen Bandbreiten.
31. Schaltung nach einem der Ansprüche 25 bis 30, gekenn- zeichnet durch Mittel zur Veränderung der Abgleichgeschwindigkeit und/oder Mittel (18, 21) zur Unterbrechung des Regelkreises (AR, DR) zwischen dem Phasenvergleicher (10) und der Speichereinrichtung (12, 19) .
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US4652832A (en) * 1985-07-05 1987-03-24 Motorola, Inc. Frequency resolution in a digital oscillator
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