WO2000077850A1 - Plaquage destine a former un element intercalaire dans un dispositif a semi-conducteur, un tel element intercalaire, et procede de fabrication associe - Google Patents

Plaquage destine a former un element intercalaire dans un dispositif a semi-conducteur, un tel element intercalaire, et procede de fabrication associe Download PDF

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Definitions

  • the present invention relates to a clad plate for forming an interposer for a semiconductor device, which serves as a substrate on which a semiconductor chip is mounted, an inverter for a semiconductor device manufactured using the clad material, and a method for manufacturing the same. is there.
  • FIG. 12 shows a schematic diagram thereof.
  • a semiconductor chip 101 is mounted on one side of the interposer 100 (substrate), and is connected to a wiring pattern 102 on the substrate.
  • the wiring is conducting toward the mounting substrate through the via hole 1 0 3 formed in the thickness direction of the substrate is made, the mounting substrate side of the via-hole solder bump 1 0 4> 0 for external connection is formed.
  • the present invention is intended to solve such a problem, and can be manufactured at low cost. It is an object of the present invention to provide a cladding plate for forming an in-poser for semiconductor devices, which has good characteristics and good characteristics, an interposer for semiconductor devices using the same, and a method for manufacturing the same. i Disclosure of the invention
  • a clad plate for forming an interposer for a semiconductor device according to the present invention is manufactured by pressing a copper foil material and a nickel foil material at a reduction ratio of 0.1 to 3%.
  • the clad plate of the present invention comprises a copper foil having nickel plating on one or both sides, and another copper foil or a copper foil having nickel plating on one side, under a pressure ID of 0.1 to 3%. It is characterized by being manufactured by pressing at a specific rate.
  • Another feature of the clad plate of the present invention is that it has five layers of copper Z nickel Z copper Z nickel / copper.
  • the interposer for a semiconductor device of the present invention selectively etches any one of the clad plates described above to form bumps for connection to a semiconductor chip and a wiring layer, and to connect the semiconductor chip and the wiring layer with each other. It is characterized in that it is performed through bumps for connecting semiconductor chips using an isotropic conductive adhesive, and conduction in the thickness direction of the interposer is performed through columnar conductors formed by etching.
  • the method for manufacturing an insulator for a semiconductor device comprises laminating a copper foil material for forming a conductor layer or the like and a nickel foil material or nickel plating for forming an etching stop layer and 0.1 to 3 times.
  • a clad plate for forming an interposer for semiconductor devices selectively etch the clad plate to form columnar conductors, and insulate on the copper foil material that forms the wiring layer Forming a layer, and forming a bump and a wiring layer for connecting a semiconductor chip on a side of the clad plate opposite to a surface on which the columnar conductor is formed.
  • the method for producing a clad plate according to the present invention comprises the steps of: preliminarily activating the bonding surface of a copper foil and a nickel foil or nickel plating in a vacuum chamber, and then laminating the copper foil and the nickel foil material or nickel plating. 0.1% to 3% reduction by cold welding Formed, this time, the activation treatment, 1 1 X 1 0 i ⁇ 1 X].
  • 0- 2 in extremely low pressure inert gas atmosphere of P a respectively ground the copper foil and nickel plating having 2 bonding surface
  • One electrode A is grounded, and an alternating current of 1 to 50 MHz is applied between the electrode A and the other electrode B, which is insulated and supported, to cause a glow discharge.
  • the area of the electrode exposed to the electrode is 1 Z 3 or less of the area of the electrode B, and a sputter etching process is performed.
  • FIG. 1 is a process explanatory diagram of a method 10 of manufacturing an interposer for a semiconductor device according to an embodiment of the present invention.
  • FIG. 2 is a process explanatory diagram of a method of manufacturing an in-poser for a semiconductor device according to an embodiment of the present invention.
  • FIG. 3 is an explanatory process diagram of a method for manufacturing an interposer for a semiconductor device according to one embodiment of the present invention.
  • FIG. 4 is a process explanatory view of a method of manufacturing an interposer for a semiconductor device according to one embodiment of the present invention.
  • FIG. 5 is an (IJ-step explanatory diagram) of a method of manufacturing an inverter for a semiconductor device according to one embodiment of the present invention.
  • FIG. 6 is an interposer for a semiconductor device according to one embodiment of the present invention.
  • Fig. 7 is a process explanatory diagram of a method of manufacturing an interposer for a semiconductor device according to an embodiment of the present invention
  • Fig. 8 is a process explanatory diagram of an embodiment of the present invention.
  • Fig. 9 is a process explanatory view of a method of manufacturing the semiconductor device interposer
  • Fig. 9 is an i) process explanatory diagram of the method of manufacturing the semiconductor device interposer according to one embodiment of the present invention.
  • FIG. 10 is an explanatory process diagram of a method for manufacturing an in-poser for a semiconductor device according to an embodiment of the present invention.
  • FIG. 11 is a cross-sectional front view of a clad plate manufacturing apparatus.
  • FIG. 12 is a cross-sectional view of a conventional semiconductor device interposer.
  • the etching stopper layers 11 and 12 are provided on both sides of the wiring layer 10 (thickness 100 to 100 m is preferable) made of copper foil. (Preferably) are joined.
  • a bump 18 for connection to the semiconductor chip 1 (preferably having a thickness of 10 to 100 zm) is formed.
  • Insulating resin 13 is formed on the mounting board side of the wiring layer, and conduction with the mounting surface is established by the columnar conductor 17 (preferably 10 to 100 m in thickness).
  • Solder bump 2 is formed.
  • a method for manufacturing the above-described interposer for a semiconductor device will be described.
  • a copper foil 19 serving as an internal conductor layer 10 (preferably having a thickness of 10 to 100 xm) is provided on both surfaces of a nickel foil serving as an etching stopper layer 11 and 12.
  • Plating 20 and 21 are applied to produce nickel-plated copper foil material 22 (see Fig. 1).
  • the nickel-plated copper foil material 22 is wound around a rewinding reel 23 in the clad plate manufacturing apparatus shown in FIG. Further, the copper foil material 24 to be the columnar conductor 17 is wound around the rewind reel 25.
  • Nickel-plated copper foil material 2 and copper foil material 24 are simultaneously rewound from rewind reels 23 and 25, and a part of them is wound around electrode rolls 27 and 28 protruding into etching chamber 26 and etched. Activate by performing a sputter etching process in chamber 26.
  • the activation processing as the applicant has disclosed in JP-1 one 2 2 4 1 8 4 JP above, 1 1 X 1 0] extremely low pressure of ⁇ 1 X 1 0- 2 P a
  • (2) Nickel-plated copper foil material 22 and copper foil material 24 with a joint surface were used as one electrode A, which was grounded to ground.
  • the cladding plate 31 for forming an interposer for a semiconductor device having a three-layer structure is wound up on a winding roll 32 by cold pressing with a rolling unit 30 provided in a vacuum chamber 29.
  • the clad plate 31 for forming an in-poser for a semiconductor device having the three-layer structure is wound around the rewinding reel 23 again.
  • a copper foil material 33 (see FIG. 1) to be a connection bump 18 is wound around a rewind reel 25.
  • the cladding plate 31 and the copper foil material 33 are rewound from the rewinding reels 23, 25, respectively, and a part thereof is wound around the electrode rolls 27, 28 projecting into the etching chamber 26, and the etching chamber 10 In 26, it is activated by sputter etching.
  • activation treatment similarly, 1 in 1 X 1 0 ' ⁇ 1 X 1 0- 2 P extremely low pressure inert gas atmosphere of a, a semiconductor device for clad plate 3 1 having 2 bonding surface
  • the copper foil material 33 is used as one electrode A grounded to each other, and an alternating current of 1 to 50 MHz is applied between the electrode A and the other electrode B which is insulated and supported to cause a glow discharge.
  • Gross j lj- The area of the electrode exposed in the plasma generated by one discharge is less than 1 Z 3 of the area of electrode B, and it is performed by sputtering etching, as shown in Fig. 1.
  • a clad plate 34 for a semiconductor device having a structure is manufactured.
  • a clad plate having a multilayer structure can be manufactured by a single press welding.
  • an interposer for a semiconductor device is manufactured through the following steps described with reference to FIGS. First, as shown in FIG. 2, after a photoresist film ⁇ 35 is formed on the surface of the copper foil material 24, exposure and development are performed.
  • the copper foil material 24 is selectively etched, and the copper foil material 24 is removed while leaving the columnar conductor 17. It is desirable to use a sulfuric acid + hydrogen peroxide solution or an ammonium persulfate solution as the etching solution.
  • the nickel layer 20 is removed by selective etching.
  • the C etching solution it is desirable to use a commercially available Ni etching solution (eg, Melstrip N-9500, manufactured by Meltex Corporation).
  • an insulating resin 39 is applied.
  • the insulating resin 39 for example, epoxy or polyimide resin is preferably used.
  • polishing is performed to make the surface of the resin 39 uniform. ilf At this time, the head of the columnar conductor 17 is exposed on the surface. Also, instead of the above polishing, the resin on the columnar conductor can be chemically removed to expose the head.
  • the copper foil material 33 is selectively etched, and the copper foil material 33 is removed while leaving the columnar conductor 18.
  • the etchant it is desirable to use a sulfuric acid + hydrogen peroxide> 0 aqueous solution or an ammonium persulfate solution.
  • the nickel layer 21 is removed.
  • the etching solution it is desirable to use a commercially available Ni etching solution (for example, Melstrip N-950, manufactured by Meltex Corporation).
  • a photoresist film 37 is formed on the surface of the copper foil material, exposed and developed, and the copper foil 19 is etched using ferric chloride, sulfuric acid + hydrogen peroxide, or the like. To process. Thus, a wiring layer is formed. As shown in FIG. 10, the semiconductor chip 1 is connected to the surface of the wiring layer by an anisotropic conductive adhesive 4 containing conductive particles 3. Further, solder bumps 2 are formed at positions corresponding to the columnar conductors 17 on the mounting board side. l Industrial applicability
  • a copper foil material and a nickel foil material are pressed against each other at a low rolling reduction of 0.1 to 3%, Or, with a copper foil material with nickel plating on both sides and another copper foil material or another copper foil material with nigger plating on one side laminated, with a low rolling reduction of 0.1 to 3%
  • a clad plate for forming an inverter for a semiconductor device can be manufactured.
  • the bodder forming clad plate is selectively etched to form bumps and wiring layers for connection to the semiconductor chip, and the columnar conductors formed by etching to conduct conduction in the thickness direction of the interborizer. Therefore, an interposer for a semiconductor device that can handle a small semiconductor device can be efficiently and inexpensively manufactured. Also, the connection between the semiconductor chip and the wiring layer is made using an anisotropic conductive adhesive containing conductive particles.
  • a copper foil for forming a conductor layer and a nickel plating for forming an etching stop layer are laminated and pressed together to form a clad plate for a semiconductor device.
  • an in-boat for a semiconductor device can be manufactured efficiently and inexpensively.
  • the clad plate is preliminarily activated in a vacuum chamber at a bonding surface of copper foil and nickel plating, and then the copper foil and nickel plating are laminated. It is formed by cold pressing at a low reduction rate of 0.1 to 3%, so that the flatness of the joint interface can be maintained by suppressing the stress at the joint interface, and the workability can be recovered. No heat treatment is required, and no alloy layer is formed on the interface, so that a clad plate for forming an in-poser for a semiconductor device having excellent selective etching properties can be manufactured.

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Description

明 細 書 半導体装置用インターポ一ザ形成用クラッド板、 半導体装置用イン夕一ボーザ及 びそれらの製造方法 技術分野
本発明は、 半導体チップを搭載する基板となる、 半導体装置用インターボ一ザ を形成するためのクラッド板、 該クラッド材を用いて製造する半導体装置用イン ターボ一ザ及びそれらの製造方法に関するものである。
i C
背景技術
近年、 電子機器の小型 ·軽量化、 高機能化に伴い、 それに搭載する半導体パー ケージ装置にも小型化が要求され、 小型の半導体パッケージ装置が開発されてき た。 そして、 チップサイズとほぼ同程度のサイズの半導体装置が提案されている。 jif 特開平 1 0— 7 4 8 0 7号公報にこのような半導体装置の製造方法が開示され ており、 その概略図を図 1 2に示す。 インターボーザ 1 0 0 (基板)の片面には半 導体チップ 1 0 1が搭載され、 基板上の配線パターン 1 0 2と接続されている。 また、 配線は、 基板の厚み方向に形成されたビアホール 1 0 3を通じて実装基板 側へ導通がなされ、 ビアホールの実装基板側には外部接続用の半田バンプ 1 0 4 > 0 が形成されている。
以上のような構成の半導体装置において、 インターポーザ両面の導通は、 スル 一ホールを形成した後、 めっき等により導電物質を充填することでなされている。 しかし、 微細なスルーホールの形成およびそこへのめっき形成の工程は、 技術的 に困難さが伴う上、 比較的厚いメツキを施すことになり、 コストが高くなるとい う課題があった。
本発明は、 このような課題を解決しょうとするものであり、 安価に製造するこ とができかつ良好な特性を有する半導体装置用イン夕一ポーザ形成用クラッド板、 それを用いた半導体装置用インターポーザ及びそれらの製造方法を提供すること を課題とする。 i 発明の開示
本発明の半導体装置用インターポーザ形成用クラッド板は、 銅箔材とニッケル 箔材を 0 . 1〜 3 %の圧下率で圧接して製造されることを特徴とする。
本発明のクラッド板は、 片面又は両面にニッケルめっきを具備する銅箔材と、 他の銅箔材又は片面にニッケルめっきを具備する銅箔材とを、 0 . 1〜 3 %の圧 I D 下率で圧接して製造されることを特徴とする。
本発明のクラッド板の他の特徴は、 銅 Zニッケル Z銅 Zニッケル/銅の 5層で あることである。
本発明の半導体装置用インタ一ボーザは、 前記のいずれかのクラッド板を選択 的にエッチングして、 半導体チップとの接続用バンプ、 配線層を形成し、 半導体 チップと配線層の接続を、 異方性導電接着剤を用いて半導体チップ接続用バンプ を通じて行い、 インタ一ポーザの厚み方向の導通を、 エッチングにより形成され た柱状導体を介して行うことを特徴とする。
本発明の半導体装置用ィン夕ーポ一ザの製造方法は、 導体層等を形成する銅箔 材とエッチングストップ層を形成するニッケル箔材又はニッケルめっきを積層す ると共に 0 . 1〜 3 %の圧下率で圧接して半導体装置用インタ一ポーザ形成用ク ラッド板を形成し、 クラッド板を選択的にエッチングして柱状導体を形成し、 配 線層を形成する銅箔材上に絶縁層を形成し、 クラッド板の柱状導体形成面と反対 側に半導体チップ接続用のバンプぉよび配線層を形成することを特徴とする。 本発明のクラッド板の製造方法は、 クラッド板を、 真空槽内で銅箔とニッケル 箔又はニッケルめっきの接合面を予め活性化処理した後、 銅箔とニッケル箔材又 はニッケルめっきを積層して 0 . 1〜3 %の圧下率で冷間圧接することによって 形成し、 その際、 活性化処理を、 ① 1 X 1 0 i〜 1 X ]. 0— 2 P a の極低圧不活性 ガス雰囲気中で、 ②接合面を有する銅箔とニッケルめっきをそれぞれアース接地 した一方の電極 Aとし、 絶縁支持された他の電極 Bとの間に 1〜 5 0 MHzの交 流を印加してグロ一放電を行わせ、 ③かつ、 グロ一放電によって生じたプラズマ 中に露出される電極の面積が、 電極 Bの面積の 1 Z 3以下で、 ④スパッタエツチ ング処理することを特徴とする。 図面の簡単な説明
図 1は、 本発明の一実施の形態に係る半導体装置用ィンタ一ボーザの製造方法 10 の工程説明図である。 図 2は、 本発明の一実施の形態に係る半導体装置用イン夕 一ポーザの製造方法の工程説明図である。 図 3は、 本発明の一実施の形態に係る 半導体装置用インターポーザの製造方法の工程説明図である。 図 4は、 本発明の 一実施の形態に係る半導体装置用インターポーザの製造方法の工程説明図である。 図 5は、 本発明の一実施の形態に係る半導体装置用ィンターボ一ザの製造方法の (IJ- 工程説明図である。 図 6は、 本発明の一実施の形態に係る半導体装置用インター ボーザの製造方法の工程説明図である。 図 7は、 本発明の一実施の形態に係る半 導体装置用インターポーザの製造方法の工程説明図である。 図 8は、 本発明の一 実施の形態に係る半導体装置用インタ一ポーザの製造方法の工程説明図である。 図 9は、 本発明の一実施の形態に係る半導体装置用ィンターボ一ザの製造方法の i)工程説明図である。 図 1 0は、 本発明の一実施の形態に係る半導体装置用イン夕 —ポ一ザの製造方法の工程説明図である。 図 1 1は、 クラッド板の製造装置の断 面正面図である。 図 1 2は、 従来の半導体装置用インターポーザの断面図である。 発明を実施するための最良の形態
j)- 以下、 図 1〜図 1 0に示す一実施の形態を参照して、 本発明を具体的に説明す る。 まず、 本発明の一実施の形態に係る半導体装置の構造について、 図 1 0を参 照して説明する。
図示するように、 銅箔からなる配線層 1 0 (厚み 1 0〜 1 0 0 mが好適で ある） の両面にはニッケルめつきからなるエッチングストッパー層 1 1、 1 2 (厚み 1〜3 が好適である） が接合されている。 配線層 1 0の半導体 If チップ 1搭載側先端には、 半導体チップ 1との接続用バンプ 1 8 (厚みは 1 0〜 1 0 0 z mが好適である） が形成されている。 また、 配線層の実装基板側には 絶縁樹脂 1 3が形成され、 柱状導体 1 7 (厚み 1 0〜 1 0 0 mが好適であ る） によって実装面との導通がなされ、 実装面には半田バンプ 2が形成されてい る。
10 次に、 上記した半導体装置用インターポーザの製造方法について説明する。 ま ず、 半導体装置用インターポーザを製造した際に内部導体層 1 0となる銅箔 1 9 (厚み 1 0〜 1 0 0 x m好適である） の両面にエッチングストッパ一層 1 1、 1 2となるニッケルめっき 2 0 , 2 1を施してニッケルめっき銅箔材 2 2を製造 する （図 1参照） 。
次に、 ニッケルめっき銅箔材 2 2を、 図 1 1に示すクラッド板製造装置におけ る巻き戻しリ一ル 2 3に巻き付ける。 また、 柱状導体 1 7となる銅箔材 2 4を巻 き戻しリール 2 5に巻き付ける。 巻き戻しリール 2 3、 2 5からニッケルめっき 銅箔材 2 2と銅箔材 2 4を同時に巻き戻し、 その一部をエッチングチャンバ 2 6 内に突出した電極ロール 2 7、 2 8に巻き付け、 エッチングチャンバ 2 6内におC いて、 スパッ夕エッチング処理して活性化する。
この際、 活性化処理は、 本出願人が先に特開平 1 一 2 2 4 1 8 4号公報で開示 したように、 ① 1 X 1 0】〜 1 X 1 0— 2 P a の極低圧不活性ガス雰囲気中で、 ② 接合面を有するニッケルめっき銅箔材 2 2と銅箔材 2 4をそれぞれアース接地し た一方の電極 Aとし、 絶縁支持された他の電極 Bとの間に 1〜5 0 MHzの交流 を印加してグロ一放電を行わせ、 ③かつ、 前記グロ一放電によって生じたプラズ マ中に露出される電極の面積が、 電極 Bの面積の 1 3以下で、 ④スパッ夕エツ チング処理することによって行う。
その後、 真空槽 2 9内に設けた圧延ユニット 3 0によって冷間圧接し、 3層構 造を有する半導体装置用インターボーザ形成用クラッド板 3 1を巻き取りロール 3 2に巻き取る。
i 次に、 この 3層構造を有する半導体装置用イン夕一ポーザ形成用クラッド板 3 1を再度巻き戻しリール 2 3に巻き付ける。 また、 接続用バンプ 1 8となる銅箔 材 3 3 (図 1参照） を巻戻しリール 2 5に巻き付ける。 巻き戻しリール 2 3、 2 5からクラッド板 3 1と銅箔材 3 3をそれぞれ巻き戻し、 その一部をエッチング チャンバ 2 6内に突出した電極ロール 2 7、 2 8に巻き付け、 エッチングチャン 10 バ 2 6内において、 スパッ夕エッチング処理され活性化する。
この場合も、 活性化処理は、 同様に、 ① 1 X 1 0 '〜 1 X 1 0— 2 P a の極低圧 不活性ガス雰囲気中で、 ②接合面を有する半導体装置用クラッド板 3 1と銅箔材 3 3をそれぞれアース接地した一方の電極 Aとし、 絶縁支持された他の電極 Bと の間に 1〜 5 0 MHzの交流を印加してグロ一放電を行わせ、 ③かつ、 前記グロ j lj- 一放電によって生じたプラズマ中に露出される電極の面積が、 電極 Bの面積の 1 Z 3以下で、 ④スパッ夕エッチング処理することによって行い、 図 1に示すよう に、 5層構造を有する半導体装置用クラッド板 3 4を製造する。
なお、 上記においては、 銅箔材に予めニッケルめっきをしたものを圧接する例 を説明したが、 ニッケルめっきに代えて上記設備を用いて銅箔材にニッケル箔を X) 圧接したものを用いることもできる。 この場合銅箔材の両面にニッケル箔を圧接 したものも適用できる。
また、 上記設備を使用して圧接を繰返し行うことにより、 銅 Zニッケル Z銅/ ニッケル 銅という順番で、 銅層を表裏層に設け、 中間層にニッケル層を介した 多層のクラッド板を製造することができる。
^ さらに、 上記巻き戻しリールを 3台以上設けこれらのリールに銅箔材ゃニッケ ル箔材などを設置し、 3台以上のリールから箔材の供給を同時に受けることによ り、 1回の圧接で多層構造のクラッド板を製造することができる。
半導体装置用インターボ一ザ形成用クラッド板 3 4を所望の大きさに切断した 後、 図 2〜図 9を参照して説明する以下の工程を経て半導体装置用インタ一ポ一 ザを製造する。 まず、 図 2に示すように、 銅箔材 2 4の表面にフォトレジスト膜 ^ 3 5を形成した後、 露光 ·現像する。
次に、 図 3に示すように、 銅箔材 2 4の選択エッチングを行い、 銅箔材 2 4を、 柱状導体 1 7を残して除去する。 エッチング液としては、 硫酸 +過酸化水素水液 または過硫酸アンモニゥム液等を用いることが望ましい。
そして、 図 4に示すように、 ニッケル層 2 0を選択エッチングにより除去する。 ( C エッチング液としては、 市販の Niエッチング液 (例えばメルテックス社製、 メル ストリップ N—9 5 0 )を用いることが望ましい。
次に、 図 5に示すように、 絶縁樹脂 3 9を塗布する。 絶縁樹脂 3 9としては、 例えばエポキシもしくはポリイミド樹脂等を用いることが望ましい。
そして、 図 6に示すように、 樹脂 3 9の表面を均一にするため、 研磨を行う。 ilf このとき、 柱状導体 1 7の頭部が表面に露出するようにする。 又、 上記研磨の代 わりに、 柱状導体上の樹脂を化学的に除去して、 頭部を露出させることも可能で ある。
さらに、 図 7に示すように、 銅箔材 3 3の選択エッチングを行い、 銅箔材 3 3 を、 柱状導体 1 8を残して除去する。 エッチング液としては、 硫酸 +過酸化水素 >0 水液または過硫酸アンモニゥム液等を用いることが望ましい。
次に、 図 8に示すように、 ニッケル層 2 1を除去する。 エッチング液としては、 市販の Niエッチング液 (例えばメルテックス社製、 メルストリップ N— 9 5 0 )を 用いることが望ましい。
そして、 図 9に示すように、 銅箔材の表面にフォトレジスト膜 3 7を形成する と共に露光、 現像を行い、 塩化第二鉄や硫酸 +過酸化水素等を用いて銅箔 1 9を エッチング処理する。 これにより、 配線層が形成される。 図 1 0に示すように、 半導体チップ 1を、 導電粒子 3を含む異方性導電接着剤 4によって、 配線層の表面に接続する。 また、 実装基板側の柱状導体 1 7に対応 する位置に、 半田バンプ 2を形成する。 l 産業上の利用可能性
以上説明してきたように、 本発明の半導体装置用インタ一ポ一ザ形成用クラッ ド板においては、 銅箔材とニッケル箔材を 0 . 1〜3 %の低圧下率で圧接したり、 片面又は両面にニッケルめっきを具備する銅箔材と、 他の銅箔材又は片面にニッ ゲルめつきを具備する他の銅箔材を積層した状態で、 0 . 1〜3 %の低圧下率で
I C 圧接する。 このため、 接合界面のストレスを低く抑えることによって接合界面の 平坦度を保持でき、 かつ、 加工性回復のための熱処理も不要であるため界面に合 金属は生成しないので、 選択エッチング性に優れた半導体装置用ィンターボ一ザ 形成用クラッド板を製造することができる。
本発明の半導体装置用ィン夕ーポーザにおいては、 上記した半導体装置用ィン
} i 夕一ボーザ形成用クラッド板を、 選択的にエッチングして、 半導体チップとの接 続用バンプ、 配線層を形成し、 インターボ一ザの厚み方向の導通を、 エッチング により形成された柱状導体を介して行うようにしているので、 小型半導体装置に 対応できる半導体装置用インターポーザを、 効率よく安価に製造することができ る。 また、 半導体チップと配線層の接続を、 導電粒子を含む異方性導電接着剤を
W 用いて半導体チップ接続用バンプを通じて行うようにしているので、 半導体チッ プ上にバンプを形成する必要がなく、 半導体装置の低コスト化が図れる。
本発明の半導体装置用ィン夕ーポーザの製造方法においては、 導体層を形成す る銅箔とエッチングストップ層を形成するニッケルめっきを積層すると共に圧接 して半導体装置用クラッド板を形成し、 クラッド板を選択的にエッチングして柱
>| ^ 状導体を形成し、 配線層を形成する銅箔材上に絶縁層を形成し、 クラッド板の柱 状導体形成面と反対側に半導体チップ接続用のバンプおよび配線層を形成するこ とによって半導体装置用ィンターボ一ザを製造するようにしているので、 小型半 導体装置に対応できる半導体装置用ィン夕ーボーザを効率よくかつ安価に製造す ることができる。
本発明の半導体装置用ィンターボ一ザ形成用クラッド板の製造方法においては、 クラッド板を真空槽内で銅箔とニッケルめっきの接合面を予め活性化処理した後、 銅箔とニッケルめっきを積層して 0 . 1〜 3 %の低圧下率で冷間圧接することに よって形成するようにしたので、 接合界面のストレスを低く抑えることによって 接合界面の平坦度を保持でき、 かつ、 加工性回復のための熱処理も不要であり界 面に合金層が生成しないので、 選択エッチング性に優れた半導体装置用ィン夕ー ポーザ形成用クラッド板を製造することができる。

Claims

請 求 の 範 囲
1 . 銅箔材とニッケル箔材を 0 . 1〜3 %の圧下率で圧接して製造される半導 体装置用インターボーザ形成用クラッド板。
) 2 . 片面又は両面にニッケルめっきを具備する銅箔材と、 他の銅箔材又は片面 にニッケルめっきを具備する銅箔材とを、 0 . 1〜3 %の圧下率で圧接して製造 される半導体装置用ィンターポーザ形成用クラッド板。
3 . 前記クラッド板が、 銅 Zニッケルノ銅 Zニッケルノ銅の 5層である請求項 1又は 2のクラッド板。
10 4 . 請求項 1〜3のいずれかに記載のクラッド板を選択的にエッチングして、 半導体チップとの接続用バンプ、 配線層を形成し、 半導体チップと配線層の接続 を、 異方性導電接着剤を用いて半導体チップ接続用バンプを通じて行うようにし、 ィンタ一ポーザの厚み方向の導通を、 エッチングにより形成された柱状導体を介 して行う、 半導体装置用インターポーザ。
(γ- 5 . 導体層等を形成する銅箔材とエッチングストップ層を形成するニッケル箔 材又はニッケルめっきを積層すると共に 0 . 1〜3 %の圧下率で圧接して半導体 装置用インターポーザ形成用クラッド板を形成し、 該クラッド板を選択的にエツ チングして柱状導体を形成し、 配線層を形成する銅箔材上に絶縁層を形成し、 該 クラッド板の柱状導体形成面と反対側に半導体チップ接続用のバンプおよび配線 0 層を形成することを特徴とする半導体装置用インターポーザの製造方法。
6 . 前記半導体装置用インタ一ポーザ形成用クラッド板は、 真空槽内で前記銅 箔と前記ニッケル箔又はニッケルめっきの接合面を予め活性化処理した後、 前記 銅箔と前記ニッケル箔材又はニッケルめっきを積層して 0 . 1〜3 %の圧下率で 冷間圧接することによって形成し、 その際、 前記活性化処理を、 ① l X l CT l X 1 0 - 2 P a の極低圧不活性ガス雰囲気中で、 ②接合面を有する前記銅箔と前 記ニッケルめっきをそれぞれアース接地した一方の電極 Aとし、 絶縁支持された 他の電極 Bとの間に 1〜 5 0 MHzの交流を印加してグロ一放電を行わせ、 ③か つ、 前記グロ一放電によって生じたプラズマ中に露出される電極の面積が、 電極 Bの面積の 1 / 3以下で、 ④スパッ夕エッチング処理することによって行うよう にしたことを特徴とする請求項 1〜 3記載のいずれかに記載の半導体装置用ィン 夕一ボーザ形成用クラッド板の製造方法。
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Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2002280692A (ja) * 2001-03-22 2002-09-27 Hitachi Chem Co Ltd 金属薄膜層が形成された接続用導体内蔵の両面板製造方法
WO2003100850A1 (en) * 2002-05-28 2003-12-04 Hitachi Chemical Co., Ltd. Substrate, wiring board, semiconductor package-use substrate, semiconductor package and production methods for them
JP2004071946A (ja) * 2002-08-08 2004-03-04 Hitachi Chem Co Ltd 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
EP1255295A4 (en) * 2000-01-12 2005-03-02 Toyo Kohan Co Ltd SEMICONDUCTOR DEVICE, LAMINATE METAL PLATE FOR MANUFACTURING SEMICONDUCTOR CIRCUIT, AND CIRCUIT MANUFACTURING METHOD
KR101120683B1 (ko) 2008-12-24 2012-03-26 인터내셔널 비지네스 머신즈 코포레이션 3차원 칩 스택의 실리콘 삽입기 시험

Families Citing this family (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP4447762B2 (ja) * 2000-10-18 2010-04-07 東洋鋼鈑株式会社 多層金属積層板及びその製造方法
US7462942B2 (en) * 2003-10-09 2008-12-09 Advanpack Solutions Pte Ltd Die pillar structures and a method of their formation
JP4105202B2 (ja) * 2006-09-26 2008-06-25 新光電気工業株式会社 半導体装置の製造方法
EP1986230A2 (en) * 2007-04-25 2008-10-29 Semiconductor Energy Laboratory Co., Ltd. Method of manufacturing SOI substrate and method of manufacturing semiconductor device
JP2009147336A (ja) * 2007-12-12 2009-07-02 Rohm & Haas Electronic Materials Llc 密着性の促進
US11315831B2 (en) 2019-07-22 2022-04-26 International Business Machines Corporation Dual redistribution layer structure
KR102849670B1 (ko) * 2021-09-30 2025-08-22 롯데에너지머티리얼즈 주식회사 캐리어박 부착 극박동박 및 이를 이용한 임베디드 기판의 제조 방법

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01224184A (ja) * 1988-03-02 1989-09-07 Toyo Kohan Co Ltd クラッド金属板の製造法及びその装置
JP2000188455A (ja) * 1998-10-16 2000-07-04 Hitachi Metals Ltd 転写法用複合材およびその製造方法ならびにそれを用いたプリント基板および半導体装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0818145B2 (ja) * 1988-02-26 1996-02-28 株式会社神戸製鋼所 電子部品用積層材の製造方法
JPH01278977A (ja) * 1988-04-28 1989-11-09 Japan Steel Works Ltd:The 銅‐ニッケルクラッド材の製造方法
US4896813A (en) * 1989-04-03 1990-01-30 Toyo Kohan Co., Ltd. Method and apparatus for cold rolling clad sheet
DE69218344T2 (de) * 1991-11-29 1997-10-23 Hitachi Chemical Co., Ltd., Tokio/Tokyo Herstellungsverfahren für eine gedruckte Schaltung
US5156923A (en) * 1992-01-06 1992-10-20 Texas Instruments Incorporated Heat-transferring circuit substrate with limited thermal expansion and method for making
JPH05291744A (ja) * 1992-04-10 1993-11-05 Hitachi Chem Co Ltd 多層配線板の製造法および多層金属層付絶縁基板
EP0622981B1 (en) * 1993-04-27 1997-07-09 Hitachi Chemical Co., Ltd. Wiring board for electrical tests and method of manufacturing the same
US5482784A (en) * 1993-12-24 1996-01-09 Mitsui Mining And Smelting Co., Ltd. Printed circuit inner-layer copper foil and process for producing the same
JP2833996B2 (ja) 1994-05-25 1998-12-09 日本電気株式会社 フレキシブルフィルム及びこれを有する半導体装置
JP2630293B2 (ja) * 1995-02-28 1997-07-16 日本電気株式会社 多層配線基板
US6150037A (en) * 1996-02-15 2000-11-21 Toyo Kohan Co., Ltd Cladding material
US5844310A (en) * 1996-08-09 1998-12-01 Hitachi Metals, Ltd. Heat spreader semiconductor device with heat spreader and method for producing same
TW585813B (en) * 1998-07-23 2004-05-01 Toyo Kohan Co Ltd Clad board for printed-circuit board, multi-layered printed-circuit board, and the fabrication method

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01224184A (ja) * 1988-03-02 1989-09-07 Toyo Kohan Co Ltd クラッド金属板の製造法及びその装置
JP2000188455A (ja) * 1998-10-16 2000-07-04 Hitachi Metals Ltd 転写法用複合材およびその製造方法ならびにそれを用いたプリント基板および半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
Title
See also references of EP1193755A4 *

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1255295A4 (en) * 2000-01-12 2005-03-02 Toyo Kohan Co Ltd SEMICONDUCTOR DEVICE, LAMINATE METAL PLATE FOR MANUFACTURING SEMICONDUCTOR CIRCUIT, AND CIRCUIT MANUFACTURING METHOD
JP2002280692A (ja) * 2001-03-22 2002-09-27 Hitachi Chem Co Ltd 金属薄膜層が形成された接続用導体内蔵の両面板製造方法
WO2003100850A1 (en) * 2002-05-28 2003-12-04 Hitachi Chemical Co., Ltd. Substrate, wiring board, semiconductor package-use substrate, semiconductor package and production methods for them
JP2004071946A (ja) * 2002-08-08 2004-03-04 Hitachi Chem Co Ltd 配線板、半導体パッケージ用基板、半導体パッケージ及びそれらの製造方法
KR101120683B1 (ko) 2008-12-24 2012-03-26 인터내셔널 비지네스 머신즈 코포레이션 3차원 칩 스택의 실리콘 삽입기 시험

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KR100711539B1 (ko) 2007-04-27
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