WO2001065363A1 - Compatible entertainment device and computer system - Google Patents

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WO2001065363A1
WO2001065363A1 PCT/JP2001/001679 JP0101679W WO0165363A1 WO 2001065363 A1 WO2001065363 A1 WO 2001065363A1 JP 0101679 W JP0101679 W JP 0101679W WO 0165363 A1 WO0165363 A1 WO 0165363A1
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processor
mode
reset
mpu
entertainment device
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PCT/JP2001/001679
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English (en)
French (fr)
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Teiji Yutaka
Masakazu Suzuoki
Yasuyuki Yamamoto
Masayoshi Tanaka
Makoto Furuhashi
Toyoshi Okada
Toru Akazawa
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Sony Interactive Entertainment Inc
Original Assignee
Sony Computer Entertainment Inc
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    • G06F9/44—Arrangements for executing specific programs
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    • G—PHYSICS
    • G06—COMPUTING OR CALCULATING; COUNTING
    • G06Q—INFORMATION AND COMMUNICATION TECHNOLOGY [ICT] SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES; SYSTEMS OR METHODS SPECIALLY ADAPTED FOR ADMINISTRATIVE, COMMERCIAL, FINANCIAL, MANAGERIAL OR SUPERVISORY PURPOSES, NOT OTHERWISE PROVIDED FOR
    • G06Q20/00—Payment architectures, schemes or protocols
    • G06Q20/38—Payment protocols; Details thereof
    • G06Q20/382—Payment protocols; Details thereof insuring higher security of transaction
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04S—STEREOPHONIC SYSTEMS 
    • H04S1/00—Two-channel systems
    • H04S1/007—Two-channel systems in which the audio signals are in digital form

Definitions

  • the present invention relates to an entrainment device for executing a game or the like, and particularly relates to an old model.
  • the present invention relates to an entertainment device capable of ensuring compatibility of the same.
  • the present invention relates to a convenience storage device that can be used for an entertainment device.
  • An object of the present invention is to provide an entertainment device that can execute software for an old model.
  • An entertainment device includes first processor means and second processor means.
  • the first processor means and the second processor means have a first mode and a second mode as their operation modes.
  • the first processor functions as a main CPU and a drawing processor
  • the second processor functions as an I / O processor.
  • the second processor functions as a main CPU
  • the first processor functions as a drawing processor.
  • the second processor has two types of reset methods, and when reset by the first reset method, performs an operation as an I / O processor, and When reset by the reset method, operation as the main CPU may be performed. Further, first and second clocks are supplied to the second processor means, and when reset by the first reset method, the first and second clocks are synchronized with the first clock. The operation may be performed, and when reset by the second reset method, the operation may be performed in synchronization with the second clock.
  • the information processing apparatus may further include an information reading unit that reads information from a portable recording medium, and may determine whether to operate in the second mode based on a type of the recording medium.
  • the portable recording medium corresponds to, for example, CD or DVD.
  • the first processor means includes, for example, a microprocessor and a graphics processor.
  • the microphone processor converts the drawing command passed from the second processor means into a drawing command for the graphics processor in a software manner, and May be passed to the processor.
  • the computer system according to the present invention has at least two types of execution modes.
  • Computer system having a password.
  • booting is performed at different frequencies and execution modes according to the physical characteristics of the recording medium on which the program is recorded.
  • the program is started at a different frequency and in an execution mode according to an identification signal of a recording medium on which a program is recorded. For example, boot at different frequencies and execution modes depending on whether the recording medium on which the program is recorded is a CD or DVD.
  • a method for activating a program according to the present invention is a method for activating a program in a computer capable of reading and executing a program from a plurality of types of recording media, wherein a screen corresponding to the recording medium is first displayed when the program is activated. It is characterized by the following.
  • the emulation method according to the present invention is a software emulation method for a program on a different system, characterized in that an operation timing parameter is changed by a program-specific serial number.
  • FIG. 1 is a block diagram showing a configuration of an entertainment device according to the present invention.
  • Fig. 2 is a block diagram showing the configuration of the existing entrainment equipment.
  • FIG. 3 is a diagram showing the internal configuration of the MPU 100.
  • FIG. 4 is a diagram showing the internal configuration of GP 110.
  • FIG. 5 is a diagram showing an internal configuration of the IOP 120.
  • FIG. 6 is a diagram illustrating a connection form of the reset signal.
  • FIG. 7 is a diagram showing a connection form of a clock signal.
  • FIG. 8 is a diagram showing the internal configuration of the IOP interface section 370 and the MPU interface section 510.
  • FIG. 9 is a diagram showing a flow of processing of the GPU emulator.
  • FIG. 10A is an explanatory diagram showing a format of a GPU command related to a polygon drawing command.
  • FIG. 10B is an explanatory diagram showing the format of a GP command regarding a polygon drawing command.
  • this entertainment device consists of an MPU (main processing unit) 100, a GP (graphics processor) 110, and an IOP (input / output sub-processor) 1 2 0, CD / DVD decoder 130, SPU (sound playback processor) 140, OS ROM (read only memory) 150, main memory 160, and IOP memory 17 0 is provided.
  • MPU main processing unit
  • GP graphics processor
  • IOP input / output sub-processor 1 2
  • CD / DVD decoder 130 SPU (sound playback processor) 140
  • OS ROM read only memory
  • main memory 160 main memory
  • IOP memory 17 0 IOP memory 17 0
  • the MPU 100 and GP 110 are connected by a dedicated bus 101.
  • the MPU 100 and the IOP 120 are connected by a bus 102 called SBUS.
  • the IOP 120, the CD / DVD decoder 130, the SPU 140, and the OS ROM 150 are connected to a bus 103 called SSBUS.
  • the main memory 160 is connected to the MPU 100, and the IOP memory 170 is connected to the IOP 120. Further, a controller (PAD) 180 is connected to the IOP 120.
  • PID controller
  • MPU 100 is the main CPU (Central Processing Unit) of the entertainment device.
  • the MPU 100 can execute programs stored in the OS ROM 150, and can execute main memory from a CD or DVD. A predetermined process is performed by executing the program loaded in 160.
  • the GP 110 is responsible for the rendering function of the entertainment device.
  • the GP 110 performs the drawing process according to the instruction from the MPU 100.
  • I 0 P 120 controls the exchange of data between the MPU 100 and peripheral devices (CD / DVD decoder 130, SPU 140, etc.).
  • the CD / DVD decoder 130 reads data from a CD or DVD and transfers the data to the main memory 160.
  • the SPU 140 reproduces the compressed waveform data stored in the sound buffer (not shown) at a predetermined sampling frequency based on a sounding instruction from the MPU 100 or the like.
  • the OS ROM 150 is a ROM in which programs executed by the MPU 100 and the IOP 120 at the time of startup and the like are stored.
  • a code shared by the MPU 100 and the IOP 120 and a code dedicated to each processor are separately stored.
  • Codes (programs) dedicated to the MPU 100 include, for example, GPU Umiyuraya described later.
  • the main memory 160 is a main memory of the MPU 100, and stores instructions executed by the MPU 100, data used by the MPU 100, and the like.
  • the IO memory 170 is a main memory of the IO 120.
  • the I / O memory 170 stores an instruction executed by the IOP 120, data used by the IOP 120, and the like.
  • the controller (PAD) 180 is an interface for transmitting the intention of the player to an application or the like during the execution of a game or the like.
  • This controller 180 has an operation unit. Then, a signal is output as the operation unit is operated by the player.
  • This entertainment device has an entertainment device having a configuration as described above.
  • the mentor is the object for which compatibility is to be ensured.
  • FIG. 2 is a block diagram showing the configuration of an existing entertainment device.
  • the existing entertainment device consists of a CPU (Central Processing Unit) 220, a GPU (Graphics Processor) 210, a CD decoder 230, and an SPU ( A sound reproduction processor (processor) 240, an OSROM (read only memory) 250, and a main memory 270 are provided.
  • CPU Central Processing Unit
  • GPU Graphics Processor
  • SPU SPU
  • a sound reproduction processor (processor) 240, an OSROM (read only memory) 250, and a main memory 270 are provided.
  • the GPU 210 and the main memory 270 are connected to the CPU 220. Further, the CPU 220, the CD-ROM decoder 230, the SPU 240, and the OS ROM 250 are connected to the bus 290. Further, a controller (PAD) 280 is in contact with CPU 220.
  • PID controller
  • the CPU 220 performs a predetermined process by executing a program stored in 0SR0M250 or a program loaded from the CD into the main memory 270.
  • the operating frequency of CPU 220 is, for example, 33 MHz.
  • the GPU 210 performs the drawing process according to the instruction from the CPU 220.
  • the GPU 210 has a CRTC function for displaying images and a polygon drawing function for a frame buffer (not shown).
  • the CD—ROM decoder 230 reads data from the CD and transfers the data to the main memory 270.
  • OS ROM 250 is a ROM that stores a program to be executed by the CPU 220 at the time of startup or the like.
  • the main memory 270 is a main memory of the CPU 220, and stores instructions executed by the CPU 220, data used by the CPU 220, and the like.
  • a controller (PAD) 280 is an interface for transmitting a player's intention to an application or the like during execution of a game or the like.
  • This entertainment device has two operation modes, a first mode and a second mode, in order to secure the operation mode.
  • the first mode is a normal mode for performing a normal operation on the device
  • the second mode is a compatible mode that operates on the assumption of compatibility with another model. Then, the entrainment apparatus is normally started in the normal mode and operates in the normal mode.
  • this entertainment device executes the title (software) for the existing entertainment device, it will transition to the compatibility mode.
  • the IOP 120 operates as the CPU 220, and the MPU 100 and the GP 110 emulate the GPU 210, thereby providing a title for the existing entertainment device.
  • the first processor functions as a main CPU and a drawing processor
  • the second processor functions as an I / ⁇ processor.
  • the second processor means functions as a main CPU
  • the first processor means functions as a drawing processor.
  • the IOP 120 has the same processor core as the CPU 220. That is, the IOP 120 can execute the program code prepared for the CPU 220 of the existing entrainment apparatus as it is, and performs the same operation. It should be noted that the processor core of the I 0 P 120 can execute the program code prepared for the CPU 220 of the existing entertainment device as it is and perform the same operation (for example, Binary 'compatible processor' core). In the present embodiment, the same processor core is used in order to further improve the backward compatibility with the existing entertainment device.
  • the operating frequency of I 0 P 1 20 is, for example, 3 7 .5 MHz, but in compatible mode, switches to .33 MHz, same as existing entertainment equipment. As a result, even if the game / software side optimizes the operation of the existing enrollment hardware at one clock level, it can be operated reliably. This will be possible. The method of switching the operating frequency will be described later.
  • the MPU 100 and the IOP 120 switch the interface between them according to the operation mode. In other words, in compatible mode, IOP 120 provides the same interface to MPU 100 as CPU 220, and MPU 100 also provides GPUs to IOP 120. Provides the same interface as 210. The details of the interface switching will be described later.
  • the operation of the SPU 140 is switched between the compatibility mode and the normal mode.
  • the compatible mode it operates exactly as the existing entertainment device SPU 240.
  • the normal mode it operates as a sound processor with higher performance than the SPU 240.
  • the operating frequency of the SPU 140 is 44. ⁇ ⁇ ⁇ , corresponding to the CD-ROM sampling frequency.
  • the operating frequency is equal to the DVD sampling frequency. Correspondingly, it is 48 KHz.
  • the CD / DVD decoder 130 starts up in the normal mode, and the disc mounted on the CD / DVD drive is inserted into the entertainment device. Determine whether it is for a device or for an existing entertainment device. As a result of the determination, if the drive contains a CDZDVD disc for the entertainment device or if no drive is inserted, the drive starts up in the normal mode. On the other hand, if the disc in the drive is a CD for an existing entertainment device, switch to compatible mode.
  • FIG. 3 is a diagram showing an internal configuration of the MPU 100.
  • the MPU 100 is a processor core 300, a vector operation unit 310 (VPU 0), and a vector operation unit 32 0 (VPU 1) GIF (graphical 'internal interface' unit) 330, DMA controller (Direct Memory Access Controller) 340, and IPU (image data processor) 3 50, a memory interface section 360, and an IOP interface section 360.
  • GIF graphical 'internal interface' unit
  • DMA controller Direct Memory Access Controller
  • IPU image data processor
  • the internal bus 380 runs at half (150 MHz) the processor's 300 core clock frequency (300 MHz).
  • the processor / core 300 is a main unit of the MPU 100 and controls other units to perform predetermined processing.
  • the vector operation units 310 and 320 are coprocessors provided for processing the geometry operation at high speed.
  • the vector operation unit 310 is directly connected to the processor core 300 and operates as a coprocessor of the processor core 300.
  • the vector operation unit 310 has four floating-point multiply-accumulation units and one floating-point division unit.
  • the vector operation unit 320 operates as a geometry 'engine.
  • Vector operation unit In addition to the same operation unit as 310, it has an operation unit (Elementary-Function Unit) for calculating elementary functions.
  • the vector operation unit 320 is directly connected to the GIF 330.
  • GIF 330 exchanges data with GP110.
  • the polygons' display list generated by the vector arithmetic units 310, 320 are displayed on a dedicated 64-bit bus 101 at 150 MHz on a dedicated 64-bit bus, GIF 330, and GP 11 Transferred to 0.
  • DMA controller 340 responds to instructions from processor core 300 Thus, data transfer is performed between the main memory 160, the processor core 300, the vector operation units 310, 320, and the like.
  • the IPU 350 has a main function of developing a moving picture experts group phase 2 (MPEG2) bitstream and decoding macroblocks.
  • the memory interface section 360 is an interface section for reading and writing data in and out of the main memory 160.
  • the I / O interface section 370 is an interface section for exchanging data overnight between the MPU 100 and the IOP 120. Details of the I / O interface section 370 will be described later.
  • FIG. 4 is a diagram showing the internal configuration of GP 110. As shown in the figure, the GP 110 has a host interface section 400, a drawing function function block 410, a local memory 420, and a CRTC (CRT controller) section 430. Prepare.
  • the host interface section 400 is an interface section for exchanging data with the MPU 100.
  • the drawing function block 410 is a logic circuit unit that performs a rendering process based on an instruction from the MPU 100.
  • the drawing function block 410 has 16 digital differential analyzers (DDA) and 16 pixel engines.
  • DDA digital differential analyzers
  • the drawing function block 4.10 performs a maximum of 16 pixel data of 64 bits (32 bits of color information and 32 bits of Z value) in parallel.
  • DDA calculates RGB, Z, and texture values. Based on these data, the Vixel 'engine produces the final pixel data.
  • the local memory 420 stores pixel data generated by the drawing function block 410, texture data transferred from the MPU 100, and the like.
  • the CR TC section 430 uses the specified output format (NT SC, PA L, VESA format, etc.) and outputs the contents of the frame buffer area of the oral memory 420 as a video signal.
  • NT SC specified output format
  • PA L PA L
  • VESA format etc.
  • FIG. 5 is a diagram showing an internal configuration of the IOP 120.
  • the IOP 120 includes a processor core 500, an MPU interface unit 510, an SSBUS interface unit 520, a memory controller 530, A serial input / output unit 540 and a DMA controller 550 are provided.
  • the processor ⁇ ⁇ core 500 is a control unit that controls the operation of the IOP 120 as a whole. As described above, the processor core 500 is the same as the processor core of the existing CPU unit CPU 220.
  • the MPU interface section 510 is an interface section for exchanging data with the MPU 100. Details of the MPU interface section 5110 will be described later.
  • the SBUSS interface section 520 is an interface section for exchanging data with the SSBUS103.
  • the serial I / O section 540 is an interface section for exchanging data overnight with a controller 180 connected to the IOP 120.
  • the DMA controller 550 exchanges data between the IOP memory 170 and the IOP120 components.
  • the memory controller 530 is a controller that controls reading and writing of data from and to the IOP memory 170 over time.
  • FIG. 6 is a diagram showing a connection form of the reset signal in the present entertainment device.
  • the RESETIN signal output from the power control / reset IC610 is input to the reset control circuit 630 and the OR circuits 640 and 650.
  • the control signals (CTL1, CTL2) output from the reset control circuit 630 are input to the OR circuits 640, 650.
  • the RSET 1 signal output from the R circuit 640 is input to the MPU 100 and GP 110.
  • the RSET 2 signal output from the OR circuit 65 0 is input to devices on the SBUS 103 such as 10 P120 and SPU140.
  • the SRESET signal output from the MPU 100 is also input to the IOP 120 and the SPU 140.
  • the power control / reset IC 610 asserts the RESETIN signal.
  • the power supply control / reset IC610 negates the RSETIN signal when a predetermined time has elapsed after all power supplies have been turned on.
  • the reset control circuit 630 asserts control signals (CTL1, CTL2) for the OR circuits 640, 650 when the RESETIN signal is asserted.
  • CTL 2 control signal supplied to the IOP 120 and the SPU 140.
  • CTL 1 control signal supplied to the MPU 100 and GP 110.
  • the MPU100, IOP120, SPU140, etc. reset by the RSET signal (RSET1, RSET2) first start operating in the normal mode.
  • the MPU 100 After the necessary initialization processing is completed, the MPU 100 asserts the SRESET signal when shifting to the compatible mode according to the above-described operation mode determination result.
  • the 10P120 and the SPU140 reset by the SRESET signal start operating in the compatible mode, respectively.
  • the operating frequency such as I • P120 is also switched. Next, the switching of the operating frequency will be described.
  • FIG. 7 is a diagram showing a connection form of a clock signal in the entertainment device.
  • the 400 MHz clock generated by the clock generator 700 is supplied to the MPU 100.
  • the MPU 100 converts this clock into a 300 MHz, 150 MHz, and 37.5 MHz clock using an internal PLL (Phase-Locked Loop) circuit 710. I do.
  • PLL Phase-Locked Loop
  • the MPU 100 uses the 300 MHz clock as the reference clock for the processor core 300, and uses the 150 MHz clock as the internal bus 380 bus clock. Use as The 150 MHz clock is also used as a reference clock for overnight transfer to GP 110.
  • the MPU 100 supplies a clock of 37.5 MHz to the IOP 120 as an operation reference clock in the normal mode.
  • the IOP 120 is also supplied with a 66 MHz clock generated by the clock generator 720.
  • the IOP 120 converts this clock into a 33 MHz clock by an internal frequency conversion circuit 730, and converts the 33 MHz clock to a multiplexer (MUX) 740. It is supplied to the MPU 100 as a communication synchronization clock for communication with the MPU 100 in the compatible mode.
  • the MPU 100 uses the 33 MHz clock (PGCLK) for communication with the IOP 120 in the compatible mode.
  • the multiplexer 740 is used to select the operation reference clock of the IOP 120, and the 37.5 MHz clock supplied from the MPU 100 and the output from the frequency conversion circuit 730 33 MHz clock is input.
  • the multiplexer 740 selects and outputs a 37.5 MHz clock as a reference clock.
  • the SRESET signal a 33 MHz clock is selected and output as the reference clock.
  • I 0 P 120 operates in synchronization with the reference clock output from multiplexer 740.
  • the reference clock output from the multiplexer 740 is also supplied to a device on the SBUS (SPU140, etc.).
  • the reference clocks such as I0P1220 and SPU140 are 37.5 MHz when reset by the reset signal, and reset by the reset signal. In this case, it will be 33 MHz (the same frequency as the existing entrainment equipment).
  • FIG. 8 is a diagram showing the internal configuration of the IOP interface 370 in the MPU 100 and the MPU interface 510 in the 10P 120.
  • the IOP interface section 370 has an SIF (SBUS interface) section 800 and a PGPU interface (pseudo GP). U interface) section 8 10.
  • the MPU interface section 510 includes a SIF (SBUS interface) section 820 and a GPU interface section 830.
  • the SIF unit 800 is a block for providing the SBUS interface in the normal mode in the MPU 100.
  • the PGPU interface section 810 simulates, in the MPU 100, the same interface as the GPU 210 of the existing end device in a pseudo mode in the compatibility mode. It is a program to provide evening festivals.
  • the SIF section 800 and the PGPU interface section 8100 each include a FIFO buffer for storing transfer data and a register group used for transfer control and the like.
  • the SIF section 820 is a block for providing an SBUS interface in the normal mode in the IOP 120.
  • the GPU interface section 830 provides the same GPU interface as the existing entertainment apparatus CPU 220 in the compatible mode in the IOP 120 It is a block for.
  • the I / O interface section 370 operates in synchronization with the internal bus 380 bus clock (150 MHz).
  • the P GPU interface section 8100 includes a port for absorbing asynchronous communication in the compatible mode, and PGCLK (33 MHz) supplied from I0P120. Is entered.
  • SIF section 800 is used as an interface to P120 In the IOP 120, the SIF section 820 is used as an interface to the MPU 100.
  • the MPU 100 uses the PGPU interface section 810, and the IOP 120 uses the GPU interface section 830.
  • Switching between the SIF section 800 and the PGPU interface section 8100 in the MPU 100 is performed soft-to-touch.
  • the SIF section 800 is selected, and then, the software executed by the processor core 300 of the MPU 100 writes to the specific control register in the MPU 100 Is performed, the mode is switched to the PGP U interface section 8110.
  • switching between the SIF unit 820 and the GPU interface unit 830 in the IOP 120 is performed in hardware at the time of reset. That is, when the IOP 120 is reset by the RESET signal (RESET 2), the SIF section 220 is selected, and when it is reset by the SRESET signal, the GPU interface section 83 0 is selected.
  • RESET 2 RESET 2
  • the MPU 100 and IOP 120 When reset by the RESET signal (RESET1, RESET2), the MPU 100 and IOP 120 first start executing the program from the same boot vector address. In the present embodiment, since the MPU 100 and the IOP 120 are assumed to be processors having the same architecture, the vector addresses are also the same. At this time, the IOP 120 directly accesses the 0S ROM 150. On the other hand, the MPU 100 accesses the OS ROM 150 via the IOP 120. The IOP 120 does not give the MPU 100 the right to use the bus until the necessary initialization processing is completed, so that the MPU 100 waits until the necessary initialization processing is completed.
  • RESET RESET2
  • a processor ID is acquired, it is determined whether it is MPU 100 or IOP 120, and according to the result, it jumps to the code for each processor.
  • the code is stored.
  • Each of the IOP 120 and the MPU 100 jumps to its own code by executing the code.
  • the I0P120 When the I0P120 jumps to its own code, it first determines whether this reset is a reset by the RSET signal or a reset by the SRESET signal. By referring to the bits of the specific control register, the I0P1220 can determine whether the reset is due to the RSET signal or the SRESET signal.
  • the hardware is initialized for the end device in order to start the device as an end device. Then, set up the driver for the peripheral (controller, CD / DVD drive, etc.).
  • the I • P 120 Upon completion of the necessary initialization processing, the I • P 120 starts the operation of the MPU 100 that has been in a waiting state (MPU on), and waits for a request from the MPU 100. State.
  • the MPU is turned on by the IOP 120 rewriting a bit of a specific control register.
  • the MPU100 When the access to the 0SR0M150 is permitted by the IOP120 that has completed its initialization processing (when the MPU is turned on), the MPU100 reads the OSROM150 And execute the read program. In this program, the MPU 100 acquires its own processor ID in the same manner as the IOP 120, and jumps to its own (that is, MPU 100) code.
  • the MPU 100 When the MPU 100 jumps to its own code, the MPU 100 first displays an orbaging screen common to the existing entertainment device and the present entertainment device.
  • the type of disc loaded in the CD / DVD drive is determined. Do. This determination is made by referring to the disc type register in the CD ZD VD decoder 130.
  • the CD / DVD decoder 130 When the CD / DVD decoder 130 is reset by the reset signal (reset 2), it first identifies the disc inserted in the drive, and as a result (for this entertainment device) It is in a command waiting state by reflecting the status of a disc / existing entertainment device disc / no disc etc.) in the disc type register in the CD ZDVD decoder 130.
  • the MPU 100 loads the software for the entertainment device from the disk to the main memory 160. And execute.
  • software execution when performing drawing processing, instruct drawing to GP110, and when outputting sound, sound to SPU140 via IOP120. Specify output.
  • the mode is switched to the compatible mode and the device is started up as an existing entertainment device.
  • the MPU 100 loads the GPU emulator from the OS ROM 150 to the main memory 160 and executes it.
  • the GPU emulation performed by the MPU 100 first obtains the title number from the disk, and sets the parameters of the GPU emulation over according to the title number. This parameter is used to adjust the drawing time according to the title. For example, it is used to set the number of WAITs depending on the type of drawing primitive.
  • the interface for the IOP 120 is switched from the SIF section 800 to the PGP interface section 8100. As described above, this switching is performed by writing a specific value to a specific control register.
  • the SRESET signal is asserted in order to shift I0P120 to the compatible mode. Assertion of the SRESET signal can be performed by writing to a specific control register as described above.
  • the MPU 100 waits for a graphics instruction from the IOP 120.
  • the MPU 100 + GP 110 operates as GPU 210 thereafter.
  • the I / O 120 initializes the hardware for the existing entertainment device in order to start up as an existing entertainment device.
  • the SPU 140 reset by the SRESET signal starts in the compatible mode.
  • an interrupt is generated for the CDZDVD decoder 130, and the CDZD VD decoder 130 detects this interrupt and operates in the compatible mode. Starts and waits for command.
  • the I0P120 After completing the necessary initialization processing, the I0P120 starts operating as the main CPU, like the CPU 220 in the existing entertainment device, and is used for the existing entertainment device. Display logo and boot compatible kernel. After that, the IOP 120 executes software for the existing entertainment device in the same manner as the CPU 220 of the existing entertainment device. Draw graphics while software is running If so, the IOP 120 sends a GPU command to the MPU 100 to instruct drawing, and if it outputs audio, it sends it to the compatible mode SPU 140. The voice output is instructed.
  • the GPU Emiure converts the GPU command sent from the IOP 120 to the MPU 100 into a GP command so that the GPU command can be executed by the GP110.
  • FIG. 9 is a diagram showing a flow of processing of GPU Emiyure overnight.
  • an interrupt to the MPU100 is generated.
  • the GPU emulator Upon receiving this interrupt, the GPU emulator reads the drawing bucket of the GPU format from the FIFO of the PGP interface section 8110 (S910). Then, the drawn GPU format drawing packet is converted into a GP format drawing bucket and written into the main memory 160 (S902). Then, the converted GP format drawing packet is DMA-transferred to the GP 110 via the GIF 330 by the DMA controller 340 (S930).
  • FIGS. 10A and 10B are diagrams showing the format of a polygon drawing command.
  • FIG. 10A shows the format of the GPU command
  • FIG. 10B shows the format of the GP command.
  • the GPU command is one word, 32 bits
  • the GP command is one word, 64 bits.
  • “Code” is a code for identifying the drawing type
  • B, G, and R are color information
  • X and Y are coordinate information
  • Z is depth information
  • GP110 is a Z buffer Because the method is adopted, the priority can be controlled regardless of the drawing order.
  • the GPU 210 does not employ the Z-buffer method, the GPU command does not include depth information. Therefore, when converting to GP format, the same predetermined value should be entered for Z in GPU Emiyuraya.
  • the MPU 100 When the MPU 100 receives a GPU packet as shown in Fig.1OA from 10P120, the MPU 100 determines the type of command by interpreting the leading 1-code and interprets the following data I do. Then, the interpreted data is rearranged, the accuracy of RGB and XY is converted, a GP command packet as shown in FIG. 10B is generated, and transferred to GP 110.
  • the opening animation and sound are reproduced by the MPU 100. Then the screen blacks out and the audio fades out.
  • the mode is switched to the compatible mode.
  • the IOP 120 displays a black back mark for the existing entertainment device on the screen in the same manner as the existing entertainment device, and displays the existing entertainment device. Play the sound effect for the device.
  • the disk inserted in the drive is a disk for the end device, the MPU 100 remains in the normal mode and the black back end device is mounted. Display the mark for the device and play the sound effect for this entertainment device. In this way, by blacking the screen before switching the operation mode, the mark for the existing blackout device for blackout equipment is smoothly connected to the blackout at startup. As a result, switching to the compatible mode can be performed smoothly.
  • the present invention relates to an entertainment device, Based on the structure and capability of the system, it can be called a combination system. Therefore, the scope of application is not limited to entertainment. However, since it has higher processing power for graphics, sound, etc. than a general computer, it is desirable to use it with its features.
  • the present invention is not limited to the embodiment described above.
  • the second processor means functions as a main CPU and a drawing processor, and the first processor means functions as an I / O processor;
  • the first processor means functions as a main CPU and the second processor means functions as a drawing processor.

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Description

明 細 書 互換性を有するェン夕ティ ンメ ン ト装置及びコンビュ一夕システム 技術分野 本発明は、 ゲ一ム等を実行するためのェン夕ティ ンメ ン ト装置に関し 、 特に、 旧機種との互換性を確保可能なエンタテイ ンメ ン ト装置に関す る。 並びに、 エンタテイ ンメ ン ト装置に用いることができるコンビュ一 夕装置に関する。 背景技術 近年、 半導体技術等の進歩に伴い、 よ り高性能な家庭用ビデオゲーム 機が開発 · 販売されてきている。 このような新型のビデオゲーム機は、 一般に、 同一メーカから出されたものであっても、 旧機種との互換性は とられていなかった。 すなわち、 新機種を購入したユーザは、 旧機種の ゲームソフ トを持っていても、 新機種では使うことができなかった。
しかしながら、 過去のソフ トウェア （夕ィ トル） の蓄積を無駄にしな いためにも、 新機種でも、 旧機種用のソフ トウェアが実行できた方が望 ましい。 発明の開示 本発明の目的は、 旧機種用のソフ トウエアが実行できるェン夕ティ ン メ ン ト装置を提供することにある。
また、 本発明の他の目的は、 前記エンタテイ ンメ ン ト装置に用いるこ とができるコンビュ一夕システムを提供することにある。 本発明に係るエンタテイ ンメ ン ト装置は、 第 1のプロセッサ手段と、 第 2のプロセッサ手段とを備える。 第 1のプロセッサ手段および第 2の プロセッサ手段は、 それらの動作モー ドとして第 1のモー ドおよび第 2 のモー ドを有する。 そして、 前記第 1のモー ドでは、 前記第 1のプロセ ッサ手段がメイ ン C P Uおよび描画プロセッサと して機能するとともに 、 前記第 2のプロセ ッサ手段が I / 0プロセッサと して機能する。 一方 、 前記第 2のモー ドでは、 前記第 2のプロセッサ手段がメイ ン C P Uと して機能するとともに、 前記第 1のプロセッサ手段が描画プロセッサと して機能する。
この場合において、 前記第 2のプロセッサ手段は、 2種類のリセッ ト 方法を有し、 第 1のリセッ ト方法でリセッ トされた場合は、 I / Oプロ セッサとしての動作を行い、 第 2のリセッ ト方法でリセッ トされた場合 は、 メイ ン C P Uと しての動作を行うようにしてもよい。 更に、 前記第 2のプロセッサ手段には、 第 1および第 2のクロ ックが供給され、 前記 第 1のリセッ ト方法でリセヅ トされた場合は、 前記第 1のクロ ックに同 期して動作を行い、 前記第 2のリセッ ト方法でリセッ 卜された場合は、 前記第 2のクロ ックに同期して動作を行うようにしてもよい。
また、 可搬記録媒体から情報を読み出す情報読み出し手段を更に備え 、 前記記録媒体の種類によって、 第 2のモー ドで動作するか否かを判別 するようにしてもよい。 前記可搬記録媒体には、 例えば、 C Dや D V D 等が該当する。
また、 前記第 1のプロセッサ手段は、 例えば、 マイ クロプロセッサと グラフィ ックスプロセッサとから構成される。 この場合、 第 2のモー ド では、 前記第 2のプロセッサ手段から渡される描画コマン ドを、 前記マ イク口プロセッサが、 前記グラフィ ヅクスプロセヅサ用の描画コマンド にソフ トウェア的に変換して、 前記グラフィ ックスプロセッサに渡すよ うにしてもよい。
本発明に係るコンピュータシステムは、 少なく とも二種類の実行モー ドを有するコンピュータシステムである。 そして、 プログラムが記録さ れた記録媒体の物理的特性に応じて、 異なる周波数および実行モー ドで ブー トすることを特徴とする。 また、 プログラムが記録されている記録 媒体の識別信号に応じて、 異なる周波数および実行モー ドで起動するこ とを特徴とする。 例えば、 プログラムが記録された記録媒体が C Dか D V Dかによつて、 異なる周波数および実行モー ドでブー トする。
本発明に係るプログラムの起動方法は、 複数種類の記録媒体からプロ グラムを読み出して実行できるコンピュータにおけるプログラムの起動 方法であって、 プログラム起動時に、 前記記録媒体に対応した画面を最 初に表示することを特徴とする。
本発明に係るエミユレ一シヨ ン方法は、 異なるシステム上のプログラ ムをソフ トウエアエミ ユレ一シヨ ンする方法であって、 プログラム固有 のシリアル番号によって、 動作のタイ ミ ングパラメ一夕を変更すること を特徴とする。 図面の簡単な説明 図 1は、 本発明によるェン夕ティ ンメ ン ト装置の構成を示すプロック 図である。
図 2は、 既存のェン夕ティ ンメ ン ト装置の構成を示すプロヅク図であ る o
図 3は、 M P U 1 0 0の内部構成を示す図である。
図 4は、 G P 1 1 0の内部構成を示す図である。
図 5は、 I O P 1 2 0の内部構成を示す図である。
図 6は、 リセッ ト信号の接続形態を示す図である。
図 7は、 クロ ック信号の接続形態を示す図である。
図 8は、 I O Pイ ン夕フエ一ス部 3 7 0及び M P Uイ ン夕フエ一ス部 5 1 0の内部構成を示す図である。 図 9は、 G P Uエミ ユレ一夕の処理の流れを示す図である。 図 1 0 Aは、 ポリゴン描画コマン ドに関する、 GP Uコマン ドのフォ —マツ トを示す説明図。
. 図 1 0 Bは、 ポリゴン描画コマン ドに関する、 GPコマン ドのフォー マッ トを示す説明図。 発明を実施するための最良の形態 以下、 図面を用いて、 本発明の実施の形態について詳細に説明する。 図 1は、 本発明によるェン夕ティ ンメ ン ト装置の構成を示すプロック 図である。
同図に示すように、 本エンタテイ ンメ ン ト装置は、 MPU (メイ ンプ ロセシングユニッ ト） 1 0 0と、 G P (グラフィ ックスプロセッサ） 1 1 0と、 I O P (入出力用サブ ' プロセッサ） 1 2 0と、 CD/DVD デコーダ 1 3 0と、 S PU (サウン ド再生処理プロセッサ） 1 40と、 O S ROM (リー ドオンリ一メモリ） 1 5 0と、 メイ ンメモリ 1 6 0と 、 I OPメモリ 1 7 0とを備える。
そして、 MPU 1 0 0と GP 1 1 0とは、 専用バス 1 0 1によって接 続されている。 また、 MP U 1 00と I O P 1 2 0とは、 S BU Sと呼 ばれるバス 1 0 2によつて接続されている。 また、 I OP 1 2 0、 CD /DVDデコーダ 1 3 0、 S PU 1 40及び O S ROM 1 5 0は、 S S B U Sと呼ばれるバス 1 0 3に接続されている。
また、 M P U 1 0 0には、 メイ ンメモリ 1 6 0が接続され、 I 0 P 1 2 0には、 I O Pメモリ 1 7 0が接続されている。 更に、 I O P 1 20 には、 コン トローラ （PAD) 1 8 0が接続される。
MPU 1 0 0は、 本エンタテイ ンメ ン ト装置のメイ ン C PU (中央演 算ユニッ ト） である。 MPU 1 00は、 O SR OM 1 5 0に格納された プログラムを実行すること、 また、 CDまたは DVDからメイ ンメモリ 1 6 0にロー ドされたプログラムを実行することによって、 所定の処理 を行う。
G P 1 1 0は、 本エンタテイ ンメ ン ト装置のレンダリ ングの機能を受 け持つ。 GP 1 1 0は、 MP U 1 0 0からの指示に従って、 描画処理を 行う。
I 0 P 1 2 0は、 MP U 1 0 0と周辺装置 （CD/DVDデコーダ 1 3 0、 S P U 1 4 0等） との間のデ一夕のやり取りを制御する。
CD/DVDデコーダ 1 3 0は、 CDや DVDからデータを読み出し 、 メイ ンメモリ 1 6 0への転送を行う。
S P U 1 40は、 サウン ドバッファ （不図示） に格納された圧縮波形 デ一夕を、 MPU 1 0 0等からの発音命令に基づいて、 所定のサンプリ ング周波数で再生する。
O S ROM 1 5 0は、 起動時等に MPU 1 00や I O P 1 2 0が実行 するプログラムが格納されている ROMである。 O S R OM 1 5 0には 、 MPU 1 00及び I O P 1 2 0が共用するコー ド並びに各プロセッサ 専用のコ一ドが分離して格納されている。 MP U 1 0 0専用のコード （ プログラム） には、 例えば、 後述する G P Uエミユレ一夕がある。
メイ ンメモリ 1 60は、 MPU 1 0 0の主記憶であ り、 MP U 1 0 0 が実行する命令や MP U 1 0 0が利用するデ一夕等が格納される。
I O Pメモリ 1 7 0は、 I O P 1 2 0の主記憶である。 この I O Pメ モリ 1 7 0には、 I 0 P 1 2 0が実行する命令、 I O P 1 2 0が利用す るデータ等が格納される。
コン トローラ （PAD) 1 8 0は、 ゲーム等の実行中に、 プレイヤ一 の意図をアプリケーション等に伝達するィ ン夕フェースである。 このコ ン トロ一ラ 1 8 0は、 操作部を有する。 そして、 操作部がプレイヤーに よって操作されることに伴って、 信号が出力される。
次に、 既存のエンタテイ ンメ ン ト装置の構成について説明する。 この エンタテイ ンメ ン ト装置は、 前述したような構成を有するェン夕ティ ン メン ト装置が互換性を確保しょう とする対象である。
図 2は、 既存のエンタテイ ンメ ン ト装置の構成を示すブロ ック図であ る。 同図に示すように、 既存のエンタテイ ンメ ン ト装置は、 C P U (中 央処理ュニッ ト） 2 2 0 と、 G P U (グラフィ ックスプロセッサ） 2 1 0と、 C Dデコーダ 2 3 0 と、 S P U (サウン ド再生処理プロセッサ） 2 4 0 と、 O S R OM (リー ドオンリ一メモリ） 2 5 0 と、 メイ ンメモ リ 2 7 0とを備える。
そして、 C P U 2 2 0には、 G P U 2 1 0及びメイ ンメモリ 2 7 0が それぞれ接続されている。 また、 C P U 2 2 0、 C D— R OMデコーダ 2 3 0、 S P U 2 4 0及び O S R OM 2 5 0は、 バス 2 9 0に接続され ている。 更に、 C P U 2 2 0には、 コン トローラ （ P AD) 2 8 0が接 れる。
C P U 2 2 0は、 0 S R 0 M 2 5 0に格納されたプログラムや、 C D からメイ ンメモリ 2 7 0にロー ドされたプログラムを実行することによ つて、 所定の処理を行う。 C P U 2 2 0の動作周波数は、 例えば、 3 3 M H zである。
G P U 2 1 0は、 C P U 2 2 0からの指示に従って、 描画処理を行う 。 G P U 2 1 0は、 画像表示のための C R T C機能、 および、 フ レーム バッファ （不図示） に対するポリゴンの描画機能を備えている。
C D— R OMデコーダ 2 3 0は、 C Dからデータを読み出し、 メイ ン メモリ 2 7 0への転送を行う。
O S R OM 2 5 0は、 起動時等に C P U 2 2 0によって実行されるプ 口グラムが格納されている R 0 Mである。
メイ ンメモリ 2 7 0は、 C P U 2 2 0の主記憶であり、 C P U 2 2 0 が実行する命令や C P U 2 2 0が利用するデータ等が格納される。
コン トローラ （ P AD ) 2 8 0は、 ゲーム等の実行中に、 プレイヤ一 の意図をアプリケーション等に伝達するイ ン夕フェースである。
以上のような構成を有する既存のェン夕ティ ンメ ン ト装置との互換性 を確保するため、 本エンタテイ ンメ ン ト装置は、 第 1のモー ドおよび第 2のモー ドの 2つの動作モー ドを有する。 第 1のモー ドは、 当該装置に ついて通常の動作を行う通常モー ドであり、 第 2のモー ドは、 他機種と の互換性を想定して動作する互換モー ドである。 そして、 本ェン夕ティ ンメ ン ト装置は、 通常は、 通常モー ドで起動され、 通常モー ドで動作す る。 しかし、 本エンタテイ ンメ ン ト装置は、 既存のエンタテイ ンメ ン ト 装置用のタイ トル （ソフ トウェア） を実行するときは、 互換モー ドに移 行する。
そして、 互換モードでは、 I O P 1 20が C P U 2 2 0として動作し 、 M P U 1 0 0及び GP 1 1 0が GPU 2 1 0をエミュレー トすること によって、 既存のエンタテイ ンメ ン ト装置用のタイ トルを実行する。 すなわち、 本エンタテイ ンメ ン ト装置では、 MP U 1 0 0及び GP 1 1 0を有する第 1のプロセッサ手段と、 I O P 1 2 0を有する第 2のプ 口セッサ手段とが存在する。 そして、 通常モードでは、 第 1のプロセッ サ手段がメイ ン C P Uおよび描画プロセッサとして機能すると共に、 第 2のプロセッサ手段が I /◦プロセッサとして機能する。 一方、 互換モ — ドでは、 第 2のプロセッサ手段がメイ ン C P Uとして機能するととも に、 前記第 1のプロセッサ手段が描画プロセッサとして機能する。
そのため、 I O P 1 2 0は、 CP U 2 2 0と同一なプロセッサ · コア を備えている。 すなわち、 I O P 1 20は、 既存のェン夕ティ ンメ ン ト 装置の C P U 2 2 0用に用意されたプログラム · コー ドをそのまま実行 でき、 同じ動作を行う。 なお、 I 0 P 1 2 0のプロセッサ · コアは、 既 存のエンタテイ ンメ ン ト装置の C P U 2 2 0用に用意されたプログラム • コー ドをそのまま実行でき、 同様の動作を行うもの （例えば、 バイナ リ ' コンパティ ブルなプロセッサ ' コア） であればよい。 本実施形態で は、 既存のェン夕ティ ンメ ン ト装置との下位互換性をよ り高く するため 、 同一のプロセッサ · コアを用いている。
更に、 I 0 P 1 2 0の動作周波数は、 通常モー ドでは、 例えば、 3 7 . 5 MH zであるが、 互換モー ドでは、 既存のエンタテイ ンメ ン ト装置 と同じ.3 3 MH zに切り替わる。 これによ り、 ゲーム · ソフ トウェア側 が既存のェン夕ティ ンメン ト装置のハー ドウェアに対して、 1クロ ック のレベルで動作を最適化している場合であっても、 確実に動作させるこ とが可能になる。 この動作周波数の切り替え方法については後述する。 また、 MP U 1 0 0及び I O P 1 2 0は、 両者間のイ ンタフェースを 動作モー ドに応じて切り替える。 すなわち、 互換モー ドでは、 I O P 1 2 0は、 MP U 1 0 0に対して、 C P U 2 2 0と同じイ ンタフェースを 提供し、 MP U 1 0 0も、 I O P 1 2 0に対して、 GPU 2 1 0と同じ ィ ン夕フェースを提供する。 このイ ン夕フェースの切り替えの詳細につ いては、 後述する。
更に、 S P U 1 4 0も互換モー ドと通常モー ドとで、 動作を切り替え る。 すなわち、 互換モー ドでは、 既存のエンタテイ ンメ ン ト装置の S P U 24 0とまったく同じものとして動作する。 一方、 通常モー ドでは、 S PU 240よ り高性能なサゥン ド処理プロセッサと して動作する。 ま た、 S P U 1 40の動作周波数は、 互換モー ドでは、 CD— R OMのサ ンプリ ング周波数に対応して、 44. Ι ΚΗ ζとな り、 通常モー ドでは 、 D V Dのサンプリ ング周波数に対応して、 48 KH zとなる。
次に、 動作モー ドの判定方法の概要について説明する。
本エンタテイ ンメ ン ト装置は、 電源が投入されると、 CD/DVDデ コーダ 1 3 0が通常モー ドで立ち上がり、 CD/DVD ドライ ブに搭載 されているディスクが本ェン夕ティ ンメ ン ト装置用のものか既存のェン 夕ティ ンメ ン ト装置用のものかを判別する。 判別の結果、 ドライ ブに本 ェン夕ティ ンメ ン ト装置用の CDZDVDディスクが入っている場合、 または、 なにも入っていない場合は、 通常モー ドのまま立ち上がる。 一 方、 ドライブに入っているディスクが既存のェン夕ティ ンメ ン ト装置用 の CDであった場合は、 互換モー ドに移行する。
次に、 本ェン夕ティ ンメ ン ト装置の各構成要素の詳細について説明す る。
まず、 MP U 1 0 0の内部構成について説明する。 図 3は、 MPU 1 0 0の内部構成を示す図である。 同図に示すように、 MP U 1 0 0は、 プロセッサ . コア 3 0 0と、 べク トル演算ュニッ ト 3 1 0 (VP U 0 ) と、 ベク トル演算ユニッ ト 3 2 0 ( V P U 1 ) と、 G I F (グラフィ カ ル ' イ ン夕フ ェース ' ユニッ ト） 3 3 0と、 DMAコ ン ト 口一ラ （Dire ct Memory Access Controller) 340と、 I P U (画像デ一夕プロセ ッサ） 3 5 0と、 メモリイ ンタフェース部 3 6 0と、 I O Pイ ン夕フエ —ス部 3 7 0とを備える。 各部は、 それぞれ、 内部バス 3 8 0に接続さ れている。 内部バス 3 8 0は、 プロセッサ ' コア 3 0 0のクロ ック周波 数 （ 3 0 0 MH z ) の半分 （ 1 5 0 MH z ) で動作する。
プロセッサ · コア 3 0 0は、 MP U 1 0 0のメイ ンュニッ 卜で、 他の ユニッ トを制御して、 所定の処理を行う。
ベク トル演算ユニッ ト 3 1 0、 3 2 0は、 ジオメ ト リ演算を高速に処 理するために設けられたコプロセッサである。 べク トル演算ュニッ ト 3 1 0は、 プロセッサ · コア 3 0 0に直結され、 プロセヅサ · コア 3 0 0 のコプロセッサと して動作する。 べク トル演算ュニッ ト 3 1 0は、 4個 の浮動小数点積和演算ュニッ 卜 と 1個の浮動小数点除算ュニッ トを持つ ている。
ベク トル演算ユニッ ト 3 2 0は、 ジオメ ト リ ' エンジンとして動作す る。 ぺク トル演算ュニッ ト 3 1 0と同じ演算ュニッ トに加えて、 初等関 数を計算する演算ュニッ ト（Elementary-Function Unit)を持つ。 べク ト ル演算ュニッ ト 3 2 0は、 G I F 33 0に直結されている。
G I F 3 3 0は、 GP 1 1 0とのデータをやり取りする。 ベク トル演 算ユニッ ト 3 1 0、 3 2 0によって生成されたポリゴン ' ディスプレイ • リス トは、 G I F 3 3 0によって、 専用の 64ビッ トバス 1 0 1上を 1 50 MH zで、 GP 1 1 0へ転送される。
DMAコン トローラ 340は、 プロセッサ · コア 30 0からの指示に よ り、 メイ ンメモリ 1 6 0と、 プロセッサ · コア 30 0やベク トル演算 ユニッ ト 3 1 0、 3 2 0等との間のデ一夕転送を行う。
I PU 3 5 0は、 MP E G 2 (Moving Picture Experts Group Phase 2) ビッ トス ト リームの展開とマクロブロ ック復号を主な機能とする。 メモリイ ンタフェース部 3 6 0は、 メイ ンメモリ 1 6 0に対するデ一 夕の読み書きを行うためのィ ン夕フェース部である。
I O Pイ ン夕フェース部 3 7 0は、 MP U 1 0 0と I O P 1 2 0との 間でデ一夕のやり取りの行うためのイ ン夕フェース部である。 I O Pィ ン夕フェース部 3 7 0の詳細については、 後述する。
次に、 GP 1 1 0の内部構成について説明する。
図 4は、 G P 1 1 0の内部構成を示す図である。 同図に示すように、 GP 1 1 0は、 ホス トイ ン夕フェース部 4 0 0と、 描画機能プロ ヅク 4 1 0と、 ローカルメモリ 42 0と、 C R T C (CRT controller)部 4 3 0 とを備える。
ホス トイ ンタフェース部 40 0は、 MP U 1 0 0との間でデータのや り取り を行うためのィ ン夕フヱ一ス部である。
描画機能プロ ック 4 1 0は、 M P U 1 0 0からの指示に基づいて、 レ ンダリ ング処理を行う論理回路部である。 描画機能プロック 4 1 0は、 ディ ジタル · ディ ファレンシャル · アナライザ （ D D A ) とピクセル ' エンジンをそれぞれ 1 6個備える。 この描画機能プロ ック 4.1 0は、 6 4ビッ ト （色情報 3 2ビッ ト、 Z値 3 2ビッ ト） の画素デ一夕を、 最大 1 6個並列処理する。 DDAは、 R GB値、 Z値、 テクスチャ値などを 計算する。 これらのデ一夕を基に、 ビクセル ' エンジンは、 最終的なピ クセル · デ一夕を生成する。
ローカルメモリ 42 0は、 描画機能プロ ック 4 1 0によって生成され たピクセル · データや MPU 1 00から転送されたテクスチャ · デ一夕 等を格納する。
CR T C部 43 0は、 指定された出力フォーマッ ト （NT S C、 PA L、 VE SAフォーマッ ト等） に従って、 口一カルメモリ 4 2 0のフレ 一ムバッファ領域の内容を映像信号として出力する。
次に、 I 0 P 1 2 0の内部構成について説明する。
図 5は、 I O P 1 2 0の内部構成を示す図である。 同図に示すように 、 I O P 1 2 0は、 プロセッサ · コア 5 0 0と、 MPUイ ンタフェース 部 5 1 0と、 S S B U Sイ ン夕フ ェース部 5 2 0と、 メモリコン トロー ラ 5 30と、 シリアル入出力部 54 0と、 DMAコン トローラ 5 5 0と を備える。
プロセッサ ' コア 5 0 0は、 I O P 1 2 0全体の動作を制御する制御 部である。 前述したように、 プロセッサ · コア 5 0 0は、 既存のェン夕 ティ ンメ ン ト装置の C P U 2 2 0のプロセ ッサ · コアと同一のものであ る。
MPUイ ン夕フエ一ス部 5 1 0は、 MP U 1 0 0とのデー夕のやり取 りを行うためのイ ン夕フェース部である。 MP Uイ ンタフェース部 5 1 0の詳細については後述する。
S S BU Sイ ン夕フエ一ス部 5 2 0は、 S S B U S 1 0 3とのデータ のやり取り を行うためのイ ン夕フ ェース部である。
シリアル I/O部 540は、 I O P 1 2 0に接続されたコン トローラ 1 8 0との間でデ一夕のやり取りを行うためのィ ン夕フェース部である ο
DMAコン ト ローラ 5 50は、 I OPメモリ 1 7 0と I O P 1 2 0の 構成要素との間でデ一夕のやり取り を行う。
メモリコン ト ローラ 5 3 0は、 I OPメモリ 1 7 0に対するデ一夕の 読み書きを制御するコン トローラである。
次に、 通常モー ドから互換モー ドへの切り替え方法について説明する 本エンタテイ ンメ ン ト装置では、 通常モー ドから互換モー ドへの切り 替えをリセッ ト信号 （ S RE S E T) を使って行う。 このため、 本ェン 夕ティンメン ト装置では、 2系統のリセッ ト信号 （R E S E T及び S R E S E T) を設けている。
図 6は、 本エンタテインメン ト装置における リセッ ト信号の接続形態 を示す図である。
同図に示すように、 電源コン トロール/リセッ ト I C 6 1 0から出力 された R E S E T I N信号は、 リセッ ト制御回路 6 3 0及び OR回路 6 40、 6 50に入力される。 リセッ ト制御回路 6 30から出力された制 御信号 （ C T L 1、 C T L 2 ) は、 OR回路 64 0、 6 5 0に入力され る。 0 R回路 640から出力された R E S E T 1信号は、 MPU 1 0 0 及び GP 1 1 0に入力される。 また、 OR回路 6 5 0から出力された R E S E T 2信号は、 10 P 1 2 0及び S P U 1 4 0等の S S B U S 1 0 3上のデバイスに入力される。 また、 I O P 1 2 0及び S P U 1 40等 には、 MPU 1 0 0から出力される S R E S E T信号も入力される。 以上のような接続形態において、 電源が投入されたり、 または、 リセ ヅ トスィ ッチ 6 2 0が押されたりすると、 まず、 電源コン トロール/リ セッ ト I C 6 1 0が、 RE S E T I N信号をアサ一トする。 電源コン ト ロール/リセッ ト I C 6 1 0は、 全ての電源が立ち上がって、 所定時間 が経過すると、 R E S E T I N信号をネゲートする。
リセッ ト制御回路 6 3 0は、 RE S E T I N信号がアサ一卜されると 、 OR回路 64 0、 6 5 0に対する制御信号 （ C T L 1、 C T L 2 ) を アサートする。 そして、 所定時間経過後、 まず、 I O P 1 2 0、 S P U 1 40に供給されている R E S E T信号 （RE S E T 2 ) をネゲートす るため、 OR回路 6 5 0に対する制御信号 （ C T L 2 ) をネゲートする 。 その後、 MP U 1 0 0、 GP 1 1 0に供給されている R E S E T信号 (RE S E T I ) をネゲートするため、 OR回路 640に対する制御信 号 （C T L 1 ) をネゲ一卜する。 このように R E S E T信号の解除の夕 イ ミングを MPU 1 0 0等と I OP 1 2 0等とでずらしている理由は、 I 0 P 1 2 0がある程度確実に動作を開始してから、 MPU 1 0 0、 G P 1 1 0が動作を開始するようにするためである。
R E S E T信号 （R E S E T 1、 R E S E T 2 ) でリセッ トされた、 MP U 1 00、 I 0 P 1 2 0 , S PU 1 40等は、 まず、 通常モー ドで の動作を開始する。
そして、 必要な初期化処理終了後、 前述した動作モー ドの判定結果に 従って、 互換モー ドに移行する場合は、 MPU 1 0 0が、 S R E S E T 信号をアサー トする。 この S R E S E T信号によ り リセッ トされた 10 P 1 2 0及び S PU 1 40等は、 それぞれ互換モードでの動作を開始す る。
前述したように、 互換モー ドに移行する際は、 I◦ P 1 2 0等の動作 周波数の切り替えも行われる。 次に、 この動作周波数の切り替えについ て説明する。
図 7は、 本エンタテイ ンメ ン ト装置におけるクロ ック信号の接続形態 を示す図である。
同図に示すように、 クロ ック発生器 7 00によつて発生された 4 00 MH zのクロックは、 MP U 1 0 0に供給される。 MP U 1 0 0は、 こ のクロックを、 内部の P L L ( Phase-Locked Loop) 回路 7 1 0で、 3 0 0 MH z、 1 5 0 MH z、 3 7. 5MH zのクロ ックに変換する。
MPU 1 0 0は、 3 0 0 MH zのクロ ックをプロセッサ · コア 3 0 0 の動作基準クロ ヅクと して使い、 1 50 MH zのクロ ックを内部バス 3 8 0のバスクロ ックとして使う。 また、 1 5 0 MH zのクロ ックは、 G P 1 1 0へのデ一夕転送の基準クロ ック しても使われる。 また、 MPU 1 0 0は、 3 7. 5 MH zのクロックを、 通常モー ド時の動作基準クロ ヅクとして I O P 1 2 0に供給する。
一方、 I O P 1 2 0には、 クロック発生器 7 2 0によって発生された 6 6 MH zのクロックも供給されている。 I O P 1 2 0は、 このクロッ クを、 内部の周波数変換回路 7 3 0によって、 3 3 MH zのクロックに 変換し、 この 3 3 MH zのクロックを、 マルチプレクサ（MUX) 7 40に 供給するとともに、 互換モー ド時の MP U 1 0 0との通信のため、 通信 同期クロックとして、 MPU 1 00に供給する。 MP U 1 0 0は、 この 3 3 MH zのクロ ック （P G C L K) を互換モー ド時の I O P 1 2 0と の通信に利用する。
マルチプレクサ 74 0は、 I OP 1 2 0の動作基準クロックを選択す るためものであり、 M P U 1 0 0から供給される 3 7. 5 MH zのクロ ックと、 周波数変換回路 73 0から出力される 3 3 MH zのクロックが 入力される。 そして、 マルチプレクサ 74 0は、 I O P 1 2 0が R E S E T信号 （R E S E T 2 ) によって リセッ トされた場合は、 基準クロ ヅ クとして、 3 7. 5 MH zのクロックを選択して出力する。 一方、 S R E S E T信号によ り リセッ ト.された場合は、 基準クロ ックとして、 3 3 MH zのクロックを選択して出力する。
I 0 P 1 2 0は、 マルチプレクサ 740から出力された基準クロ ック に同期して、 動作を行う。 また、 マルチプレクサ 740から出力された 基準クロ ックは、 S S B U S上のデバィス （ S P U 1 40等） にも供給 される。
従って、 I 0 P 1 2 0及び S P U 1 40等の基準クロ ックは、 RE S E T信号でリセッ トされた場合は、 3 7. 5 MH zとな り、 S RE S E T信号でリセッ トされた場合は、 3 3 MH z (既存のェン夕ティ ンメ ン ト装置と同一の周波数） になる。
前述したように、 互換モー ドに移行する際は、 MPU 1 0 0と I O P 1 2 0との間のイ ンタフェースの切り替えも行われる。 次に、 このイ ン 夕フェースの切り替えについて説明する。
図 8は、 MPU 1 0 0内の I O Pイ ン夕フェース 3 7 0、 及び、 10 P 1 20内の MP Uイ ン夕フェース部 5 1 0の内部構成を示す図である 同図に示すように、 I O Pイ ンタフェース部 3 70は、 S I F ( S B U Sイ ンタフェース） 部 8 0 0と、 P GP Uイ ン夕フェース （疑似 G P Uイ ン夕フェース） 部 8 1 0とを備える。 また、 MPUイ ンタフェース 部 5 1 0は、 S I F ( S BU Sイ ン夕フ ェース） 部 8 2 0と、 GPUィ ン夕フェース部 8 3 0とを備える。
S I F部 80 0は、 MP U 1 0 0において、 通常モー ド時の S BU S イ ン夕フ ェースを提供するためのブロックである。 一方、 P GP Uイ ン 夕フ ェース部 8 1 0は、 MPU 1 0 0において、 互換モー ド時に、 擬似 的に既存のェン夕ティ ンメ ン ト装置の GP U 2 1 0と同じイ ン夕フエ一 スを提供するためのプロ ックである。 S I F部 8 0 0及び P G P Uイ ン タフヱース部 8 1 0は、 それぞれ、 転送データを格納する F I F Oバッ ファ及び転送制御等に使われるレジス夕群を備える。
S I F部 8 2 0は、 I O P 1 2 0において、 通常モー ド時の S BU S イ ンタフヱ一スを提供するためのブロ ックである。 一方、 GP Uイ ン夕 フェース部 8 3 0は、 I O P 1 2 0において、 互換モー ド時に、 既存の エンタテイ ンメン ト装置の C P U 2 2 0と同様の GP Uイ ン夕フエ一ス を提供するためのブロックである。
I O Pイ ン夕フエ一ス部 3 7 0は、 内部バス 3 8 0のバスクロ ック （ 1 5 0 MH z ) に同期して動作している。 一方、 MPUイ ンタ フ ェース 部 5 1 0は、 I O P 1 2 0の動作周波数に同期して動作している。 すな わち、 通常モー ドでは、 3 7. 5 (= 1 50/4 ) MH zのクロックに 同期して動作しており、 互換モー ドでは、 3 3 M H zのクロ ックに同期 して動作している。 このため、 通常モー ドにおける MP U 1 0 0、 10 P 1 2 0間の通信は、 同期通信にな り、 互換モー ドにおける M P U 1 0
0、 I 0 P 1 20間の通信は、 非同期通信になる。 P GPUイ ン夕フエ —ス部 8 1 0は、 互換モー ドにおける非同期通信を吸収するための口ジ ックを含んでおり、 I 0 P 1 2 0から供給される P G C L K ( 3 3MH z ) が入力される。
以上のような構成の下、 通常モー ド時は、 MPU 1 0 0においては、
10 P 1 2 0に対するイ ン夕フ ェースとして、 S I F部 8 0 0が使われ 、 I O P 1 2 0においては、 MPU 1 00に対するイ ンタフェースと し て、 S I F部 8 2 0が使われる。 また、 互換モー ド時は、 MPU 1 0 0 においては、 P G P Uイ ン夕フ ェース部 8 1 0が使われ、 I O P 1 2 0 においては、 G P Uイ ンタフェース部 83 0が使われる。
MPU 1 0 0における S I F部 8 0 0と P GP Uイ ン夕フ ェース部 8 1 0との切り替えは、 ソフ トゥヱァ的に行われる。 すなわち、 リセッ ト 時は、 S I F部 8 00が選択され、 その後、 MP U 1 0 0のプロセッサ • コア 3 0 0が実行するソフ トウエアによって、 MPU 1 0 0内の特定 の制御レジス夕への書き込みが行われると、 P GP Uィ ン夕フヱース部 8 1 0に切り替えられる。
一方、 I O P 1 2 0における S I F部 8 2 0と GPUイ ン夕フ ェース 部 8 3 0との切り替えは、 リセッ ト時にハー ドウェア的に行われる。 す なわち、 I O P 1 2 0が、 R E S E T信号 （R E S E T 2 ) でリセッ ト されると、 S I F部 8 2 0が選択され、 S R E S E T信号でリセッ トさ れると、 G P Uイ ン夕フ ェース部 8 3 0が選択される。
次に、 本エンタテイ ンメ ン ト装置のブー トシーケンスについて説明す る。
RE S E T信号 （R E S E T 1、 RE S E T 2 ) によって リセッ トさ れると、 MP U 1 0 0及び I O P 1 2 0は、 まず、 同一のブー トべク ト ルア ドレスからプログラムの実行を開始する。 本実施形態では、 MPU 1 0 0と I OP 1 2 0とが、 同じアーキテクチャのプロセッサであるこ とを想定しているので、 プ一 トべク トルア ドレスも同一になっている。 このとき、 I O P 1 2 0は、 0 S R OM 1 5 0に直接アクセスする。 一方、 MP U 1 0 0は、 I O P 1 2 0を介して、 O S ROM 1 5 0にァ クセスする。 I O P 1 2 0は、 自分の初期化処理を先にするため、 必要 な初期化処理を終えるまで、 MP U 1 00にバスの使用権を与えず、 M P U 1 00を待ち状態にさせておく。
リセッ ト時に MPU 1 0 0及び I OP 1 2 0によってアクセスされる 0 S R 0 M 1 5 0の領域には、 プロセッサ I Dを獲得し、 自分が MP U 1 0 0か I O P 1 20かを判断し、 その結果に応じて、 各プロセッサ用 のコー ドにジャンプするというコー ドが格納されている。 I O P 1 2 0 及び MP U 1 0 0は、 当該コー ドを実行することによ り、 それぞれ自分 用のコ一 ドへジャンプする。
I 0 P 1 2 0は、 自分用のコ一ドへジャンプすると、 まず、 今回のリ セッ 卜が R E S E T信号による リセッ トか、 S R E S E T信号による リ セッ トかを判別する。 I 0 P 1 2 0は、 特定の制御レジス夕のビッ トを 参照することにより、 R E S E T信号による リセッ トか、 S RE S E T 信号による リセッ トかを判別できる。
この場合、 R E S E T信号による リセッ トであるので、 本ェン夕ティ ンメ ン ト装置と しての起動を行うため、 ハードウエアを本ェン夕ティ ン メ ン ト装置用に初期化する。 そして、 ペリ フエラル （コン トローラ、 C D / D V D ドライ ブ等） の ドライバのセッ トアップを行う。
必要な初期化処理を終了すると、 I◦ P 1 2 0は、 待ち状態にあった MP U 1 0 0の動作を閧始させ （MPUオン） 、 自分は、 MPU 1 0 0 からのリクエス ト待ち状態になる。 MP Uオンは、 I O P 1 2 0が特定 の制御レジス夕のビッ トを書き替えることで行われる。
MP U 1 0 0は、 自己の初期化処理を終了した I O P 1 2 0によって 、 0 S R 0 M 1 5 0へのァクセスが許可されると （MPUオンになると ) 、 O S R OM 1 5 0のリー ドを行い、 読み出したプログラムの実行を 開始する。 当該プログラムにおいて、 MPU 1 00は、 I O P 1 2 0と 同様に、 自己のプロセッサ I Dを獲得し、 自分用 （すなわち、 MP U 1 0 0用） のコー ドへジャンプする。
MPU 1 0 0は、 自分用のコー ドへジャンプすると、 まず、 既存のェ ン夕ティ ンメ ン ト装置と本ェン夕ティ ンメ ン ト装置とで共通のオーブ二 ング画面の表示を行う。
次に、 CD/DVD ドライ ブに装填されているディスクの種別判定を 行う。 この判定は、 C D ZD V Dデコーダ 1 3 0内のディスク種別レジ ス夕を参照することによ り行う。
CD/DVDデコーダ 1 3 0は、 RE S E T信号 （RE S E T 2 ) に よ り リセッ トされると、 まず、 ドライブに挿入されているディスクを識 別し、 その結果 （本エンタテイ ンメ ン ト装置用ディスクである/既存の エンタテイ ンメ ン ト装置用ディスクである/ディスクなし等） を、 CD ZDVDデコーダ 1 3 0内のディスク種別レジス夕に反映して、 コマン ド待ち状態になっている。
ディスク種別の判定の結果、 本エンタテイ ンメ ン ト装置用のディスク が装填されているか、 または、 なんのディスクも装填されていなかった 場合は、 そのまま、 本エンタテイ ンメ ン ト装置として立ち上がり、 本ェ ン夕ティ ンメ ン ト装置ロゴの表示を行う。
更に、 本エンタテイ ンメ ン ト装置用のディ スクがドライ ブに装填され ている場合は、 MPU 1 0 0は、 ディスクから本エンタテイ ンメ ン ト装 置用のソフ トウェアをメイ ンメモリ 1 60にロー ドして、 実行する。 ソ フ トウエアの実行中、 描画処理を行う場合は、 GP 1 1 0に対して描画 を指示し、 また、 音声を出力する場合は、 I O P 1 2 0を介して、 S P U 1 40に対して音声出力を指示する。
一方、 ディスク種別の判定の結果、 ドライ ブに既存のェン夕ティ ンメ ン ト装置用のディスクが装填されていた場合は、 互換モー ドに切り替え て、 既存のエンタテイ ンメ ン ト装置として立ち上がる。
そのため、 MPU 1 0 0は、 GPUエミュレータを O S ROM 1 50 からメイ ンメモリ 1 6 0へロー ドし、 実行する。
M P U 1 0 0によって実行される G P Uエミユレ一夕は、 まず、 ディ スクからタイ トル番号を取得し、 タイ トル番号に応じて、 GP Uエミュ レ一夕のパラメ一夕をセッ 卜する。 このパラメ一夕は、 タイ トルに応じ て、 描画時間を調整するために使われる。 例えば、 描画プリ ミティ ブの 種類により、 WA I Tの数を設定するために使われる。 次に、 I O P 1 2 0に対するイ ン夕フ ェースを、 S I F部 8 0 0から P GP Uイ ン夕フェース部 8 1 0に切り替える。 この切り替えは、 前述 したように、 特定の制御レジス夕に特定の値を書き込むことによって行 われる。
次に、 I 0 P 1 2 0等を互換モー ドに移行させるため、 S R E S E T 信号をアサー トする。 S R E S E T信号のアサー トは、 前述したように 、 特定の制御レジス夕への書き込みによって行う ことができる。 S R E S E T信号をアサ一 卜すると、 MPU 1 0 0は、 I O P 1 2 0からのグ ラフイ ツクス命令待ち状態になる。 MP U 1 0 0 +GP 1 1 0は、 以降 G P U 2 1 0として動作する。
S R E S E T信号によって リセッ トされた I O P 1 2 0は、 R E S E T信号でリセッ トされた場合と同様にして、 I O P 1 2 0用のコー ドへ ジャンプすると、 今回のリセッ トが R E S E T信号による リセヅ トか、 S R E S E T信号による リセッ トかを判別する。
この場合、 S R E S E T信号による リセッ トであるので、 既存のェン タティ ンメ ン ト装置としての起動を行うため、 I O P 1 20は、 ハー ド ウェアを既存のエンタテイ ンメ ン ト装置用に初期化する。 また、 I O P 1 2 0と同様に、 S R E S E T信号でリセッ トされた S P U 1 40は、 互換モー ドで起動する。 また、 S R E S E T信号がアサ一 卜されると、 CDZDVDデコーダ 1 3 0に対しては、 割り込みが発生し、 C DZD VDデコーダ 1 3 0は、 この割り込みを検知すると、 互換モー ドでの動 作を開始して、 コマン ド待ち状態になる。
必要な初期化処理終了後、 I 0 P 1 20は、 既存のェン夕ティ ンメ ン ト装置における C PU 2 20と同様にメイ ン C P Uとして動作を開始し 、 既存のエンタテイ ンメ ン ト装置用のロゴを表示し、 互換カーネルをブ ートする。 以後、 I O P 1 20は、 既存のエンタテイ ンメン ト装置の C P U 2 20と同様にして、 既存のェン夕ティ ンメ ン ト装置用のソフ トゥ エアを実行する。 ソフ トウェアの実行中、 グラフィ ックスの描画を行う 場合は、 I O P 1 2 0は、 MP U 1 0 0に対して GP Uコマン ドを送信 することによって描画を指示し、 また、 音声を出力する場合は、 互換モ —ドの S PU 1 40に対して音声出力を指示する。
次に、 互換モードでの GP Uエミュレ一夕の動作の詳細について説明 する。 GPUエミユレ一夕は、 I O P 1 2 0から MP U 1 0 0に送信さ れる G P Uコマン ドを、 G P 1 1 0で実行可能なようにするため、 GP コマン ドにフォーマツ ト変換する。
図 9は、 G P Uエミユレ一夕の処理の流れを示す図である。 P GP U イ ン夕フェース部 8 1 0内の F I F Oに、 GPUフォ一マツ 卜の描画パ ケヅ トが書き込まれると、 MP U 1 0 0に対する割り込みが発生する。
この割り込みを受けると、 GPUエミユレ一夕は、 GP Uフォ一マツ トの描画バケツ トを P GP Uイ ン夕フェース部 8 1 0の F I F Oから取 り出す （ S 9 0 1 ) 。 そして、 取り出した GPUフォーマッ トの描画パ ケッ トを GPフォーマツ トの描画バケツ 卜へ変換し、 メイ ンメモリ 1 6 0に書き出す （ S 9 0 2 ) 。 そして、 DMAコン トローラ 34 0によ り 、 変換後の GPフォーマッ トの描画パケッ トを、 G I F 3 3 0を介して 、 GP 1 1 0へ DMA転送する （ S 9 0 3 ) 。
次に、 描画コマン ドのフォーマッ ト変換の具体例について説明する。 ここでは、 3角形のポリゴン描画コマン ドのフォーマツ ト変換について 説明する。
図 1 O A及び図 1 0 Bは、 ポリゴン描画コマン ドのフォーマツ トを示 す図である。 図 1 0 Aは、 GPUコマン ドのフォーマッ トを示し、 図 1 0 Bは、 GPコマン ドのフォーマッ トを示す。 GPUコマン ドは、 1ヮ —ド、 3 2ビッ トであり、 G Pコマン ドは、 1ワード、 64ビッ トであ る。
図 1 0 A、 図 1 0 Bにおいて、 「C o d e」 は、 描画種類を識別する ためのコードであり、 B， G， Rは、 色情報である。 また、 X, Yは、 座標情報であり、 Zは、 奥行き情報である。 G P 1 1 0は、 Zバッファ 方式を採用しているため、 描き順によらずに優先順位をコン トロール可 能である。 一方、 G P U 2 1 0は、 Zバッファ方式を採用していないた め、 GPUコマン ドには、 奥行き情報は含まれない。 そのため、 GP U エミユレ一夕は、 G Pフォーマッ トに変換する際、 Zには同一の所定値 を入れる。
MPU 1 0 0は、 10 P 1 2 0から図 1 O Aに示すような GP Uパケ ッ トを受け取ると、 先頭の 1ヮー ドを解釈することでコマン ドの種類を 決定し、 つづくデータを解釈する。 そして、 この解釈されたデータを並 び替え、 RGB, XYの精度を変換して、 図 1 0 Bに示すような G Pコ マン ドパケッ トを生成して、 GP 1 1 0へ転送する。
最後に、 本ェン夕ティ ンメ ン ト装置の立ち上げの際の画面の遷移につ いて説明する。
まず、 本ェン夕ティ ンメ ン ト装置に電源が投入されると、 MP U 1 0 0によって、 オープニング · アニメーション及びサゥン ドが再生される 。 その後、 画面は、 ブラ ックアウ ト し、 音声はフェー ドアウ トする。
そして、 ドライ ブに揷入されているディスクが既存のェン夕ティ ンメ ン ト装置用のディスクの場合は、 互換モー ドに切り替えられる。 I O P 1 2 0が、 既存のエンタテイ ンメ ン ト装置の場合と同様に、 黒バックの 既存のェン夕ティ ンメ ン ト装置用のマ一クを画面に表示させ、 既存のェ ン夕ティ ンメ ン ト装置用の効果音を再生させる。 一方、 ドライ ブに挿入 されているディスクが本ェン夕ティ ンメ ン ト装置用のディスクの場合は 、 通常モー ドのまま、 MP U 1 00が、 黒バックの本ェン夕ティ ンメ ン ト装置用のマークを表示させ、 本エンタテイ ンメ ン ト装置用の効果音を 再生させる。 このように、 動作モードを切り替える前に、 画面をブラッ クァゥ 卜させることによ り、 黒バックの既存のェン夕ティ ンメ ン ト装置 用のマークが、 立ち上げのブラ ックァゥ ト と滑らかにつながることにな り、 互換モー ドへの切り替えがスムーズに行える。
本発明は、 エンタテイ ンメ ン ト装置に関するものであるけれども、 そ れが有する構造および能力からは、 コンビユー夕システムということが できる。 したがって、 適用範囲は、 エンタテイ ンメ ン トに限られない。 ただし、 一般のコンピュータよ り、 グラフィ クス、 サウン ド等の処理能 力が高いため、 その特徴を活かした使い方が望まれる。
また、 本発明は、 前述した実施形態に限られない。 例えば、 第 1のモ — ドにおいて、 第 2のプロセッサ手段がメイ ン C P Uおよび描画プロセ ヅサとして機能するとともに、 前記第 1のプロセッサ手段が I / Oプロ セッサと して機能し、 第 2のモー ドにおいて、 第 1のプロセッサ手段が メイ ン C P Uとして機能するとともに、 前記第 2のプロセッサ手段が描 画プロセッサとして機能する場合をも含む。
以上、 詳細に説明したように、 本発明によれば、 旧機種との互換性を 有するエンタテイ ンメ ン ト装置を提供できる。

Claims

請求の範囲
1 . 第 1のプロセッサ手段と、 第 2のプロセッサ手段とを備え、 第 1 のプロセッサ手段および第 2のプロセッサ手段は、 それらの動作モ一ド として第 1のモードおよび第 2のモードを有し、
前記第 1のモードでは、
前記第 1のプロセッサ手段がメイン C P Uおよび描画プロセッサと して機能するとともに、 前記第 2のプロセッサ手段が I Z Oプロセッサ として機能し、
前記第 2のモー ドでは、
前記第 2のプロセッサ手段がメイン C P Uとして機能するとともに 、 前記第 1のプロセッサ手段が描画プロセッサとして機能する
ことを特徴とするエンタテイ ンメン ト装置。
2 . 前記第 2のプロセッサ手段は、 2種類のリセッ ト方法を有し、 第 1のリセッ ト方法でリセッ トされた場合は、 I / Oプロセッサとし ての動作を行い、
第 2のリセヅ ト方法でリセッ トされた場合は、 メイ ン C P Uとしての 動作を行う
ことを特徴とする請求項 1に記載のエンタテイ ンメ ン ト装置。
3 . 前記第 2のプロセッサ手段には、 第 1および第 2のクロックが供 給され、
前記第 1のリセッ ト方法でリセッ トされた場合は、 前記第 1のクロッ クに同期して動作を行い、
前記第 2のリセッ ト方法でリセッ トされた場合は、 前記第 2のクロッ クに同期して動作を行う
ことを特徴とする請求項 2に記載のエンタテイ ンメ ン ト装置。
4 . 可搬記録媒体から情報を読み出す情報読み出し手段を更に備え、 前記記録媒体の種類によって、 前記第 2のモー ドで動作するか否かを 判別する
ことを特徴とする請求項 1 に記載のエンタテイ ンメ ン ト装置。
5 . 前記第 1のプロセッサ手段は、 マイ クロプロセッサとグラフイ ツ クスプロセッサとから構成され、
前記第 2のモードでは、
前記第 2のプロセッサ手段から渡される描画コマン ドを、 前記マイ クロプロセッサが、 前記グラフィ ックスプロセッサ用の描画コマン ドに ソフ トウェア的に変換して、 前記グラフィ ックスプロセッサに渡す ことを特徴とする請求項 1 に記載のエンタテイ ンメ ン ト装置。
6 . 前記第 1のモー ドは、 当該装置について通常の動作を行う通常モ ー ドであり、 前記第 2のモー ドは、 他機種との互換性を想定して動作す る互換モー ドであることを特徴とする請求項 1、 2、 3、 4および 5の いずれか一項に記載のエンタテイ ンメ ン ト装置。
7 . 少なく とも二種類の実行モー ドを有するコンピュータシステムで あって、
プログラムが記録された記録媒体の物理的特性に応じて、 異なる周波 数および実行モー ドでブー 卜する
ことを特徴とするコンピュータシステム。
8 . 少なく とも二種類の実行モー ドを有するコンピュータシステムで あって、
プログラムが記録されている記録媒体に記録された識別信号に応じて 、 異なる周波数および実行モー ドで起動する
ことを特徴とするコンピュータシステム。
9 . 複数種類の記録媒体からプログラムを読み出して実行できるコン ピュー夕におけるプログラムの起動方法であって、
プログラム起動時に、 前記記録媒体に対応した画面を最初に表示する ことを特徴とするプログラムの起動方法。
1 0 . 異なるシステム上のプログラムをソフ トウエアエミユレ一ショ ンする方法であって、
プログラム固有のシリアル番号によって、 動作のタイ ミ ングパラメ一 夕を変更する
ことを特徴とするエミユレ一シヨ ン方法。 -
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