WO2002103308A1

WO2002103308A1 - Photosensor

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Description

糸 ΕΗ

光検出装置

技術分野

本発明は、アナログ値をデジタル値に変換する AZD変換回路を含む光検出装置に関するものである。

背景技術

光検出装置は、 1または複数の光検出素子を有しており、各光検出素子が出力した電荷を積分回路により積分し、その積分結果である電圧を出力する。また、光検出装置によっては、アナログ値である上記電圧をデジタノレ値に変換（AZD 変換）して、このデジタル値を出力するものもある。もし、この A/D変換の際に電圧が所定値を越える場合には、その電圧に基づいて A/D変換され出力されるデジタノレ値は、その所定値に対応する値となって飽和し、その結果、正確な光' 検出ができないという問題点がある。従来では、上記電圧の予想される最大値またはそれ以上の値を上記所定：として設定することにより、上記のような飽和が起こらないようにしていた。

—方、飽和することなく AZD変換することができるアナ口グ値の数値範囲（すなわちダイナミックレンジ）を拡大することが要求されており、そのための提案がなされている。例えば、対数圧縮の技術を用いてダイナミックレンジを拡げる技術が知られている。この対数圧縮の技術では、フォトダイオード（光検出素子）と MO S トランジスタとを接続して、両者の間の接続点の電位を Vとし、フォトダイオードから MO Sトランジスタへ流れる電流を Iとしたときに、 I 二 A' exp ( q ( V - V_th) / k T) なる闋係式が成り立つことを利用している。ここで、 A は比例係数であり、 qは電子の電荷量であり、 V_thは M〇 Sトランジスタの閾電圧であり、 kはボルツマン定数であり、 Tは絶対温度である。この関係式から判るように、入射光強度が小さい（すなわち Iが小さい）ときに入射光強度の変化による出力電圧 Vの変化が大きく、入射光強度が大きい（すなわち Iが大きい）ときに入射光強度変化による出力電圧 Vの変化は小さい。このようにすることでダイナミックレンジの拡大が図られている。

発明の開示

しかしながら、上記の対数圧縮の技術では、上記関係式から判るように I - V 特性が温度 Tに依存していることから、温度 Tの変動によって信号レベルが変化するという問題がある。また、入射光強度が小さい（すなわち Iが小さい）ときに、入射光強度の変化による出力電圧 Vの変化が大きいことから、暗電流も大きく増幅されて、その影響が出力電圧 Vに現れるので、この点でも信号レベルが変化するという問題点があった。さらに、 MO S トランジスタ毎に閾電圧 V_thが異なることから、この点でも信号レベルが変化するという問題点があった。

本発明は、上記問題点を解消する為になされたものであり、信号レベルが上述のような原因で変化することなく、ダイナミックレンジを拡大することができる光検出装置を提供することを目的とする。

本発明に係る光検出装置は、（1 )入射光強度に応じた量の電荷を出力する光検出素子と、（2 ) アンプと積分容量部とが入力端子と出力端子との間に並列的に設けられ、積分容量部の容量値を第 1〜第 K (Kは 2以上の整数）の容量値の何れかに切り替える容量値切替手段を有し、光検出素子から出力された電荷を入力端子より入力して、容量値切替手段により切り替えられた容量値を有する積分容量部に電荷を蓄積し、この蓄積した電荷の量に応じた電圧を出力端子より出力する積分回路と、（³) A/D変換の際に用いられる参照電圧を第 1〜第 L ( Lは 2以上の整数）の参照電圧の何れかに切り替える参照電圧切替手段を有し、積分回路の出力端子から出力された電圧を入力して、参照電圧切替手段により切り替えられて設定された参照電圧に基づいて電圧を A/D変換し、この電圧に応じたデジタル値を出力する A/D変換回路と、を備えることを特徴とする。

この光検出装置によれば、光検出素子に入射した光の強度に応じた量の電荷は、光検出素子より出力されて積分回路に入力し、積分回路の積分容量部に蓄積される。積分容量部に蓄積された電荷の量に応じた電圧が積分回路より出力され、この電圧は A/D変換回路により A/D変換される。そして、この電圧に応じたデジ夕ル値が AZD変換回路より出力される。入射光強度が大きいときには、積分回路の積分容量部の容量値は容量値切替手段により第 1〜第 Kの容量値のうち大きい値に切り替えられ、また、 A/D変換回路の A/D変換の際に用いられる参照電圧は参照電圧切替手段により第 1〜第 Lの参照電圧のうち大きい値に切り替えられることで、飽和することなく入射光強度が検出される。一方、入射光強度が小さいときには、積分回路の積分容量部の容量値は容量値切替手段により第 1 〜第 Kの容量値のうち小さい値に切り替えられ、また、 AZD変換回路の AZD 変換の際に用いられる参照電圧は参照電圧切替手段により第 1〜第 Lの参照電圧のうち小さい値に切り替えられることで、暗電流による信号レベル変化が抑制され、入射光強度が高感度に検出される。

また、本発明に係る光検出装置は、第 1〜第 Kの容量値のうちの第 kの容量値を C f _kと表したときに C f丄〉。:？ ₂>...> C f _k>...> C : _K—〉。^ !^ であり、第 1〜第 Lの参照電圧のうちの第 1の参照電圧を Vrefjと表したときに V_{ref f l} > V_ref ,₂ > -.. > V_raf ,!>...> V_ref ,_L_! > V_ref ,_Bであるのが好適である。そして、本発明に係る光検出装置は、（ 1 )第 1〜第 Kの記憶領域とこれらの何れかに切り替える記憶領域切替手段とを有し、第 1〜第 κの記憶領域のうちの記憶領域切替手段により切り替えられて選択された何れかの記憶領域に、 A/D変換回路から出力されたデジタル値を記憶する記憶部と、（2 )積分回路の容量値切替手段、 A

/D変換回路の参照電圧切替手段および記憶部の記憶領域切替手段それぞれを制御して、積分回路の積分容量部の容量値を第 kの容量値 C f _kとし、 AZD変換回路の参照電圧を第 1の参照電圧 V_refilとして、 A/D変換回路から出力されたデジタル値を第 kの記憶領域に記憶させる制御手段と、を更に備えるのが好適である。

この場合には、制御手段による制御の下に、積分回路の積分容量部の容量値が第 kの容量値 C ί _k とされ、また、 A/D変換回路の参照電圧が第 1の参照電圧

Vrefjとされて、そのときに、 AZD変換回路から出力されたデジタル値は記憶部の第 kの記憶領域に記憶される（k = l ~K)。そして、記憶部の K個の記憶領域それぞれに記憶されたデジタル値に基づいて、光検出素子が受けた光の強度は、強度が大きくても飽和することなく検出され、また、強度が小さくでも高感度に検出される。

また、本発明に係る光検出装置は、光検出素子が複数設けられて M行 N列（M ≥ 2， N≥ 2 ) に 2次元配列され、この 2次元配列された光検出素子の列毎に積分回路および AZD変換回路それぞれが設けられているのが好適である。

この場合には、 M行 N列に 2次元配列された複数の光検出素子により光学像が撮像される。このとき、積分回路の積分容量部の容量値および A/D変換回路の参照電圧それぞれが画素毎に適切に設定されることで、撮像された光学像の各画素の光強度は、強度が大きくても飽和することなく検出され、また、強度が小さくでも高感度に検出される。

図面の簡単な説明

図 1は本実施形態に係る光検出装置 1の概略構成図である。

図 2は本実施形態に係る光検出装置 1の積分回路 1 0の回路図である。

図 3は本実施形態に係る光検出装置 1の AZD変換回路 2 0の回路図である。図 4 Aは記憶部 2 0 0のブロック図である。

図 4 Bは記憶部 2 0 0より出力される 1 2ビットデジタノレ値を示す説明図である。

図 5 Aは記憶部 2 0 0のプロック図である。

図 5 B、図 5 C及び図 5 Dは、記憶部 2 0 0より出力される 8ビットデジタル値を示す説明図である。

発明を実施するための最良の形態

以下、添付図面を参照して本発明の実施の形態を詳細に説明する。なお、図面の説明において同一の要素には同一の符号を付し、重複する説明を省略する。図 1は、本実施形態に係る光検出装置 1の概略構成図である。この光検出装置 1は、 N個（Nは 2以上の整数）のュ-ット 10 (^〜丄 00_N、記憶部 200および制御回路 300を備える。各ュ-ット 100_n (nは 1以上 N以下の任意の整数）は、 M組（Mは 2以上の整数）のフォトダイオード（光検出素子） PDおよびスィッチ SW、積分回路 10、 AZD変換回路 20ならびにスィッチ SW1を備える。各フォトダイオード PDは、アノード端子が接地されており、力ソード端子がスィツチ SWを介して積分回路 10に接続されている。各フォトダイォード PDは、対応するスィッチ SWが閉じると、入射光強度に応じた量の電荷を積分回路 10へ出力する。

図 2は、本実施形態に係る光検出装置 1の積分回路 10の回路図である。各ュニット 100_nの積分回路 10は、アンプ A₁₀、容量 C f 〜◦ f 3およびスィツチ SW^ SWuを有する。アンプ。は、非反転入力端子に基準電圧 V_inplを入力し、反転入力端子がスィツチ SWを介してフォトダイォード PDのカソード端子に接続されている。スィッチ SW₁₀、互いに直列接続された容量 C f：_およびスィツチ SW_U、互いに直列接続された容量 C f ₂およびスィツチ SW₁₂、ならびに、互いに直列接続された容量 C f ₃およびスィツチ SW₁₃は、アンプ A₁₀ の反転入力端子と出力端子との間に並列的に設けられている。

スィツチ SW₁₍₎〜SW₁₃それぞれは、制御回路 300により開閉動作が制御される。容量 C ii〜C f ₃それぞれの容量値は互いに異なり、容量 C f iの容量値を C の如く表記すれば、以下の関係を満たす。

C _L> C f ₂> C f ₃ ·--(!) 容量 C ί i〜C f ₃は、容量値が可変である積分容量部を構成する要素である。また、スィッチ SWu〜SW₁₃は、この積分容量部の容量値を何れかの値に切り替える容量値切替手段として作用する。すなわち、スィッチ SWu SW^のうちスィツチ S W_Uのみが閉じていれば、積分容量部の容量値は、容量 C f ！の容量値 C f i と等しい。スィッチ s w₁₂のみが閉じていれば、積分容量部の容量値は容量 C f ₂の容量値と等しい。また、スィッチ s w₁₃のみが閉じていれば、積分容量部の容量値は容量 C ί ₃の容量値と等しい。積分回路 1 0は、フォトダイオード P Dから出力された電荷を入力し、容量値 C f 丄〜じ f ₃のうちの何れかの容量値を有する積分容量部に電荷を蓄積して、この蓄積した電荷の量に応じた値の積分電圧を出力端子より出力する。スィッチ S Wx。は、閉じることにより、容量 C ί i〜C f 3に蓄積されていた電荷を放電して、積分回路 1 0の出カレべノレをリセットする。

図 3は、本実施形態に係る光検出装置 1の AZD変換回路 2 0の回路図である。各ュ-ット 1 0 O _nの AZD変換回路 2◦は、結合容量 C ₂₀₁、帰還容量 C ₂。₂、スィツチ S W₂。₂、アンプ 2 0 1、比較部 2 0 2、容量制御部 2 0 3および可変容量部 2 4 0を有する。

アンプ 2 0 1は、積分回路 1 0から出力された積分電圧（アナログ値）を、結合容量 C ₂₀₁を介して反転入力端子に入力し、基準電圧 V_c。_mを非反転入力端子に入力する。帰還容量 C ₂₀₂は、アンプ 2 0 1の反転入力端子と出力端子との間に設けられ、入力した電圧に応じて電荷を蓄える。スィッチ S W₂₀₂は、アンプ 2 0 1 の反転入力端子と出力端子との間に設けられ、開いているときには帰還容量 C ₂₀₂ に電荷の蓄積を行わせ、閉じているときには帰還容量 C ₂。₂における電荷蓄積をリセットする。そして、アンプ 2 0 1は、帰還容量 C ₂₀₂に蓄積された電荷量に応じた電圧を、出力端子より'比較部 2 0 2へ出力する。比較回路 2 0 2は、アンプ 2

0 1から出力された電圧を反転入力端子に入力し、基準電圧 v_c。_raを非反転入力端子に入力し、これら 2つの入力の値を大小比較して、この比較結果を示す信号を容量制御部 2 0 3へ出力する。

可変容量部 2 4 0は、 4つの容量 C₂₄₁〜C₂₄₄および 4つのスィッチ S W₂₄₁〜

S W₂₄₄ (電圧切替手段）を含む。容量 C ₂₄₁は、一端がアンプ 2 0 1の反転入力端子に接続され、他端がスィッチ sw₂₄₁を介して参照電圧 v_ren， v_ref2および v_ref3ならびに基準電圧 v_c。_mの何れかに接続される。容量 c₂₄₂は、一端がアンプ 201の反転入力端子に接続され、他端がスィッチ SW₂₄₂を介して参照電圧 V refl, V_ref2および V_ref3ならびに基準電圧 V_comの何れかに接続される。容量 C₂₄₃ は、一端がアンプ 201の反転入力端子に接続され、他端がスィツチ SW₂₄₃を介して参照電圧 v_refl， v_ref2および v_ref3ならびに基準電圧 v_c。_mの何れかに接続される。また、容量 C ₂₄₄は、一端がアンプ 201の反転入力端子に接続され、他端がスィツチ SW₂₄₄を介して参照電圧 V_refl, V_ref2および v_ref3ならびに基準電圧 v_c。_mの何れかに接続される。

可変容量部 240に含まれる各容量、結合容量 C_2Q1、帰還容量 C₂。₂それぞれの容量値は、以下の関係式を満たす。

~~ 、 1 ^ ^-^

2 4 1 ⁼ & し

* ' 2 s ―— 4

^ S 3 ⁼⁼ し "-(2d)

^-^ 2 4 4 ここで、 Cは或る一定容量値である。また、可変容量部 240に供給される参照電圧 V_refl， V_ref2および V_ref3ならびに基準電圧 V_c。_mそれぞれは、以下の関係式を満たす。 '

V r e f 2 -V c om (v_r e f V π n m 6 (3a)

V r e f 3 V c om⁼ ( V r c f 2一 V c ora), 16 (3b) なお、基準電圧 v_c。_mは一般には接地電位とされるので、以降では v_c 0とする。このとき、上記（3)式は、以下の関係式を満たす。

V_r,e n/V_x._{ef 2}= 16 "，(4a)

V_{ref 2}/V^ r o_ff ₃3= 16 ."(4b) これら参照電圧 v_refl, v_ref2および v_ref3それぞれは、例えば抵抗分割回路（図示せず）より供給される。

.容量制御部 2 0 3およぴスィツチ S W₂₄₁〜SW₂₄₄は、 AZD変換の際に用いられる参照電圧を V_refl， V_ref2および V_ref3の何れかに切り替える参照電圧切替手段として作用し、制御回路 3 0 0により制御される。また、容量制御部 2 0 3 は、これらの 4個のスィッチそれぞれにおける切替状況を記憶しており、この切替状況おょぴ比較部 2 0 2から出力された信号に基づいて、 4ビットのデジタル値を出力する。この A/D変換回路 2 0は、積分回路 1 0の出力端子から出力された積分電圧を入力して、参照電圧切替手段により切り替えられて設定された参照電圧（V_refl， V_ref2および V_ref3の何れか）に基づいて電圧を A/D変換し、デジタル値を出力する。

記憶部 2 0 0は、図 1に示されるように、第 1の記憶領域 2 1 1、第 2の記憶領域 2 1 2、第 3の記憶領域 2 1 3および記憶領域切替手段 2 2 0を備える。記憶領域切替手段 2 2 0は、第 1の記憶領域 2 1 1、第 2の記憶領域 2 1 2および第 3の記憶領域 2 1 3の何れかを選択して、各ュ-ット 1 0 O _nの AZD変換回路 2 0からスィッチ S W 1を介して出力されたデジタノレ値を、その選択した記憶領域に記憶させる。

制御回路 3 0 0は、各ュニット 1 0 O _nの積分回路 1 0の容量値切替手段、 A ZD変換回路 2 0の参照電圧切替手段、および、スィッチ S W 1それぞれを制御するとともに、記憶部 2 0 0の記憶領域切替手段 2 2 0を制御する。具体的には、制御回路 3 0 0は、積分回路 1 0のスィツチ S Wu S Wuのうちスィツチ S W _lkのみを閉じて積分容量部の容量値を C f _kとし、 A/D変換回路 2 0における参照電圧を V_ref,_kに設定して、このとき、 A/D変換回路 2 0から出力されたデジタル値を第 kの記憶領域 2 1 kに記憶させる。

次に、本実施形態に係る光検出装置 1の動作について説明する。光検出装置 1 の一連の動作は 4つの段階に区分される。第 1段階では、制御回路 300により制御されて、各ユエット 100_nの積分回路 10では、スィッチ SW_U〜SW₁₃のうちスィッチ SWuのみが閉じて積分容量部の容量値が C f i とされ、スィッチ。が一旦閉じて積分回路 10の出カレべ ^ /レがリセットされ、その後、スィッチ S ^。が開く。また、制御回路 30 0により制御されて、各ユニット 100_nの AZD変換回路 20では、スィッチ s w₂₀₂がー且閉じて帰還容量 c ₂₀₂が放電され、その後、スィツチ s w₂₀₂が開く。

AZD変換回路 20のスィッチ SW₂₄₁〜SW₂₄₄それぞれは、当初は基準電圧 V _c。_mの方に切り替えられている。また、制御回路 300により制御されて、 A/D 変換回路 20における参照電圧が V_reflに設定され、記憶部 200の記憶領域切替手段 220により第 1の記憶領域 21 1が選択される。

各ュニット 100_nにおいて、光が入射したフォトダイォード PDからスィッチ SWを介して出力された電荷は、積分回路 10に入力して容量 C f ！に蓄積され、その蓄積された電荷の量 Q。に応じた電圧 V_in

f が積分回路 1 0より出力される。積分回路 10より出力された電圧 V_inは、 A/D変換回路 2 0に入力する。 A/D変換回路 20では、積分回路 10から出力された電圧 V_in に応じた量の電荷が帰還容量 C₂₀₂に蓄積される。ここで、帰還容量 C₂。₂に蓄積される電荷の量 Qは、以下の関係式を満たす。

Q=C,₀,-V_ln= 1 6 C-V_in 〜(5) その後、実際の A/D変換処理が開始される。可変容量部 240に含まれる 4 つのスィツチ SW₂₄₁~SW₂₄₄それぞれは、参照電圧 V_reflと基準電圧 V_c。_mとの間で切替動作が行われる。先ず、 4つの容量 C₂₄₁〜C ₂₄₄のうち最も容量値が大きい容量 C₂₄₁に対応するスィッチ SW₂₄₁が参照電圧 V_reflの方に切り替わる。これにより、帰還容量 C₂。₂に蓄積されていた電荷. Q (上記（⁵)式）のうち、以下の式で表される電荷量 Q₂₄₁力 S容量 C₂₄₁に移動する。 Q 241 = C ₂₄ i · V _ten = 8 C ' V _{Γ e} f i "'(6) また、帰還容量 C₂。₂に蓄積されていた電荷 Q (上記（5)式）のうち、以下の式で表される電荷量 Q₂。₂が帰還容量 C₂₀₂に残る。

Q ₂₀₂ = 16 C-V_in-8 C-V_{ref l}

-16 C(V_in-V_{ref l}/2) '··(7) そして、アンプ 201より電圧 (V_in-V_refl/2) が出力される。比較部 20 2により、アンプ 201より反転入力端子に入力する電圧（V_in— V_refl/2)と、非反転入力端子に入力する基準電圧 V_{c m} (=0) とが、大小比較されて、電圧（V _in_V_reflZ2)の符号が判定される。この結果は、容量制御部 203に入力され、出力すべき最上位ビット D₃の値として記憶される。すなわち、電圧（V_in— V_refl /2) が正であれば D ₃= 1とされ、そうでなければ D ₃= 0とされる。

もし、電圧（V_in— V_refl/2) が正であれば、次に容量値が大きい容量 C₂₄₂ に対応するスィッチ SW₂₄₂が参照電圧 V_reflの方に切り替わる。これにより、これまで帰還容量 C₂。₂に蓄積されていた電荷 Q₂。₂ (上記（7)式）のうち、以下の式で表される電荷量 Q₂₄₂が容量 C₂₄₂に移動する。 242 = ^ 242 ' ^v re. ΐ 1= 4 ^ r e f 1 "'(8) また、これまで帰還容量 C₂。₂に蓄積されていた電荷 Q₂。₂(上記（7)式）のうち、以下の式で表される電荷量 Q₂₀₂が帰還容量 C₂₀₂に残る。

Q ₂₀₂ = 16 C(V_iri-V_{n P1}/2)-4C'V_{ref l}

= 16C(V_in-3V_{ref l}/4) ·'*(ί)) そして、アンプ 201より電圧 (V_in-3 V_refl/4) が出力される。比較部 2 0 2により、アンプ 20 1より反転入力端子に入力する電圧 (V_in~ 3 Vrefl/ 4 ) と、非反転入力端子に入力する基準電圧 V_c。_m (=0) とが、大小比較されて、電圧（V_in— 3V_refl/4) の符号が判定される。この結果は、容量制御部 2 0 3に入力され、出力すべきビット D₂の値として記憶される。すなわち、電圧（V_in 一 3V_refl/4) が正であれば D₂= 1とされ、そうでなければ D₂= 0とされる。さらに、電圧（V_in— 3V_refl/4) が正であれば、その次に容量値が大きい容量 C₂₄₃に対応するスィッチ SW₂₄₃が参照電圧 V_refl の方に切り替わる。これにより、これまで帰還容量 C₂₀₂に蓄積されていた電荷 Q₂₀₂ (上記（7)式）のうち、以下の式で表される電荷量 Q₂₄₃が容量 C ₂₄₃に移動する。 ν¾ί 2 4 3 ⁼⁼ ^ 2 3 * ^ e oe i ^{= j:Lf} " ^ IT c f 1 · * ' C lO また、帰還容量 C₂。₂に蓄積されていた電荷 Q₂。₂ (上記（7)式）のうち、以下の式で表される電荷量 Q ₂₀₂ が帰還容量 C ₂₀₂ に残る。

Q ₂₀₂ = 16 C(V_in-3 ν_ΓΘΐ1/4)-2 C-V_ref ,

=16C(V_{i fl}-7V_ref 〜（il) そして、アンプ 20 1より電圧 (V_in- 7 V_refl/8) が出力される。比較部 2 0 2により、アンプ 20 1より反転入力端子に入力する電圧（V_in— 7 V_reflZ8) と、非反転入力端子に入力する基準電圧 V_c。_m (=0) とが、大小比較されて、電圧（V_in— 7 V_reflZ8) の符号が判定される。この結果は、容量制御部 20 3に入力され、出力すべきビット Di の値として記憶される。すなわち、電圧（V_in - 7 V_refi/8) が正であれば Di= 1とされ、そうでなければ D₁₌ 0とされる。逆に、最上位ビット D₃の値の決定の際に電圧（V_in_V_refl/2) が負であれば、スィッチ SW₂₄₁が基準電圧 V_c。_mの方に戻って、電荷量 Q (上記（5)式）の全てが帰還容量 C₂。₂に戻る。その後、次に容量値が大きい容量 C ₂₄₂に対応するスィッチ SW₂₄₂が参照電圧 V_reflの方に切り替わる。これにより、帰還容量 C₂₀₂ に蓄積されていた電荷 Q (上記（5)式）のうち、以下の式で表される電荷量 Q₂₄₂ が容量 c ₂₄₂に移動する。

Q 242 ⁼ 242 · V _r e f 1 ⁼ 4 C · V _{r e} ϊ 1 また、帰還容量 C₂。₂に蓄積されていた電荷 Q (上記（5)式）のうち、以下の式で表される電荷量 Q₂₀₂が帰還容量 C ₂₀₂に残る。

Q ₂₀₂ =l 6 C-V_in-4 C-V_{rof L}

= 16C(V_in-V_re X4) -(13) そして、アンプ 201より電圧 (V_ln-V_refi/4) が出力される。比較部 20 2により、アンプ 201より反転入力端子に入力する電圧（V_in— V_refl/4)と、非反転入力端子に入力する基準電圧 V_c。_m (=0) と力大小比較されて、電圧（V _in— V_reflZ4)の符号が判定される。この結果は、容量制御部 203に入力され、出力すべきビット D₂の値として記憶される。すなわち、電圧 (V_in-V_refi/4) が正であれば D₂=lとされ、そうでなければ D₂=0とされる。

このようにして、可変容量部 240に含まれる 4つのスィッチ SW₂₄₁〜SW₂₄₄ それぞれの切替状況が順次に決定され、ビット D₃〜D。それぞれの値が順次に決定される。

以上までの動作は、 N個のュニット 100 〜100_Nそれぞれで並列的に行われる。そして、各ユニット 10 O_nのスィッチ SW1が順次に閉じて、各ュニット 10 O_nの AZD変換回路 20から出力されたデジタル値 (D₃~D₀) は、記憶部 200の第 1の記憶領域 21 1に記憶される。また、各ュニット 100_nの M 個のフォトダイオード PDそれぞれについて同様に動作する。このようにして、第 1段階では、積分回路 10の積分容量部の容量値が C とされ、 A/D変換回路 20の参照電圧が V_refl とされて、 M行 N列に配列されたフォトダイォード P Dそれぞれの入射光強度に応じたデジタル値が記憶部 200の第 1の記憶領域 2 1 1に記憶される。第 1段階に続く第 2段階では、以上の第 1段階と略同様であるが、積分回路 1 0の積分容量部の容量値が C f ₂とされ、 A//D変換回路 2 0の参照電圧が V_ref2 とされて、 M行 N列に配列されたフォトダイォード P Dそれぞれの入射光強度に応じたデジタル値が記憶部 2 0 0の第 2の記憶領域 2 1 2に記憶される点で相違する。また、第 2段階に続く第 3段階でも、以上の第 1段階と略同様であるが、積分回路 1 0の積分容量部の容量値が C f 3 とされ、 AZD変換回路 2 0の参照電圧が V_{ref 3} とされて、 M行 N列に配列されたフォトダイオード P Dそれぞれの入射光強度に応じたデジタル値が記憶部 2 0 0の第 3の記憶領域 2 1 3に記憶される点で相違する。

第 3段階まで終了した時点で、記憶部 2 0 0の第 1の記憶領域 2 1 1、第 2の記憶領域 2 1 2および第 3の記憶領域 2 1 3それぞれに記憶されているデジタル値は何れも 4ビットデータである。ただし、積分回路 1 0の積分容量部の容量値が各段階で相違し、 AZD変換回路 2 0の参照電圧も各段階で相違していることから、各記憶領域に記憶されているデジタル値は相違する。

例えば、 AZD変換回路 2 0における各参照電圧が上記（4 )式の関係式を満たし、積分回路 1 0の各容量の容量値が以下の関係式を満たすとすれば、第 1の記憶領域 2 1 1に記憶されているデジタル値は、第 2の記憶領域 2 1 2に記憶されているデジタル値より 4ビット分だけ上位に位置するものである。

また、第 2の記憶領域 2 1 2に記憶されているデジタル値は、第 3の記憶領域

2 1 3に記憶されているデジタル値より 4ビット分だけ上位に位置するものである。ただし、第 2の記憶領域 2 1 2に記憶されている 4ビットデジタル値（D ₃ 〜D。）のうち何れかのビットが値 1であれば、第 3の記憶領域 2 1 3に記憶されている 4ビットデジタル値が飽和している。また、第 1の記憶領域 2 1 1に記憶されている 4ビットデジタノレ値（D ₃〜D ₀) のうち何れかのビットが値 1であれば、第 2の記憶領域 21 2およぴ第 3の記憶領域 21 3それぞれに記憶されている 4ビットデジタル値が飽和している。

そこで、第 3段階に続く第 4段階では、 M行 N列に配置されたフォトダイォードの各々について、記憶部 200より出力される 1 2ビットデジタル値（Du〜 D₀) は、記憶部 200の第 1の記憶領域 21 1、第 2の記憶領域 21 2および第

3の記憶領域 21 3それぞれに記憶されている 4ビットデジタル値（D₃〜D₀) に応じて以下のように決定される。すなわち、第 2の記憶領域 21 2に記憶されている 4ビットデジタル値（D₃〜D₀) のうち何れかのビットが値 1であれば、第 3の記憶領域 213に記憶されている 4ビットデジタル値の全てのビットの値が 0とされる。次に、第 1の記憶領域 21 1に記憶されている 4ビットデジタル値（D₃~D。）のうち何れかのビットが値 1であれば、第 2の記憶領域 21 2に記憶されている 4ビットデジタル値の全てのビットの値が 0とされる。

図 4 Aは記憶部 200のブロック図であり、図 4Bは記憶部 200より出力される 12ビットデジタル値を示す説明図である。

図 4 A及び図 4 Bに示されるように、記憶部 200より出力される 1 2ビットデジタル値（Du〜D₀) のうちの上位 4ビット（Du〜D₈) として、第 1の記憶領域 21 1に記憶されている 4ビットデジタルィ直（D₃〜D₀) が出力される。記憶部 200より出力される 12ビットデジタル値（D_U〜D₀) のうちの中位 4ビット（D₇〜D₄) として、第 2の記憶領域 21 2に記憶されている 4ビットデジタル値（D₃〜D₀) が出力される。また、記憶部 200より出力される 12ビットデジタル値（Du Do) のうちの下位 4ビット（D₃〜D₀) として、第 3の記憶領域 21 3に記憶されている 4ビットデジタル値（D₃〜D₀) が出力される。以上のように、本実施形態に係る光検出装置 1は、光電流を電圧に変換し、さらにデジタル値に変換する過程において、常に、積分回路 10による電荷電圧変換作用を利用している。即ち、積分回路 10は、オープンループゲインが高いァンプ A₁₀とフィードバック容量とからなるもので、フィードバック容量値を C f とし、フィードバック容量に蓄積された電荷量を Qとすると、もしアンプ A₁₀のオープンループゲインが高ければ、常に、出力電圧 V o u t = Q/ C f の関係が成り立つ。フィードバック容量は酸化膜等の絶縁物を挟み込んで製造されるため、温度依存性が全くない。このため、如何なる温度環境においても、 V o u t = Q / C ίの関係は不変である。このように、最終的なデジタル変換値も、特性的に全く温度依存性を小さく抑える事が可能である。このことは、従来の技術の欄に述べた対数圧縮方式が温度特性に支配されるのとは対象的である。

また、従来の技術の欄に述べた対数圧縮方式においては、関係が非線形であるため、例えば、暗電流成分を不要に強調して増幅してしまう問題が有る。しかし、本実施形態においては、先に述べたチャージアンプの関係を常に利用しているため、光電流に対する最終デジタル出力値は、常に線形な関係にある。従ってこのような暗電流を不要に強調して増幅してしまう、という欠点は皆無である。

また、例えば、積分回路 1 0の各容量の容量値が、上記（14 )式に替えて、以下の関係式を満たすものであってもよい。

f ： e 2 = 4 C 1 5a > この場合には、第 1の記憶領域 2 1 1に記憶されているデジタル値は、第 2の記憶領域 2 1 2に記憶されているデジタル値より 2ビット分だけ上位に位置するものである。また、第 2の記憶領域 2 1 2に記憶されているデジタル値は、第 3 の記憶領域 2 1 3に記憶されているデジタル値より 2ビット分だけ上位に位置するものである。そこで、第 3段階に続く第 4段階では、 M行 N列に配置されたフォトダイォードの各々について、記憶部 2 0 0の第 1の記憶領域 2 1 1、第 2の記憶領域 2 1 2および第 3の記憶領域 2 1 3それぞれに記憶されている 4ビットデジタル値（D ₃〜！ D。）に応じて、 8ビットデジタル値（D ₇〜D。）が記憶部 2 0 0より出力される。

図 5 Aは記憶部 2 0 0のブロック図、図 5 B、図 5 C、図 5 Dは、記憶部 2 0 0より出力される 8ビットデジタル値を示す説明図である。

すなわち、第 1の記憶領域 21 1に記憶されている 4ビットデジタル値（D₃ 〜D₀) のうちの上位 2ビット D₃， D₂の何れかが値 1であれば、図 5 Bに示されるように、記憶部 200より出力される 8ビットデジタル値 (D₇~D₀) のうちの上位 4ビット（D₇〜D₄) として、第 1の記憶領域 21 1に記憶されている 4 ビットデジタノレ値（D₃〜D₀) が出力され、記憶部 200より出力される 8ビットデジタル値（D₇〜D₀) のうちの残りのビットとして値 0が出力される。

第 1の記憶領域 21 1に記憶されている 4ビットデジタル値（D₃〜D。）のうちの上位 2ビット D₃, D₂の双方が値 0であって、第 2の記憶領域 21 2に記憶されている 4ビットデジタル値（D₃〜D₀) のうちの上位 2ビット D₃， D₂の何れかが値 1であれば、図 5 Cに示されるように、記憶部 200より出力される 8 ビットデジタル値（D₇〜D。）のうちの中位 4ビット（D₅〜D₂) として、第 2 の記憶領域 21 2に記憶されている 4ビットデジタル値（D₃〜D₀)が出力され、記憶部 200より出力される 8ビットデジタル値（D₇〜D。）のうちの残りのビットとして値 0が出力される。

また、第 1の記憶領域 21 1に記憶されている 4ビットデジタル値（D₃〜D₀) のうちの上位 2ビット D₃, D₂の双方が値 0であって、第 2の記憶領域 21 2に記憶されている 4ビットデジタル値（D₃~D。）のうちの上位 2ビット D₃， D₂ の双方が値 0であれば、図 5 Dに示されるように、記憶部 200より出力される 8ビットデジタル値（D₇〜D₀) のうちの下位 4ビット（D₃〜D₀) として、第

3の記憶領域 21 3に記憶されている 4ビットデジタル値（D₃〜D₀) が出力され、記憶部 200より出力される 8ビットデジタル値（D₇〜D₀) のうちの残りのビットとして値 0が出力される。

このように、積分回路 10の各容量の容量値が上記（14)式を満たす場合と比較して、上記 ⁵)式を満たす場合には、光検出装置 1より出力されるデジタル値は、総ビット数が減少するものの、有効ビット数が常に 3以上である点で好適である。本発明は、上記実施形態に限定されるものではなく、種々の変形が可能である。一般に、積分回路 10の積分容量部の容量値を C f i〜C f_Kの何れかに切り替えが可能であり、 AZD変換回路 20における参照電圧が

の何れかに切り替えが可能であって、記憶部 200が K個の記憶領域を有していてよい（K, Lは 2以上の整数）。また、 C f j C f ₂>...〉C f _k>...〉C f κ—丄〉。 f _κであつて、 Vref ,ュ〉 V_{r ef} , ₂ >…〉 V_ref ,ュ〉 > V_ref , _L_! > V_ref ,_Lであるのが好適である。さらに、 A/D変換回路 20から出力されるデジタル値のビット数を Bとすると、以下の関係式が成り立つのが好適である。

2 ≤ C f _k C "f _{k f}.！≤ 2 ^B ---(16a)

V_{r e f > ΐ£}/ν_{Γ θ} ^_{ί 1ΐ:+} ! = 2 ^B "'(16a)

(ただし、 i k <K、 K≥ 2 ) また、上記実施形態では AZD変換回路 20から出力されるデジタル値のビット数 Bを 4としたが、これに限られるものではない。

産業上の利用可能性

本発明は、アナログ値をデジタル値に変換する AZD変換回路を含む光検出装置に利用することができる。

Claims

言青求の範囲

1 . 入射光強度に応じた量の電荷を出力する光検出素子と、アンプと積分容量部とが入力端子と出力端子との間に並列的に設けられ、前記積分容量部の容量値を第 1〜第 K ( Kは 2以上の整数）の容量値の何れかに切り替える容量値切替手段を有し、前記光検出素子から出力された電荷を前記入力端子より入力して、前記容量値切替手段により切り替えられた容量値を有する前記積分容量部に前記電荷を蓄積し、この蓄積した電荷の量に応じた電圧を前記出力端子より出力する積分回路と、

AZD変換の際に用いられる参照電圧を第 1〜第 L ( Lは 2以上の整数）の参照電圧の何れかに切り替える参照電圧切替手段を有し、前記積分回路の前記出力端子から出力された電圧を入力して、前記参照電圧切替手段により切り替えられて設定された参照電圧に基づいて前記電圧を AZD変換し、この電圧に応じたデジタル値を出力する A/D変換回路と、

を備えることを特徴とする光検出装齔

2 . 前記第 1〜第 Kの容量値のうちの第 kの容量値を C f _kと表したときに C f i〉 C f 〉 C f _k >—〉C f K-I > C f K であり、前記第 1〜第 Lの参照電圧のうちの第 1の参照電圧を V refj と表したときに ^〉…〉

V_ref > - > V_ref,_L-₁ > V_ref, _L であって、

第 1〜第 Kの記憶領域とこれらの何れかに切り替える記憶領域切替手段とを有し、前記第 1〜第 Kの記憶領域のうちの前記記憶領域切替手段により切り替えられて選択された何れかの記憶領域に、前記 A/D変換回路から出力されたデジタル値を記憶する記憶部と、

前記積分回路の前記容量値切替手段、前記 AZD変換回路の前記参照電圧切替手段および前記記憶部の前記記憶領域切替手段それぞれを制御して、前記積分回路の前記積分容量部の容量値を第 kの容量値 C f _k とし、前記 AZD変換回路の参照電圧を第 1の参照電圧 Vrefjとして、前記 A/D変換回路から出力されたデジタル値を第 kの記憶領域に記憶させる制御手段と、

を更に備えることを特徴とする請求の範囲第 1項記載の光検出装置。

3 · 前記光検出素子が複数設けられて M行 N列（M 2 , N≥ 2 ) に 2 次元配列され、この 2次元配列された前記光検出素子の列毎に前記積分回路および前記 A/D変換回路それぞれが設けられている、ことを特徴とする請求の範囲第 1項記載の光検出装置。